KR20140069036A - 광전자 반도체 칩을 제조하기 위한 방법 및 대응하는 광전자 반도체 칩 - Google Patents

광전자 반도체 칩을 제조하기 위한 방법 및 대응하는 광전자 반도체 칩 Download PDF

Info

Publication number
KR20140069036A
KR20140069036A KR1020147007964A KR20147007964A KR20140069036A KR 20140069036 A KR20140069036 A KR 20140069036A KR 1020147007964 A KR1020147007964 A KR 1020147007964A KR 20147007964 A KR20147007964 A KR 20147007964A KR 20140069036 A KR20140069036 A KR 20140069036A
Authority
KR
South Korea
Prior art keywords
layer
sputtering
semiconductor chip
growth
growth substrate
Prior art date
Application number
KR1020147007964A
Other languages
English (en)
Inventor
요아킴 헤르트코른
칼 엥글
베르톨트 하안
안드레아스 바이마르
페터 스타우스
Original Assignee
오스람 옵토 세미컨덕터스 게엠베하
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오스람 옵토 세미컨덕터스 게엠베하 filed Critical 오스람 옵토 세미컨덕터스 게엠베하
Publication of KR20140069036A publication Critical patent/KR20140069036A/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/0617—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Led Devices (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

본 발명은, 적어도 한 실시예에서, 광전자 반도체 칩(10), 특히 발광 다이오드를 제조하기 위한 방법에 관한 것이다. 이 방법은 적어도 다음과 같은 단계들을 포함한다: 실리콘 성장 기판(1)을 제공하는 단계, 성장 기판(1) 상에 스퍼터링에 의해 III족 질화물 버퍼층(3)을 생성하는 단계, 및 버퍼층(3) 위에 활성층(2a)을 갖는 III족 질화물 반도체층 시퀀스(2)를 성장시키는 단계.

Description

광전자 반도체 칩을 제조하기 위한 방법 및 대응하는 광전자 반도체 칩{METHOD FOR PRODUCING AN OPTOELECTRONIC SEMICONDUCTOR CHIP AND CORRESPONDING OPTOELECTRONIC SEMICONDUCTOR CHIP}
광전자 반도체 칩을 제조하기 위한 방법 및 광전자 반도체 칩이 설명된다.
문서 2002년 5월 20일자 Dadgar 등의 Applied Physics Letters, 제80권, 20호에는 실리콘 상에서 청색 발광 다이오드를 제조하기 위한 방법을 명시되어 있다.
달성하고자 하는 한 목적은, 광전자 반도체 칩을 효율적으로 제조하기 위한 방법을 설명하는 것으로 구성된다.
이 방법의 적어도 한 실시예에 따르면, 이 방법은 성장 기판을 제공하는 단계를 포함한다. 성장 기판은 바람직하게는 실리콘 기판이다. 성장에 적합한 표면은 바람직하게는 Si-111 표면이다. 성장을 위해 제공되는 표면은 특히 평활하고 최대 10 nm의 거칠기(roughness)를 가질 수 있다. 성장 기판의 두께는 바람직하게는 적어도 50 ㎛ 또는 적어도 200 ㎛이다.
이 방법의 적어도 한 실시예에 따르면, 이 방법은 성장 기판 상에 III족 질화물 버퍼층을 생성하는 단계를 포함한다. 버퍼층은 스퍼터링(sputtering)에 의해 생성된다. 즉, 버퍼층은, 금속 유기 화학적 기상 에피택시(metal organic chemical vapor phase epitaxy), 약어로 MOVPE와 같은 기상 에피택시에 의해 생성되지 않는다.
이 방법의 적어도 한 실시예에 따르면, 활성층을 갖는 III족 질화물 반도체층 시퀀스가 버퍼층 위에 성장된다. 반도체층 시퀀스의 활성층은, 반도체칩의 동작 동안에 특히 자외선 또는 가시광선 스펙트럼 범위에서, 전자기 방사선의 생성에 적합화된다. 특히, 생성된 방사선의 파장은 430 nm 내지 680 nm 범위이다. 활성층은 바람직하게는 하나 또는 복수의 pn 접합, 또는, 하나 또는 복수의 양자 우물 구조를 포함한다.
반도체 재료는 바람직하게는 AlnIn1-n-mGamN(0 ≤ n ≤ 1, 0 ≤ m ≤ 1 및 n + m ≤ 1)과 같은 질화물 화합물 반도체 재료(nitride compound semiconductor material)이다. 이 경우, 반도체층 시퀀스는 도펀트와 추가 성분을 포함할 수 있다. 그러나, 간소화를 위해, 반도체층 시퀀스의 결정 격자의 필수 성분, 즉, Al, Ga, In 및 N만이 명시되며, 이들 성분들은 소량의 추가 물질에 의해 대체되거나 및/또는 보충될 수 있다.
이 방법의 적어도 한 실시예에 따르면, 다음과 같은 사항이 유효하다: 0 ≤ n ≤ 0.2 및/또는 0.35 ≤ m ≤ 0.95 및/또는 0 < 1-n m ≤ 0.5. n과 m에 대한 값들의 기술된 범위는 바람직하게는 반도체층 시퀀스의 모든 서브층에 적용되며, 도펀트는 포함되지 않는다. 그러나, 이 경우에 반도체층 시퀀스가 하나 또는 복수의 중심층을 갖는 것이 가능하고, 이 경우 n, m에 대해 기술된 값들에 대해 이탈이 있을 수 있지만, 대신에 0.75 ≤ n ≤ 1 또는 0.80 ≤ n ≤ 1이 적용된다.
이 방법의 적어도 한 실시예에서, 이 방법은 광전자 반도체 칩, 특히 발광 다이오드의 제조에 적합화된다. 이 방법은 적어도 하기 단계들을, 바람직하게는 기재된 순서대로 포함한다:
- 실리콘 성장 기판을 제공하는 단계,
- 스퍼터링에 의해 성장 기판 상에 III족 질화물 버퍼층을 생성하는 단계, 및
- 버퍼층 상에 또는 그 위에 활성층을 갖는 III족 질화물 반도체층 시퀀스를 성장시키는 단계.
MOVPE와는 대조적으로, 스퍼터링에 의해 두꺼운 층들이, 비교적 비용-효율적으로 및 비교적 높은 성장 속도로 생성될 수 있다. 이 점에서, 예로서, 예를 들어, AlN으로 구성되고 1 ㎛에 이르는 두께를 갖는 층들이 수 분 내에 피착될 수 있다.
또한, 스퍼터링이 실행되는 설비에는 갈륨이 없을 수 있다. MOVPE를 위한 에피택시 설비에서, 갈륨은 통상적으로 불순물로서 존재하는데, 이것은 특히 청색 스펙트럼 범위에서 발광하는 발광 다이오드를 위해 갈륨-함유층들이 요구되기 때문이다. 그러나, 실리콘 기판과 연계한 갈륨 불순물의 결과로서, 소위 멜트백(meltback)이 발생할 수 있다. 멜트백은 갈륨과 실리콘으로 구성된 갈색의 비교적 부드러운 화합물을 말한다. 갈륨 덕택에, 실리콘이 성장 기판으로부터 릴리스되고 이것은 결과적으로 성장을 위해 제공된 실리콘 기판의 표면에서의 풍해(efflorescence)와 구멍(hole)을 야기한다. 이것은 불량한 성장 결과를 초래할 수 있다.
또한, 버퍼층이 스퍼터링에 의해 생성되는 결과로서, 후속 MOVPE 프로세스가 단축 및/또는 간소화될 수 있다. 특히, 기판 상에서 핵형성 층(nucleation layer)을 바로 생략하고 성장 기판에 직접 버퍼층을 적용하는 것이 가능하다.
게다가, 버퍼층의 스퍼터링의 결과로서, 반도체층 시퀀스를 생성하기 위한 MOVPE 프로세스에서 알루미늄의 사용을 줄이는 것이 가능하다. MOVPE 프로세스에서의 고온으로 인해 기판 홀더(holder)로서는 흑연 홀더가 통상적으로 사용된다. 흑연 홀더는, MOVPE에서 알루미늄 및/또는 갈륨을 포함하는 얇고 흰색의 층에 의해 덮일 수 있고, 그 결과, 흑연 홀더의 열 방사 거동(thermal radiation behavior) 및 가열 거동(heating behavior)이 변경된다. 버퍼층이 스퍼터링에 의해 생성되는 결과로, 기상 에피택시 반응기 외부에서, 알루미늄에 의한 흑연 홀더의 피복이 상당히 줄어들고 MOVPE 프로세스에 대한 파라미터들이 더욱 용이하게 설정될 수 있다.
이 방법의 적어도 한 실시예에 따르면, 버퍼층은 다중층 방식으로 피착된다. 예를 들어, 버퍼층의 제1 서브층 ―상기 제1 서브층은 성장 기판에 가장 가까이 위치함― 은 얇은 알루미늄 층에 의해 형성된다. 상기 알루미늄 층의 두께는 예를 들어 1, 2, 또는 3개의 원자 일분자층(monolayer)이다. 바람직하게는, 상기 알루미늄 층은 질소가 없거나 실질적으로 없어서, 성장 기판은 성장 영역에서 질소와 직접 접촉하지 않는다.
이 방법의 적어도 한 실시예에 따르면, 버퍼층은 AlN으로 구성된 제2 서브층을 포함하고, 이 서브층은 AlN으로 구성된 후속 제3 서브층보다 느리게 피착된다. 제2 및 제3 서브층들은 바람직하게는 서로 직접 이어지고 또한 바람직하게는 제1 서브층에 직접 이어진다. 특히, 버퍼층은 3개의 이러한 서브층들로 구성된다.
이 방법의 적어도 한 실시예에 따르면, 산소는 스퍼터링 동안에 버퍼층에 혼합된다. 알루미늄 질화물에 기초하는, 버퍼층에서의 산소의 중량 비율은, 특히 바람직하게는, 적어도 0.1% 또는 적어도 0.2% 또는 적어도 0.5%이다. 또한, 버퍼층에서의 산소의 중량 비율은 바람직하게는 최대 10% 또는 최대 5% 또는 최대 1.5%이다. 버퍼층에서의 산소의 도입은 또한, 참조에 의해 본 명세서에 포함되는, 문서 DE 100 34 263 B4에 명시되어 있다.
이 방법의 적어도 한 실시예에 따르면, 버퍼층에서의 산소의 비율은 성장 기판으로부터 멀어지는 방향으로 단조 감소 또는 엄격하게 단조 감소한다. 특히, 가장 높은 산소 농도는, 실리콘 성장 기판에서 바로 10 nm 내지 30 nm 범위의 두께를 갖는 얇은 층에 존재한다. 산소 함량은 성장 기판으로부터 멀어지는 방향에서 계단형으로 또는 선형으로 감소할 수 있다.
이 방법의 적어도 한 실시예에 따르면, 버퍼층은 적어도 10 nm 또는 적어도 30 nm 또는 적어도 50 nm의 두께를 갖고 성장된다. 대안으로서 또는 추가적으로, 버퍼층의 두께는 최대 1000 nm 또는 최대 200 nm 또는 최대 150 nm이다. 특히, 버퍼층의 두께는 대략 100 nm이다.
이 방법의 적어도 한 실시예에 따르면, 중간층이 버퍼층에 직접 가해진다. 중간층은 스퍼터링에 의해 또는 MOVPE와 같은 기상 에피택시에 의해 가해진다. 중간층은 바람직하게는 AlGaN에 기초한다.
이 방법의 적어도 한 실시예에 따르면, 중간층은, 성장 기판으로부터 멀어지는 방향으로 알루미늄 함량이 단조 감소 또는 엄격하게 단조 감소하는 방식으로, 즉, 예를 들어, 계단형으로 또는 선형적으로 감소하는 방식으로, 성장된다.
이 방법의 적어도 한 실시예에 따르면, 중간층은 복수의 층으로 성장된다. 중간층의 개개의 층들에서, 알루미늄 함량은 바람직하게는 일정하거나 거의 일정하다. 개개의 층들은 바람직하게는 20 nm 내지 100 nm 범위의 두께, 특히 대략 50 nm의 두께를 가진다. 중간층은 특히 2개 층 내지 6개 층, 바람직하게는 4개 층을 포함한다. 중간층의 총 두께는, 예를 들어, 50 nm 내지 500 nm 또는 100 nm 내지 300 nm, 바람직하게는 대략 200 nm이다.
이 방법의 적어도 한 실시예에 따르면, 성장층은 특히 중간층 상에 직접 성장된다. 성장층은 바람직하게는 도핑되거나 언도핑된 GaN층이다. 성장층의 두께는 바람직하게는 50 nm 내지 300 nm 범위이다. 성장층은 바람직하게는 스퍼터링에 의해 또는 MOVPE에 의해 생성된다.
이 방법의 적어도 한 실시예에 따르면, 마스킹층이 특히 성장층에 직접 가해진다. 마스킹층은, 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물로 형성되거나, 붕소 질화물 또는 마그네슘 질화물로 형성된다. 마스킹층의 두께는 바람직하게는 최대 2 nm 또는 최대 1 nm 또는 최대 0.5 nm이다. 특히, 마스킹층은 평균적으로 하나 또는 2개의 일분자층에 달하는 두께로 생성된다. 마스킹층은 스퍼터링에 의해 또는 MOVPE에 의해 생성될 수 있다.
이 방법의 적어도 한 실시예에 따르면, 마스킹층은 적어도 20% 또는 적어도 50% 또는 적어도 55%의 피복도(a degree of coverage)로 기저층에 가해진다. 바람직하게는, 피복도는 최대 90% 또는 최대 80% 또는 최대 70%이다. 즉, 성장 기판 및/또는 성장층은, 평면도에서 알 수 있는 바와 같이, 언급된 비율의 범위로 마스킹층의 재료에 의해 덮인다. 따라서, 성장층이 제 위치에서 노출된다.
이 방법의 적어도 한 실시예에 따르면, 유착층(coalescence layer)은 특히 마스킹층 상에서 및 제 위치에서 노출된 성장층 상에서 직접 성장된다. 유착층은 바람직하게는 언도핑되거나 실질적으로 언도핑된 GaN에 기초한다. 유착층은 제 위치에서 노출된 성장층 상에서, 및 그에 따라 마스킹층의 개구에서 성장된다. 마스킹층의 상기 개구로부터 진행하여, 유착층은 합체되어 비교적 결함이 적은 폐쇄층을 형성한다.
이 방법의 적어도 한 실시예에 따르면, 유착층은 적어도 300 nm 또는 적어도 400 nm의 두께를 갖고 성장된다. 대안으로서 또는 추가적으로, 두께는 최대 3 ㎛ 또는 최대 1.2 ㎛이다.
이 방법의 적어도 한 실시예에 따르면, 중심층은 유착층 상에, 특히 직접 물리적으로 접촉하여 성장된다. 중심층은 바람직하게는 75% 내지 100% 범위의 알루미늄 함량을 갖는 AlGaN층 또는 AlN층이다. 중심층의 두께는, 바람직하게는, 5 nm 내지 50 nm, 특히 10 nm 내지 20 nm이다. 중심층은 도핑될 수 있다.
이 방법의 적어도 한 실시예에 따르면, 복수의 중심층이 성장되고, 중심층들 각각은 생성물 공차 범위 내에서 동일하게 형성될 수 있다. 도핑되거나 언도핑될 수 있는 각각의 GaN층은 바람직하게는 2개의 인접한 중심층들 사이에 위치한다. GaN층은 또한 바람직하게는 2개의 인접한 중심층들과 직접 접촉한다. GaN층의 두께는 바람직하게는 적어도 20 nm 또는 적어도 50 nm 또는 적어도 500 nm이고, 대안으로서 또는 추가적으로, 최대 1000 nm 또는 최대 2000 nm 또는 최대 3000 nm일 수 있다.
이 방법의 적어도 한 실시예에 따르면, 활성층을 갖는 반도체층 시퀀스가 중심층 상에 또는 성장 기판으로부터 가장 멀리 위치한 중심층들 중 하나 상에 성장된다. 반도체층 시퀀스는 바람직하게는 중심층과 직접 접촉하고 AlInGaN 또는 InGaN에 기초한다. 중심층과 인접하는 반도체층 시퀀스의 층은 바람직하게는 n-도핑된다. n-도핑은 예를 들어 실리콘 및/또는 게르마늄에 의해 실시된다.
이 방법의 적어도 한 실시예에 따르면, 버퍼층 및/또는 성장층 및/또는 마스킹층의 스퍼터링 동안 550℃ 내지 900℃ 범위의 온도가 나타난다. 스퍼터링 동안의 압력은 또한 특히 10-3 mbar 내지 10-2 mbar 범위이다.
이 방법의 적어도 한 실시예에 따르면, 버퍼층 또는 스퍼터링에 의해 생성되는 기타의 층들의 스퍼터링 동안의 성장 속도는 적어도 0.03 nm/s 및/또는 최대 0.5 nm/s이다. 스퍼터링은 바람직하게는 아르곤 및 질소를 포함하는 분위기 하에서 실행된다. 질소에 대한 아르곤의 비율은 바람직하게는 1:2이고 최대 15% 또는 최대 10%의 공차를 갖는다.
이 방법의 적어도 한 실시예에 따르면, 캐리어 기판은 성장 기판의 반대측에 위치한 반도체층 시퀀스의 측에 제공된다. 성장 기판은 후속해서, 예를 들어 레이저 리프트-오프(laser lift-off) 기술이나 에칭에 의해 제거된다. 추가의 층들, 특히 미러층, 전기 컨택트층 및/또는 땜납과 같은 접속 수단층이 반도체층 시퀀스와 캐리어 기판 사이에 위치할 수 있다.
이 방법의 적어도 한 실시예에 따르면, 버퍼층은 스퍼터링 피착 설비에서 생성되고 반도체층 시퀀스는 이와는 상이한 기상 에피택시 반응기에서 성장된다. 특히 바람직하게는, 스퍼터링 피착 설비는 갈륨 및/또는 흑연이 없다.
광전자 반도체 칩이 또한 설명된다. 광전자 반도체 칩은 전술된 실시예들 중 하나 이상에서 명시된 방법에 의해 생성될 수 있다. 따라서 이 방법의 특징들은 광전자 반도체 칩에 대해 개시되며, 그 반대도 마찬가지이다.
광전자 반도체 칩의 적어도 한 실시예에서, 후자는 방사선을 생성하기 위해 제공되는 활성층을 갖는 반도체층 시퀀스를 포함한다. 반도체층 시퀀스는 또한 적어도 하나의 n-도핑된 층과 적어도 하나의 p-도핑된 층을 포함하고, 이들 도핑된 층들은 바람직하게는 활성층에 직접 인접한다. 반도체층 시퀀스는 AlInGaN 또는 InGaN에 기초한다.
반도체 칩은 반도체층 시퀀스의 p측에 캐리어 기판을 포함한다. 중심층은, 반도체층 시퀀스의 n-도핑된 층의, 캐리어 기판으로부터 멀어지는 측에 위치하고, 상기 중심층은 AlGaN에 기초하며 높은 알루미늄 함량을 갖고 5 nm 내지 50 nm 범위의 두께로 성장된다. 복수의 중심층이 형성될 수 있고, 이들 사이에는 갈륨 질화물 층들이 위치한다.
300 nm 내지 1.5 ㎛ 범위의 두께를 갖는 도핑되거나 언도핑된 GaN으로 구성된 유착층은, 중심층 또는 중심층들 중 하나의, 캐리어 기판으로부터 멀어지는 측에 위치한다. 또한, 반도체 칩에는 유착층으로부터 반도체층 시퀀스의 n-도핑된 층까지 또는 그 내부까지 연장되는 조면화부(roughening)가 제공된다. 반도체층 시퀀스의 방사선 출구 영역이 부분적으로 유착층에 의해 형성된다. 중심층 또는 중심층들 중 하나가 조면화부에 의해 제 위치에서 노출된다.
여기서 설명된 방법 및 여기서 설명된 반도체 칩은 도면을 참조한 실시예에 기초하여 이하에서 더 상세히 설명된다. 이 경우, 동일한 참조 부호는 개개의 도면들에서 동일한 요소를 나타낸다. 이 경우, 그러나, 스케일에 대한 관계는 나타나지 않는다; 오히려, 개개의 요소들은 더 나은 이해를 제공하기 위하여 과장된 크기로 예시될 수도 있다.
도 1은 여기서 설명된 광전자 반도체 칩을 제조하기 위한 여기서 설명된 방법의 실시예의 개략도를 도시한다.
도 2 내지 도 5는 여기서 설명된 광전자 반도체 칩의 실시예의 개략적 단면도를 도시한다.
도 1은 광전자 반도체 칩(10)을 제조하기 위한 방법을 개략적으로 나타낸다. 도 1의 (a)에 따르면, 실리콘 성장 기판(1)이 스퍼터링 피착 설비(A)에 제공된다. 도 1의 (b)에 따른 방법 단계에서, 버퍼층(3)이 스퍼터링 피착 설비(A) 내의 성장 기판(1) 상에 스퍼터링된다. 버퍼층(3)은 AlN층으로서 바람직하게는 산소가 제공된다.
버퍼층(3)의 스퍼터링 동안의 온도는 바람직하게는 대략 760℃이다. 스퍼터링 피착 설비(A)에서의 압력은, 특히, 대략, 5 x 10-2 mbar이며, 아르곤-질소 분위기가 존재한다. 버퍼층(3)의 스퍼터링 동안의 피착 속도는 대략 0.15 nm/s이다. 스퍼터링 전력은 바람직하게는 0.5 kW 내지 1.5 kW 범위이고, 특히 대략 0.5 kW이다. 버퍼층(3)은 대략 100 nm의 두께로 생성된다. 스퍼터링 피착 설비(A)는 갈륨이 없다.
도 1의 (c)에 따른 방법 단계에서, 버퍼층(3)을 갖춘 성장 기판(1)이 스퍼터링 피착 설비(A)로부터 MOVPE 반응기(B)로 이송된다. 성장 기판(1)은, 바람직하게는 흑연으로 형성되는 기판 홀더(b) 상에 위치한다. AlN 버퍼층(3)이 MOVPE 반응기(B)에서가 아니라 스퍼터링 피착 설비(A)에서 생성된다는 사실로 인해, 알루미늄 및/또는 갈륨을 포함하는 반사층에 의한 기판 홀더(b)의 코팅이 방지되거나 대단히 감소될 수 있다.
방사선을 생성하기 위해 제공되는 활성층을 갖는 반도체층 시퀀스(2)의 성장을 위해, 버퍼층(3)을 갖춘 성장 기판(1)은 MOVPE 반응기(B)에 머문다. 따라서 반도체층 시퀀스(2)는 스퍼터링된 버퍼층(3)에 에피택셜적으로 가해진다.
갈륨-함유 반도체층 시퀀스(2)의 성장은 버퍼층(3)의 생성과는 공간적으로 분리되어 시행되므로, 갈륨 불순물이 스퍼터링 피착 설비(A) 내에 위치하는 것을 방지하는 것이 가능하다. 이것은 어떠한 갈륨도 실리콘 성장 기판(1)과 또는 그 성장 영역과 직접 접촉하지 않게 하는 것을 가능하게 한다. 그 결과 소위 멜트백이 방지될 수 있다.
이 방법은 바람직하게는 웨이퍼 어셈블리에서 발생한다. 개개의 반도체 칩(10)으로의 분할 또는 추가의 기능 층들의 생성과 같은 추가 방법 단계는, 예시를 간소화하도록, 도 1에는 도시되어 있지 않다.
도 2는 광전자 반도체 칩(10)의 한 실시예를 개략적으로 나타낸다. 스퍼터링된 버퍼층(3)은 실리콘 성장 기판(1) 상에 위치한다. 산소에 추가하여 또는 그 대안으로서, 버퍼층(3)은 또한 인듐 및/또는 실리콘을 포함할 수 있다.
버퍼층(3)에 바로 이어 중간층(4)이 후속한다. 중간층(4)은 바람직하게는 도 2에는 도시되지 않은 복수의 층을 가진다. 층들은 예를 들어 각 경우에 대략 50 nm의 두께를 가지며 성장 기판(1)으로부터 멀어지는 방향으로 감소하는 알루미늄 함량을 나타내고, 개개 층들의 알루미늄 함량은 대략 95%, 60%, 30% 및 15%일 수 있고, 특히, 최대 10 퍼센트 포인트 또는 최대 5 퍼센트 포인트의 공차를 가진다.
중간층(4)에 바로 다음에 도핑되거나 언도핑된 GaN으로 구성된 성장층(8)이 후속한다. 성장층(8)의 두께는 바람직하게는 대략 200 nm이다. 만일 성장층(8)이 도핑된다면, 도펀트 농도는 바람직하게는 반도체층 시퀀스(2)의 n-도핑된 층(2b)의 도펀트 농도보다 적어도 2배 낮다.
성장 기판(1)으로부터 멀어지는 방향으로, 성장층(8) 바로 다음에 마스킹층(6)이 이어진다. 마스킹층(6)은 성장층(8)을 바람직하게는 대략 60% 정도까지 또는 대략 70% 정도까지 덮는다. 성장층(8)은 실리콘 질화물의 수 개의 일분자층으로 형성된다.
마스킹층(6)의 개구에서, 도핑되거나 언도핑된 GaN으로 구성된 유착층(7)이 성장층(8)에서 성장한다. 성장 기판(1)으로부터 멀어지는 방향으로, 유착층(7)이 합체되어 연속층을 형성한다. 유착층(7)은, 특히, 2 ㎛보다 또는 1.5 ㎛보다 더 얇다. 유착층(7)의 두께는 바람직하게는 0.5 ㎛ 내지 1.0 ㎛이다.
유착층(7)에 바로 다음에 중심층(9)이 이어진다. 바람직하게는, 중심층(9)은 높은 알루미늄 함량을 갖는 AlGaN층이거나 AlN층이고 대략 15 nm 또는 대략 20 nm의 두께를 갖는다.
중심층(9)이 복수의 서브층을 포함하는 것도 가능하다. 예를 들어, 유착층(7) 다음에는 AlGaN으로 구성된 제1 서브층이 이어지고, 제1 서브층 다음에는 더 높은 Al 함량을 갖는 AlGaN으로 구성된 제2 서브층이 이어진다. 이어진다(succees)라는 것은 바람직하게는 성장 방향을 따른다는 것이고, 서로 이어지는 층들은 서로 접촉한다는 것을 의미할 수 있다.
중심층(9) 다음에는, 활성층(2a)와 인접하는 반도체층 시퀀스(2)의 n-도핑된 층(2b)이 후속된다. 적어도 하나의 p-도핑된 층(2c)은, 활성층(2a)의, 성장 기판(1)으로부터 멀어지는 측에 위치한다. 반도체층 시퀀스(2)의 층들(2a, 2b, 2c)은 바람직하게는 InGaN에 기초한다. n-도핑된 층(2b)의 도펀트 농도는 바람직하게는 5 x 1018/ccm 내지 1 x 1020/ccm, 또는 1 x 1019/ccm 내지 6 x 1019/ccm이다. n-도핑된 층(2b)은 바람직하게는 게르마늄 및/또는 실리콘으로 도핑된다. p-도핑된 층(2c)은 마그네슘으로 도핑된다.
n-도핑된 층(2b)의 두께(D)는, 예를 들어, 1.0 ㎛ 내지 4 ㎛, 특히 1.5 ㎛ 내지 2.5 ㎛이다. 중심층(9)에 가장 가까운 n-도핑된 층(2b)의 영역 ―이 영역은 바람직하게는 100 nm 내지 500 nm 범위의 두께를 가짐― 에서, 도펀트 농도는 선택사항적으로 감소되고 이 영역에서 예를 들어 5 x 1017 /ccm 내지 1 x 1019/ccm, 특히 대략 1 x 1018/ccm이다. 이 영역은 도면에는 도시되어 있지 않다.
도 3에 따른 반도체 칩(10)의 실시예에서, 성장 기판(1) 뿐만 아니라 버퍼층(3) 및 중간층(4)이 제거되며, 이것은 또한 도 2와 관련해서도 가능하다. 제1 컨택트층(12a)은 반도체층 시퀀스(2)의 p측에 제공된다. 반도체층 시퀀스(2)는 제1 컨택트층(12a)을 통해 캐리어 기판(11)에 접속된다. 캐리어 기판(11)의 두께는 바람직하게는 50 ㎛ 내지 1 mm이다.
반도체층 시퀀스(2)의 캐리어 기판(11)으로부터 멀어지는 측에 조면화부(13)가 생성된다. 조면화부(13)는 반도체층 시퀀스(2)의 n-도핑된 층(2b)까지 또는 그 내부까지 연장된다. 따라서, n-도핑된 층(2b) 및 중심층(9)은 조면화부에 의해 제 위치에서 노출된다. 특히 바람직하게는, 마스킹층(6)은 조면화부(13)에 의해 완전히 제거된다.
선택사항으로서, 추가의 컨택트층(12b)은 캐리어 기판으로부터 멀어지는 측에 제공되고, 이 추가의 컨택트를 통해 반도체 칩(10)은 예를 들어 본딩 와이어에 의해 전기적으로 컨택트-접속가능하며 통전가능하다. 미러층 또는 접속 수단층과 같은 추가의 선택사항적 층은 도 3에 도시되어 있지 않다.
반도체 칩(10)의 추가 실시예는 도 4에서 볼 수 있다. 컨택트층 또는 미러층과 같은 층들은 예시를 간소화하기 위하여 도 4에는 도시되어 있지 않다. 도 4에 따른 반도체 칩(10)은 2개의 중심층(9)을 포함하고, 이 층들 사이에는 GaN층(5)이 위치해 있다.
조면화부(13)는 양쪽 중심층(9)을 통해 n-도핑된 층(2b) 내로 연장된다. 예시와는 대조적으로, 중심층(9)들 중 하나가 조면화부에 의해 영향받지 않는 것도 가능하다. 또한, 활성층(2a)에 가장 가까운 중심층(9)이 조면화부(13)의 생성에 대한 에칭 정지층으로서 구현되는 것도 가능하다. 도 4의 예시와는 대조적으로, 2개보다 많은 중심층(9)이 존재하는 것도 가능하며, 이 경우 각각은 서로 동일하게 또는 서로 상이하게 구성될 수 있다.
도 5는 반도체 칩(10)의 추가 실시예를 도시한다. 반도체층 시퀀스(2)는, 예를 들어, 땜납인 접속 수단(18)을 통해 캐리어 기판(11)에 고정된다. 반도체층 시퀀스(2)의, 캐리어 기판(11) 쪽으로 향하는 측은 제1 전기 접속층(14)을 통해 및 캐리어 기판(11)을 통해 전기적으로 컨택트-접속된다.
반도체층 시퀀스(2)의, 캐리어 기판(11)으로부터 멀어지는 측은 제2 전기 접속층(16)을 통해 추가로 컨택트-접속된다. 제2 접속층(16)은 활성층(2a)을 관통하고, 캐리어 기판(11)으로부터 보았을 때, 반도체층 시퀀스(2)을 따라 측방향으로 안내된다. 예로서, 제2 접속층(16)은 반도체층 시퀀스(2)를 따라 측방향으로 도시되지 않은 본딩 와이어에 접속될 수 있다.
조면화부(13)는 제2 접속층(16)까지 연장되지 않는다. 또한, 접속층(16, 14)은, 예를 들어, 실리콘 산화물 또는 실리콘 질화물로 구성된 분리층(15)에 의해 전기적으로 서로 절연된다. 중심층 및 유착층은 도 5에 도시되어 있지 않다. 따라서, 반도체 칩(10)은, 참조에 의해 본 명세서에 포함되는, 문서 US 2010/0171135 A1에 명시된 바와 유사하게 구현될 수 있다.
본 발명은 실시예에 기초한 설명으로 제한되지 않는다. 오히려, 본 발명은, 특히 청구항들 내의 모든 특징들의 조합을 포함한 모든 신규한 특징 뿐만 아니라 특징들의 조합을, 이러한 특징 또는 특징들의 조합 자체가 청구항이나 실시예에서 명백하게 명시되지 않더라도, 포괄한다.
본 특허 출원의 청구항들은, 본 명세서에 참고로 원용되는, 독일 특허 출원 제10 2011 114 670.2호인 우선권을 주장한다.

Claims (13)

  1. 광전자 반도체 칩(10)을 제조하기 위한 방법으로서,
    - 실리콘 성장 기판(1)을 제공하는 단계,
    - 스퍼터링에 의해 상기 성장 기판(1) 상에 III족 질화물 버퍼층(3)을 생성하는 단계, 및
    - 상기 버퍼층(3) 위에 활성층(2a)을 갖는 III족 질화물 반도체층 시퀀스(2)를 성장시키는 단계
    를 포함하는, 광전자 반도체 칩의 제조 방법.
  2. 제1항에 있어서, 상기 버퍼층(3)은 AlN에 기초하고 상기 성장 기판(1)에 직접 가해지는, 광전자 반도체 칩의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 산소가 상기 버퍼층(3)에 혼합되고, 상기 산소의 중량 비율은 0.1% 내지 10% 범위인, 광전자 반도체 칩의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 버퍼층(3) 내의 산소의 비율은 상기 성장 기판(1)으로부터 멀어지는 방향으로 단조 감소하는(decrease monotonically), 광전자 반도체 칩의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 버퍼층(3)은, 10 nm 내지 1000 nm 범위, 특히 50 nm 내지 200 nm 범위의 두께를 갖는, 광전자 반도체 칩의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    스퍼터링에 의해 또는 기상 에피택시에 의해 상기 버퍼층(3) 상에 직접 중간층(4)이 가해지고,
    상기 중간층(4)은 AlGaN에 기초하며, 상기 중간층(4)에서의 Al 함량은 상기 성장 기판(1)으로부터 멀어지는 방향으로 단조 감소하는, 광전자 반도체 칩의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 중간층(4) 상에는:
    - 스퍼터링 또는 기상 에피택시에 의해 생성되는, GaN에 기초하는 성장층(8),
    - SiN에 기초한 마스킹층(6)으로서, 50% 내지 90% 범위의 피복도로 상기 성장층(8)을 덮고, 스퍼터링 또는 기상 에피택시에 의해 생성되는, 상기 마스킹층(6),
    - 기상 에피택시에 의해 성장되는, GaN에 기초하는 유착층(7),
    - AlGaN 및/또는 AlN으로 구성된 하나 또는 복수의 중심층(9)로서, 복수의 중심층(9)의 경우, 각각의 GaN층(5)은 기상 에피택시에 의해 2개의 인접한 중심층(9)들 사이에서 성장되는, 상기 하나 또는 복수의 중심층(9), 및
    - 기상 에피택시에 의해 성장되는, AlInGaN에 기초하는 반도체층 시퀀스(2a, 2b, 2c)
    들이, 한 층이 다른 층의 상부에 직접적으로, 및 상기 기재된 순서로 생성되는, 광전자 반도체 칩의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 스퍼터링은 550℃ 내지 900℃ 범위의 온도와 1 x 10-3 mbar 내지 1 x 10-2 mbar 범위의 압력에서 실행되는, 광전자 반도체 칩의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 스퍼터링 동안에 0.03 nm/s 내지 0.5 nm/s 범위의 성장 속도가 설정되고, 상기 스퍼터링은 Ar와 N2를 포함하는 분위기에서 실행되며, N2에 대한 Ar의 비율은 1 내지 2로서, 최대 15%의 공차를 갖는, 광전자 반도체 칩의 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 반도체층 시퀀스(2)의, 상기 성장 기판(1)으로부터 멀어지는 측에 캐리어 기판(11)이 피팅되고, 후속하여 상기 성장 기판(1)이 제거되는, 광전자 반도체 칩의 제조 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 버퍼층(3)은 스퍼터링 피착 설비(A)에서 생성되고 상기 반도체층 시퀀스(2)는 상기 스퍼터링 피착 설비와는 상이한 기상 에피택시 반응기(B)에서 성장되며, 상기 스퍼터링 피착 설비(A)는 갈륨을 갖지 않는, 광전자 반도체 칩의 제조 방법.
  12. 방사선(radiation)을 생성하기 위해 제공되는 활성층(2a)과 적어도 하나의 n-도핑된 층(2b)을 갖는 반도체층 시퀀스(2)를 포함하는 광전자 반도체 칩(10)으로서,
    - 상기 n-도핑된 층(2b)은 상기 활성층(2a)에 인접하고,
    - 상기 반도체층 시퀀스(2)는 AlInGaN에 기초하며,
    - 5 nm 내지 50 nm 범위의 두께를 갖는 AlGaN으로 구성된 적어도 하나의 중심층(9)이, 상기 n-도핑된 층(2b)의, 캐리어 기판(11)으로부터 멀어지는 측에 성장되고,
    - 300 nm 내지 1.2 ㎛ 범위의 두께를 갖는 도핑되거나 언도핑된 GaN으로 구성된 유착층(7)이, 중심층(9) 또는 중심층(9)들 중 하나의, 상기 캐리어 기판(11)으로부터 멀어지는 측에 형성되며,
    - 조면화부(roughening; 13)는 상기 유착층(7)으로부터 상기 n-도핑된 층(2b)까지 또는 그 내부까지 연장되고,
    - 상기 반도체층 스택(2)의 방사선 출구 영역은 부분적으로 상기 유착층(7)에 의해 형성되며,
    - 상기 중심층(9)은 제 위치에서 노출되는, 광전자 반도체 칩(10).
  13. 제12항에 있어서, 제1항 내지 제11항 중 어느 한 항에 따른 광전자 반도체 칩의 제조 방법에 의해 제조되는 광전자 반도체 칩(10).
KR1020147007964A 2011-09-30 2012-08-28 광전자 반도체 칩을 제조하기 위한 방법 및 대응하는 광전자 반도체 칩 KR20140069036A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102011114670.2 2011-09-30
DE102011114670A DE102011114670A1 (de) 2011-09-30 2011-09-30 Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
PCT/EP2012/066699 WO2013045190A1 (de) 2011-09-30 2012-08-28 Verfahren zur herstellung eines optoelektronischen halbleiterchips und entsprechender optoelektronischer halbleiterchip

Publications (1)

Publication Number Publication Date
KR20140069036A true KR20140069036A (ko) 2014-06-09

Family

ID=46851952

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147007964A KR20140069036A (ko) 2011-09-30 2012-08-28 광전자 반도체 칩을 제조하기 위한 방법 및 대응하는 광전자 반도체 칩

Country Status (7)

Country Link
US (1) US20140342484A1 (ko)
JP (1) JP2014528178A (ko)
KR (1) KR20140069036A (ko)
CN (1) CN103843160A (ko)
DE (1) DE102011114670A1 (ko)
TW (1) TWI497762B (ko)
WO (1) WO2013045190A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011015821B4 (de) * 2011-04-01 2023-04-20 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip
DE102012107001A1 (de) 2012-07-31 2014-02-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
DE102014105303A1 (de) 2014-04-14 2015-10-15 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Schichtstruktur als Pufferschicht eines Halbleiterbauelements sowie Schichtstruktur als Pufferschicht eines Halbleiterbauelements
DE102015116495A1 (de) * 2015-09-29 2017-03-30 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zum Herstellen eines optoelektronischen Halbleiterchips
JP6786307B2 (ja) * 2016-08-29 2020-11-18 株式会社ニューフレアテクノロジー 気相成長方法
CN114651084A (zh) * 2019-10-31 2022-06-21 东曹株式会社 层叠膜结构体和其制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5741724A (en) * 1996-12-27 1998-04-21 Motorola Method of growing gallium nitride on a spinel substrate
WO1999038218A1 (fr) * 1998-01-21 1999-07-29 Rohm Co., Ltd. Element luminescent a semiconducteur et procede de fabrication
US6713789B1 (en) * 1999-03-31 2004-03-30 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device and method of producing the same
JP3994623B2 (ja) * 2000-04-21 2007-10-24 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
DE10034263B4 (de) 2000-07-14 2008-02-28 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Quasisubstrats
JP3509709B2 (ja) * 2000-07-19 2004-03-22 株式会社村田製作所 圧電薄膜共振子及び圧電薄膜共振子の製造方法
DE102006008929A1 (de) * 2006-02-23 2007-08-30 Azzurro Semiconductors Ag Nitridhalbleiter-Bauelement und Verfahren zu seiner Herstellung
KR20150123293A (ko) * 2006-02-23 2015-11-03 아주로 세미컨턱터스 아게 질화물 반도체 컴포넌트 및 이의 제조를 위한 프로세스
KR100756841B1 (ko) * 2006-03-13 2007-09-07 서울옵토디바이스주식회사 ＡｌｘＧａ１－ｘＮ 버퍼층을 갖는 발광 다이오드 및 이의제조 방법
CN101438429B (zh) * 2006-05-10 2011-04-27 昭和电工株式会社 Ⅲ族氮化物化合物半导体叠层结构体
US8227284B2 (en) * 2006-08-18 2012-07-24 Showa Denko K.K. Group-III nitride compound semiconductor light-emitting device, method of manufacturing group-III nitride compound semiconductor light-emitting device, and lamp
US7825432B2 (en) * 2007-03-09 2010-11-02 Cree, Inc. Nitride semiconductor structures with interlayer structures
DE102007022947B4 (de) 2007-04-26 2022-05-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterkörper und Verfahren zur Herstellung eines solchen
JP5471440B2 (ja) * 2007-05-02 2014-04-16 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子の製造方法
US20100176369A2 (en) * 2008-04-15 2010-07-15 Mark Oliver Metalized Silicon Substrate for Indium Gallium Nitride Light-Emitting Diodes
JP2009283785A (ja) * 2008-05-23 2009-12-03 Showa Denko Kk Ｉｉｉ族窒化物半導体積層構造体およびその製造方法
JP5524235B2 (ja) * 2009-11-06 2014-06-18 日本碍子株式会社 半導体素子用エピタキシャル基板および半導体素子用エピタキシャル基板の製造方法
JP5399552B2 (ja) * 2010-03-01 2014-01-29 シャープ株式会社 窒化物半導体素子の製造方法、窒化物半導体発光素子および発光装置
JP2011082570A (ja) * 2011-01-11 2011-04-21 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子の製造方法

Also Published As

Publication number Publication date
WO2013045190A1 (de) 2013-04-04
US20140342484A1 (en) 2014-11-20
DE102011114670A1 (de) 2013-04-04
TW201318209A (zh) 2013-05-01
CN103843160A (zh) 2014-06-04
TWI497762B (zh) 2015-08-21
JP2014528178A (ja) 2014-10-23

Similar Documents

Publication Publication Date Title
US9647174B2 (en) Optoelectronic semiconductor chip
US8652958B2 (en) Vertical deep ultraviolet light emitting diodes
EP2696365B1 (en) Method of manufacturing a semiconductor device using a semiconductor buffer structure
US9184051B2 (en) Method for producing an optoelectronic nitride compound semiconductor component
TWI447959B (zh) 製造氮化物半導體晶體層的方法
TWI360172B (ko)
US8106403B2 (en) III-nitride light emitting device incorporation boron
US20090117711A1 (en) Method for Laterally Cutting Through a Semiconductor Wafer and Optoelectronic Component
EP1956664A1 (en) Nitride semiconductor light emitting device
KR20110030542A (ko) 광전 소자 제조 방법 및 광전 소자
KR20140069036A (ko) 광전자 반도체 칩을 제조하기 위한 방법 및 대응하는 광전자 반도체 칩
CN115210885A (zh) 红色led和制造方法
WO2007060931A1 (ja) 窒化物半導体素子
US8765584B2 (en) Semiconductor device and manufacturing method therefor
KR20140021482A (ko) 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법
KR20230058638A (ko) Led 디바이스 및 led 디바이스를 제조하는 방법
KR101926609B1 (ko) 질화갈륨계 반도체 소자 및 그 제조방법
KR102147587B1 (ko) 완화 층 상에 성장된 ⅲ-질화물 발광 디바이스
US11616164B2 (en) Method for producing a nitride compound semiconductor component
KR101381985B1 (ko) 수직형 발광소자 제조 방법
KR20240012501A (ko) 광전자 소자 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid