JP2020047350A - 半導体記憶装置 - Google Patents
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Abstract
【課題】動作信頼性を向上出来る半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第1及び第2メモリセルと、第1及び第2ワード線と、第1ビット線とを備える。第1及び第2メモリセルは互いにウェル領域を共有し、且つ該ウェル領域を挟んで対向する。データの書き込み動作は、第1乃至第3動作を含む。第1動作(pre-verify)では第1及び第2ワード線に第1電圧Vcut1が印加される。第2動作(pre-program)では第1及び第2ワード線に、第1電圧Vcut1より大きい第2電圧VPGM_Lが印加される。第3動作(data-program)では第1ワード線に第2電圧VPGM_Lより大きい第3電圧VPGMが印加され、第2ワード線に第3電圧VPGMより小さい第4電圧VPASSが印加される。【選択図】図11
Description
実施形態は、半導体記憶装置に関する。
メモリセルが三次元に配列された半導体メモリが知られている。
動作信頼性を向上出来る半導体記憶装置を提供する。
本実施形態の半導体記憶装置は、データを保持可能な第1メモリセルと第2メモリセルと、第1メモリセルに接続された第1ワード線と、第2メモリセルに接続された第2ワード線と、第1メモリセルと前記第2メモリセルの両方に電気的に接続可能な第1ビット線とを備える。第1メモリセルと第2メモリセルは、互いにウェル領域を共有し、且つ該ウェル領域を挟んで対向して設けられる。データの書き込み動作は、第1乃至第3動作を含む。第1動作においては、第1ワード線と第2ワード線とに第1電圧が印加される。第2動作は第1動作後に行われ、第1ワード線と第2ワード線とに、第1電圧より大きい第2電圧が印加される。第3動作は第2動作後に行われ、第1ワード線に第2電圧より大きい第3電圧が印加され、第2ワード線に第3電圧より小さい第4電圧が印加される。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
1.第1実施形態
第1実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置としてNAND型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。
第1実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置としてNAND型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。
1.1 構成について
まず、本実施形態に係るメモリシステムの構成について説明する。
まず、本実施形態に係るメモリシステムの構成について説明する。
1.1.1 全体構成について
はじめに、本実施形態に係るメモリシステムの大まかな全体構成について、図1を用いて説明する。
はじめに、本実施形態に係るメモリシステムの大まかな全体構成について、図1を用いて説明する。
図示するようにメモリシステム1は、NAND型フラッシュメモリ100とコントローラ200とを備えている。NAND型フラッシュメモリ100とコントローラ200とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはSDTMカードのようなメモリカードや、SSD(solid state drive)等が挙げられる。また、コントローラ200は例えばSoC(system on chip)等であっても良い。
NAND型フラッシュメモリ100は複数のメモリセルを備え、データを不揮発に記憶する。コントローラ200は、NANDバスによってNAND型フラッシュメモリ100に接続され、ホストバスによってホスト機器300に接続される。そしてコントローラ200は、NAND型フラッシュメモリ100を制御し、またホスト機器300から受信した命令に応答して、NAND型フラッシュメモリ100にアクセスする。ホスト機器300は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばSDTMインターフェースに従ったバスである。NANDバスは、NANDインターフェースに従った信号の送受信を行う。
1.1.2 コントローラ200の構成について
引き続き図1を用いて、コントローラ200の構成の詳細について説明する。図1に示すようにコントローラ200は、ホストインターフェース回路210、内蔵メモリ(RAM)220、プロセッサ(CPU)230、バッファメモリ240、NANDインターフェース回路250、及びECC(Error Checking and Correcting)回路260を備えている。
引き続き図1を用いて、コントローラ200の構成の詳細について説明する。図1に示すようにコントローラ200は、ホストインターフェース回路210、内蔵メモリ(RAM)220、プロセッサ(CPU)230、バッファメモリ240、NANDインターフェース回路250、及びECC(Error Checking and Correcting)回路260を備えている。
ホストインターフェース回路210は、ホストバスを介してホスト機器300と接続され、ホスト機器300から受信した命令及びデータを、それぞれプロセッサ230及びバッファメモリ240に転送する。またプロセッサ230の命令に応答して、バッファメモリ240内のデータをホスト機器300へ転送する。
プロセッサ230は、コントローラ200全体の動作を制御する。例えばプロセッサ230は、ホスト機器300から書き込み命令を受信した際には、それに応答して、NANDインターフェース回路250に対して書き込み命令を発行する。読み出し及び消去の際も同様である。またプロセッサ230は、ウェアレベリング等、NAND型フラッシュメモリ100を管理するための様々な処理を実行する。なお、以下で説明するコントローラ200の動作はプロセッサがソフトウェア(ファームウェア)を実行することによって実現されても良いし、またはハードウェアで実現されても良い。
NANDインターフェース回路250は、NANDバスを介してNAND型フラッシュメモリ100と接続され、NAND型フラッシュメモリ100との通信を司る。そしてNANDインターフェース回路250は、プロセッサ230から受信した命令に基づき、種々の信号をNAND型フラッシュメモリ100へ送信し、またNAND型フラッシュメモリ100から受信する。
バッファメモリ240は、書き込みデータや読み出しデータを一時的に保持する。
内蔵メモリ220は、例えばDRAMやSRAM等の半導体メモリであり、プロセッサ230の作業領域として使用される。そして内蔵メモリ220は、NAND型フラッシュメモリ100を管理するためのファームウェアや、各種の管理テーブル等を保持する。
ECC回路260は、NAND型フラッシュメモリ100に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちECC回路260は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
1.1.3 NAND型フラッシュメモリ100の構成について
1.1.3.1 NAND型フラッシュメモリ100の全体構成について
次に、NAND型フラッシュメモリ100の構成について説明する。図1に示すようにNAND型フラッシュメモリ100は、メモリセルアレイ110、ロウデコーダ120、ドライバ回路130、センスアンプ140、アドレスレジスタ150、コマンドレジスタ160、及びシーケンサ170を備える。
1.1.3.1 NAND型フラッシュメモリ100の全体構成について
次に、NAND型フラッシュメモリ100の構成について説明する。図1に示すようにNAND型フラッシュメモリ100は、メモリセルアレイ110、ロウデコーダ120、ドライバ回路130、センスアンプ140、アドレスレジスタ150、コマンドレジスタ160、及びシーケンサ170を備える。
メモリセルアレイ110は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックBLKを備えている。そしてメモリセルアレイ110は、コントローラ200から与えられたデータを記憶する。
ロウデコーダ120は、ブロックBLKのいずれかを選択し、更に選択したブロックBLKにおけるロウ方向を選択する。
ドライバ回路130は、選択されたブロックBLKに対して、ロウデコーダ120を介して電圧を供給する。
センスアンプ140は、データの読み出し時やベリファイ時には、メモリセルアレイ110から読み出されたデータをセンスし、必要な演算を行う。そして、このデータDATをコントローラ200に出力する。データの書き込み時には、コントローラ200から受信した書き込みデータDATを、メモリセルアレイ110に転送する。
アドレスレジスタ150は、コントローラ200から受信したアドレスADDを保持する。コマンドレジスタ160は、コントローラ200から受信したコマンドCMDを保持する。
シーケンサ170は、レジスタ150及び160に保持された種々の情報に基づき、NAND型フラッシュメモリ100全体の動作を制御する。
1.1.3.2 メモリセルアレイ110の構成について
次に、本実施形態に係るメモリセルアレイ110の構成について説明する。
次に、本実施形態に係るメモリセルアレイ110の構成について説明する。
<回路構成について>
まず、メモリセルアレイ110の回路構成について、図2を用いて説明する。図2は、ブロックBLKの等価回路図である。図示するように、ブロックBLKは複数のストリングユニットSU(SU0、SU1、SU2、…)を含む。また各々のストリングユニットSUは、複数のNANDストリング50を含む。以下では、偶数番目のストリングユニットSUe(SU0、SU2、SU4、…)のNANDストリングと奇数番目のストリングユニットSUo(SU1、SU3、SU5、…)のNANDストリングとを区別する場合に、それぞれをNANDストリング50e及び50oと呼ぶ。
まず、メモリセルアレイ110の回路構成について、図2を用いて説明する。図2は、ブロックBLKの等価回路図である。図示するように、ブロックBLKは複数のストリングユニットSU(SU0、SU1、SU2、…)を含む。また各々のストリングユニットSUは、複数のNANDストリング50を含む。以下では、偶数番目のストリングユニットSUe(SU0、SU2、SU4、…)のNANDストリングと奇数番目のストリングユニットSUo(SU1、SU3、SU5、…)のNANDストリングとを区別する場合に、それぞれをNANDストリング50e及び50oと呼ぶ。
NANDストリング50の各々は、例えば8個のメモリセルトランジスタMT(MT0〜MT7)及び選択トランジスタST1、ST2を含んでいる。メモリセルトランジスタMTは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタMTは、選択トランジスタST1のソースと選択トランジスタST2のドレインとの間に直列接続されている。
ストリングユニットSUの各々における選択トランジスタST1のゲートは、それぞれセレクトゲート線SGD(SGD0、SGD1、…)に接続される。セレクトゲート線SGDは、ロウデコーダ120によって独立に制御される。また、偶数番目のストリングユニットSUe(SU0、SU2、…)の各々における選択トランジスタST2のゲートは、例えばセレクトゲート線SGSeに共通接続され、奇数番目のストリングユニットSUo(SU1、SU3、…)の各々における選択トランジスタST2のゲートは、例えばセレクトゲート線SGSoに共通接続される。セレクトゲート線SGSe及びSGSoは、例えば共通に接続されても良いし、独立に制御可能であっても良い。
また、同一のブロックBLK内のストリングユニットSUeに含まれるメモリセルトランジスタMT(MT0〜MT7)の制御ゲートは、それぞれワード線WLe(WLe0〜WLe7)に共通接続される。他方で、ストリングユニットSUoに含まれるメモリセルトランジスタMT(MT0〜MT7)の制御ゲートは、それぞれワード線WLo(WLo0〜WLo7)に共通接続される。ワード線WLe及びWLoは、ロウデコーダ120によって独立に制御される。
ブロックBLKは、例えばデータの消去単位である。すなわち、同一ブロックBLK内に含まれるメモリセルトランジスタMTの保持するデータは、一括して消去される。しかし、データはストリングユニットSU単位で消去されてもよいし、またはストリングユニットSU未満の単位で消去されてもよい。
更に、メモリセルアレイ110内において同一列にあるNANDストリング50の選択トランジスタST1のドレインは、ビット線BL(BL0〜BL(L−1)、但し(L−1)は2以上の自然数)に共通接続される。すなわちビット線BLは、複数のストリングユニットSU間でNANDストリング50を共通に接続する。更に、複数の選択トランジスタST2のソースは、ソース線SLに共通に接続されている。
つまりストリングユニットSUは、異なるビット線BLに接続され、且つ同一のセレクトゲート線SGDに接続されたNANDストリング50を複数含む。またブロックBLKは、ワード線WLを共通にする複数のストリングユニットSUを複数含む。更にメモリセルアレイ110は、ビット線BLを共通にする複数のブロックBLKを含む。そしてメモリセルアレイ110内において、上記セレクトゲート線SGS、ワード線WL、及びセレクトゲート線SGDが半導体基板上方に順次積層されることで、メモリセルトランジスタMT並びに選択トランジスタST1及びST2が三次元に積層されている。
<メモリセルアレイの平面レイアウトについて>
次に、メモリセルアレイ110の平面構成について説明する。図3は、あるブロックBLKの、半導体基板面内(これをXY平面と呼ぶ)における、セレクトゲート線SGDの平面レイアウトを示している。本例では、1つのブロックBLK内にセレクトゲート線SGDが8本含まれる場合について説明する。
次に、メモリセルアレイ110の平面構成について説明する。図3は、あるブロックBLKの、半導体基板面内(これをXY平面と呼ぶ)における、セレクトゲート線SGDの平面レイアウトを示している。本例では、1つのブロックBLK内にセレクトゲート線SGDが8本含まれる場合について説明する。
図示するように、X方向に延びる17個の導電層10(10−0a〜10−7a、10−0b〜10−7b、及び10−0c)が、X方向に直交するY方向に沿って配列されている。各導電層10は、セレクトゲート線SGDとして機能する。図3の例であると、導電層10−0a、10−1a、10−2a、10−1b、10−2b、10−3a、10−4a、10−3b、10−4b、10−5a、10−6a、10−5b、10−6b、10−7a、10−0b、10−7b、及び10−0cがY方向に沿って順次配列されている。そして、ブロックBLK内においてY方向に沿った両端に位置する2つの配線層10−0a及び10−0cと、配線層10−7aと10−7bに挟まれた配線層10−0bとが互いに電気的に接続され、セレクトゲート線SGD0として機能する。また、配線層10−1aと10−1bとが互いに電気的に接続され、セレクトゲート線SGD1として機能する。同様に、配線層10−2aと10−2bとが互いに電気的に接続され、セレクトゲート線SGD2として機能し、配線層10−3aと10−3bとが互いに電気的に接続され、セレクトゲート線SGD3として機能する。その他の配線層も同様であり、配線層10−4aと10−4bとが互いに電気的に接続され、セレクトゲート線SGD4として機能し、配線層10−5aと10−5bとが互いに電気的に接続され、セレクトゲート線SGD5として機能し、配線層10−6aと10−6bとが互いに電気的に接続され、セレクトゲート線SGD6として機能し、配線層10−7aと10−7bとが互いに電気的に接続され、セレクトゲート線SGD7として機能する。
ブロックBLK内においてY方向で隣り合う配線層10は、図示せぬ絶縁膜によって離隔されている。この絶縁膜が設けられている領域を、スリットSLT2と呼ぶ。スリットSLT2では、例えば半導体基板面から、少なくとも配線層10が設けられるレイヤまでの領域を絶縁膜が埋め込んでいる。また、メモリセルアレイ110内には、例えばY方向に、図3に示すブロックBLKが複数配列されている。そして、Y方向で隣り合うブロックBLK間も、図示せぬ絶縁膜によって離隔されている。この絶縁膜が設けられている領域をスリットSLT1と呼ぶ。
更に、Y方向で隣り合う配線層10間には、各々がZ方向に沿った複数のメモリピラーMP(MP0〜MP31)が設けられる。Z方向は、XY方向に直交する方向であり、すなわち半導体基板面に垂直な方向である。
具体的には、配線層10−0aと10−1aとの間にはメモリピラーMP0及びMP16が設けられ、配線層10−1aと10−2aとの間にはメモリピラーMP8及びMP24が設けられ、配線層10−2aと10−1bとの間にはメモリピラーMP1及びMP17が設けられ、配線層10−1bと10−2bとの間にはメモリピラーMP9及びMP25が設けられる。また、配線層10−2bと10−3aとの間にはメモリピラーMP2及びMP18が設けられ、配線層10−3aと10−4aとの間にはメモリピラーMP10及びMP26が設けられ、配線層10−4aと10−3bとの間にはメモリピラーMP3及びMP19が設けられ、配線層10−3bと10−4bとの間にはメモリピラーMP11及びMP27が設けられる。更に、配線層10−4bと10−5aとの間にはメモリピラーMP4及びMP20が設けられ、配線層10−5aと10−6aとの間にはメモリピラーMP12及びMP28が設けられ、配線層10−6aと10−5bとの間にはメモリピラーMP5及びMP21が設けられ、配線層10−5bと10−6bとの間にはメモリピラーMP13及びMP29が設けられる。そして、配線層10−6bと10−7aとの間にはメモリピラーMP6及びMP22が設けられ、配線層10−7aと10−0bとの間にはメモリピラーMP14及びMP30が設けられ、配線層10−0bと10−7bとの間にはメモリピラーMP7及びMP23が設けられ、配線層10−7bと10−0cとの間にはメモリピラーMP15及びMP31が設けられる。メモリピラーMPは、選択トランジスタST1及びST2並びにメモリセルトランジスタMTを形成する構造体であり、その詳細は後述する。
メモリピラーMP0〜MP7は、Y方向に沿って配列されている。またメモリピラーMP16〜MP23は、メモリピラーMP0〜MP7にX方向で隣り合うようにして、Y方向に沿って配列されている。つまり、メモリピラーMP0〜MP7の列と、メモリピラーMP16〜MP23の列とは、互いに並行に配列されている。
更にメモリピラーMP8〜MP15はY方向に沿って配列され、メモリピラーMP24〜MP31もまたY方向に沿って配列される。そして、メモリピラーMP8〜MP15の列は、X方向においてメモリピラーMP0〜MP7の列とメモリピラーMP16〜MP23の列との間に位置する。またメモリピラーMP24〜MP31の列は、X方向においてメモリピラーMP8〜MP15の列と共にメモリピラーMP16〜MP23の列を挟むようにして位置する。そして、メモリピラーMP8〜MP15の列と、メモリピラーMP24〜MP31の列とが並行に配列されている。
なお、メモリピラーMP0〜MP7の列及びメモリピラーMP16〜MP23の列と、メモリピラーMP8〜MP15の列及びメモリピラーMP24〜MP31の列とは、staggeredな配置とされる。より具体的には、両者は、Y方向において1つのスリットSLT1分だけずれて配置される。言い換えれば、メモリピラーMPは、Y方向では2つの配線層10を跨ぎ、且ついずれかのスリットSLT2の一部に埋め込まれるようにして設けられ、且つY方向で隣り合うメモリピラーMP間には1つのスリットSLT2が存在する。なお、スリットSLT1を挟んで隣り合う配線層10−0aと10−0cとの間には、メモリピラーMPは設けられない。
そして、1つのメモリピラーMPの上方には、2本のビット線BLが設けられる。但し、この2本のビット線BLのうち、メモリピラーMPに接続されるのはいずれか一方のみである。
すなわち、メモリピラーMP0〜MP7の上方には、2本のビット線BL0及びBL1が設けられる。ビット線BL0はメモリピラーMP0、MP2、MP4、及びMP6に共通に接続され、ビット線BL1はメモリピラーMP1、MP3、MP5、及びMP7に共通に接続される。メモリピラーMP8〜MP15の上方には、2本のビット線BL2及びBL3が設けられる。ビット線BL2はメモリピラーMP8、MP10、MP12、及びMP14に共通に接続され、ビット線BL3はメモリピラーMP9、MP11、MP13、及びMP15に共通に接続される。メモリピラーMP16〜MP23の上方には、2本のビット線BL4及びBL5が設けられる。ビット線BL4はメモリピラーMP16、MP18、MP20、及びMP22に共通に接続され、ビット線BL5はメモリピラーMP17、MP19、MP21、及びMP23に共通に接続される。そして、メモリピラーMP24〜MP31の上方には、2本のビット線BL6及びBL7が設けられる。ビット線BL6はメモリピラーMP24、MP26、MP28、及びMP30に共通に接続され、ビット線BL7はメモリピラーMP25、MP27、MP29、及びMP31に共通に接続される。
図4は、図3と同様に、XY平面におけるワード線WLの平面レイアウトを示している。図4は図3の1ブロック分の領域に対応しており、図3で説明した配線層10よりも下層に設けられる配線層11のレイアウトである。
図示するように、X方向に延びる17個の導電層11(11−0〜11−16)が、Y方向に沿って順次配列されている。各配線層11−0〜11−16はそれぞれ、配線層10−0a、10−1a、10−2a、10−1b、10−2b、10−3a、10−4a、10−3b、10−4b、10−5a、10−6a、10−5b、10−6b、10−7a、10−0b、10−7b、及び10−0cの直下に、絶縁膜を介在して設けられる。各導電層10は、ワード線WL7として機能する。その他のワード線WL0〜WL6も同様の構成を有している。
図4の例であると、配線層11−0、11−2、11−4、11−6、11−8、11−10、11−12、11−14、及び11−16が、X方向に沿った端部(これを第1接続部と呼ぶ)まで引き出される。そして、配線層11−0、11−14、及び11−16が共通に接続され、配線層11−2と11−4とが共通に接続され、配線層11−6と11−8とが共通に接続され、配線層11−10と11−12とが共通に接続され、これらはワード線WLe7として機能する。
また、配線層11−1、11−3、11−5、11−7、11−9、11−11、11−13、及び11−15は、X方向において第1接続部とは反対側に位置する第2接続部まで引き出される。そして第2接続部において、配線層11−1と11−3とが共通に接続され、配線層11−5と11−7とが共通に接続され、配線層11−9と11−11とが共通に接続され、配線層11−13と11−15とが共通に接続され、これらはワード線WLo7として機能する。
そして、第1接続部と第2接続部の間にメモリセル部が設けられる。メモリセル部においては、Y方向で隣り合う配線層11は、図3で説明したスリットSLT2によって離隔されている。また、Y方向で隣り合うブロックBLK間の配線層11も、同様にスリットSLT1によって離隔されている。またメモリセル部においては、図3と同様にしてメモリピラーMP0〜MP31が設けられている。
上記構成は、その他のワード線WL及びセレクトゲート線SGSが形成されるレイヤにおいても同様である。
<メモリセルアレイの断面構造について>
次に、メモリセルアレイ110の断面構造について説明する。図5は、Y方向に沿ったブロックBLKの断面図であり、一例として図3におけるビット線BL0に沿った領域の断面構造を示している。
次に、メモリセルアレイ110の断面構造について説明する。図5は、Y方向に沿ったブロックBLKの断面図であり、一例として図3におけるビット線BL0に沿った領域の断面構造を示している。
図示するように、半導体基板(例えばp型ウェル領域)13の上方には、セレクトゲート線SGSとして機能する配線層12が設けられる。配線層12の上方には、ワード線WL0〜WL7として機能する8層の配線層11が、Z方向に沿って積層される。これらの配線層11及び12の平面レイアウトが図4である。そして配線層11の上方には、セレクトゲート線SGDとして機能する配線層10が設けられる。配線層10の平面レイアウトは図3で説明した通りである。
そして、配線層10から半導体基板13に達するようにして、スリットSLT2とメモリピラーMPとがY方向に沿って交互に設けられる。前述の通り、スリットSLT2の実体は絶縁膜である。しかし、半導体基板13内に設けられた領域に電圧を印加するためのコンタクトプラグ等がスリットSLT2内に設けられても良い。例えば、選択トランジスタST2のソースを図示せぬソース線に接続するためのコンタクトプラグが設けられても良い。
そして配線層12は、スリットSLT2またはメモリピラーMPを挟んで、交互にセレクトゲート線SGSoまたはSGSeとして機能する。同様に配線層11は、スリットSLT2またはメモリピラーMPを挟んで交互に、ワード線WLoまたはWLeとして機能する。
また、Y方向で隣り合うブロックBLK間にはスリットSLT1が設けられる。前述の通り、スリットSLT1の実体も絶縁膜である。しかし、半導体基板13内に設けられた領域に電圧を印加するためのコンタクトプラグ等がスリットSLT1内に設けられても良い。例えば、選択トランジスタST2のソースをソース線に接続するためのコンタクトプラグが設けられても良い。なお、スリットSLT1のY方向に沿った幅は、スリットSLT2のY方向に沿った幅よりも大きい。
メモリピラーMP上にはコンタクトプラグ16が設けられ、これらのコンタクトプラグ16に共通に接続されるようにして、ビット線BLとして機能する配線層15がY方向に沿って設けられる。
<メモリピラー及びメモリセルトランジスタの構造について>
次に、メモリピラーMP及びメモリセルトランジスタMTの構造について説明する。図6はメモリピラーMPのXY平面における断面図であり、図7はYZ平面における断面図であり、特に2つのメモリセルトランジスタMTが設けられる領域について示している。
次に、メモリピラーMP及びメモリセルトランジスタMTの構造について説明する。図6はメモリピラーMPのXY平面における断面図であり、図7はYZ平面における断面図であり、特に2つのメモリセルトランジスタMTが設けられる領域について示している。
図示するようにメモリピラーMPは、Z方向に沿って設けられた絶縁層30、半導体層31、及び絶縁層32乃至34を含む。絶縁層30は、例えばシリコン酸化膜である。半導体層31は、絶縁層30の周囲を取り囲むようにして設けられ、メモリセルトランジスタMTのチャネルが形成される領域として機能する。半導体層31は、例えば多結晶シリコン層である。絶縁層32は、半導体層31の周囲を取り囲むようにして設けられ、メモリセルトランジスタMTのゲート絶縁膜として機能する。絶縁層32は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を有している。絶縁層33は、半導体層31の周囲を取り囲むようにして設けられ、メモリセルトランジスタMTの電荷蓄積層として機能する。絶縁層33は、例えばシリコン窒化膜である。絶縁層34は、絶縁層33の周囲を取り囲むようにして設けられ、メモリセルトランジスタMTのブロック絶縁膜として機能する。絶縁層34は、例えばシリコン酸化膜である。メモリピラーMP部を除くスリットSLT2内には、絶縁層37が埋め込まれている。絶縁層37は、例えばシリコン酸化膜である。
そして、上記構成のメモリピラーMPの周囲には、例えばAlO層35が設けられる。AlO層35の周囲に、例えばバリアメタル層(TiN膜等)36が形成される。バリアメタル層36の周囲に、ワード線WLとして機能する導電層11が設けられる。導電層11は例えばタングステンを材料に設けられる。
上記構成により、1つのメモリピラーMP内には、Y方向に沿って2つのメモリセルトランジスタMTが設けられている。選択トランジスタST1及びST2も同様の構成を有している。
図8は、上記構成のメモリピラーMPの等価回路図である。図示するように、1本のメモリピラーMPに、2つのNANDストリング50o及び50eが形成されている。すなわち、同一のメモリピラーMPに2つずつ設けられた選択トランジスタST1は互いに異なるセレクトゲート線SGDに接続され、メモリセルトランジスタMT0〜MT7は、互いに異なるワード線WLo及びWLeに接続され、選択トランジスタST2も、互いに異なるセレクトゲート線SGSo及びSGSeに接続されている。そして、同一のメモリピラーMP内の2つのNANDストリング50o及び50eは、同一のビット線BLに接続され、また同一のソース線SLに接続される。そして、同一のメモリピラーMPに設けられる2つのNANDストリング50は、バックゲート(半導体層31)を共通にする。
<メモリセルトランジスタの閾値分布について>
本例では、1つのメモリセルトランジスタMTが例えば3ビットデータを保持可能である。この3ビットデータを、下位ビットからそれぞれlowerビット、middleビット、及びupperビットと呼ぶことにする。そして、同一のワード線に接続されたメモリセルの保持するlowerビットの集合をlowerページと呼び、middleビットの集合をmiddleページと呼び、upperビットの集合をupperページと呼ぶ。つまり、1本のワード線WLには3ページが割り当てられ、8本のワード線WLを含むストリングユニットSUは24ページ分の容量を有する。あるいは言い換えるならば、「ページ」とは、同一ワード線に接続されたメモリセルによって形成されるメモリ空間の一部、と定義することも出来る。データの書き込み及び読み出しは、このページ毎に行っても良い。
本例では、1つのメモリセルトランジスタMTが例えば3ビットデータを保持可能である。この3ビットデータを、下位ビットからそれぞれlowerビット、middleビット、及びupperビットと呼ぶことにする。そして、同一のワード線に接続されたメモリセルの保持するlowerビットの集合をlowerページと呼び、middleビットの集合をmiddleページと呼び、upperビットの集合をupperページと呼ぶ。つまり、1本のワード線WLには3ページが割り当てられ、8本のワード線WLを含むストリングユニットSUは24ページ分の容量を有する。あるいは言い換えるならば、「ページ」とは、同一ワード線に接続されたメモリセルによって形成されるメモリ空間の一部、と定義することも出来る。データの書き込み及び読み出しは、このページ毎に行っても良い。
図9は、各メモリセルトランジスタMTの取り得るデータ、閾値分布、及び読み出し時に用いる電圧について示したダイアグラムである。
図示するようにメモリセルトランジスタMTは、閾値電圧に応じて8個の状態を取ることが出来る。この8個の状態を、閾値電圧の低いものから順に、“Er”状態、“A”状態、“B”状態、“C”状態、…及び“G”状態と呼ぶことにする。
“Er”状態のメモリセルトランジスタMTの閾値電圧は電圧Vcut1(例えば負電圧)より大きく、且つ電圧VA未満であり、データの消去状態に相当する。電圧VAは例えば0Vであり、“Er”状態のメモリセルトランジスタMTの閾値は負の値である。“A”状態のメモリセルトランジスタMTの閾値電圧は、電圧VA以上であり且つVB(>VA)未満である。“B”状態のメモリセルトランジスタMTの閾値電圧は、電圧VB以上であり且つVC(>VB)未満である。“C”状態のメモリセルトランジスタMTの閾値電圧は、電圧VC以上であり且つVD(>VC)未満である。“D”状態のメモリセルトランジスタMTの閾値電圧は、電圧VD以上であり且つVE(>VD)未満である。“E”状態のメモリセルトランジスタMTの閾値電圧は、電圧VE以上であり且つVF(>VE)未満である。“F”状態のメモリセルトランジスタMTの閾値電圧は、電圧VF以上であり且つVG(>VF)未満である。“G”状態のメモリセルトランジスタMTの閾値電圧は、電圧VG以上であり且つVREAD未満である。このように分布する8個の状態のうちで、“G”状態が、閾値電圧の最も高い状態である。なおVREADは、読み出し動作時において非選択ワード線に印加される電圧であり、保持データにかかわらずメモリセルトランジスタMTをオンさせる電圧である。
また上記閾値分布は、前述のlowerビット、middleビット、及びupperビットを含む3ビット(3ページ)データを書き込むことで実現される。すなわち、上記8つの状態と、lowerビット、middleビット、及びupperビットとの関係は、次の通りである。
“Er”状態:“111”(“upper/middle/lower”の順で表記)
“A”状態:“110”
“B”状態:“100”
“C”状態:“000”
“D”状態:“010”
“E”状態:“011”
“F”状態:“001”
“G”状態:“101”
このように、閾値分布において隣り合う2つの状態に対応するデータ間では、3ビットのうちの1ビットのみが変化する。
“Er”状態:“111”(“upper/middle/lower”の順で表記)
“A”状態:“110”
“B”状態:“100”
“C”状態:“000”
“D”状態:“010”
“E”状態:“011”
“F”状態:“001”
“G”状態:“101”
このように、閾値分布において隣り合う2つの状態に対応するデータ間では、3ビットのうちの1ビットのみが変化する。
従って、lowerビットを読み出す際には、lowerビットの値(“0” or “1”)が変化する境界に相当する電圧を用いれば良く、このことはmiddleビット及びupperビットでも同様である。
1.2 書き込み動作について
次に、上記構成のNAND型フラッシュメモリにおけるデータの書き込み方法について説明する。なお、本実施形態に係るデータのプログラム方法は、図9で説明した3ページ分のデータを受信し、このデータに基づいてプログラムを行うことにより、メモリセルトランジスタMTの閾値を“Er”状態から目標とする閾値へ直接に変動させるものである。本方法を、以下ではFull sequence方式と呼ぶ。
次に、上記構成のNAND型フラッシュメモリにおけるデータの書き込み方法について説明する。なお、本実施形態に係るデータのプログラム方法は、図9で説明した3ページ分のデータを受信し、このデータに基づいてプログラムを行うことにより、メモリセルトランジスタMTの閾値を“Er”状態から目標とする閾値へ直接に変動させるものである。本方法を、以下ではFull sequence方式と呼ぶ。
1.2.1 書き込み順序について
はじめに、あるブロックBLKにデータを書き込む際の、ストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序について、図10を用いて説明する。図10は、この選択順序を示すダイアグラムであり、横軸のストリングユニットSU0〜SU7とワード線WL0〜WL7との交点に記載した“0”〜“63”の数字が選択順序を示している。
はじめに、あるブロックBLKにデータを書き込む際の、ストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序について、図10を用いて説明する。図10は、この選択順序を示すダイアグラムであり、横軸のストリングユニットSU0〜SU7とワード線WL0〜WL7との交点に記載した“0”〜“63”の数字が選択順序を示している。
図示するように本例では、ストリングユニットSUよりもワード線WLが優先して選択される。すなわち、まずストリングユニットSU0のワード線WL0が選択され、次にストリングユニットSU1のワード線WL0が選択され、引き続き同様にしてストリングユニットSU2〜SU7のワード線WL0が選択される。最終ストリングユニットSU7のワード線WL0が選択された後は、次にワード線WL1が選択される。そして、ストリングユニットSU0〜SU7のワード線WL1が順次選択される。以後、ワード線WL2〜WL7まで順次選択され、最後にストリングユニットSU7のワード線WL7が選択される。
1.2.2 書き込み動作の詳細について
次に、書き込み動作の詳細について図11を用いて説明する。図11は、書き込み動作のフローチャートである。
次に、書き込み動作の詳細について図11を用いて説明する。図11は、書き込み動作のフローチャートである。
まず、NAND型フラッシュメモリ100はコントローラ200から書き込みコマンドを受信する(ステップS10)。書き込みコマンドはコマンドレジスタ160に格納される。また書き込みコマンドと共にコントローラ200から送信されたアドレスがアドレスレジスタ150に格納され、書き込みデータはセンスアンプ140に転送される。前述のように、センスアンプ140には、3ページ分のデータが保持される。
コマンドレジスタ160に書き込みコマンドが保持されたことにより、シーケンサ170は書き込み動作を開始する。書き込み動作は、大まかにはプリベリファイ(Pre-verify)動作、プリプログラム(Pre-program)動作、及びデータプログラム動作の3つの動作を含む。以下では、図12の各種配線の電圧変化を示すタイミングチャートと共に説明する。図12は、コントローラ200によってストリングユニットSU0のワード線WLi(iは変数であり、0〜7のいずれか)が指定された場合の例を示している。
まず、シーケンサ170はプリベリファイ動作を実行する。
<プリベリファイ動作について>
まずシーケンサ170は、コントローラ200から受信したアドレスで指定されたストリングユニットSUを選択する(ステップS11)。引き続きシーケンサ170は、ステップS11で選択されたストリングユニットSUからデータを読み出す。この際、コントローラ200により指定されたワード線WLが選択され、且つ読み出し電圧として電圧Vcut1が用いられる(ステップS12)。
<プリベリファイ動作について>
まずシーケンサ170は、コントローラ200から受信したアドレスで指定されたストリングユニットSUを選択する(ステップS11)。引き続きシーケンサ170は、ステップS11で選択されたストリングユニットSUからデータを読み出す。この際、コントローラ200により指定されたワード線WLが選択され、且つ読み出し電圧として電圧Vcut1が用いられる(ステップS12)。
引き続きシーケンサ170は、コントローラ200から受信したアドレスで指定されたストリングユニットSUとメモリピラーMPを共有するストリングユニットSUを選択する(ステップS11)。そしてシーケンサ170は、ステップS13で選択されたストリングユニットSUからデータを読み出す。この際も、コントローラ200により指定されたワード線WLが選択され、且つ読み出し電圧として電圧Vcut1が用いられる(ステップS14)。なお、アドレスで指定されたストリングユニットSUとメモリピラーMPを共有するストリングユニットSUが複数ある場合には、それぞれにつきステップS13及びS14が実行される。
上記ステップS11及びS12の様子を、図12の時刻t0〜t1に示す。本例では、コントローラ200によってストリングユニットSU0のワード線WLiが指定される。従ってロウデコーダ120は、ストリングユニットSU0に対応するセレクトゲート線SGD0(及びSGSe)に電圧VSGを印加する。電圧VSGは、選択トランジスタST1及びST2をオン状態にする電圧である。更にロウデコーダ120は、ワード線WLiを選択し(本例ではWLei)、ワード線WLiに電圧Vcut1を印加する。またロウデコーダ120は、ワード線WLiに隣接するワード線WL(i±1)に電圧Vcut2を印加し、その他の非選択ワード線WLに電圧VREADを印加する。電圧Vcut2は、例えば負電圧であり、|Vcut1|≧|Vcut2|である。また電圧VREADは保持データにかかわらずメモリセルトランジスタMTをオンさせる電圧である。そして、センスアンプ140はビット線BL(BL0〜BL(L−1))をプリチャージする。この結果、ストリングユニットSU0のメモリセルトランジスタMTiがオンすれば、ビット線BLからソース線SLにセル電流が流れる。セル電流は、センスアンプ140によって検知できる。そしてセル電流が流れるということは、ストリングユニットSU0においてワード線WLiに接続されたいずれかのメモリセルトランジスタMTの閾値がVcut1以下ということを意味する。このようなメモリセルトランジスタMTを、以下では「過消去セル」と呼ぶことがある。
引き続き、ステップS13及びS14の様子を、図12の時刻t1〜t2に示す。図示するように、上記時刻t0〜t1で行われた動作は、ストリングユニットSU1及びSU7に対しても実行される。例えば、まずロウデコーダ120は、ストリングユニットSU1に対応するセレクトゲート線SGD1(及びSGSo)に電圧VSGを印加し、選択ワード線WLi(本例ではWLoi)に電圧Vcut1を印加し、非選択ワード線WL(i±1)に電圧Vcut2を印加し、その他のワード線WLには電圧VREADを印加する。なお、ストリングユニットSU1はメモリピラーMP0及びMP16をストリングユニットSU0と共有する(図4参照)。そしてメモリピラーMP0及びMP16はビット線BL0及びBL4に接続される。つまり、ストリングユニットSU0は、ビット線BL(4j)に接続されるメモリピラーMPを共有する。なおjはゼロ以上の整数である。従ってセンスアンプ140は、ストリングユニットSU1に関するプリベリファイ時には、ビット線BL(4j)をプリチャージして、ビット線BL(4j)に流れる電圧または電圧をセンスすればよく、その他のビット線BL(4j+1)、BL(4j+2)、及びBL(4j+3)は例えば電圧VSS等に固定されてもよい。そして、ビット線BLからソース線SLにセル電流が流れれば、ストリングユニットSU1においてワード線WLi(配線層10−1a)に接続されたいずれかのメモリセルトランジスタMTの閾値がVcut1以下ということを意味する。
更に、同様の動作がストリングユニットSU7についても実行される。ストリングユニットSU1の場合と異なる点は、ストリングユニットSU7は、ビット線BL(4j)ではなくビット線BL(4j+1)、BL(4j+2)、及びBL(4j+3)に接続されるメモリピラーMPを共有する点である。従って、これらのビット線BLがプリチャージされる。その他はストリングユニットSU1の場合と同様である。
次にシーケンサ170は、プリプログラム動作を実行する。
<プリプログラム動作について>
まずシーケンサ170は、ステップS11及びS13で選択されたストリングユニットSUのうち、過消去セルの存在するストリングユニットを選択する(ステップS15)。引き続きシーケンサ170は、ステップS15で選択されたストリングユニットSUに対してプログラム動作を実行する。この際、コントローラ200により指定されたワード線WLが選択され、且つプログラム電圧として電圧VPGM_Lが用いられる(ステップS16)。
まずシーケンサ170は、ステップS11及びS13で選択されたストリングユニットSUのうち、過消去セルの存在するストリングユニットを選択する(ステップS15)。引き続きシーケンサ170は、ステップS15で選択されたストリングユニットSUに対してプログラム動作を実行する。この際、コントローラ200により指定されたワード線WLが選択され、且つプログラム電圧として電圧VPGM_Lが用いられる(ステップS16)。
上記ステップS15及びS16の様子を図12の時刻t2〜t3に示す。本例では、ストリングユニットSU0、SU1、及びSU7に過消去セルが存在する場合を示す。従ってロウデコーダ120は、ストリングユニットSU0、SU1、及びSU7に対応するセレクトゲート線SGD0、SGD1、及びSGD7に電圧VSGを印加し、その後電圧VSGDを印加する。電圧VSGDは、電圧VSGより小さい電圧であり、例えばビット線BLに0Vが印加された際には選択トランジスタST1をオンさせるが、電圧VSGが印加された際には選択トランジスタST1をカットオフさせる電圧である。またロウデコーダ120は、セレクトゲート線SGSに電圧VSSを印加して、選択トランジスタST2をオフさせる。更にロウデコーダ120は、ワード線WLiを選択し(本例ではWLei及びWLoi)、ワード線WLiに電圧VDDを印加し、引き続き電圧VPGM_Lを印加し、その他の非選択ワード線WLに電圧VPASSを印加する。電圧VPGM_Lは、データプログラム時に用いられるプログラム電圧VPGMよりは小さい電圧であり、VPGM>VPGM_L>VPASS>VSG>VDDなる関係がある。またセンスアンプ140は、ステップS11〜S15のプリベリファイ動作においてセル電流が流れた(すなわち過消去セルが接続されている)ビット線BLに0Vを印加する。他方で、セル電流が流れなかったビット線BLには電圧VSGを印加する。この結果、ストリングユニットSU0、SU1、SU7において、0Vが印加されたビット線BLに対応するNANDストリング50のメモリセルトランジスタMTiの電荷蓄積層に電荷が注入され、閾値が上昇する。但し、通常のデータプログラム時に使用されるVPGMより小さいVPGM_Lを用いることで、閾値の変動幅は通常のデータプログラム時より小さい。このプログラムを弱プログラム(weak program)と呼ぶ。他方で、電圧VSGが印加されたビット線BLに対応するNANDストリング50では選択トランジスタST1がカットオフ状態となる。よって、このビット線BLに対応するストリングユニットSU0、SU1、及びSU7のメモリセルトランジスタMTiに弱プログラムは行われない。
次にシーケンサ170は、データプログラム動作を実行する。
<データプログラム動作について>
まずシーケンサ170は、コントローラ200から受信したアドレスで指定されたストリングユニットSUを選択する(ステップS17)。その他のストリングユニットSUは非選択とされる。引き続きシーケンサ170は、ステップS17で選択されたストリングユニットSUに対してプログラム動作を実行する。この際、コントローラ200により指定されたワード線WLが選択され、且つプログラム電圧として電圧VPGMが用いられる(ステップS18)。引き続きシーケンサ170は、プログラムベリファイ動作を実行する(ステップS19)。そしてプログラムベリファイにフェイルした際には(ステップS20、NO)、プログラム電圧VPGMを上昇させてステップS18に戻る。
まずシーケンサ170は、コントローラ200から受信したアドレスで指定されたストリングユニットSUを選択する(ステップS17)。その他のストリングユニットSUは非選択とされる。引き続きシーケンサ170は、ステップS17で選択されたストリングユニットSUに対してプログラム動作を実行する。この際、コントローラ200により指定されたワード線WLが選択され、且つプログラム電圧として電圧VPGMが用いられる(ステップS18)。引き続きシーケンサ170は、プログラムベリファイ動作を実行する(ステップS19)。そしてプログラムベリファイにフェイルした際には(ステップS20、NO)、プログラム電圧VPGMを上昇させてステップS18に戻る。
上記ステップS18及びS19の様子を図12の時刻t3〜t5に示す。時刻t3〜t4がプログラム動作実行時、時刻t4〜t5がプログラムベリファイ実行時の様子を示す。
図示するようにロウデコーダ120は、ストリングユニットSU0に対応するセレクトゲート線SGD0に電圧VSGを印加し、その後電圧VSGDを印加する。またロウデコーダ120は、セレクトゲート線SGSに電圧VSSを印加して、選択トランジスタST2をオフさせる。更にロウデコーダ120は、ワード線WLiを選択し(本例ではWLei)、ワード線WLiに電圧VDDを印加し、引き続き電圧VPGM(=VPGM_L+ΔV1)を印加し、その他の非選択ワード線WLに電圧VPASS(=VPGM_L−ΔV2)を印加する。またセンスアンプ140は、ビット線BL0に0Vを印加する。この結果、ストリングユニットSU0では、メモリセルトランジスタMTiの電荷蓄積層に電荷が注入され、閾値が上昇する。
更にロウデコーダ120は、ストリングユニットSU1及びSU7を含む非選択のセレクトゲート線SGD1〜SGD7に電圧VSSを印加し、選択トランジスタST1をオフ状態とする。またロウデコーダ120は、ストリングユニットSU1及びSU7のワード線WLi(すなわちWLoi)に電圧VPASSを印加し、その他の非選択ワード線WLにも電圧VPASSを印加する。
次に、プログラムベリファイ動作が実行される。図12の時刻t4〜t5に示すように、ロウデコーダ120は、セレクトゲート線SGD0及びSGSeに電圧VSGを印加して、選択トランジスタST1及びST2をオンさせる。更にロウデコーダ120は、ワード線WLiを選択し(本例ではWLei)、ワード線WLiにプログラムベリファイ電圧Vvfyを印加し、非選択ワード線WL(i±1)に電圧VREADKを印加し、その他の非選択ワード線WLに電圧VREADを印加する。例えば、Vvfy<VREAD≦VREADKである。またロウデコーダ120は、ストリングユニットSU1及びSU7を含む非選択のセレクトゲート線SGD1〜SGD7に電圧VSSを印加し、選択トランジスタST1をオフ状態とする。またロウデコーダ120は、ストリングユニットSU1及びSU7のワード線WLi(すなわちWLoi)に対して電圧Vcut1を印加し、ワード線WL(i±1)(すなわちWLo(i±1))に電圧Vcut2を印加し、その他の非選択ワード線WLoに電圧VREADを印加する。そして、センスアンプ140はビット線BLをプリチャージする。その結果、ビット線BLからソース線SLにセル電流が流れなければ、プログラムベリファイにパスする。
以上のようにして、データの書き込み動作が行われる。なお、図12の例ではストリングユニットSU0が選択されたため、ストリングユニットSU1及びSU7の2つのストリングユニットSUがプリベリファイ動作及びプリプログラム動作の対象とされた。しかし、これは選択されたストリングユニットSUによって異なる。この様子を図13に示す。図13は、ストリングユニットSU0〜SU7にデータを書き込む際に、プリベリファイ及びプリプログラム対象となるストリングユニットSUを示す表である。そして表中の※1はビット線BL(4j)がプリベリファイ対象であることを示し、※2はビット線BL(4j+1)、BL(4j+2)、及びBL(4j+3)がプリベリファイ対象であることを示す。無印は、ビット線BL(4j)、BL(4j+1)、BL(4j+2)、及びBL(4j+3)がプリベリファイ対象である。
図12の例で説明したように、ストリングユニットSU0にデータを書き込む際には、ストリングユニットSU0、SU1、及びSU7がプリベリファイの対象となる。そしてストリングユニットSU0に関しては全ビット線BLがプリベリファイ対象となり、ストリングユニットSU1に関してはビット線BL(4j)がプリベリファイ対象となり、ストリングユニットSU7に関してはビット線BL(4j+1)、BL(4j+2)、及びBL(4j+3)がプリベリファイ対象となる。
同様の理由により、ストリングユニットSU1にデータを書き込む際には、ストリングユニットSU1及びSU2がプリベリファイの対象となる。そしてストリングユニットSU1に関しては全ビット線BLがプリベリファイ対象となり、ストリングユニットSU2に関してはビット線BL(4j+1)、BL(4j+2)、及びBL(4j+3)がプリベリファイ対象となる。
またストリングユニットSU2にデータを書き込む際には、ストリングユニットSU2及びSU3がプリベリファイの対象となる。そしてストリングユニットSU2に関しては全ビット線BLがプリベリファイ対象となり、ストリングユニットSU3に関してはビット線BL(4j)がプリベリファイ対象となる。
以下ストリングユニットSU3〜SU6についても同様である。なおストリングユニットSU7にデータを書き込む際には、これに隣接するストリングユニットSU6及びSU0に対するプリベリファイ及びプリプログラムは完了している。従って、ストリングユニットSU7のみがプリベリファイ対象となる。
そして、プリベリファイの結果、過消去セルに対応するビット線BLが選択されて、プリプログラムが実行される。
1.3 本実施形態に係る効果
本実施形態によれば、半導体記憶装置の動作信頼性を向上できる。本効果につき、以下詳細に説明する。
本実施形態によれば、半導体記憶装置の動作信頼性を向上できる。本効果につき、以下詳細に説明する。
本実施形態に係るデータの書き込み方法であると、データのプログラム前にプリベリファイ動作を行っている。より具体的には、データを書き込むべきメモリセルトランジスタ(これを選択セルと呼ぶ)と同一のメモリピラーMPの同一レイヤに設けられた非選択のメモリセルトランジスタ(これを背面セルと呼ぶ)につきベリファイ動作を実行する。これにより、背面セルの閾値が電圧Vcut1以下であるか否かを確認する。そして、背面セルの閾値が電圧Vcut1以下であった場合には、プリプログラム動作を実行することで、背面セルの閾値を電圧Vcut1より大きくする。
この結果、プログラムベリファイ動作時において、非選択ストリングユニットSU内のメモリセルトランジスタMT0〜MT7をオフ状態とすることができる。その結果、プログラムベリファイ動作時において、制御ゲートに電圧Vvfyが印加されるメモリセルトランジスタMTのオン/オフによるベリファイ結果の信頼性を向上できる。
すなわち、図6及び図7に示すメモリピラーMPの構成であると、メモリピラーMPを挟んでY方向で対向する2つのメモリセルトランジスタMT(選択セルと背面セル)はウェル領域(半導体層31)を共通にしている。従って、対向するこの2つのメモリセルトランジスタMTのいずれかがオン状態となるとセル電流が流れる。選択セルに対するプログラムベリファイ動作を行うために、プログラムベリファイ動作の間、背面セルの制御ゲートには電圧Vcut1が印加されている。しかしながら、背面セルの閾値がVcut1以下であると、選択セルの閾値が十分に上昇した後でも背面セルを介してセル電流が流れ、プログラムベリファイ動作がフェイルする。
この点、本実施形態によれば、背面セルをオフさせることができ、この背面セルを介してセル電流が流れることを抑制できる。その結果、セル電流が流れるか否かは、選択セルがオン状態になるかオフ状態になるか、すなわち、選択セルの閾値が電圧Vvfy以下であるか、Vvfyより大きいかによって決定される。このように、背面セルの影響を最大限に排除することができる。
なお、図11の例ではプリベリファイ動作の後にプリプログラム動作を行う場合を示しているが、ステップS12及びS14の結果、過消去セルが存在しなければ、ステップS15及びS16のプリプログラム動作は省略してもよい。
2.第2実施形態
次に、第2実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態と異なるデータ書き込み方法に関する。より具体的には、上記第1実施形態におけるプリプログラム動作の結果、過消去セルが無くなったことを確認して、ステップS17以降のデータプログラム動作を行うものである。以下では第1実施形態と異なる点についてのみ説明する。
次に、第2実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態と異なるデータ書き込み方法に関する。より具体的には、上記第1実施形態におけるプリプログラム動作の結果、過消去セルが無くなったことを確認して、ステップS17以降のデータプログラム動作を行うものである。以下では第1実施形態と異なる点についてのみ説明する。
2.1 データ書き込み方法について
図14は、本実施形態に係る書き込み動作のフローチャートである。図示するように、第1実施形態で説明した図11と異なる点は、ステップS11〜S14においてプリベリファイを行った後、過消去セルの存在するストリングユニットが存在する場合にステップS15〜S16でプリプログラムを行う点である。すなわち、メモリセルトランジスタMTiの閾値がVcut1より高いか否かをステップS11〜S14で確認し、過消去状態である場合(ステップS30、YES)には、ステップS15〜S16においてプリプログラムを行う。そして、メモリセルトランジスタMTiの閾値がVcut1より高くなったか否かをステップS11〜S14で確認し、依然として、過消去状態である場合(ステップS30、YES)、再度ステップS11〜S14が行われる。そして、過消去セルが存在しなくなった際に(あるいは過消去セル数が一定数未満になった際に)、ステップS17〜S21のデータプログラム動作が実行される。
図14は、本実施形態に係る書き込み動作のフローチャートである。図示するように、第1実施形態で説明した図11と異なる点は、ステップS11〜S14においてプリベリファイを行った後、過消去セルの存在するストリングユニットが存在する場合にステップS15〜S16でプリプログラムを行う点である。すなわち、メモリセルトランジスタMTiの閾値がVcut1より高いか否かをステップS11〜S14で確認し、過消去状態である場合(ステップS30、YES)には、ステップS15〜S16においてプリプログラムを行う。そして、メモリセルトランジスタMTiの閾値がVcut1より高くなったか否かをステップS11〜S14で確認し、依然として、過消去状態である場合(ステップS30、YES)、再度ステップS11〜S14が行われる。そして、過消去セルが存在しなくなった際に(あるいは過消去セル数が一定数未満になった際に)、ステップS17〜S21のデータプログラム動作が実行される。
図15は、本実施形態に係る書き込み動作時における各種配線の電圧変化を示すタイミングチャートであり、第1実施形態で説明した図12に対応する。図12は、最初のステップS30において過消去セルが存在する場合に対応する。図示するように、時刻t2〜t3’の期間にプリプログラムを行った後、t3’〜t3”の期間でストリングユニットSU0についてのプリベリファイを行う。この動作は時刻t0〜t1と同様である。引き続き、t3”〜t3の期間で、ストリングユニットSU0及びSU7についてのプリベリファイがそれぞれ行われる。この動作は時刻t1〜t2と同様であり、前述の通りストリングユニットSU1とSU7につきそれぞれ独立して行われる。より具体的には、まずセレクトゲート線SGD1が選択され、その他のセレクトゲート線SGDが非選択とされてプリベリファイが行われ、次にセレクトゲート線SGD7が選択され、その他のセレクトゲート線SGDが非選択とされてプリベリファイが行われる。
なお、ステップS15及びS16のプリプログラムによりプリベリファイにパスしたメモリセルトランジスタMTは、次回のプリプログラムの対象とされず、例えば対応するビット線BLに電圧VSGが印加される。
2.2 本実施形態に係る効果
本実施形態によれば、プリプログラムの後にプリベリファイを行うことで、消去状態のメモリセルトランジスタMTiの閾値が電圧Vcut1より高いことを確認する。そして確認できた後にデータプログラム動作を行う。従って、書き込み動作信頼性をより向上できる。
本実施形態によれば、プリプログラムの後にプリベリファイを行うことで、消去状態のメモリセルトランジスタMTiの閾値が電圧Vcut1より高いことを確認する。そして確認できた後にデータプログラム動作を行う。従って、書き込み動作信頼性をより向上できる。
3.第3実施形態
次に、第3実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1及び第2実施形態と異なるデータ書き込み方法に関する。より具体的には、上記第1及び第2実施形態において、プリベリファイ動作を行う前に、データの書き込み対象メモリセルに対してプログラム動作を行うものである。以下では第1及び第2実施形態と異なる点についてのみ説明する。
次に、第3実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1及び第2実施形態と異なるデータ書き込み方法に関する。より具体的には、上記第1及び第2実施形態において、プリベリファイ動作を行う前に、データの書き込み対象メモリセルに対してプログラム動作を行うものである。以下では第1及び第2実施形態と異なる点についてのみ説明する。
3.1 データ書き込み方法について
図16は、本実施形態に係る書き込み動作のフローチャートである。図示するように、第1実施形態で説明した図11と異なる点は、ステップS10で書き込みコマンドを受信した後、ステップS11〜S14でプリベリファイ動作を行う前に、コントローラ200から受信したアドレス指定されたストリングユニットSUにプログラム動作を行う点にある。すなわちシーケンサ170は、コントローラ200から受信したアドレスで指定されたストリングユニットSUを選択する(ステップS40)。引き続きシーケンサ170は、ステップS40で選択されたストリングユニットSUに対してプログラム動作を実行する。この際、コントローラ200により指定されたワード線WLが選択され、且つプログラム電圧として電圧VPGMが用いられる(ステップS41)。その後、第1実施形態で説明したステップS11以降の処理が行われる。
図16は、本実施形態に係る書き込み動作のフローチャートである。図示するように、第1実施形態で説明した図11と異なる点は、ステップS10で書き込みコマンドを受信した後、ステップS11〜S14でプリベリファイ動作を行う前に、コントローラ200から受信したアドレス指定されたストリングユニットSUにプログラム動作を行う点にある。すなわちシーケンサ170は、コントローラ200から受信したアドレスで指定されたストリングユニットSUを選択する(ステップS40)。引き続きシーケンサ170は、ステップS40で選択されたストリングユニットSUに対してプログラム動作を実行する。この際、コントローラ200により指定されたワード線WLが選択され、且つプログラム電圧として電圧VPGMが用いられる(ステップS41)。その後、第1実施形態で説明したステップS11以降の処理が行われる。
なお図16は第1実施形態で説明した図11に本実施形態を適用した場合について示しているが、第2実施形態に適用する場合にも同様であり、図14においてステップS10の後で且つステップS11の前にステップS40及びS41が実行される。なお、ステップS16の次にはステップS11が実行される。
図17は、本実施形態に係る書き込み動作時における各種配線の電圧変化を示すタイミングチャートであり、第1実施形態で説明した図12に対応する。図示するように、時刻t0より前の時刻t0’〜t0の期間にプログラム動作が行われる。この動作は時刻t3〜t4と同様である。但し、全ビット線BLが書き込み対象とされ、センスアンプ140は全ビット線BLに例えば0Vを転送する。
3.2 本実施形態に係る効果
本実施形態によれば、プリベリファイを行う前に、選択セルにプログラム動作を行っている。これにより、選択セルの閾値を電圧Vcut1より高くすることができる。なお図17の例では、時刻t0’〜t0の期間におけるプログラムパルスの印加回数が1回であったが、2回以上であってもよい。
本実施形態によれば、プリベリファイを行う前に、選択セルにプログラム動作を行っている。これにより、選択セルの閾値を電圧Vcut1より高くすることができる。なお図17の例では、時刻t0’〜t0の期間におけるプログラムパルスの印加回数が1回であったが、2回以上であってもよい。
4.第4実施形態
次に、第4実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態と異なる書き込み順序を用いることにより、プリベリファイ動作及びプリプログラム動作回数を削減するものである。以下では第1実施形態と異なる点についてのみ説明する。
次に、第4実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態と異なる書き込み順序を用いることにより、プリベリファイ動作及びプリプログラム動作回数を削減するものである。以下では第1実施形態と異なる点についてのみ説明する。
4.1 書き込み順序について
図18は、あるブロックBLKにデータを書き込む際の、ストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
図18は、あるブロックBLKにデータを書き込む際の、ストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
図示するように本例は第1実施形態で説明した図10と同様に、ストリングユニットSUよりもワード線WLが優先して選択される。但し図10と異なるのは、奇数ストリングユニットSUよりも偶数ストリングユニットが優先される点である。
すなわち、まずストリングユニットSU0のワード線WL0が選択され、次にストリングユニットSU2のワード線WL0が選択され、引き続き同様にしてストリングユニットSU4及びSU6のワード線WL0が選択される。次に奇数ストリングユニットSUが選択される。すなわち、ストリングユニットSU1のワード線WL0が選択され、次にストリングユニットSU3のワード線WL0が選択され、引き続き同様にしてストリングユニットSU5及びSU7のワード線WL0が選択される。次に、ワード線WL1が選択される。ワード線WL1についても、ストリングユニットSU0、SU2、SU4、SU6、SU1、SU3、SU5、SU7の順に選択され、最後にストリングユニットSU7のワード線WL7が選択される。
4.2 データ書き込み方法について
図19は、本実施形態に係る書き込み動作のフローチャートである。図示するように、第1実施形態で説明した図11と異なる点は、ステップS10の後、例えばシーケンサ170が、アドレスで指定されたストリングユニットSUが偶数ストリングユニットであるか奇数ストリングユニットであるかを確認する点である。そして偶数ストリングユニットであれば(ステップS51、YES)、シーケンサ170は、第1実施形態で説明したステップS11以降の処理を行う。他方で奇数ストリングユニットであれば(ステップS51、NO)、シーケンサ170はステップS11〜S16を省略して、ステップS17〜S21のデータプログラム動作を実行する。
図19は、本実施形態に係る書き込み動作のフローチャートである。図示するように、第1実施形態で説明した図11と異なる点は、ステップS10の後、例えばシーケンサ170が、アドレスで指定されたストリングユニットSUが偶数ストリングユニットであるか奇数ストリングユニットであるかを確認する点である。そして偶数ストリングユニットであれば(ステップS51、YES)、シーケンサ170は、第1実施形態で説明したステップS11以降の処理を行う。他方で奇数ストリングユニットであれば(ステップS51、NO)、シーケンサ170はステップS11〜S16を省略して、ステップS17〜S21のデータプログラム動作を実行する。
図20は、本実施形態において偶数ストリングユニットSU0、SU2、SU4、及びSU6にデータを書き込む際に、プリベリファイ及びプリプログラム対象となるストリングユニットSUを示している。なお第1実施形態で説明した図13と同様に、表中の※1は、ビット線BL(4j)がプリベリファイ対象であることを示し、※2はビット線BL(4j+1)、BL(4j+2)、及びBL(4j+3)がプリベリファイ対象であることを示す。無印は、ビット線BL(4j)、BL(4j+1)、BL(4j+2)、及びBL(4j+3)がプリベリファイ対象である。
ストリングユニットSU0にデータを書き込む際には、ストリングユニットSU0、SU1、及びSU7がプリベリファイの対象となる。そしてストリングユニットSU0に関しては全ビット線BLがプリベリファイ対象となり、ストリングユニットSU1に関してはビット線BL(4j)がプリベリファイ対象となり、ストリングユニットSU7に関してはビット線BL(4j+1)、BL(4j+2)、及びBL(4j+3)がプリベリファイ対象となる。これは第1実施形態と同様である。
これに対してストリングユニットSU2にデータを書き込む際には、ストリングユニットSU2及びSU3に加えて、ストリングユニットSU1もプリベリファイの対象となる。そしてストリングユニットSU1に関してはビット線BL(4j+1)、BL(4j+2)、及びBL(4j+3)がプリベリファイ対象となる。ストリングユニットSU1がプリベリファイ対象となる理由は、ストリングユニットSU2がストリングユニットSU1と隣接しており、且つストリングユニットSU2への書き込み時には、ストリングユニットSU1への書き込みが行われていないからである。そして図3及び図4の例であると、ストリングユニットSU1とストリングユニットSU2とで共有するメモリピラーはMP1、MP8、MP9、MP17、MP24、及びMP25であり、これらに接続されているビット線BLは、BL1〜BL3及びBL5〜BL7である。
同様の理由により、ストリングユニットSU4にデータを書き込む際には、ストリングユニットSU3、SU4、及びSU5がプリベリファイの対象となる。そしてストリングユニットSU3に関してはビット線BL(4j+1)、BL(4j+2)、及びBL(4j+3)がプリベリファイ対象となる。またストリングユニットSU6にデータを書き込む際には、ストリングユニットSU5、SU6、及びSU7がプリベリファイの対象となる。そしてストリングユニットSU5に関してはビット線BL(4j+1)、BL(4j+2)、及びBL(4j+3)がプリベリファイ対象となる。
奇数ストリングユニットSU1、SU3、SU5、及びSU7にデータを書き込む際には、偶数ストリングユニットSU0、SU2、SU4、及びSU6へのデータの書き込みは完了している。このため、前述のように、奇数ストリングユニットSU1、SU3、SU5、及びSU7にデータを書き込む際には、プリベリファイもプリプログラムも不要である。
図18の書き込み順に限らず、奇数ストリングユニットSU1、SU3、SU5、及びSU7にデータを書き込んだ後に、偶数ストリングユニットSU0、SU2、SU4、及びSU6にデータを書き込んでもよい。
4.3 本実施形態に係る効果
本実施形態によれば、書き込み順序を変更することにより、プリベリファイ動作及びプリプログラム動作を、偶数ストリングユニットと奇数ストリングユニットのいずれか一方だけに行えばよい。従って、書き込み動作を高速化できる。
本実施形態によれば、書き込み順序を変更することにより、プリベリファイ動作及びプリプログラム動作を、偶数ストリングユニットと奇数ストリングユニットのいずれか一方だけに行えばよい。従って、書き込み動作を高速化できる。
なお、図19におけるステップS50及びS51の判断は、NAND型フラッシュメモリ100において行われてもよいし、またはコントローラ200からのコマンドによって指定されてもよい。図21は、コマンドにより指定する場合の、コントローラ200からNAND型フラッシュメモリ100へ送信されるコマンドシーケンスを示す。
図示するように、コントローラ200はまずlowerページデータをNAND型フラッシュメモリ100へ送信する。その際のコマンドシーケンスが下記である。
<XXh><01h><80h><CA1><CA2><PA1><PA2><PA3><DATA><1Xh>
“XXh”はprefixコマンドであり、例えば偶数ストリングユニットが書き込み対象であり、プリベリファイ動作とプリプログラム動作の実行命令である。また“01h”はlowerページデータであることを示し、“80h”はコマンド入力を宣言する。そして、5サイクルにわたってカラムアドレス及びロウアドレスが送信された後、lowerページデータが送信され、最後に“1Xh”コマンドが送信される。“1Xh”は、データを内部に取り込むよう命令するコマンドである。これによりNAND型フラッシュメモリ100はbusy状態となり、lowerページデータはセンスアンプ140に転送される。その後、NAND型フラッシュメモリ100がready状態に復帰すると、コントローラ200はmiddleページデータをNAND型フラッシュメモリ100へ送信する。その際のコマンドシーケンスが下記である。
<02h><80h><CA1><CA2><PA1><PA2><PA3><DATA><1Xh>
“02h”はmiddleページデータであることを示す。そして“1Xh”コマンドが送信されると、NAND型フラッシュメモリ100はbusy状態となり、middleページデータはセンスアンプ140に転送される。その後、NAND型フラッシュメモリ100がready状態に復帰すると、コントローラ200はupperページデータをNAND型フラッシュメモリ100へ送信する。その際のコマンドシーケンスが下記である。
<03h><80h><CA1><CA2><PA1><PA2><PA3><DATA><10h>
“03h”はupperページデータであることを示す。そして“10h”コマンドが送信されると、NAND型フラッシュメモリ100はbusy状態となり、upperページデータはセンスアンプ140に転送される。そしてNAND型フラッシュメモリ100では、転送された3ページ分のデータがメモリセルアレイ110内に書き込まれる。
<XXh><01h><80h><CA1><CA2><PA1><PA2><PA3><DATA><1Xh>
“XXh”はprefixコマンドであり、例えば偶数ストリングユニットが書き込み対象であり、プリベリファイ動作とプリプログラム動作の実行命令である。また“01h”はlowerページデータであることを示し、“80h”はコマンド入力を宣言する。そして、5サイクルにわたってカラムアドレス及びロウアドレスが送信された後、lowerページデータが送信され、最後に“1Xh”コマンドが送信される。“1Xh”は、データを内部に取り込むよう命令するコマンドである。これによりNAND型フラッシュメモリ100はbusy状態となり、lowerページデータはセンスアンプ140に転送される。その後、NAND型フラッシュメモリ100がready状態に復帰すると、コントローラ200はmiddleページデータをNAND型フラッシュメモリ100へ送信する。その際のコマンドシーケンスが下記である。
<02h><80h><CA1><CA2><PA1><PA2><PA3><DATA><1Xh>
“02h”はmiddleページデータであることを示す。そして“1Xh”コマンドが送信されると、NAND型フラッシュメモリ100はbusy状態となり、middleページデータはセンスアンプ140に転送される。その後、NAND型フラッシュメモリ100がready状態に復帰すると、コントローラ200はupperページデータをNAND型フラッシュメモリ100へ送信する。その際のコマンドシーケンスが下記である。
<03h><80h><CA1><CA2><PA1><PA2><PA3><DATA><10h>
“03h”はupperページデータであることを示す。そして“10h”コマンドが送信されると、NAND型フラッシュメモリ100はbusy状態となり、upperページデータはセンスアンプ140に転送される。そしてNAND型フラッシュメモリ100では、転送された3ページ分のデータがメモリセルアレイ110内に書き込まれる。
このように、コントローラ200の命令に従ってプリベリファイ動作及びプリプログラム動作の有無が決定されてもよい。
また、書き込み順序は図18の場合に限定されず、例えば図22のような書き込み順序であってもよい。図示するように、まず偶数ストリングユニットSU0、SU2、SU4、及びSU6につき、ワード線WL0〜WL7までデータを書き込み、その後、奇数ストリングユニットSU1、SU3、SU5、及びSU7につき、ワード線WL0〜WL7までデータを書き込んでもよい。この場合であっても同様の効果が得られる。
5.第5実施形態
次に、第5実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1乃至第4実施形態を、2段階に分けてデータを書き込む方式に適用したものである。本方式を以下では2-stage programと呼ぶ。以下では、第1乃至第4実施形態と異なる点についてのみ説明する。
次に、第5実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1乃至第4実施形態を、2段階に分けてデータを書き込む方式に適用したものである。本方式を以下では2-stage programと呼ぶ。以下では、第1乃至第4実施形態と異なる点についてのみ説明する。
5.1 2-stage programについて
まず、本実施形態に係る2-stage programについて、2つの例を挙げて説明する。
<第1の例>
図23は、第1の例に係る2-stage programにおけるワード線WLi及びWL(i+1)に接続されたメモリセルトランジスタMTの閾値分布を示すグラフであり、ワード線WLi及びWL(i+1)にデータを書き込む際に実行される処理ステップを順次示している。
まず、本実施形態に係る2-stage programについて、2つの例を挙げて説明する。
<第1の例>
図23は、第1の例に係る2-stage programにおけるワード線WLi及びWL(i+1)に接続されたメモリセルトランジスタMTの閾値分布を示すグラフであり、ワード線WLi及びWL(i+1)にデータを書き込む際に実行される処理ステップを順次示している。
図示するように、まず第1ステップでは、ワード線WLi及びWL(i+1)も“Er”レベルである。この状態で、ワード線WLiが選択されて、“D”〜“G”状態に書き込まれるべきメモリセルトランジスタMTに対してプログラム動作が実行される。この際に使用されるベリファイレベルは、最終的な目標となる閾値よりも低い、中間レベルの値Vfy_LMである。この結果、第2ステップに示すように、ある中間レベルの分布が生成される。これを“LM”状態と呼ぶことにする。“LM”状態は、例えば“B”状態から“E”状態にかけて分布する。また、“LM”へのプログラム動作を1st stage programと呼ぶ。
次に第3ステップに示すように、ワード線WLiにドレイン側で隣接するワード線WL(i+1)が選択されて、同じく1st stage programが実行される。このワード線WL(i+1)に対する1st stage programにより、ワード線WLiはセル間干渉効果を強く受けて、閾値分布は正電圧側にシフトする。
その後、第4ステップに示すように、ワード線WLiが選択されて、データが書き込まれる。この際に使用されるベリファイレベルは、最終的な目標となるベリファイレベルである。すなわち、“A”状態、“B”状態、及び“C”状態へは、“Er”状態からプログラム動作が実行される。また“D”状態、“E”状態、“F”状態、及び“G”状態へは、“LM”状態からプログラム動作が実行される。このプログラム動作を2nd stage programと呼ぶ。2nd stage programでは、閾値変動量がFull sequenceの場合に比べて小さいため、第4ステップでの閾値のシフト量は僅かで済む。
次に第5ステップに示すように、ワード線WL(i+1)が選択されて、同じく2nd stage programが実行される。なお、ワード線WL(i+1)に対する2nd stage program実行時には、ワード線WL(i+2)に対する1st stage programが既に完了している。
その結果、第6ステップに示すように、セル間干渉効果をほぼ無視出来る書き込みが実行出来る。
<第2の例>
次に、2-stage programの第2の例について説明する。図24は、第2の例に係る2-stage programにおけるワード線WLi及びWL(i+1)に接続されたメモリセルトランジスタMTの閾値分布を示すグラフであり、ワード線WLi及びWL(i+1)にデータを書き込む際に実行される処理ステップを順次示している。
次に、2-stage programの第2の例について説明する。図24は、第2の例に係る2-stage programにおけるワード線WLi及びWL(i+1)に接続されたメモリセルトランジスタMTの閾値分布を示すグラフであり、ワード線WLi及びWL(i+1)にデータを書き込む際に実行される処理ステップを順次示している。
図示するように、まず第1ステップでは、ワード線WLi及びWL(i+1)も“Er”レベルである。この状態で、ワード線WLiが選択されて、データが書き込まれる。この際に使用されるベリファイ電圧は、最終的な目標となるベリファイレベルVfyA、VfyB、及びVfyC、…よりも低い、VfyA’、VfyB’、及びVfyC’、…である。この結果、第2ステップに示すように、“A”状態、“B”状態、及び“C”状態がワード線WLiにつき大まかに書き込まれる。これを、第2の例の1st stage programと呼ぶ。
次に第3ステップに示すようにワード線WL(i+1)が選択されて、同じく1st stage programが実行される。このワード線WL(i+1)に対する1st stage programにより、ワード線WLiはセル間干渉効果を強く受けて、閾値分布は正電圧側にシフトする。
その後、第4ステップに示すように、ワード線WLiが選択されて、データが書き込まれる。この際に使用されるベリファイ電圧は、最終的な目標となるベリファイレベルVfyA、VfyB、及びVfyC、…である。この時点で、既に“A”状態、“B”状態、及び“C”状態、…は大まかに書き込まれているので、第4ステップでの閾値電圧のシフト量は僅かである。これを第2の例の2nd stage program、と呼ぶ。
次に第5ステップに示すように、ワード線WL(i+1)が選択されて、同じく2nd stage programが実行される。第2の例であっても、ワード線WL(i+1)に対する2nd stage program実行時には、ワード線WL(i+2)に対する1st stage programが既に完了している。
その結果、第6ステップに示すように、セル間干渉効果をほぼ無視出来る書き込みが実行出来る。
5.2 書き込み順序について
図25は、あるブロックBLKにデータを書き込む際の、ストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。図中の“1st”及び“2nd”はそれぞれ1st stage program及び2nd stage programが行われる順番を示す。
図25は、あるブロックBLKにデータを書き込む際の、ストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。図中の“1st”及び“2nd”はそれぞれ1st stage program及び2nd stage programが行われる順番を示す。
図示するように本例は第1実施形態で説明した図10と同様に、ストリングユニットSUよりもワード線WLが優先して選択される。但し図10と異なるのは、まず1st stage programがストリングユニットSU0〜SU7のワード線WL0に対して実行された後、次に同じく1st stage programがストリングユニットSU0〜SU7のワード線WL1に対して実行され、その後に2nd stage programがストリングユニットSU0〜SU7のワード線WL0に行われるという点である。
すなわち、あるワード線WLが選択され、その状態でストリングユニットSU0〜SU7が順次選択される。但し、あるストリングユニットSUのワード線WLiについて2nd stage programが実行されるのは、当該ストリングユニットSUのワード線WL(i+1)についての1st stage programの完了後である。このことは、後述する種々の書き込み順序を含めて、2-stage programにつき共通である。
5.3 データ書き込み方法について
図26は、本実施形態に係る書き込み動作のフローチャートである。図示するように、第1実施形態で説明した図11と同様に、ステップS10〜S17が実行される。その後、1st stage programが実行される(ステップS60)。そして、同じストリングユニットSUのワード線WL(i+1)についての1st stage programが完了すると、2nd stage programが実行される(ステップS61)。なお、1st stage programも2nd stage programも、その詳細は第1実施形態で説明した図12の時刻t3〜t5と同様であり、異なるのは使用するベリファイ電圧だけである。
図26は、本実施形態に係る書き込み動作のフローチャートである。図示するように、第1実施形態で説明した図11と同様に、ステップS10〜S17が実行される。その後、1st stage programが実行される(ステップS60)。そして、同じストリングユニットSUのワード線WL(i+1)についての1st stage programが完了すると、2nd stage programが実行される(ステップS61)。なお、1st stage programも2nd stage programも、その詳細は第1実施形態で説明した図12の時刻t3〜t5と同様であり、異なるのは使用するベリファイ電圧だけである。
以上のようにして、データの書き込み動作が行われる。すなわち、プリベリファイ動作及びプリプログラム動作は、1st stage program時に行われ、2nd stage program時には行われない。この様子を図27に示す。図27は、ストリングユニットSU0〜SU7にデータを書き込む際に、1st stage program及び2nd stage program実行時にプリベリファイ及びプリプログラム対象となるストリングユニットSUを示す表である。そして第1実施形態の図13と同様に、表中の※1はビット線BL(4j)がプリベリファイ対象であることを示し、※2はビット線BL(4j+1)、BL(4j+2)、及びBL(4j+3)がプリベリファイ対象であることを示す。無印は、ビット線BL(4j)、BL(4j+1)、BL(4j+2)、及びBL(4j+3)がプリベリファイ対象である。
図示するように、1st stage program実行時にプリベリファイ動作及びプリプログラム動作の対象となるストリングユニットSUは、第1実施形態で説明した図13と全く同様である。その理由も第1実施形態と同様である。これに対して2nd stage program実行時には、プリベリファイ動作及びプリプログラム動作も実行されない。なぜなら、2nd stage program実行時には、既に隣接するストリングユニットSUに対する1st stage programが完了しており、背面セルが過消去セルである可能性が極めて低いからである。
5.4 本実施形態に係る効果
上記のように、第1実施形態で説明した書き込み方法は、2-stage programにも適用できる。もちろん、第2乃至第4実施形態を適用してもよい。
上記のように、第1実施形態で説明した書き込み方法は、2-stage programにも適用できる。もちろん、第2乃至第4実施形態を適用してもよい。
6.第6実施形態
次に、第6実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第5実施形態で説明した書き込み順序の変形例に関するものである。以下では、第5実施形態と異なる点についてのみ説明する。
次に、第6実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第5実施形態で説明した書き込み順序の変形例に関するものである。以下では、第5実施形態と異なる点についてのみ説明する。
6.1 第1の例
図28は、第1例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
図28は、第1例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
本例の順序であると、第5実施形態と同様にワード線WLが優先して選択されるが、ストリングユニットSUは偶数ストリングユニットSUが奇数ストリングユニットSUよりも優先される。
すなわち、まずワード線WL0につきストリングユニットSU0、SU2、SU4、及びSU6が選択されて1st stage programが実行され、次にストリングユニットSU1、SU3、SU5、及びSU7が選択されて1st stage programが実行される。次に、ワード線WL1につきストリングユニットSU0、SU2、SU4、及びSU6が選択されて2nd stage programが実行され、次にストリングユニットSU1、SU3、SU5、及びSU7が選択されて2nd stage programが実行される。その後、ワード線WL0につきストリングユニットSU0、SU2、SU4、及びSU6が選択されて2nd stage programが実行され、次にストリングユニットSU1、SU3、SU5、及びSU7が選択されて2nd stage programが実行される。以後、同様である。
本例の順序であると、1st stage programにおけるプリベリファイ動作とプリプログラム動作は、第4実施形態で説明した図20のように実行される。
6.2 第2の例
図29は、第2例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
図29は、第2例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
本例の順序であると、偶数ストリングユニットSUにつき1st stage program及び2nd stage programが終了したのち、奇数ストリングユニットSUにつき1st stage program及び2nd stage programが実行される。
すなわち、まずワード線WL0につきストリングユニットSU0、SU2、SU4、及びSU6が選択されて1st stage programが実行され、次に、ワード線WL1につきストリングユニットSU0、SU2、SU4、及びSU6が選択されて1st stage programが実行される。次に、ワード線WL0につきストリングユニットSU0、SU2、SU4、及びSU6が選択されて2nd stage programが実行され、その後、ワード線WL2につきストリングユニットSU0、SU2、SU4、及びSU6が選択されて1st stage programが実行される。そして、ストリングユニットSU6のワード線WL7についての2nd programが完了すると、同様にして奇数ストリングユニットSUへのプログラムが開始される。
本例の順序であっても、1st stage programにおけるプリベリファイ動作とプリプログラム動作は、第4実施形態で説明した図20のように実行される。
6.3 第3の例
図30は、第3例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
図30は、第3例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
本例の順序であると、まずストリングユニットSU0のワード線WL0及びWL1につき順次1st stage programが実行され、次にストリングユニットSU1のワード線WL0及びWL1につき順次1st stage programが実行される。以後、同様にしてストリングユニットSU2〜SU7のワード線WL0及びWL1につき順次1st stage programが実行される。
その後、ストリングユニットSU0のワード線WL0につき2nd stage programが実行され、次にストリングユニットSU0のワード線WL2につき1st stage programが実行される。引き続き、ストリングユニットSU1のワード線WL0につき2nd stage programが実行され、次にストリングユニットSU1のワード線WL2につき1st stage programが実行される。以後、同様である。
本例の順序の場合には、1st stage programにおけるプリベリファイ動作とプリプログラム動作は、第1実施形態で説明した図13のように実行される。
6.4 第4の例
図31は、第4例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
図31は、第4例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
本例は、図30を用いて説明した第3の例において、奇数ストリングユニットよりも偶数ストリングユニットに対して優先的にプログラムを行うものである。
すなわち、まずストリングユニットSU0のワード線WL0及びWL1につき順次1st stage programが実行され、次にストリングユニットSU2のワード線WL0及びWL1につき順次1st stage programが実行される。以後、同様にしてストリングユニットSU4及びSU6のワード線WL0及びWL1につき順次1st stage programが実行される。
その後、奇数ストリングユニットSU1、SU3、SU5、及びSU7のワード線WL0及びWL1につき、同様にして1st stage programが実行される。
その後、ストリングユニットSU0のワード線WL0につき2nd stage programが実行され、次にストリングユニットSU0のワード線WL2につき1st stage programが実行される。引き続き、ストリングユニットSU2のワード線WL0につき2nd stage programが実行され、次にストリングユニットSU2のワード線WL2につき1st stage programが実行される。以後、偶数ストリングユニットSU4及びSU6につき同様の動作が行われ、その後、同様の動作が奇数ストリングユニットSU1、SU3、SU5、及びSU7のワード線WL0及びWL2に対して行われる。以後、同様にして偶数ストリングユニットと奇数ストリングユニットに対して交互にプログラムが行われる。
本例の順序の場合には、1st stage programにおけるプリベリファイ動作とプリプログラム動作は、第4実施形態で説明した図20のように実行される。
6.5 第5の例
図32は、第5例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
図32は、第5例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
本例は、図31を用いて説明した第4の例と同様に、奇数ストリングユニットよりも偶数ストリングユニットに対して優先的にプログラムを行うものである。
すなわち、まずストリングユニットSU0のワード線WL0及びWL1につき順次1st stage programが実行され、次にストリングユニットSU2のワード線WL0及びWL1につき順次1st stage programが実行される。以後、同様にしてストリングユニットSU4及びSU6のワード線WL0及びWL1につき順次1st stage programが実行される。
その後、ストリングユニットSU0のワード線WL0につき2nd stage programが実行され、次にストリングユニットSU0のワード線WL2につき1st stage programが実行される。引き続き、ストリングユニットSU2のワード線WL0につき2nd stage programが実行され、次にストリングユニットSU2のワード線WL2につき1st stage programが実行される。以後、偶数ストリングユニットSU4及びSU6につき同様の動作が行われ、その後、同様の動作が偶数ストリングユニットSU0、SU2、SU4、及びSU6のワード線WL2〜WL7に対して行われ、偶数ストリングユニットSU0、SU2、SU4、及びSU6に対する書き込みが終了した後、奇数ストリングユニットSU1、SU3、SU5、及びSU7に対して1st stage program及び2nd stage programが実行される。
本例の順序の場合にも、1st stage programにおけるプリベリファイ動作とプリプログラム動作は、第4実施形態で説明した図20のように実行される。
6.6 第6の例
図33は、第6例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
図33は、第6例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
本例は、基本的にまずストリングユニットSU0につきワード線WLk(kは2〜7の自然数)の1st stage programを行い、次に同じストリングユニットSU0のワード線WL(k−1)の2nd stage programを行い、これをストリングユニットSU1〜SU7につき順次繰り返すものである。
6.7 第7の例
図34は、第7例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
図34は、第7例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
本例は、図33で説明した第6の例において、まずストリングユニットSU0につきワード線WLk(kは2〜7の自然数)の1st stage programを行い、次に同じストリングユニットSU0のワード線WL(k−1)の2nd stage programを行い、これをまず偶数ストリングユニットSU2、SU4、及びSU6につき繰り返す。そして同様の動作を奇数ストリングユニットSU1、SU3、SU5、及びSU7につき繰り返すものである。
6.8 第8の例
図35は、第8例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
図35は、第8例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
本例は、図34で説明した第7の例で説明した規則性に従って、まず偶数ストリングユニットSU0、SU2、SU4、及びSU6につきデータを書き込む。そして偶数ストリングユニットSU0、SU2、SU4、及びSU6へのデータの書き込みが終了した後、同様の規則性に従って奇数ストリングユニットSU1、SU3、SU5、及びSU7につきデータを書き込むものである。
6.9 本実施形態に係る効果
以上のように、2-stage programの場合には、種々の書き込み順序が可能である。
以上のように、2-stage programの場合には、種々の書き込み順序が可能である。
7.第7実施形態
次に、第7実施形態に係る半導体記憶装置について説明する。本実施形態は、第6実施形態と同様に、上記第5実施形態で説明した書き込み順序の変形例に関するものであり、特に第5実施形態において図24を用いて説明した第2の例に係る書き込み方法に適用可能なものである。以下では、第5及び第6実施形態と異なる点についてのみ説明する。
次に、第7実施形態に係る半導体記憶装置について説明する。本実施形態は、第6実施形態と同様に、上記第5実施形態で説明した書き込み順序の変形例に関するものであり、特に第5実施形態において図24を用いて説明した第2の例に係る書き込み方法に適用可能なものである。以下では、第5及び第6実施形態と異なる点についてのみ説明する。
7.1 第1の例
図36は、本実施形態の第1例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
図36は、本実施形態の第1例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
本例の書き込み順序は、ワード線WL2〜WL7については第6実施形態で説明した図33と同様である。すなわち本例であると、ストリングユニットSU0〜SU7の順でワード線WL0の1st stage programが実行される。その後、各ストリングユニットSU0〜SUの7各々においてワード線WL1の1st stage programとワード線WL0の2nd stage programが実行される。その他は図33と同様である。
7.2 第2の例
図37は、本実施形態の第2例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
図37は、本実施形態の第2例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
本例の書き込み順序は、ワード線WL2〜WL7については第6実施形態で説明した図34と同様である。そしてワード線WL0及びWL1については、まず偶数ストリングユニットSU0、SU2、SU4、及びSU6のワード線WL0に対して1st stage programが実行され、次に奇数ストリングユニットSU1、SU3、SU5、及びSU7のワード線WL0に対して1st stage programが実行される。その後、偶数ストリングユニットSU0、SU2、SU4、及びSU6の各々においてワード線WL1の1st stage programとワード線WL0の2nd stage programが実行される。その後、奇数ストリングユニットSU1、SU3、SU5、及びSU7の各々につき同様の動作が行われる。その他は図34と同様である。
7.3 第3の例
図38は、本実施形態の第3例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
図38は、本実施形態の第3例に係るストリングユニットSU0〜SU7とワード線WL0〜WL7の選択順序を示すダイアグラムである。
本例の書き込み順序は、ワード線WL2〜WL7については第6実施形態で説明した図35と同様である。そしてワード線WL0及びWL1については、まず偶数ストリングユニットSU0、SU2、SU4、及びSU6のワード線WL0に対して1st stage programが実行され、次に偶数ストリングユニットSU0、SU2、SU4、及びSU6の各々においてワード線WL1の1st stage programとワード線WL0の2nd stage programが実行される。奇数ストリングユニットSU1、SU3、SU5、及びSU7についても同様の動作が行われる。その他は図35と同様である。
7.4 本実施形態に係る効果
以上のように、第2の例に係る書き込み方法には、種々の書き込み順序が可能である。また本実施形態に係る書き込み順序であると、例えば単純にストリングユニットSU順にデータを書き込む図25のような場合に比べて、2nd stage programを速やかに実行できる。従って、コントローラ200が書き込みデータを保持している期間を短くでき、コントローラのバッファメモリ容量を削減できる。
以上のように、第2の例に係る書き込み方法には、種々の書き込み順序が可能である。また本実施形態に係る書き込み順序であると、例えば単純にストリングユニットSU順にデータを書き込む図25のような場合に比べて、2nd stage programを速やかに実行できる。従って、コントローラ200が書き込みデータを保持している期間を短くでき、コントローラのバッファメモリ容量を削減できる。
8.変形例等
以上のように、上記実施形態に係る半導体記憶装置は、データを保持可能な第1メモリセル(SU0)と第2メモリセル(SU1,7)と、第1メモリセルに接続された第1ワード線と、第2メモリセルに接続された第2ワード線と、第1メモリセルと第2メモリセルの両方に電気的に接続可能な第1ビット線とを具備する。第1メモリセルと第2メモリセルは、互いにウェル領域を共有し、且つ該ウェル領域を挟んで対向して設けられる。データの書き込み動作は第1乃至第3動作を含む。第1動作(pre-verify)においては、第1ワード線と第2ワード線とに第1電圧(Vcut1)が印加される。第2動作(pre-program)は第1動作後に行われ、第1ワード線と第2ワード線とに、第1電圧より大きい第2電圧(VPGM_L)が印加される。第3動作(data-program)は第2動作後に行われ、第1ワード線に第2電圧(VPGM_L)より大きい第3電圧(VPGM)が印加され、第2ワード線に第3電圧より小さい第4電圧(VPASS)が印加される。
以上のように、上記実施形態に係る半導体記憶装置は、データを保持可能な第1メモリセル(SU0)と第2メモリセル(SU1,7)と、第1メモリセルに接続された第1ワード線と、第2メモリセルに接続された第2ワード線と、第1メモリセルと第2メモリセルの両方に電気的に接続可能な第1ビット線とを具備する。第1メモリセルと第2メモリセルは、互いにウェル領域を共有し、且つ該ウェル領域を挟んで対向して設けられる。データの書き込み動作は第1乃至第3動作を含む。第1動作(pre-verify)においては、第1ワード線と第2ワード線とに第1電圧(Vcut1)が印加される。第2動作(pre-program)は第1動作後に行われ、第1ワード線と第2ワード線とに、第1電圧より大きい第2電圧(VPGM_L)が印加される。第3動作(data-program)は第2動作後に行われ、第1ワード線に第2電圧(VPGM_L)より大きい第3電圧(VPGM)が印加され、第2ワード線に第3電圧より小さい第4電圧(VPASS)が印加される。
本構成により、半導体記憶装置の動作信頼性を向上出来る。なお、上記で説明した実施形態は一例に過ぎず、種々の変形が可能である。例えば上記実施形態では、メモリセルトランジスタMTの各々が3ビットのデータを保持する場合を例に説明した。しかし、2ビットデータや、4ビット以上のデータを保持する場合であってもよい。また、書き込み順序として種々のケースを記載したが、必ずしも上記実施形態の順序に限らず、可能な限り順序を入れ替えることができる。また、NANDストリング50においては、選択トランジスタST1、ST2とメモリセルトランジスタMTとの間にはダミートランジスタが設けられてもよい。ダミートランジスタは電流経路として機能する。従って、対応するストリングユニットSUが選択された際には、ダミートランジスタはオンされる。更に、種々のフローチャートにおける各処理は、可能な限り入れ替えることができる。
なお、本発明に関する各実施形態において、
(1)例えばメモリセルトランジスタMTが2ビットデータを保持可能であって、その閾値電圧が低いものから順に“Er”、“A”、“B”、“C”レベルであって、“Er”レベルが消去状態であった場合に、“A”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
(1)例えばメモリセルトランジスタMTが2ビットデータを保持可能であって、その閾値電圧が低いものから順に“Er”、“A”、“B”、“C”レベルであって、“Er”レベルが消去状態であった場合に、“A”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
“B”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。
“C”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
読み出し動作の時間(tR)としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
(2)書き込み動作は、プログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
(2)書き込み動作は、プログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間(tProg)としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
(3)消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
(3)消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間(tErase)としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
(4)メモリセルの構造は、
半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのSiN、またはSiONなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはRuなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。High−k膜はHfOなどが挙げられる。また、シリコン酸化膜の膜厚はHigh−k膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はTaOなどの金属酸化膜、TaNなどの金属窒化膜である。制御電極にはWなどを用いることができる。
(4)メモリセルの構造は、
半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのSiN、またはSiONなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはRuなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。High−k膜はHfOなどが挙げられる。また、シリコン酸化膜の膜厚はHigh−k膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はTaOなどの金属酸化膜、TaNなどの金属窒化膜である。制御電極にはWなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
更に、上記実施形態では半導体記憶装置としてNAND型フラッシュメモリを例に説明したが、NAND型フラッシュメモリに限らず、その他の半導体メモリ全般に適用出来、更には半導体メモリ以外の種々の記憶装置に適用出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1…メモリシステム、50…NANDストリング、100…NAND型フラッシュメモリ、110…メモリセルアレイ、120…ロウデコーダ、130…ドライバ回路、140…センスアンプ、150、160…レジスタ、170…シーケンサ、200…コントローラ、210、250…インターフェース、220、240…メモリ、230…プロセッサ、260…ECC回路、300…ホスト機器
Claims (11)
- データを保持可能な第1メモリセルと第2メモリセルと、
前記第1メモリセルに接続された第1ワード線と、
前記第2メモリセルに接続された第2ワード線と、
前記第1メモリセルと前記第2メモリセルの両方に電気的に接続可能な第1ビット線と
を具備し、前記第1メモリセルと前記第2メモリセルは、互いにウェル領域を共有し、且つ該ウェル領域を挟んで対向して設けられ、
前記データの書き込み動作は、第1乃至第3動作を含み、
前記第1動作においては、前記第1ワード線と前記第2ワード線とに第1電圧が印加され、
前記第2動作は前記第1動作後に行われ、前記第1ワード線と前記第2ワード線とに、前記第1電圧より大きい第2電圧が印加され、
前記第3動作は前記第2動作後に行われ、前記第1ワード線に前記第2電圧より大きい第3電圧が印加され、前記第2ワード線に前記第3電圧より小さい第4電圧が印加される、半導体記憶装置。 - 前記第1動作は、前記第1メモリセル及び前記第2メモリセルに対するベリファイ動作であり、
前記第2動作は、前記第1動作の結果に基づいて前記第1メモリセル及び前記第2メモリセルの閾値を上昇させるに対する第1プログラム動作であり、
前記第3動作は、前記半導体記憶装置を制御するコントローラから受信されたデータを前記第1メモリセルに書き込む第2プログラム動作である、請求項1記載の半導体記憶装置。 - 前記データの書き込み動作は、更に第4動作を含み、
前記第4動作は前記第2動作後に行われ、前記第1ワード線と前記第2ワード線とに前記第1電圧が印加され、
前記第3動作は前記第4動作後に行われる、請求項1記載の半導体記憶装置。 - 前記第1動作は、前記第1メモリセル及び前記第2メモリセルに対するベリファイ動作であり、
前記第2動作は、前記第1動作の結果に基づいて前記第1メモリセル及び前記第2メモリセルの閾値を上昇させるに対する第1プログラム動作であり、
前記第4動作は、前記第2動作の結果を確認するための前記第1メモリセル及び前記第2メモリセルに対するベリファイ動作であり、
前記第3動作は、前記半導体記憶装置を制御するコントローラから受信されたデータを前記第1メモリセルに書き込む第2プログラム動作である、請求項3記載の半導体記憶装置。 - 前記データの書き込み動作は、更に第4動作を含み、
前記第4動作は前記第1動作前に行われ、前記第1ワード線と前記第2ワード線とに前記第3電圧が印加される、請求項1記載の半導体記憶装置。 - 前記第4動作は、前記第1メモリセル及び前記第2メモリセルの閾値を上昇させるに対する第3プログラム動作であり、
前記第1動作は、前記第1メモリセル及び前記第2メモリセルに対するベリファイ動作であり、
前記第2動作は、前記第1動作の結果に基づいて前記第1メモリセル及び前記第2メモリセルの閾値を上昇させるに対する第1プログラム動作であり、
前記第3動作は、前記半導体記憶装置を制御するコントローラから受信されたデータを前記第1メモリセルに書き込む第2プログラム動作である、請求項5記載の半導体記憶装置。 - データを保持可能な第1メモリセルと第2メモリセルと、
前記第1メモリセルに接続された第1ワード線と、
前記第2メモリセルに接続された第2ワード線と、
前記第1メモリセルと前記第2メモリセルの両方に電気的に接続可能な第1ビット線と
を具備し、前記第1メモリセルと前記第2メモリセルは、互いにウェル領域を共有し、且つ該ウェル領域を挟んで対向して設けられ、
前記データの書き込み動作は、第1乃至第3動作を含み、
前記第1メモリセルに対しては前記第1乃至第3動作が実行され、
前記第2メモリセルに対しては前記第1及び第2動作が実行されることなく前記第3動作が実行され、
前記第1動作においては、前記第1ワード線に第1電圧が印加され、
前記第2動作は前記第1動作後に行われ、前記第1ワード線に、前記第1電圧より大きい第2電圧が印加され、
前記第3動作は前記第2動作後に行われ、前記第1ワード線に前記第2電圧より大きい第3電圧が印加され、前記第2ワード線に前記第3電圧より小さい第4電圧が印加される、半導体記憶装置。 - 前記第1動作は、前記第1メモリセルに対するベリファイ動作であり、
前記第2動作は、前記第1動作の結果に基づいて前記第1メモリセルの閾値を上昇させるに対する第1プログラム動作であり、
前記第3動作は、前記半導体記憶装置を制御するコントローラから受信されたデータを前記第1メモリセルに書き込む第2プログラム動作である、請求項7記載の半導体記憶装置。 - 前記第2プログラム動作は、
第1プログラムベリファイ電圧を用いた第1書き込み動作と、
前記第1書き込み動作後に行われ、前記第1プログラムベリファイ電圧より大きい第2プログラムベリファイ電圧を用いた第2書き込み動作と
を含み、前記第1動作及び第2動作は、前記第2書き込み動作時には行われずに、前記第1書き込み動作時に行われる、請求項2、4、6、及び8いずれか1項記載の半導体記憶装置。 - 前記第2動作では、前記第1動作において閾値が前記第1電圧以下のメモリセルに対してプログラム動作が実行される、請求項2、4、及び6、及び8いずれか1項記載の半導体記憶装置。
- 前記第1電圧は負電圧である、請求項1乃至10いずれか1項記載の半導体記憶装置。
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