JP2022525273A

JP2022525273A - 複数のビット線バイアス電圧を印加することによって、不揮発性メモリデバイスに書き込むための方法

Info

Publication number: JP2022525273A
Application number: JP2021545463A
Authority: JP
Inventors: リ・ハイボ; チャン・チャオ; リン・ヤンシア
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2019-03-26
Filing date: 2019-03-26
Publication date: 2022-05-12
Also published as: EP3891748B1; TW202036573A; KR102629318B1; WO2020191612A1; EP3891744A1; TW202036572A; WO2020191921A1; TWI701668B; JP2022521152A; CN110140174A; KR20210110376A; JP7399174B2; KR20210110375A; US10796777B1; US20200312417A1; EP3891748A1; TWI702603B; EP3891748A4; CN111933202B; CN110140174B

Abstract

不揮発性メモリデバイスへの書き込みは、第１の書き込みループ中に、不揮発性メモリセルに少なくとも１つの書き込みパルスを印加するステップと、この第１の書き込みループに続く第２の書き込みループ中に、不揮発性メモリセルに少なくとも１つの書き込みパルスを印加するステップと、第１の書き込みループ中の本不揮発性メモリセルの閾値電圧を、本不揮発性メモリセルの目標データ状態のベリファイローレベル及び／又はベリファイハイレベルと比較した結果、並びに第２の書き込みループ中の本不揮発性メモリセルの閾値電圧を、本不揮発性メモリセルの目標データ状態のベリファイローレベル及び／又はベリファイハイレベルと比較した結果に応じて、本不揮発性メモリセルのビット線バイアス電圧を付与するステップと、を含む。

Description

本発明は、不揮発性メモリデバイスに書き込むための方法に関し、より詳細には、瞬時的な閾値電圧シフトによる影響や、読み出しノイズ又はランダム・テレグラフ・ノイズ（ｒａｎｄｏｍｔｅｌｅｇｒａｐｈｎｏｉｓｅ：ＲＴＮ）による分布の裾引きを低減するために、複数のビット線バイアス電圧を印加することによって、不揮発性メモリデバイスに書き込むための方法に関する。

フラッシュメモリなどの不揮発性メモリデバイスは、様々なモバイルデバイスにおいて選択される記憶装置となっている。フラッシュメモリは、ランダム・アクセス・メモリとは異なり不揮発性であり、電源がオフされても記憶しているデータを保持する。

増分ステップパルスプログラミング（Ｉｎｃｒｅｍｅｎｔａｌｓｔｅｐｐｕｌｓｅｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）は、マルチレベル・セル・フラッシュ・メモリの閾値電圧分布を狭帯化するための、重要な実現手段である。この方法は、書き込み電圧をステップサイズだけ徐々に上昇させて、物理セル及び論理セルの両方の高速書き込みを有効にすることを特徴とする。

しかしながら、この書き込み方法の信頼性は、瞬時的な閾値電圧シフトによって損なわれる恐れがある。これは、書き込まれる閾値電圧が、書き込み後、ミリ秒以内にシフトダウンする現象である。現行の書き込み方法では、この課題に対処することができず、目標ベリファイレベルを下回るセルを多数残留させる可能性がある。読み出しノイズ又はランダム・テレグラフ・ノイズ（ＲＴＮ）は、こうしたノイズのせいで、それらのＶｔが目標ベリファイレベルよりも高く読み出される可能性があるという点で、Ｖｔが目標ベリファイレベルを下回るセルを発生させる別の原因である。こうしたノイズ関連の課題を低減するために、書き込みパルスの後の複数のベリファイ動作の方法が提案されたが、ベリファイステップが追加されたために、書き込み速度が損なわれ得るものとなっている。

一実施形態は、不揮発性メモリデバイスに書き込むための方法を提供している。本方法は、第１の書き込みループ中に、不揮発性メモリセルに少なくとも１つの書き込みパルスを印加するステップと、この第１の書き込みループに続く第２の書き込みループ中に、不揮発性メモリセルに少なくとも１つの書き込みパルスを印加するステップと、第１の書き込みループ中の本不揮発性メモリセルの閾値電圧を、本不揮発性メモリセルの目標データ状態のベリファイローレベル及び／又はベリファイハイレベルと比較した結果、並びに第２の書き込みループ中の本不揮発性メモリセルの閾値電圧を、本不揮発性メモリセルの目標データ状態のベリファイローレベル及び／又はベリファイハイレベルと比較した結果に応じて、本不揮発性メモリセルのビット線バイアス電圧を付与するステップと、を含む。

本発明のこれら及び他の目的は、様々な図及び図面において例示している好ましい実施形態に関する以下の詳細な説明を読解した後、当業者には間違いなく明らかになるであろう。

一実施形態による、不揮発性メモリデバイス１００を示す。閾値電圧分布に対する瞬時的な閾値電圧シフトの影響を示す図である。不揮発性メモリデバイスに書き込みを行う書き込み動作方法のフローチャートを示す。不揮発性メモリデバイスに書き込みを行う書き込み動作方法のフローチャートを示す。目標状態の閾値電圧分布を示す。

図１は、本発明の一実施形態による、不揮発性メモリデバイス１００を示す。不揮発性メモリデバイス１００は、複数のメモリセルＣ（１、１）～Ｃ（Ｍ、Ｎ）を含み、ここで、ＭとＮとは正の整数である。本発明のいくつかの実施形態では、不揮発性メモリデバイス１００を、ＮＡＮＤ型フラッシュメモリとすることができる。Ｎ個のメモリセルが、対応する同じワード線に結合され得、Ｍ個のメモリセルが、対応する同じビット線に結合され得る。例えば、メモリセルＣ（１，１）～Ｃ（１，Ｎ）はワード線ＷＬ１に結合され得、メモリセルＣ（Ｍ，１）～Ｃ（Ｍ，Ｎ）はワード線ＷＬＭに結合され得る。メモリセルＣ（１，１）～Ｃ（Ｍ，１）はビット線ＢＬ１に結合され得、メモリセルＣ（Ｍ，１）～Ｃ（Ｍ，Ｎ）はビット線ＢＬＮに結合され得る。メモリ列の一方の端子が、ビット線トランジスタＴｂを介してビット線に結合されており、もう一方の端子が、ソーストランジスタＴｓを介してソース線に結合されている。

メモリセルＣ（１，１）～Ｃ（Ｍ，Ｎ）の各々は、トランジスタＴｃを備え得る。このトランジスタＴｃを、例えば、フローティング・ゲート・トランジスタ又は電荷トラップトランジスタとすることができる。メモリセルＣ（１，１）～Ｃ（Ｍ，Ｎ）に対する書き込み動作を行う書き込みループ中、これらメモリセルＣ（１，１）～Ｃ（Ｍ，Ｎ）のトランジスタＴｃのゲート端子が、ワード線ＷＬ１～ＷＬＭから書き込みパルスを受け取ることができ、トランジスタＴｃのビット線端子が、ビット線ＢＬ１～ＢＬＮからビット線バイアス電圧を受け取ることができる。この書き込みパルスの電圧は、次の書き込みループ中に、ステップサイズだけ上昇し得る。この方法は、増分ステップパルス書き込み方式（ＩＳＰＰ）として一般に知られている。

ＩＳＰＰにより、トランジスタＴｃのゲート構造に電子が注入され、トランジスタＴｃの閾値電圧がステップサイズ電圧分だけ上昇する。トランジスタＴｃの閾値電圧が上昇して、目標データ状態のベリファイレベルをパスする。これにより、メモリセルＣ（１，１）～Ｃ（Ｍ，Ｎ）の閾値電圧に応じて、メモリセルＣ（１，１）～Ｃ（Ｍ，Ｎ）における目標データ状態が識別され得る。

不揮発性メモリデバイスの書き込み動作中、書き込み時間を短縮することと、メモリセルＣ（１，１）～Ｃ（Ｍ，Ｎ）の個々のデータ状態に対して、閾値電圧分布の狭帯化を実現することとの間には、トレードオフが存在する。書き込み速度は、書き込みパルスのより大きなステップサイズを使用することによって、上昇させることができる。ただし、このことは、ベリファイレベルを超える大きなオーバーシュートをもたらし、閾値電圧分布の広帯化を引き起こす。その一方で、書き込みパルスのより小さなステップサイズが使用される場合、書き込み時間の増大という代償を払って、閾値電圧分布の狭帯化が実現する。それぞれの目標データ状態に対して、２つの別個のベリファイレベルでメモリセルＣ（１，１）～Ｃ（Ｍ，Ｎ）のベリファイを行う、別の手法がある。一実施例としてセルＣ（１，１）を使用すると、セルＣ（１，１）の閾値電圧がその目標データ状態のベリファイローレベルに達する前に、そのビット線バイアス電圧が０Ｖなどのローレベルに設定されて、より多くの電子がセルＣ（１，１）に注入される。セルＣ（１，１）の閾値電圧がベリファイローレベルよりも高い場合、そのビット線バイアス電圧が中間レベルに設定されて、メモリセルがセルＣ（１，１）に注入する電子が少なくなる。セルＣ（１，１）の閾値電圧がその目標データ状態のベリファイハイレベルを超えると、そのビット線バイアス電圧がシステム電圧などのハイレベルに設定されて、セルＣ（１，１）の書き込みが禁止されるようになる。

ただし、この方法では、瞬時的な閾値電圧シフトの課題に対処することができない。これは、書き込まれる閾値電圧が、書き込み後、ミリ秒以内にシフトダウンする現象である。その根本的原因は、最後の消去時から残留している正孔が、注入電子と再結合すること、注入電子が電荷トラップ層内で再分布すること、及び／又はゲート界面でシャロートラップされた電子が、一部高速でデトラップされることであり得る。

図２は、不揮発性メモリセルの閾値電圧分布に対する、瞬時的な閾値電圧シフトの影響を示す図である。本実施例における瞬時的な閾値電圧シフトは、２００ｍＶ～３００ｍＶ相当になり得る。閾値電圧が目標データ状態のベリファイレベルを下回るレベルまでシフトダウンすると、データ保持エラーが発生し得る。

同様のＶｔ分布の裾引きは、読み出しノイズ又はランダム・テレグラフ・ノイズ（ＲＴＮ）によっても引き起こされる可能性がある。Ｖｔが目標ベリファイレベルを下回るセルは、こうしたノイズのせいで、目標ベリファイレベルよりも高く読み出される可能性がある。これらのセルは、Ｖｔ分布の裾引きを低減するために、再書き込みされる機会を必要とする。

この課題に対処するために、４つのビット線バイアス電圧の書き込み方法を提案し、以下の段落に記載している。

図３Ａ及び図３Ｂは、不揮発性メモリデバイスに書き込みを行う書き込み動作方法２００のフローチャートを示す。この書き込み動作は、ベリファイハイレベルＶＨ、ベリファイローレベルＶＬ、システム電圧Ｖｄｄ、第１の中間電圧Ｖｂｌ１、及び第２の中間電圧Ｖｂｌ２を含む所定のパラメータを有する不揮発性メモリセルに、複数のビット線バイアス電圧を用いた増分ステップパルス書き込み方式（ＩＳＰＰ）を適用するものであり、ここで、第２の中間電圧Ｖｂｌ２は第１の中間電圧Ｖｂｌ１よりも高い。方法２００は、複数のメモリセルＣ（１，１）～Ｃ（Ｍ，Ｎ）に適用されてもよい。方法２００は以下のステップを含んでもよく、
Ｓ２００で、不揮発性メモリセルに少なくとも１つの書き込みパルスを印加し、本不揮発性メモリセルに関連付けられたビット線に０Ｖなどの低電圧を印加し、
Ｓ２０２で、本不揮発性メモリセルの閾値電圧Ｖｔを、ベリファイハイレベルＶＨ及び／又はベリファイローレベルＶＬと比較し、
本不揮発性メモリセルの閾値電圧ＶｔがベリファイハイレベルＶＨよりも高い場合、ステップＳ２０４に進み、
本不揮発性メモリセルの閾値電圧ＶｔがベリファイローレベルＶＬよりは高いが、ベリファイハイレベルＶＨよりは低い場合、ステップＳ２０６に進み、
本不揮発性メモリセルの閾値電圧ＶｔがベリファイローレベルＶＬよりも低い場合、ステップＳ２０８に進み、
Ｓ２０４で、本不揮発性メモリセルに関連付けられたビット線にシステム電圧Ｖｄｄを印加し、ステップＳ２１０に進み、
Ｓ２０６で、本不揮発性メモリセルに関連付けられたビット線に第１の中間電圧Ｖｂｌ１を印加し、ステップＳ２１０に進み、
Ｓ２０８で、本不揮発性メモリセルに関連付けられたビット線に低電圧を印加し、ステップＳ２１０に進み、
Ｓ２１０で、本不揮発性メモリセルに少なくとも１つの書き込みパルスを印加し、ステップＳ２１４に進み、
Ｓ２１４で、本不揮発性メモリセルの閾値電圧Ｖｔを、ベリファイハイレベルＶＨ及び／又はベリファイローレベルＶＬと比較し、
本不揮発性メモリセルの閾値電圧Ｖｔが現在の書き込みループ中のベリファイハイレベルＶＨよりも高く、また、本不揮発性メモリセルの閾値電圧Ｖｔが以前のいずれかの書き込みループ中のベリファイハイレベルＶＨよりも高かった場合、ステップＳ２１６に進み、
本不揮発性メモリセルの閾値電圧Ｖｔが現在の書き込みループ中のベリファイハイレベルＶＨよりも低く、また、本不揮発性メモリセルの閾値電圧Ｖｔが以前のいずれかの書き込みループ中のベリファイハイレベルＶＨよりも高い場合、ステップＳ２１８に進み、
本不揮発性メモリセルの閾値電圧Ｖｔが、以前のすべての書き込みループ中及び現在の書き込みループ中のベリファイローレベルＶＬよりも低い場合、ステップＳ２２０に進み、
本不揮発性メモリセルの閾値電圧Ｖｔが、以前のすべての書き込みループ中及び現在の書き込みループ中のベリファイハイレベルＶＨよりも低く、また、閾値電圧Ｖｔが、現在の書き込みループ中又は以前のいずれかの書き込みループ中のベリファイローレベルＶＬよりも高い場合、ステップＳ２２２に進み、
本不揮発性メモリセルの閾値電圧Ｖｔが、以前のすべての書き込みループ中のベリファイハイレベルＶＨよりも低く、また、現在の書き込みループ中のベリファイハイレベルＶＨよりも高い場合、ステップＳ２２４に進み、
Ｓ２１６で、本不揮発性メモリセルに関連付けられたビット線にシステム電圧Ｖｄｄを永続的に印加し、ステップＳ２２６に進み、
Ｓ２１８で、本不揮発性メモリセルに関連付けられたビット線に第２の中間電圧Ｖｂｌ２を印加し、ステップＳ２２６に進み、
Ｓ２２０で、本不揮発性メモリセルに関連付けられたビット線に低電圧を印加し、ステップＳ２２６に進み、
Ｓ２２２で、本不揮発性メモリセルに関連付けられたビット線に第１の中間電圧Ｖｂｌ１を印加し、ステップＳ２２６に進み、
Ｓ２２４で、本不揮発性メモリセルに関連付けられたビット線にシステム電圧Ｖｄｄを印加し、ステップＳ２２６に進み、
Ｓ２２６で、閾値電圧ＶｔがベリファイハイレベルＶＨよりも高い不揮発性メモリセルの数が、所定の数よりも多いかどうかを確認し、多い場合はステップＳ２３２に進み、多くない場合はステップＳ２２８に進み、
Ｓ２２８で、書き込みループ数が所定の数に達しているかどうかを確認し、達している場合はステップＳ２３４に進み、達していない場合はステップＳ２３０に進み、
Ｓ２３０で、書き込みループを増分し、ステップＳ２１０に進んで次の書き込みループを実行し、
Ｓ２３２で、書き込み動作が成功したと判定し、ステップＳ２３６に進み、
Ｓ２３４で、書き込み動作が失敗したと判定し、
Ｓ２３６で、書き込み動作を終了する。

図４は、目標状態の閾値電圧分布を示す。方法２００を実行するとき、閾値電圧ＶｔがベリファイローレベルＶＬを下回っている複数のメモリセルＣ（１，１）～Ｃ（Ｍ，Ｎ）に、ビット線バイアス電圧として低電圧が付与される。閾値電圧ＶｔがベリファイローレベルＶＬとベリファイハイレベルＶＨとの間にある複数のメモリセルＣ（１，１）～Ｃ（Ｍ，Ｎ）には、ビット線バイアス電圧として、第１の中間電圧Ｖｂｌ１又は第２の中間電圧Ｖｂｌ２が付与される。閾値電圧がベリファイハイレベルＶＨよりも高くなっている複数のメモリセルＣ（１，１）～Ｃ（Ｍ，Ｎ）には、これらのセルを存在させるように、ビット線バイアス電圧としてシステム電圧Ｖｄｄが付与される。

前述の方法では、現在の書き込みループ中及び以前の書き込みループ中の閾値電圧テストの結果に応じて、対応する不揮発性メモリセルに関連付けられた複数のビット線に、複数のビット線バイアス電圧を印加する。書き込み動作方法２００では、閾値電圧分布の狭帯化を実現し、なおかつ高速書き込み速度を維持する一方で、瞬時的な閾値電圧シフトによって発生する課題に対処することができる。

当業者であれば、本発明の開示内容を保持しながら、本装置並びに本方法に関する多くの修正及び変更をなすことが可能であることに容易に気付くであろう。したがって、上記の開示は、添付の特許請求の範囲の境界及び範囲によってのみ限定されると解釈すべきである。

Claims

不揮発性メモリデバイスに書き込むための方法であって、
以前の書き込みループの各々中に、前記不揮発性メモリデバイスの不揮発性メモリセルに少なくとも１つの書き込みパルスを印加するステップと、
現在の書き込みループ中に、前記不揮発性メモリセルに少なくとも１つの書き込みパルスを印加するステップと、
前記以前の少なくとも１つの書き込みループ中の前記不揮発性メモリセルの閾値電圧を、前記不揮発性メモリセルの目標データ状態のベリファイローレベル及び／又はベリファイハイレベルと比較した結果、並びに前記現在の書き込みループ中の前記不揮発性メモリセルの閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び／又は前記ベリファイハイレベルと比較した結果に応じて、前記不揮発性メモリセルのビット線バイアス電圧を付与するステップと、を含む、
不揮発性メモリデバイスに書き込むための方法。
閾値電圧が前記ベリファイハイレベルよりも高い不揮発性メモリセルの数が所定の数に達したときに、書き込みが成功したと判定するステップをさらに含む、請求項１に記載の方法。
前記現在の書き込みループを実行した後、閾値電圧が前記ベリファイハイレベルよりも高い不揮発性メモリセルの数が所定の数よりも少ない場合、前記現在の書き込みループの後の次の書き込みループ中に、前記不揮発性メモリセルに少なくとも１つの書き込みパルスを印加するステップをさらに含む、請求項１に記載の方法。
第１の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記第１の書き込みループを実行した後の、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び／又は前記ベリファイハイレベルと比較した結果に応じて、第２の書き込みループ中に、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップをさらに含む、請求項１に記載の方法。
前記第１の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記第１の書き込みループを実行した後の、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び／又は前記ベリファイハイレベルと比較した結果に応じて、前記第２の書き込みループ中に、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップが、
前記第１の書き込みループを実行した後、前記閾値電圧が前記不揮発性メモリセルの前記目標データ状態の前記ベリファイハイレベルよりも高い場合、前記第２の書き込みループ中に、前記ビット線バイアス電圧としてシステム電圧を付与するステップを含む、請求項４に記載の方法。
前記第１の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記第１の書き込みループを実行した後の、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び／又は前記ベリファイハイレベルと比較した結果に応じて、前記第２の書き込みループ中に、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップが、
前記閾値電圧が、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベルと前記ベリファイハイレベルとの間にある場合、前記第２の書き込みループ中に、前記ビット線バイアス電圧として第１の中間電圧を付与するステップを含む、請求項４に記載の方法。
前記第１の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記第１の書き込みループを実行した後の、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び／又は前記ベリファイハイレベルと比較した結果に応じて、前記第２の書き込みループ中に、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップが、
前記閾値電圧が前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベルよりも低い場合、前記第２の書き込みループ中に、前記ビット線バイアス電圧として低電圧を付与するステップを含む、請求項４に記載の方法。
前記以前の少なくとも１つの書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び／又は前記ベリファイハイレベルと比較した結果、並びに前記現在の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び／又は前記ベリファイハイレベルと比較した結果に応じて、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップが、
前記閾値電圧が、前記以前のいずれかの書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイハイレベルよりも高く、また、前記閾値電圧が、前記現在の書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイハイレベルよりも高い場合、前記ビット線バイアス電圧としてシステム電圧を永続的に付与するステップを含む、請求項１に記載の方法。
前記以前の少なくとも１つの書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び／又は前記ベリファイハイレベルと比較した結果、並びに前記現在の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び／又は前記ベリファイハイレベルと比較した結果に応じて、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップが、
前記閾値電圧が、前記以前のいずれかの書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイハイレベルよりも高く、また、前記閾値電圧が、前記現在の書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイハイレベルよりも低い場合、次の書き込みループ中に、前記ビット線バイアス電圧として第２の中間電圧を付与するステップを含む、請求項１に記載の方法。
前記以前の少なくとも１つの書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び／又は前記ベリファイハイレベルと比較した結果、並びに前記現在の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び／又は前記ベリファイハイレベルと比較した結果に応じて、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップが、
前記閾値電圧が、前記以前のすべての書き込みループ中及び前記現在の書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベルよりも低い場合、次の書き込みループ中に、前記ビット線バイアス電圧として低電圧を付与するステップを含む、請求項１に記載の方法。
前記以前の少なくとも１つの書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び／又は前記ベリファイハイレベルと比較した結果、並びに前記現在の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び／又は前記ベリファイハイレベルと比較した結果に応じて、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップが、
前記閾値電圧が、前記以前のすべての書き込みループ中及び前記現在の書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイハイレベルよりも低く、また、前記閾値電圧が、前記現在の書き込みループ中及び／又は前記以前の少なくとも１つの書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベルよりも高い場合、次の書き込みループ中に、前記ビット線バイアス電圧として第１の中間電圧を付与するステップを含み、前記第１の中間電圧が、第２の中間電圧よりも低い、請求項１に記載の方法。
前記以前の少なくとも１つの書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び／又は前記ベリファイハイレベルと比較した結果、並びに前記現在の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び／又は前記ベリファイハイレベルと比較した結果に応じて、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップが、
前記閾値電圧が、前記以前のすべての書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイハイレベルよりも低く、また、前記閾値電圧が、前記現在の書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイハイレベルよりも高い場合、次の書き込みループ中に、前記ビット線バイアス電圧としてシステム電圧を付与するステップを含む、請求項１に記載の方法。