JP2022525273A - 複数のビット線バイアス電圧を印加することによって、不揮発性メモリデバイスに書き込むための方法 - Google Patents
複数のビット線バイアス電圧を印加することによって、不揮発性メモリデバイスに書き込むための方法 Download PDFInfo
- Publication number
- JP2022525273A JP2022525273A JP2021545463A JP2021545463A JP2022525273A JP 2022525273 A JP2022525273 A JP 2022525273A JP 2021545463 A JP2021545463 A JP 2021545463A JP 2021545463 A JP2021545463 A JP 2021545463A JP 2022525273 A JP2022525273 A JP 2022525273A
- Authority
- JP
- Japan
- Prior art keywords
- volatile memory
- memory cell
- verify
- threshold voltage
- write loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3481—Circuits or methods to verify correct programming of nonvolatile memory cells whilst programming is in progress, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
Landscapes
- Read Only Memory (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
Description
S200で、不揮発性メモリセルに少なくとも1つの書き込みパルスを印加し、本不揮発性メモリセルに関連付けられたビット線に0Vなどの低電圧を印加し、
S202で、本不揮発性メモリセルの閾値電圧Vtを、ベリファイハイレベルVH及び/又はベリファイローレベルVLと比較し、
本不揮発性メモリセルの閾値電圧VtがベリファイハイレベルVHよりも高い場合、ステップS204に進み、
本不揮発性メモリセルの閾値電圧VtがベリファイローレベルVLよりは高いが、ベリファイハイレベルVHよりは低い場合、ステップS206に進み、
本不揮発性メモリセルの閾値電圧VtがベリファイローレベルVLよりも低い場合、ステップS208に進み、
S204で、本不揮発性メモリセルに関連付けられたビット線にシステム電圧Vddを印加し、ステップS210に進み、
S206で、本不揮発性メモリセルに関連付けられたビット線に第1の中間電圧Vbl1を印加し、ステップS210に進み、
S208で、本不揮発性メモリセルに関連付けられたビット線に低電圧を印加し、ステップS210に進み、
S210で、本不揮発性メモリセルに少なくとも1つの書き込みパルスを印加し、ステップS214に進み、
S214で、本不揮発性メモリセルの閾値電圧Vtを、ベリファイハイレベルVH及び/又はベリファイローレベルVLと比較し、
本不揮発性メモリセルの閾値電圧Vtが現在の書き込みループ中のベリファイハイレベルVHよりも高く、また、本不揮発性メモリセルの閾値電圧Vtが以前のいずれかの書き込みループ中のベリファイハイレベルVHよりも高かった場合、ステップS216に進み、
本不揮発性メモリセルの閾値電圧Vtが現在の書き込みループ中のベリファイハイレベルVHよりも低く、また、本不揮発性メモリセルの閾値電圧Vtが以前のいずれかの書き込みループ中のベリファイハイレベルVHよりも高い場合、ステップS218に進み、
本不揮発性メモリセルの閾値電圧Vtが、以前のすべての書き込みループ中及び現在の書き込みループ中のベリファイローレベルVLよりも低い場合、ステップS220に進み、
本不揮発性メモリセルの閾値電圧Vtが、以前のすべての書き込みループ中及び現在の書き込みループ中のベリファイハイレベルVHよりも低く、また、閾値電圧Vtが、現在の書き込みループ中又は以前のいずれかの書き込みループ中のベリファイローレベルVLよりも高い場合、ステップS222に進み、
本不揮発性メモリセルの閾値電圧Vtが、以前のすべての書き込みループ中のベリファイハイレベルVHよりも低く、また、現在の書き込みループ中のベリファイハイレベルVHよりも高い場合、ステップS224に進み、
S216で、本不揮発性メモリセルに関連付けられたビット線にシステム電圧Vddを永続的に印加し、ステップS226に進み、
S218で、本不揮発性メモリセルに関連付けられたビット線に第2の中間電圧Vbl2を印加し、ステップS226に進み、
S220で、本不揮発性メモリセルに関連付けられたビット線に低電圧を印加し、ステップS226に進み、
S222で、本不揮発性メモリセルに関連付けられたビット線に第1の中間電圧Vbl1を印加し、ステップS226に進み、
S224で、本不揮発性メモリセルに関連付けられたビット線にシステム電圧Vddを印加し、ステップS226に進み、
S226で、閾値電圧VtがベリファイハイレベルVHよりも高い不揮発性メモリセルの数が、所定の数よりも多いかどうかを確認し、多い場合はステップS232に進み、多くない場合はステップS228に進み、
S228で、書き込みループ数が所定の数に達しているかどうかを確認し、達している場合はステップS234に進み、達していない場合はステップS230に進み、
S230で、書き込みループを増分し、ステップS210に進んで次の書き込みループを実行し、
S232で、書き込み動作が成功したと判定し、ステップS236に進み、
S234で、書き込み動作が失敗したと判定し、
S236で、書き込み動作を終了する。
Claims (12)
- 不揮発性メモリデバイスに書き込むための方法であって、
以前の書き込みループの各々中に、前記不揮発性メモリデバイスの不揮発性メモリセルに少なくとも1つの書き込みパルスを印加するステップと、
現在の書き込みループ中に、前記不揮発性メモリセルに少なくとも1つの書き込みパルスを印加するステップと、
前記以前の少なくとも1つの書き込みループ中の前記不揮発性メモリセルの閾値電圧を、前記不揮発性メモリセルの目標データ状態のベリファイローレベル及び/又はベリファイハイレベルと比較した結果、並びに前記現在の書き込みループ中の前記不揮発性メモリセルの閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び/又は前記ベリファイハイレベルと比較した結果に応じて、前記不揮発性メモリセルのビット線バイアス電圧を付与するステップと、を含む、
不揮発性メモリデバイスに書き込むための方法。 - 閾値電圧が前記ベリファイハイレベルよりも高い不揮発性メモリセルの数が所定の数に達したときに、書き込みが成功したと判定するステップをさらに含む、請求項1に記載の方法。
- 前記現在の書き込みループを実行した後、閾値電圧が前記ベリファイハイレベルよりも高い不揮発性メモリセルの数が所定の数よりも少ない場合、前記現在の書き込みループの後の次の書き込みループ中に、前記不揮発性メモリセルに少なくとも1つの書き込みパルスを印加するステップをさらに含む、請求項1に記載の方法。
- 第1の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記第1の書き込みループを実行した後の、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び/又は前記ベリファイハイレベルと比較した結果に応じて、第2の書き込みループ中に、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップをさらに含む、請求項1に記載の方法。
- 前記第1の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記第1の書き込みループを実行した後の、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び/又は前記ベリファイハイレベルと比較した結果に応じて、前記第2の書き込みループ中に、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップが、
前記第1の書き込みループを実行した後、前記閾値電圧が前記不揮発性メモリセルの前記目標データ状態の前記ベリファイハイレベルよりも高い場合、前記第2の書き込みループ中に、前記ビット線バイアス電圧としてシステム電圧を付与するステップを含む、請求項4に記載の方法。 - 前記第1の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記第1の書き込みループを実行した後の、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び/又は前記ベリファイハイレベルと比較した結果に応じて、前記第2の書き込みループ中に、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップが、
前記閾値電圧が、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベルと前記ベリファイハイレベルとの間にある場合、前記第2の書き込みループ中に、前記ビット線バイアス電圧として第1の中間電圧を付与するステップを含む、請求項4に記載の方法。 - 前記第1の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記第1の書き込みループを実行した後の、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び/又は前記ベリファイハイレベルと比較した結果に応じて、前記第2の書き込みループ中に、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップが、
前記閾値電圧が前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベルよりも低い場合、前記第2の書き込みループ中に、前記ビット線バイアス電圧として低電圧を付与するステップを含む、請求項4に記載の方法。 - 前記以前の少なくとも1つの書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び/又は前記ベリファイハイレベルと比較した結果、並びに前記現在の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び/又は前記ベリファイハイレベルと比較した結果に応じて、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップが、
前記閾値電圧が、前記以前のいずれかの書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイハイレベルよりも高く、また、前記閾値電圧が、前記現在の書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイハイレベルよりも高い場合、前記ビット線バイアス電圧としてシステム電圧を永続的に付与するステップを含む、請求項1に記載の方法。 - 前記以前の少なくとも1つの書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び/又は前記ベリファイハイレベルと比較した結果、並びに前記現在の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び/又は前記ベリファイハイレベルと比較した結果に応じて、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップが、
前記閾値電圧が、前記以前のいずれかの書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイハイレベルよりも高く、また、前記閾値電圧が、前記現在の書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイハイレベルよりも低い場合、次の書き込みループ中に、前記ビット線バイアス電圧として第2の中間電圧を付与するステップを含む、請求項1に記載の方法。 - 前記以前の少なくとも1つの書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び/又は前記ベリファイハイレベルと比較した結果、並びに前記現在の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び/又は前記ベリファイハイレベルと比較した結果に応じて、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップが、
前記閾値電圧が、前記以前のすべての書き込みループ中及び前記現在の書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベルよりも低い場合、次の書き込みループ中に、前記ビット線バイアス電圧として低電圧を付与するステップを含む、請求項1に記載の方法。 - 前記以前の少なくとも1つの書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び/又は前記ベリファイハイレベルと比較した結果、並びに前記現在の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び/又は前記ベリファイハイレベルと比較した結果に応じて、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップが、
前記閾値電圧が、前記以前のすべての書き込みループ中及び前記現在の書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイハイレベルよりも低く、また、前記閾値電圧が、前記現在の書き込みループ中及び/又は前記以前の少なくとも1つの書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベルよりも高い場合、次の書き込みループ中に、前記ビット線バイアス電圧として第1の中間電圧を付与するステップを含み、前記第1の中間電圧が、第2の中間電圧よりも低い、請求項1に記載の方法。 - 前記以前の少なくとも1つの書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び/又は前記ベリファイハイレベルと比較した結果、並びに前記現在の書き込みループ中の前記不揮発性メモリセルの前記閾値電圧を、前記不揮発性メモリセルの前記目標データ状態の前記ベリファイローレベル及び/又は前記ベリファイハイレベルと比較した結果に応じて、前記不揮発性メモリセルの前記ビット線バイアス電圧を付与するステップが、
前記閾値電圧が、前記以前のすべての書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイハイレベルよりも低く、また、前記閾値電圧が、前記現在の書き込みループ中の前記不揮発性メモリセルの前記目標データ状態の前記ベリファイハイレベルよりも高い場合、次の書き込みループ中に、前記ビット線バイアス電圧としてシステム電圧を付与するステップを含む、請求項1に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2019/079667 WO2020191612A1 (en) | 2019-03-26 | 2019-03-26 | Method for programming in non-volatile memory device by applying multiple bitline bias voltages |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022525273A true JP2022525273A (ja) | 2022-05-12 |
Family
ID=67566624
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021545463A Pending JP2022525273A (ja) | 2019-03-26 | 2019-03-26 | 複数のビット線バイアス電圧を印加することによって、不揮発性メモリデバイスに書き込むための方法 |
JP2021545758A Active JP7399174B2 (ja) | 2019-03-26 | 2019-06-06 | 不揮発性メモリデバイスおよび複数のビット線バイアス電圧を印加することによる不揮発性メモリデバイスにおけるプログラミングのための方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021545758A Active JP7399174B2 (ja) | 2019-03-26 | 2019-06-06 | 不揮発性メモリデバイスおよび複数のビット線バイアス電圧を印加することによる不揮発性メモリデバイスにおけるプログラミングのための方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US10796777B1 (ja) |
EP (2) | EP3891748B1 (ja) |
JP (2) | JP2022525273A (ja) |
KR (2) | KR20210110376A (ja) |
CN (2) | CN110140174B (ja) |
TW (2) | TWI701668B (ja) |
WO (2) | WO2020191612A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10991433B2 (en) * | 2019-09-03 | 2021-04-27 | Silicon Storage Technology, Inc. | Method of improving read current stability in analog non-volatile memory by limiting time gap between erase and program |
US11972805B2 (en) | 2022-08-05 | 2024-04-30 | Sandisk Technologies Llc | Non-volatile memory with narrow and shallow erase |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009522703A (ja) * | 2005-12-29 | 2009-06-11 | サンディスク コーポレイション | 不揮発性メモリの書込動作における継続的な検証 |
JP2011513885A (ja) * | 2008-02-29 | 2011-04-28 | マイクロン テクノロジー, インク. | メモリ素子のプログラミング中の電荷損失補償 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6888758B1 (en) * | 2004-01-21 | 2005-05-03 | Sandisk Corporation | Programming non-volatile memory |
KR100680479B1 (ko) | 2005-04-11 | 2007-02-08 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치의 프로그램 검증 방법 |
KR100865804B1 (ko) * | 2006-12-28 | 2008-10-28 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 ispp 전압 발생기 및 그프로그램 방법 |
ITRM20070167A1 (it) | 2007-03-27 | 2008-09-29 | Micron Technology Inc | Non-volatile multilevel memory cell programming |
KR101554727B1 (ko) * | 2009-07-13 | 2015-09-23 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
US8081514B2 (en) | 2009-08-25 | 2011-12-20 | Sandisk Technologies Inc. | Partial speed and full speed programming for non-volatile memory using floating bit lines |
KR101752168B1 (ko) * | 2010-11-24 | 2017-06-30 | 삼성전자주식회사 | 비휘발성 메모리 장치, 이의 동작 방법, 및 비휘발성 메모리 장치를 포함하는 전자 장치 |
US8493792B2 (en) | 2010-12-02 | 2013-07-23 | Hynix Semiconductor Inc. | Programming method of non-volatile memory device |
KR101775429B1 (ko) * | 2011-01-04 | 2017-09-06 | 삼성전자 주식회사 | 비휘발성 메모리 소자 및 이의 프로그램 방법 |
US8619475B2 (en) * | 2011-08-05 | 2013-12-31 | Micron Technology, Inc. | Methods to operate a memory cell |
JP5380508B2 (ja) | 2011-09-27 | 2014-01-08 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR20140028303A (ko) * | 2012-08-28 | 2014-03-10 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치, 그 제어 방법 및 이를 이용하는 데이터 처리 시스템 |
US8953386B2 (en) | 2012-10-25 | 2015-02-10 | Sandisk Technologies Inc. | Dynamic bit line bias for programming non-volatile memory |
US20140198576A1 (en) | 2013-01-16 | 2014-07-17 | Macronix International Co, Ltd. | Programming technique for reducing program disturb in stacked memory structures |
KR102127105B1 (ko) * | 2013-11-11 | 2020-06-29 | 삼성전자 주식회사 | 비휘발성 메모리 장치의 구동 방법 |
CN105336369B (zh) | 2014-07-22 | 2019-09-10 | 硅存储技术公司 | 用于高速闪存存储器***的位线调节器 |
US9570179B2 (en) * | 2015-04-22 | 2017-02-14 | Sandisk Technologies Llc | Non-volatile memory with two phased programming |
US10141071B2 (en) | 2015-12-26 | 2018-11-27 | Intel Corporation | Predictive count fail byte (CFBYTE) for non-volatile memory |
JP6088675B1 (ja) * | 2016-02-02 | 2017-03-01 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
KR102683414B1 (ko) * | 2017-01-26 | 2024-07-10 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그것의 프로그램 방법 |
JP2018156714A (ja) * | 2017-03-21 | 2018-10-04 | 東芝メモリ株式会社 | 半導体記憶装置 |
-
2019
- 2019-03-26 JP JP2021545463A patent/JP2022525273A/ja active Pending
- 2019-03-26 EP EP19921633.4A patent/EP3891748B1/en active Active
- 2019-03-26 CN CN201980000551.9A patent/CN110140174B/zh active Active
- 2019-03-26 KR KR1020217024738A patent/KR20210110376A/ko not_active Application Discontinuation
- 2019-03-26 WO PCT/CN2019/079667 patent/WO2020191612A1/en unknown
- 2019-05-07 US US16/404,744 patent/US10796777B1/en active Active
- 2019-05-27 TW TW108118219A patent/TWI701668B/zh active
- 2019-06-06 WO PCT/CN2019/090275 patent/WO2020191921A1/en unknown
- 2019-06-06 EP EP19920862.0A patent/EP3891744B1/en active Active
- 2019-06-06 CN CN202010848440.8A patent/CN111933202B/zh active Active
- 2019-06-06 KR KR1020217024704A patent/KR102629318B1/ko active IP Right Grant
- 2019-06-06 JP JP2021545758A patent/JP7399174B2/ja active Active
- 2019-07-16 TW TW108125097A patent/TWI702603B/zh active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009522703A (ja) * | 2005-12-29 | 2009-06-11 | サンディスク コーポレイション | 不揮発性メモリの書込動作における継続的な検証 |
JP2011513885A (ja) * | 2008-02-29 | 2011-04-28 | マイクロン テクノロジー, インク. | メモリ素子のプログラミング中の電荷損失補償 |
Also Published As
Publication number | Publication date |
---|---|
EP3891748B1 (en) | 2023-11-15 |
TW202036573A (zh) | 2020-10-01 |
KR102629318B1 (ko) | 2024-01-24 |
WO2020191612A1 (en) | 2020-10-01 |
EP3891744A1 (en) | 2021-10-13 |
TW202036572A (zh) | 2020-10-01 |
WO2020191921A1 (en) | 2020-10-01 |
TWI701668B (zh) | 2020-08-11 |
JP2022521152A (ja) | 2022-04-06 |
CN110140174A (zh) | 2019-08-16 |
KR20210110376A (ko) | 2021-09-07 |
JP7399174B2 (ja) | 2023-12-15 |
KR20210110375A (ko) | 2021-09-07 |
US10796777B1 (en) | 2020-10-06 |
US20200312417A1 (en) | 2020-10-01 |
EP3891748A1 (en) | 2021-10-13 |
TWI702603B (zh) | 2020-08-21 |
EP3891748A4 (en) | 2022-07-20 |
CN111933202B (zh) | 2021-03-12 |
CN110140174B (zh) | 2021-02-19 |
EP3891744B1 (en) | 2023-07-26 |
CN111933202A (zh) | 2020-11-13 |
EP3891744A4 (en) | 2022-07-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6643181B2 (en) | Method for erasing a memory cell | |
KR101148303B1 (ko) | 메모리 디바이스의 프로그래밍 중의 전하 손실 보상방법 | |
US9349459B2 (en) | Programming memory cells using smaller step voltages for higher program levels | |
US8027200B2 (en) | Reduction of quick charge loss effect in a memory device | |
US20090290426A1 (en) | Charge loss compensation during programming of a memory device | |
US8797805B2 (en) | Methods and apparatuses for determining threshold voltage shift | |
US7468924B2 (en) | Non-volatile memory device capable of reducing threshold voltage distribution | |
JP2022525273A (ja) | 複数のビット線バイアス電圧を印加することによって、不揮発性メモリデバイスに書き込むための方法 | |
CN110431633B (zh) | 非易失性存储器器件和用于通过施加多个位线偏置电压在非易失性存储器器件中编程的方法 | |
US8045390B2 (en) | Memory system with dynamic reference cell and method of operating the same | |
JP2012064290A (ja) | 不揮発性半導体メモリ | |
US10811111B1 (en) | Non-volatile memory device and method for programming in non-volatile memory device by applying multiple bitline bias voltages | |
JP2015109121A (ja) | 半導体記憶装置 | |
JP2006190488A (ja) | 半導体記憶装置の書き込み方法 | |
CN110838321A (zh) | 一种存储器的编程方法和*** |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210917 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220830 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220913 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221208 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20230110 |