JP2023039918A - メモリ装置及びその動作方法 - Google Patents

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Abstract

【課題】プログラム動作時に分布劣化が改善したメモリ装置及びその動作方法を提供する。【解決手段】メモリ装置１００は、複数のメモリブロックＢＬＫ１～ＢＬＫｚを含むメモリセルアレイ１１０と、複数のメモリセルのうちターゲットセルに対してそれぞれプログラム電圧印加段階及び第１検証電圧及び第１検証電圧より高い第２検証電圧を用いてターゲットセルがプログラムされたか否かを確認する検証段階を含む複数のループを含むプログラム動作を行う周辺回路１２０と、プログラム動作を行うように周辺回路を制御するプログラム動作制御部１４０を有する制御ロジック１３０と、を含む。プログラム動作制御部１４０は、複数のループのうち予め設定されたターゲットループから第１検証電圧と第２検証電圧との間隔である検証電圧間隔を変更する検証電圧制御部１４１を含む。【選択図】図２

Description

本発明は電子装置に関し、より具体的にはメモリ装置及びその動作方法に関する。
記憶装置はコンピュータやスマートフォンなどのホスト装置の制御に応じてデータを保存する装置である。記憶装置はデータが保存されるメモリ装置と、メモリ装置を制御するメモリコントローラとを含んでもよい。メモリ装置は揮発性メモリ装置（Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）と不揮発性メモリ装置（Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）に分けられる。
揮発性メモリ装置は電源が供給されているときのみデータを保存し、電源が遮断されると、保存されたデータが消滅するメモリ装置である。揮発性メモリ装置には静的ランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＳＲＡＭ）、動的ランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＤＲＡＭ）などがある。
不揮発性メモリ装置は電源が遮断されてもデータが消滅しないメモリ装置であって、ロム（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ；ＲＯＭ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、及びフラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）などがある。
実施例は、２つの検証電圧を用いてプログラム動作を行うプログラム動作方法において、後半のループで検証動作を省略するプログラム動作時に分布劣化が改善したメモリ装置を提供する。
実施例によるメモリ装置は、複数のメモリセルと、上記複数のメモリセルのうちターゲットセルに対してそれぞれプログラム電圧印加段階、及び第１検証電圧及び上記第１検証電圧より高い第２検証電圧を用いて上記ターゲットセルがプログラムされたか否かを確認する検証段階を含む複数のループを含むプログラム動作を行う周辺回路と、上記プログラム動作を行うように上記周辺回路を制御するプログラム動作制御部と、を含み、上記プログラム動作制御部は、上記複数のループのうち予め設定されたターゲットループから上記第１検証電圧と上記第２検証電圧との間隔である検証電圧間隔を変更する検証電圧制御部と、上記複数のループのうち上記ターゲットループである第ｎ番目ループの上記検証段階における検証結果に基づいて、第ｎ＋１番目ループの上記プログラム電圧印加段階において、上記ターゲットセルのうち第１検証電圧より低い閾値電圧を有する第１メモリセルと接続されたビットラインに第１ビットライン電圧を印加し、上記第１検証電圧より大きいかまたは同じであり、第２検証電圧より低い閾値電圧を有する第２メモリセルと接続されたビットラインに上記第１ビットライン電圧より高い第２ビットライン電圧を印加し、第ｎ＋２番目ループの上記プログラム電圧印加段階において、上記第１メモリセルと接続されたビットラインに対して上記第２ビットライン電圧を印加するように上記周辺回路を制御するビットライン電圧制御部と、を含んでもよい。
実施例による複数のメモリセルのうちターゲットセルに接続されたワードラインにループが増加するにつれてステップ電圧分だけ増加したプログラム電圧を印加するプログラム動作を行い、第１検証電圧及び第２検証電圧を用いて上記ターゲットセルに対する検証動作を行うメモリ装置の動作方法は、予め設定されたターゲットループに関する情報に基づいて、複数のループのうち第ｎ番目ループにおいて上記第１検証電圧と上記第２検証電圧との間隔である検証電圧間隔を上記複数のループのうち最初のループ～第ｎ－１番目ループにおける検証電圧間隔であるデフォルト検証電圧間隔からターゲット間隔に変更して上記検証動作を行う段階と、上記第ｎ番目ループにおける上記検証動作の結果に基づいて、上記複数のループのうち第ｎ＋１番目ループにおいて、上記第１検証電圧より低い閾値電圧を有する第１メモリセルと接続されたビットラインに第１ビットライン電圧を印加し、上記第１検証電圧より大きいかまたは同じであり、上記第２検証電圧より低い閾値電圧を有する第２メモリセルと接続されたビットラインに上記第１ビットライン電圧より高い第２ビットライン電圧を印加して上記プログラム動作を行う段階と、上記複数のループのうち第ｎ＋２番目ループにおいて、上記第１メモリセルと接続されたビットラインに上記第２ビットライン電圧を印加してプログラム動作を行う段階と、を含んでもよい。
実施例によるメモリ装置は、複数のメモリセルと、上記複数のメモリセルのうちターゲットセルに対してそれぞれプログラム電圧印加段階と、複数の検証電圧を用いて上記ターゲットセルがプログラムされたか否かを確認する検証段階とを含む複数のループを含むプログラム動作を行う周辺回路と、上記複数のループのうち予め設定されたターゲットループから上記複数の検証電圧間の間隔をデフォルト間隔からターゲット間隔に変更し、上記ターゲットループである第ｎ番目ループの検証段階における検証結果に基づいて、第ｎ＋１番目ループ及び第ｎ＋２番目ループのプログラム電圧印加段階において上記ターゲットセルのビットラインに印加されるビットライン電圧をそれぞれ決め、上記第ｎ＋１番目ループ及び第ｎ＋２番目ループで検証段階の実行を省略するように上記周辺回路を制御する上記プログラム動作制御部と、を含んでもよい。
本技術によると、２つの検証電圧を用いてプログラム動作を行うプログラム動作方法において、後半のループで検証動作を省略するプログラム動作時に分布劣化が改善したメモリ装置を提供する。
実施例による記憶装置を説明するための図である。 図１のメモリ装置の構造を説明するための図である。 図２のメモリセルアレイの一実施例を示す図である。 図３のメモリブロックＢＬＫ１～ＢＬＫｚの何れか１つのメモリブロックＢＬＫａを示す回路図である。 実施例によるプログラム動作を説明するための図である。 本発明による実施例による電流センシング回路がカウントしたフェイルビット数と基準数の比較結果によるパスループを説明するための図である。 本発明による実施例において後半のループにおける検証動作の省略を説明するための図である。 実施例によるダブル検証プログラム動作を説明するための図である。 ダブル検証プログラム動作において後半のループの検証動作を省略する場合のメモリセルの分布劣化を説明するための図である。 ２つの検証電圧の間の間隔変化によるメモリセルの分布を説明するための図である。 実施例においてターゲットメモリセルと接続されたビットライン電圧のレベル増加によるＤＰＧＭ（ダブル検証プログラム）有効電圧の変化を説明するための図である。 ステップ電圧の大きさによるデフォルト検証電圧間隔と第２メモリセルと接続されたビットラインに印加されるデフォルトビットライン電圧の大きさを説明するための図である。 実施例によるメモリ装置の動作方法を説明するためのフローチャートである。
本明細書または出願に開示されている概念による実施例に対する特定の構造的または機能的な説明は、概念による実施例を説明するための例示に過ぎず、概念による実施例は様々な形態で実施されてもよく、本明細書または出願に説明された実施例に限定されると解釈すべきではない。
以下、添付の図面を参照して好ましい実施例を説明することで本発明を詳細に説明する。以下、実施例を添付の図面を参照して詳細に説明する。
図１は実施例による記憶装置を説明するための図である。
図１を参照すると、記憶装置５０は、メモリ装置１００及びメモリ装置の動作を制御するメモリコントローラ２００を含んでもよい。記憶装置５０は、携帯電話、スマートフォン、ＭＰ３プレーヤ、ラップトップコンピュータ、デスクトップコンピュータ、ゲーム機、ＴＶ、タブレットＰＣまたは車載インフォテインメント（ｉｎ－ｖｅｈｉｃｌｅ ｉｎｆｏｔａｉｎｍｅｎｔ）システムなどのホストの制御に応じてデータを保存する装置である。
記憶装置５０はホストとの通信方式であるホストインターフェースによって様々な種類の記憶装置の何れか１つに製造されてもよい。例えば、記憶装置５０は、ＳＳＤ、ＭＭＣ、ｅＭＭＣ、ＲＳ－ＭＭＣ、ｍｉｃｒｏ－ＭＭＣ形態のマルチメディアカード（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ＳＤ、ｍｉｎｉ－ＳＤ、ｍｉｃｒｏ－ＳＤ形態のセキュアデジタル（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カード、ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）記憶装置、ＵＦＳ（ｕｎｉｖｅｒｓａｌ ｆｌａｓｈ ｓｔｏｒａｇｅ）装置、ＰＣＭＣＩＡ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）カード形態の記憶装置、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）カード形態の記憶装置、ＰＣＩ－Ｅ（ＰＣＩ ｅｘｐｒｅｓｓ）カード形態の記憶装置、ＣＦ（ｃｏｍｐａｃｔ ｆｌａｓｈ）カード、スマートメディア（ｓｍａｒｔ ｍｅｄｉａ）カード、メモリスティック（ｍｅｍｏｒｙ ｓｔｉｃｋ）などの様々な種類の記憶装置の何れか１つからなってもよい。
記憶装置５０は様々な種類のパッケージ（ｐａｃｋａｇｅ）形態の何れか１つに製造されてもよい。例えば、記憶装置５０は、ＰＯＰ（ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ）、ＳＩＰ（ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）、ＳＯＣ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）、ＭＣＰ（ｍｕｌｔｉ－ｃｈｉｐ ｐａｃｋａｇｅ）、ＣＯＢ（ｃｈｉｐ ｏｎ ｂｏａｒｄ）、ＷＦＰ（ｗａｆｅｒ－ｌｅｖｅｌ ｆａｂｒｉｃａｔｅｄ ｐａｃｋａｇｅ）、ＷＳＰ（ｗａｆｅｒ－ｌｅｖｅｌ ｓｔａｃｋ ｐａｃｋａｇｅ）などの様々な種類のパッケージ形態の何れか１つに製造されてもよい。
メモリ装置１００はデータを保存することができる。メモリ装置１００はメモリコントローラ２００の制御に応答して動作する。メモリ装置１００はデータを保存する複数のメモリセルを含むメモリセルアレイを含んでもよい。メモリセルアレイは複数のメモリブロックを含んでもよい。各メモリブロックは複数のメモリセルを含んでもよい。１つのメモリブロックは複数のページを含んでもよい。実施例において、ページはメモリ装置１００にデータを保存するか、メモリ装置１００に保存されたデータを読み出す単位であってもよい。メモリブロックはデータを消去する単位であってもよい。実施例において、メモリ装置１００は、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＬＰＤＤＲ４（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ４） ＳＤＲＡＭ、ＧＤＤＲ（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＳＤＲＡＭ、ＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ ＤＤＲ）、ＲＤＲＡＭ（Ｒａｍｂｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）、垂直型ＮＡＮＤフラッシュメモリ（Ｖｅｒｔｉｃａｌ ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）、ノア型フラッシュメモリ（ＮＯＲ ｆｌａｓｈ ｍｅｍｏｒｙ）、抵抗性ラム（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＲＲＡＭ）、相変化メモリ（ｐｈａｓｅ－ｃｈａｎｇｅ ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気抵抗メモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体メモリ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＦＲＡＭ（登録商標））、スピン注入磁化反転メモリ（ｓｐｉｎ） ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＴＴ－ＲＡＭ）などであってもよい。本明細書では、説明の便宜上、メモリ装置１００がＮＡＮＤ型フラッシュメモリである場合を仮定して説明する。
メモリ装置１００はメモリコントローラ２００からコマンド及びアドレスを受信し、メモリセルアレイのうちアドレスにより選択された領域をアクセスするように構成される。即ち、メモリ装置１００はアドレスにより選択された領域に対してコマンドである動作を行うことができる。例えば、メモリ装置１００は書き込み動作（プログラム動作）、読み出し動作、及び消去動作を行うことができる。プログラム動作時にメモリ装置１００はアドレスにより選択された領域にデータをプログラムする。読み出し動作時にメモリ装置１００はアドレスにより選択された領域からデータを読み出す。消去動作時にメモリ装置１００はアドレスにより選択された領域に保存されたデータを消去する。
メモリコントローラ２００は記憶装置５０の全般的な動作を制御する。
記憶装置５０に電源が印加されると、メモリコントローラ２００はファームウェア（ｆｉｒｍｗａｒｅ、ＦＷ）を実行することができる。メモリ装置１００がフラッシュメモリ装置である場合、メモリコントローラ２００はホストとメモリ装置１００との間の通信を制御するためのフラッシュ変換レイヤ（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ、ＦＴＬ）のようなファームウェアを実行することができる。
実施例では、メモリコントローラ２００はホストからデータと論理ブロックアドレス（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ、ＬＢＡ）の入力を受け、論理ブロックアドレス（ＬＢＡ）をメモリ装置１００に含まれたデータの保存されるメモリセルのアドレスを示す物理ブロックアドレス（Ｐｈｙｓｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ、ＰＢＡ）に変換することができる。
メモリコントローラ２００は、ホストの要求（ｒｅｑｕｅｓｔ）に応じてプログラム動作、読み出し動作、または消去動作などを行うようにメモリ装置１００を制御することができる。プログラム動作時に、メモリコントローラ２００はプログラムコマンド、物理ブロックアドレス（ＰＢＡ）、及びデータをメモリ装置１００に提供することができる。読み出し動作時に、メモリコントローラ２００は読み出しコマンド及び物理ブロックアドレス（ＰＢＡ）をメモリ装置１００に提供することができる。消去動作時に、メモリコントローラ２００は消去コマンド及び物理ブロックアドレス（ＰＢＡ）をメモリ装置１００に提供することができる。
実施例では、メモリコントローラ２００はホストからの要求なしに自主的にプログラムコマンド、アドレス及びデータを生成し、メモリ装置１００に伝送することができる。例えば、メモリコントローラ２００はウェアレベリング（ｗｅａｒ ｌｅｖｅｌｉｎｇ）のためのプログラム動作、ガベージコレクション（ｇａｒｂａｇｅ ｃｏｌｌｅｃｔｉｏｎ）のためのプログラム動作などの背景（ｂａｃｋｇｒｏｕｎｄ）動作を行うためにコマンド、アドレス及びデータをメモリ装置１００に提供することができる。
実施例において、メモリコントローラ２００は少なくとも２つ以上のメモリ装置１００を制御することができる。この場合、メモリコントローラ２００は動作性能を向上させるために、メモリ装置１００をインターリーブ方式で制御してもよい。
ホストは、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴ Ａｔｔａｃｈｍｅｎｔ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＨＳＩＣ（Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｔｅｒｃｈｉｐ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩｅ（ＰＣＩ ｅｘｐｒｅｓｓ）、ＮＶＭｅ（ＮｏｎＶｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｅｘｐｒｅｓｓ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）、ＭＭＣ（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ＭＭＣ）、ＤＩＭＭ（Ｄｕａｌ Ｉｎ－ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、ＲＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ ＤＩＭＭ）、ＬＲＤＩＭＭ（Ｌｏａｄ Ｒｅｄｕｃｅｄ ＤＩＭＭ）などの様々な通信方式のうち少なくとも１つを利用して記憶装置５０と通信することができる。
実施例において、メモリ装置１００はプログラム動作制御部１４０を含んでもよい。
プログラム動作制御部１４０は複数のメモリセルに対してプログラム動作を行うように周辺回路を制御することができる。プログラム動作制御部１４０は複数のループのうち予め設定されたターゲットループから第１検証電圧と第２検証電圧との間隔である検証電圧間隔を変更することができる。プログラム動作制御部１４０は複数のループのうちターゲットループでの検証段階における検証結果に基づいて、第ｎ＋１番目及び第ｎ＋２番目ループにおいて第１メモリセル及び第２メモリセルとそれぞれ接続されたビットラインに印加される電圧を決めることができる。プログラム動作制御部１４０は第ｎ＋１番目ループ及び第ｎ＋２番目ループにおける検証段階の実行を省略するように周辺回路を制御してもよい。
図２は図１のメモリ装置の構造を説明するための図である。
図２を参照すると、メモリ装置１００はメモリセルアレイ１１０、周辺回路１２０及び制御ロジック１３０を含んでもよい。
メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１～ＢＬＫｚを含む。複数のメモリブロックＢＬＫ１～ＢＬＫｚは行ラインＲＬを介してアドレスデコーダ１２１に接続される。複数のメモリブロックＢＬＫ１～ＢＬＫｚはビットラインＢＬ１～ＢＬｍを介して読み出し及び書き込み回路１２３に接続される。複数のメモリブロックＢＬＫ１～ＢＬＫｚのそれぞれは複数のメモリセルを含む。実施例として、複数のメモリセルは不揮発性メモリセルである。複数のメモリセルのうち同じワードラインに接続されたメモリセルは１つの物理ページと定義される。即ち、メモリセルアレイ１１０は複数のページで構成される。
メモリ装置１００のメモリセルは、それぞれ１つのデータビットを保存するシングルレベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＳＬＣ）、２つのデータビットを保存するマルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ；ＭＬＣ）、３つのデータビットを保存するトリプルレベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＴＬＣ）または４つのデータビットを保存するクアッドレベルセル（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ；ＱＬＣ）で構成されてもよい。
周辺回路１２０は、アドレスデコーダ１２１、電圧生成部１２２、読み出し及び書き込み回路１２３、及びデータ入出力回路１２４を含んでもよい。
周辺回路１２０はメモリセルアレイ１１０を駆動する。例えば、周辺回路１２０はプログラム動作、読み出し動作及び消去動作を行うようにメモリセルアレイ１１０を駆動することができる。
アドレスデコーダ１２１は行ラインＲＬを介してメモリセルアレイ１１０に接続される。行ラインＲＬはドレイン選択ライン、ワードライン、ソース選択ライン及び共通ソースラインを含んでもよい。実施例によると、ワードラインはノーマルワードラインとダミーワードラインを含んでもよい。実施例によると、行ラインＲＬはパイプ選択ラインをさらに含んでもよい。
アドレスデコーダ１２１は制御ロジック１３０の制御に応答して動作するように構成される。アドレスデコーダ１２１は制御ロジック１３０からアドレスＡＤＤＲを受信する。
アドレスデコーダ１２１は受信したアドレスＡＤＤＲのうちブロックアドレスをデコードするように構成される。アドレスデコーダ１２１はデコードされたブロックアドレスに応じてメモリブロックＢＬＫ１～ＢＬＫｚから少なくとも１つのメモリブロックを選択する。アドレスデコーダ１２１は受信したアドレスＡＤＤＲのうち行アドレスをデコードするように構成される。アドレスデコーダ１２１は、デコードされた行アドレスに応じて電圧生成部１２２から提供された電圧を少なくとも１つのワードラインに印加して選択されたメモリブロックの少なくとも１つのワードラインを選択することができる。
プログラム動作時に、アドレスデコーダ１２１は選択されたワードラインにプログラム電圧を印加し、非選択のワードラインにプログラム電圧より低いレベルのパス電圧を印加する。プログラム検証動作時に、アドレスデコーダ１２１は選択されたワードラインに検証電圧を印加し、非選択のワードラインに検証電圧より高い検証パス電圧を印加する。
読み出し動作時に、アドレスデコーダ１２１は選択されたワードラインに読み出し電圧を印加し、非選択のワードラインに読み出し電圧より高い読み出しパス電圧を印加する。
実施例によると、メモリ装置１００の消去動作はメモリブロック単位で行われる。消去動作時にメモリ装置１００に入力されるアドレスＡＤＤＲはブロックアドレスを含む。アドレスデコーダ１２１はブロックアドレスをデコードし、デコードされたブロックアドレスに応じて１つのメモリブロックを選択することができる。消去動作時にアドレスデコーダ１２１は選択されたメモリブロックに入力されるワードラインに接地電圧を印加することができる。
実施例によると、アドレスデコーダ１２１は伝達されたアドレスＡＤＤＲのうち列アドレスをデコードするように構成されてもよい。デコードされた列アドレスは読み出し及び書き込み回路１２３に伝達されてもよい。例えば、アドレスデコーダ１２１は行デコーダ、列デコーダ、アドレスバッファなどの構成要素を含んでもよい。
電圧生成部１２２はメモリ装置１００に供給される外部電源電圧を利用して複数の電圧を生成するように構成される。電圧生成部１２２は制御ロジック１３０の制御に応答して動作する。
実施例として、電圧生成部１２２は外部電源電圧をレギュレートして内部電源電圧を生成してもよい。電圧生成部１２２で生成された内部電源電圧はメモリ装置１００の動作電圧として使用される。
実施例として、電圧生成部１２２は外部電源電圧または内部電源電圧を利用して複数の電圧を生成してもよい。電圧生成部１２２はメモリ装置１００が求める様々な電圧を生成するように構成されてもよい。例えば、電圧生成部１２２は複数の消去電圧、複数のプログラム電圧、複数のパス電圧、複数の選択読み出し電圧、複数の非選択読み出し電圧を生成することができる。
電圧生成部１２２は、様々な電圧レベルを有する複数の電圧を生成するために、内部電源電圧を受信する複数のポンピングキャパシタを含み、制御ロジック１３０の制御に応答して複数のポンピングキャパシタを選択的に活性化して複数の電圧を生成する。
生成された複数の電圧は、アドレスデコーダ１２１によってメモリセルアレイ１１０に供給されることができる。
読み出し及び書き込み回路１２３は第１～第ｍページバッファＰＢ１～ＰＢｍを含む。第１～第ｍページバッファＰＢ１～ＰＢｍはそれぞれ第１～第ｍビットラインＢＬ１～ＢＬｍを介してメモリセルアレイ１１０に接続される。第１～第ｍページバッファＰＢ１～ＰＢｍは制御ロジック１３０の制御に応答して動作する。
第１～第ｍページバッファＰＢ１～ＰＢｍはデータ入出力回路１２４とデータＤＡＴＡを通信する。プログラム時に、第１～第ｍページバッファＰＢ１～ＰＢｍはデータ入出力回路１２４及びデータラインＤＬを介して保存されるデータＤＡＴＡを受信する。
プログラム動作時に、第１～第ｍページバッファＰＢ１～ＰＢｍは選択されたワードラインにプログラムパルスが印加されるとき、保存されるデータＤＡＴＡをデータ入出力回路１２４を介して受信したデータＤＡＴＡをビットラインＢＬ１～ＢＬｍを介して選択されたメモリセルに伝達する。伝達されたデータＤＡＴＡに応じて選択されたページのメモリセルはプログラムされる。プログラム許容電圧（例えば、接地電圧）が印加されるビットラインと接続されたメモリセルは上昇した閾値電圧を有する。プログラム禁止電圧（例えば、電源電圧）が印加されるビットラインと接続されたメモリセルの閾値電圧は保持される。プログラム検証動作時に、第１～第ｍページバッファＰＢ１～ＰＢｍは選択されたメモリセルからビットラインＢＬ１～ＢＬｍを介してメモリセルに保存されたデータＤＡＴＡを読み出す。
読み出し動作時に、読み出し及び書き込み回路１２３は選択されたページのメモリセルからビットラインＢＬ１～ＢＬｍを介してデータＤＡＴＡを読み出し、読み出されたデータＤＡＴＡを第１～第ｍページバッファＰＢ１～ＰＢｍに保存することができる。
消去動作時に、読み出し及び書き込み回路１２３はビットラインＢＬ１～ＢＬｍをフローティング（ｆｌｏａｔｉｎｇ）させることができる。実施例として、読み出し及び書き込み回路１２３は列選択回路を含んでもよい。
データ入出力回路１２４はデータラインＤＬを介して第１～第ｍページバッファＰＢ１～ＰＢｍに接続される。データ入出力回路１２４は制御ロジック１３０の制御に応答して動作する。
データ入出力回路１２４は入力されるデータＤＡＴＡを受信する複数の入出力バッファ（不図示）を含んでもよい。プログラム動作時に、データ入出力回路１２４は外部コントローラ（不図示）から保存されるデータＤＡＴＡを受信する。データ入出力回路１２４は読み出し動作時に、読み出し及び書き込み回路１２３に含まれた第１～第ｍページバッファＰＢ１～ＰＢｍから伝達されたデータＤＡＴＡを外部コントローラに出力する。
センシング回路１２５は、読み出し動作または検証動作時に、制御ロジック１３０が生成した許容ビットＶＲＹＢＩＴ信号に応答して基準電流を生成し、読み出し及び書き込み回路１２３から受信したセンシング電圧ＶＰＢと基準電流によって生成された基準電圧とを比較して、パスまたはフェイル信号ＰＡＳＳ／ＦＡＩＬを制御ロジック１３０に出力することができる。
実施例において、センシング回路１２５はターゲットセルのうちプログラムフェイルされたセルの数であるフェイルビット数をカウントする電流センシング回路を含んでもよい。実施例では、周辺回路は複数のメモリセルのうちターゲットセルに対してプログラム動作を行うことができる。プログラム動作はプログラム電圧印加段階及び検証段階をそれぞれ含む複数のループを含んでもよい。プログラム電圧印加段階において、ループが増加するにつれてステップ電圧分だけ増加するプログラム電圧がターゲットセルと接続されたワードラインに印加されることができる。検証段階では、２つの検証電圧を用いてターゲットセルがプログラムされたか否かを確認することができる。
制御ロジック１３０はアドレスデコーダ１２１、電圧生成部１２２、読み出し及び書き込み回路１２３、データ入出力回路１２４及びセンシング回路１２５に接続されてもよい。制御ロジック１３０はメモリ装置１００の諸般の動作を制御するように構成されてもよい。制御ロジック１３０は外部装置から伝達されるコマンドＣＭＤに応答して動作することができる。
制御ロジック１３０はコマンドＣＭＤ及びアドレスＡＤＤＲに応答して様々な信号を生成して周辺回路１２０を制御することができる。例えば、制御ロジック１３０はコマンドＣＭＤ及びアドレスＡＤＤＲに応答して動作信号ＯＰＳＩＧ、ロウアドレスＡＤＤＲ、読み出し及び書き込み回路制御信号ＰＢＳＩＧＮＡＬＳ及び許容ビットＶＲＹＢＩＴを生成することができる。制御ロジック１３０は、動作信号ＯＰＳＩＧは電圧生成部１２２に出力し、ロウアドレスＡＤＤＲはアドレスデコーダ１２１に出力し、読み出し及び書き込み回路制御信号ＰＢＳＩＧＮＡＬＳは読み出し及び書き込み回路１２３に出力し、許容ビットＶＲＹＢＩＴはセンシング回路１２５に出力することができる。また、制御ロジック１３０は、センシング回路１２５が出力したパスまたはフェイル信号ＰＡＳＳ／ＦＡＩＬに応答して検証動作がパスまたはフェイルしたかを判断することができる。
制御ロジック１３０はプログラム動作制御部１４０を含んでもよい。プログラム動作制御部１４０は、検証電圧制御部１４１、ビットライン電圧制御部１４２、プログラム設定情報保存部１４３を含んでもよい。
検証電圧制御部１４１は、ダブル検証プログラム動作（Ｄｏｕｂｌｅ ｖｅｒｉｆｙ ＰＧＭ）において、２つの検証電圧間の間隔である検証電圧間隔を調整することができる。検証電圧間隔はプリ検証電圧とメイン検証電圧との間隔を意味することができる。
検証電圧制御部１４１はターゲットループ情報に基づいて、ターゲットループにおいて２つの検証電圧間の間隔を変更することができる。２つの検証電圧のうちメイン検証電圧はプログラム動作の目標状態に対応する検証電圧であってもよい。２つの検証電圧のうちプリ検証電圧はメイン検証電圧より低いレベルにおいてメモリセルに対するプログラム動作が進行した程度を検証する電圧であってもよい。
検証電圧制御部１４１はデフォルト検証電圧情報に基づいてステップ電圧の大きさに応じてデフォルト検証電圧間隔を設定することができる。デフォルト検証電圧情報は、複数のステップ電圧に対応するデフォルト検証電圧の間隔に対する情報であってもよい。具体的には、検証電圧制御部１４１はステップ電圧の大きさが大きいほど、デフォルト検証電圧間隔を広く設定してもよい。
ビットライン電圧制御部１４２は、プログラム動作が行われるターゲットセルのうち、第１メモリセルと接続されたビットラインに印加される第１ビットライン電圧と第２メモリセルと接続されたビットラインに印加される第２ビットライン電圧を設定することができる。実施例では、第１ビットライン電圧は接地電圧であってもよい。第２ビットライン電圧は第１ビットライン電圧より高い電圧であってもよい。
第１メモリセルはターゲットセルのうち閾値電圧が第１検証電圧より低いメモリセルであってもよい。第１検証電圧はプリ検証電圧であってもよい。第２メモリセルはターゲットセルのうち閾値電圧が第１検証電圧より大きいかまたは同じであり、第２検証電圧より低いメモリセルであってもよい。第２検証電圧はメイン検証電圧であってもよい。
実施例では、ビットライン電圧制御部１４２はターゲットループ情報に基づいてターゲットループ以後、第２ビットラインの電圧をデフォルトビットライン電圧より高く設定することができる。他の実施例では、ビットライン電圧制御部１４２は電流センシング回路がカウントしたフェイルビット数が基準数以下であるパスループ以後、第２ビットラインの電圧をデフォルトビットライン電圧より高く設定してもよい。
ビットライン電圧制御部１４２は、デフォルトビットライン電圧情報に基づいてステップ電圧が増加するにつれて第２ビットライン電圧のデフォルトビットライン電圧を高く設定してもよい。
プログラム動作制御部１４０は複数のメモリセルのうちターゲットセルに対してプログラム動作を行うように周辺回路１２０を制御することができる。プログラム動作はプログラム電圧印加段階及び検証段階をそれぞれ含む複数のループを含んでもよい。プログラム電圧印加段階では、ループが増加するにつれてステップ電圧分だけ増加するプログラム電圧がターゲットセルと接続されたワードラインに印加されてもよい。検証段階では、２つの検証電圧を用いてターゲットセルがプログラムされたか否かを確認することができる。
プログラム設定情報保存部１４３は、ターゲットループ情報、デフォルト検証電圧情報、及びデフォルトビットライン電圧情報のうち少なくとも１つを保存することができる。
ターゲットループ情報は、複数のループのうちプリ検証電圧とメイン検証電圧との間隔である検証電圧間隔をデフォルト検証電圧間隔から変更するターゲットループに関する情報であってもよい。ターゲットループは予め設定されたループであってもよい。デフォルト検証電圧情報は複数のステップ電圧に対応するデフォルト検証電圧間隔に対する情報であってもよい。デフォルトビットライン電圧情報は複数のステップ電圧に対応する第２ビットライン電圧のデフォルトビットライン電圧に対する情報であってもよい。
図３は図２のメモリセルアレイの一実施例を示す図である。
図３を参照すると、メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１～ＢＬＫｚを含む。各メモリブロックは三次元構造であってもよい。各メモリブロックは基板上に積層された複数のメモリセルを含む。当該複数のメモリセルは＋Ｘ方向、＋Ｙ方向及び＋Ｚ方向に沿って配列される。各メモリブロックの構造は図４を参照してより詳細に説明する。
図４は図３のメモリブロックＢＬＫ１～ＢＬＫｚの何れか１つのメモリブロックＢＬＫａを示す回路図である。
図４を参照すると、メモリブロックＢＬＫａは複数のセルストリングＣＳ１１～ＣＳ１ｍ、ＣＳ２１～ＣＳ２ｍを含む。実施例として、複数のセルストリングＣＳ１１～ＣＳ１ｍ、ＣＳ２１～ＣＳ２ｍのそれぞれは「Ｕ」字状に形成されてもよい。メモリブロックＢＬＫａ内において、行方向（即ち、＋Ｘ方向）にｍ個のセルストリングが配列される。図４では、列方向（即ち、＋Ｙ方向）に２つのセルストリングが配列されると示されている。しかし、これは説明の便宜上のものであり、列方向に３つ以上のセルストリングが配列されてもよいことが理解できるであろう。
複数のセルストリングＣＳ１１～ＣＳ１ｍ、ＣＳ２１～ＣＳ２ｍのそれぞれは、少なくとも１つのソース選択トランジスタＳＳＴ、第１～第ｎメモリセルＭＣ１～ＭＣｎ、パイプトランジスタＰＴ、及び少なくとも１つのドレイン選択トランジスタＤＳＴを含む。
選択トランジスタＳＳＴ、ＤＳＴ及びメモリセルＭＣ１～ＭＣｎのそれぞれは類似する構造であってもよい。実施例として、選択トランジスタＳＳＴ、ＤＳＴ及びメモリセルＭＣ１～ＭＣｎのそれぞれは、チャネル層、トンネル絶縁膜、電荷蓄積膜及びブロック絶縁膜を含んでもよい。実施例として、チャネル層を提供するためのピラー（ｐｉｌｌａｒ）が各セルストリング（ｅａｃｈ ｃｅｌｌ ｓｔｒｉｎｇ）に提供されてもよい。実施例として、チャネル層、トンネル絶縁膜、電荷蓄積膜、及びブロック絶縁膜のうち少なくとも１つを提供するためのピラーが各セルストリングに提供されてもよい。
各セルストリングのソース選択トランジスタＳＳＴは共通ソースラインＣＳＬとメモリセルＭＣ１～ＭＣｐの間に接続される。
実施例として、同じ行に配列されたセルストリングのソース選択トランジスタは行方向に延びるソース選択ラインに接続され、異なる行に配列されたセルストリングのソース選択トランジスタは異なるソース選択ラインに接続される。図４において、第１行のセルストリングＣＳ１１～ＣＳ１ｍのソース選択トランジスタは第１ソース選択ラインＳＳＬ１に接続されている。第２行のセルストリングＣＳ２１～ＣＳ２ｍのソース選択トランジスタは第２ソース選択ラインＳＳＬ２に接続されている。
他の実施例として、セルストリングＣＳ１１～ＣＳ１ｍ、ＣＳ２１～ＣＳ２ｍのソース選択トランジスタは１つのソース選択ラインに共通して接続されてもよい。
各セルストリングの第１～第ｎメモリセルＭＣ１～ＭＣｎは、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴの間に接続される。
第１～第ｎメモリセルＭＣ１～ＭＣｎは、第１～第ｐメモリセルＭＣ１～ＭＣｐと第ｐ＋１～第ｎメモリセルＭＣｐ＋１～ＭＣｎとに分けられる。第１～第ｐメモリセルＭＣ１～ＭＣｐは＋Ｚ方向と逆方向に順次配列され、ソース選択トランジスタＳＳＴとパイプトランジスタＰＴの間に直列接続される。第ｐ＋１～第ｎメモリセルＭＣｐ＋１～ＭＣｎは＋Ｚ方向に順次配列され、パイプトランジスタＰＴとドレイン選択トランジスタＤＳＴの間に直列接続される。第１～第ｐメモリセルＭＣ１～ＭＣｐと第ｐ＋１～第ｎメモリセルＭＣｐ＋１～ＭＣｎはパイプトランジスタＰＴを介して接続される。各セルストリングの第１～第ｎメモリセルＭＣ１～ＭＣｎのゲートはそれぞれ第１～第ｎワードラインＷＬ１～ＷＬｎに接続される。
各セルストリングのパイプトランジスタＰＴのゲートはパイプラインＰＬに接続される。
各セルストリングのドレイン選択トランジスタＤＳＴは該当ビットラインとメモリセルＭＣｐ＋１～ＭＣｎの間に接続される。行方向に配列されるセルストリングのドレイン選択トランジスタは行方向に延びるドレイン選択ラインに接続される。第１行のセルストリングＣＳ１１～ＣＳ１ｍのドレイン選択トランジスタは第１ドレイン選択ラインＤＳＬ１に接続される。第２行のセルストリングＣＳ２１～ＣＳ２ｍのドレイン選択トランジスタは第２ドレイン選択ラインＤＳＬ２に接続される。
列方向に配列されるセルストリングは列方向に延びるビットラインに接続される。図４において、第１列のセルストリングＣＳ１１、ＣＳ２１は第１ビットラインＢＬ１に接続される。第ｍ列のセルストリングＣＳ１ｍ、ＣＳ２ｍは第ｍビットラインＢＬｍに接続される。
行方向に配列されたセルストリング内において同じワードラインに接続されるメモリセルは１つのページを構成する。例えば、第１行のセルストリングＣＳ１１～ＣＳ１ｍのうち第１ワードラインＷＬ１と接続されたメモリセルは１つのページを構成する。第２行のセルストリングＣＳ２１～ＣＳ２ｍのうち第１ワードラインＷＬ１と接続されたメモリセルは別のページを構成する。ドレイン選択ラインＤＳＬ１、ＤＳＬ２の何れか１つが選択されることによって１つの行方向に配列されるセルストリングが選択される。ワードラインＷＬ１～ＷＬｎの何れか１つが選択されることによって選択されたセルストリングのうち１つのページが選択される。
他の実施例として、第１～第ｍビットラインＢＬ１～ＢＬｍの代わりにイーブンビットライン及びオードビットラインが提供されてもよい。そして、行方向に配列されるセルストリングＣＳ１１～ＣＳ１ｍまたはＣＳ２１～ＣＳ２ｍのうち偶数番目のセルストリングはイーブンビットラインにそれぞれ接続され、行方向に配列されるセルストリングＣＳ１１～ＣＳ１ｍまたはＣＳ２１～ＣＳ２ｍのうち奇数番目のセルストリングはオードビットラインにそれぞれ接続されてもよい。
図５は実施例によるプログラム動作を説明するための図である。
図５を参照すると、プログラム動作は複数のプログラムループＰＬ１～ＰＬｎを含んでもよい。メモリ装置は、複数のプログラムループＰＬ１～ＰＬｎを行って選択されたメモリセルが複数のプログラム状態のうち何れか１つのプログラム状態を有するようにプログラムすることができる。
複数のプログラムループＰＬ１～ＰＬｎのそれぞれは、プログラム電圧を印加するプログラム電圧印加段階（ＰＧＭ Ｓｔｅｐ）と、検証電圧を印加してメモリセルがプログラムされたか否かを判断する検証段階（Ｖｅｒｉｆｙ Ｓｔｅｐ）と、を含んでもよい。
プログラム電圧印加段階では、選択されたメモリセルに接続された選択されたワードラインにプログラム電圧を印加するプログラム電圧印加動作が行われることができる。プログラム電圧印加動作によって選択されたメモリセルは第１～第ｎ（ｎは自然数）状態のうち何れか１つのプログラム状態にプログラムされることができる。
実施例において、プログラム電圧は増加型ステップパルスプログラミング（ｉｎｃｒｅｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式によって決定されてもよい。即ち、プログラム電圧のレベルは、プログラムループが繰り返されることによってステップ電圧分だけ段階的に増加または減少することができる。それぞれのプログラムループで使用されるプログラム電圧の印加回数、電圧レベル、及び電圧印加時間などはメモリコントローラの制御に応じて様々な形態に決められてもよい。
選択されたワードライン以外の残りのワードラインである非選択のワードラインにはパス電圧が印加されてもよい。実施例において、同じレベルのパス電圧が非選択のワードラインに印加されてもよい。実施例では、パス電圧はワードラインの位置に応じて相違するレベルを有することができる。
プログラムするメモリセルに接続された選択されたビットラインにはプログラム許容電圧として接地電圧が印加されてもよい。プログラムするメモリセル以外のメモリセルに接続されたビットラインである非選択のビットラインにはプログラム禁止電圧が印加されてもよい。
メモリ装置は、プログラム検証段階において、選択されたワードラインには検証電圧を印加し、非選択のワードラインには検証パス電圧を印加することができる。メモリ装置は、選択されたワードラインに接続されたメモリセルがそれぞれ接続されたビットラインを介して出力される電圧または電流を検知し、検知された結果に基づいて検証段階がパスであるか、それともフェイルであるかを決めることができる。
検証段階では、第１～第ｎプログラム状態のうち少なくとも１つのプログラム状態に対するプログラム検証動作が行われてもよい。例えば、第ｋ（ｋは１以上ｎ以下である自然数）状態にプログラムされるメモリセルが第ｋ状態に対応する検証電圧によってオフセルと判読されると、第ｋ状態に対するプログラム検証動作はパスされることができる。
図５において、選択されたメモリセルが２つのデータビットを保存するマルチレベルセル（ＭＬＣ）であれば、選択されたメモリセルは消去状態及び第１～第３プログラム状態の何れか１つのプログラム状態にプログラムされることができる。メモリセルが保存するデータビットの数は本実施例において限定されない。
第１プログラムループＰＬ１が実行されるとき、第１プログラム電圧Ｖｐｇｍ１が印加された後、複数のメモリセルのプログラム状態を検証するために、第１～第３検証電圧Ｖ＿ｖｆｙ１～Ｖ＿ｖｆｙ３が順次印加される。このとき、目標状態が第１プログラム状態であるメモリセルは第１検証電圧Ｖ＿ｖｆｙ１によって検証が行われ、目標状態が第２プログラム状態であるメモリセルは第２検証電圧Ｖ＿ｖｆｙ２によって検証が行われ、目標状態が第３プログラム状態であるメモリセルは第３検証電圧Ｖ＿ｖｆｙ３によって検証が行われてもよい。検証電圧の数は本実施例において限定されない。
各検証電圧Ｖ＿ｖｆｙ１～Ｖ＿ｖｆｙ３によって検証パスされたメモリセルは目標状態であると判別され、その後、第２プログラムループＰＬ２でプログラム禁止（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔ）される。プログラム禁止されたメモリセルと接続されたビットラインにはプログラム禁止電圧が印加されてもよい。第２プログラムループＰＬ２で選択されたワードラインに第１プログラム電圧Ｖｐｇｍ１より単位電圧ΔＶｐｇｍ分だけ高い第２プログラム電圧Ｖｐｇｍ２が印加される。
その後、第１プログラムループＰＬ１の検証動作と同様に検証動作が行われる。例えば、検証パスは対応する検証電圧によってメモリセルがオフセル（ｏｆｆ－ｃｅｌｌ）と判読されることを指す。
上述のように、メモリ装置がマルチレベルセル（ＭＬＣ）をプログラムするとき、メモリ装置は第１～第３検証電圧Ｖ＿ｖｆｙ１～Ｖ＿ｖｆｙ３を使用してそれぞれのプログラム状態を目標状態とするメモリセルをそれぞれ検証する。
図６は、本発明による実施例による電流センシング回路がカウントしたフェイルビット数と基準数の比較結果によるパスループを説明するための図である。
図２を参照して説明した電流センシング回路（Ｃｕｒｒｅｎｔ Ｓｅｎｓｉｎｇ Ｃｉｒｃｕｉｔ、ＣＳＣ）は、プログラム動作が行われたターゲットセルのうちプログラムフェイルされたセルの数であるフェイルビット数をカウントすることができる。フェイルビット数が基準数より少ないかまたは同じであれば、電流センシング検証動作はパスされることができる。電流センシング検証動作がパスされた場合、後続のプログラムループで検証動作が省略されてもよい。フェイルビット数が基準数より大きいと、電流センシング検証動作はフェイルされることができる。基準数は実施例に応じて様々に設定されてもよい。
パスループは複数のプログラムループのうちフェイルビット数が基準数より少ないかまたは同じループであってもよい。複数のプログラムループが行われるとき、基準数が大きいほど、パスループのループカウントは小さいことができる。
例えば、第１ケースＣａｓｅ １では、フェイルビット数Ｆａｉｌ Ｂｉｔ＿１が基準数Ｒｅｆ １より少ないため、ループＬｏｏｐ＿Ｐ１はパスループであることができる。第２ケースＣａｓｅ ２では、フェイルビット数Ｆａｉｌ Ｂｉｔ＿２が基準数Ｒｅｆ ２より少ないため、ループＬｏｏｐ＿Ｐ２はパスループであることができる。
第１及び第２ケースＣａｓｅ １、Ｃａｓｅ ２で同様にプログラムループが行われる場合、基準数Ｒｅｆ＿１が基準数Ｒｅｆ＿２より少ないため、電流センシング検証動作は第１ケースＣａｓｅ １より第２ケースＣａｓｅ ２でより速くパスされることができる。従って、パスループであるループＬｏｏｐ＿Ｐ２のカウントはパスループであるループＬｏｏｐ＿Ｐ１のカウントより小さいことができる。
図７は本発明による実施例において後半のループにおける検証動作の省略を説明するための図である。
図５を参照して説明したように、プログラム動作は複数のプログラムループＰＬ１～ＰＬｎ＋２を含んでもよい。複数のプログラムループＰＬ１～ＰＬｎ＋２のそれぞれは、プログラム電圧を印加するプログラム電圧印加段階 と、検証電圧を印加してメモリセルがプログラムされたか否かを判断する検証段階と、を含んでもよい。
本発明による実施例によると、メモリ装置は、検証段階において、プリ検証電圧Ｖｖｆｙｐ及びメイン検証電圧Ｖｖｆｙｍを用いてターゲットセルに対する検証動作を行うことができる。
実施例によると、第１ループＰＬ１～第ｎ番目ループＰＬｎのそれぞれは、プログラム電圧印加段階及び検証段階を含んでもよい。第ｎ＋１番目及び第ｎ＋２番目ループＰＬｎ＋１、ＰＬｎ＋２のそれぞれはプログラム電圧印加段階を含んでもよい。第ｎ＋１番目及び第ｎ＋２番目ループＰＬｎ＋１、ＰＬｎ＋２において検証段階は省略されてもよい。
実施例によって、第ｎ＋１番目及び第ｎ＋２番目ループＰＬｎ＋１、ＰＬｎ＋２において検証段階が省略されることにより、全体のプログラム時間が減少することができる。第ｎ＋１番目及び第ｎ＋２番目ループＰＬｎ＋１、ＰＬｎ＋２において検証段階が省略されることにより、ターゲットセルの分布劣化が増加することができる。
ターゲットセルの分布劣化は図９で後述する。ターゲットセルの分布劣化を減少させるための実施例は図１０～図１２を参照して説明する。
実施例では、２つの検証電圧レベルで検証動作を行うプログラム動作を例に挙げて説明したが、プログラム動作時に用いられる検証電圧の数は実施例によって限定されない。
図８は実施例によるダブル検証プログラム動作を説明するための図である。
図８を参照すると、ダブル検証プログラム動作は、プログラム動作に対する検証動作の際に２つの検証電圧レベルで検証動作を行うプログラム動作であってもよい。２つの検証電圧はプリ検証電圧Ｖｖｆｙｐ及びメイン検証電圧Ｖｖｆｙｍであってもよい。メイン検証電圧Ｖｖｆｙｍはメモリセルの目標プログラム状態Ｔａｒｇｅｔ ＰＶに対応する検証電圧であってもよい。プリ検証電圧Ｖｖｆｙｐはメイン検証電圧Ｖｖｆｙｍより低いレベルで、メモリセルに対するプログラム動作が進行された程度を検証する電圧であってもよい。
プログラム動作の検証結果に応じてメモリセルの状態モードが決められる。状態モードは第１状態モードＰＧＭ Ｍｏｄｅ及び第２状態モードＤＰＧＭ Ｍｏｄｅを含んでもよい。
第１状態モードＰＧＭ Ｍｏｄｅである第１メモリセルＡ ｃｅｌｌｓの閾値電圧はプリ検証電圧Ｖｖｆｙｐより低いため、目標プログラム状態Ｔａｒｇｅｔ ＰＶに達するために、プログラム動作が迅速に行われる必要がある。第２状態モードＤＰＧＭ Ｍｏｄｅである第２メモリセルＢ ｃｅｌｌｓの閾値電圧はプリ検証電圧Ｖｖｆｙｐより高くてメイン検証電圧Ｖｖｆｙｍより低いため、目標プログラム状態Ｔａｒｇｅｔ ＰＶに達するために、第１メモリセルＡ ｃｅｌｌｓよりもプログラム動作が遅く行われる必要がある。
従って、プログラム動作の際、第１状態モードＰＧＭ Ｍｏｄｅにおいて第１メモリセルＡ ｃｅｌｌｓには第１有効電圧が印加され、第２状態モードＤＰＧＭ Ｍｏｄｅにおいて第２メモリセルＢ ｃｅｌｌｓには第１有効電圧より低い第２有効電圧が印加されることができる。
第２メモリセルＢ ｃｅｌｌｓに第１有効電圧より低い第２有効電圧を印加するために、ターゲットメモリセルと接続されたワードラインにプログラムパルスが印加される間、第１メモリセルＡ ｃｅｌｌｓと接続されたビットラインに第１ビットライン電圧が印加され、第２メモリセルＢ ｃｅｌｌｓと接続されたビットラインに第２ビットライン電圧が印加されてもよい。
第１ビットライン電圧は接地電圧であってもよい。第２ビットライン電圧は第１ビットライン電圧より高い電圧であってもよい。第２メモリセルＢ ｃｅｌｌｓが第１メモリセルＡ ｃｅｌｌｓよりもワードラインとビットラインとの電位差が小さいため、第２メモリセルＢ ｃｅｌｌｓに第１メモリセルＡ ｃｅｌｌｓより低い有効電圧（Ｅｆｆｅｃｔｉｖｅ ｂｉａｓ）が印加されてもよい。実施例では、２つの検証電圧レベルで検証動作を行うプログラム動作を例に挙げて説明したが、プログラム動作時に用いられる検証電圧の数は実施例によって限定されない。
図９は、ダブル検証プログラム動作において後半のループの検証動作を省略する場合のメモリセルの分布劣化を説明するための図である。
図９を参照すると、図８を参照して説明した検証動作が第ｎ番目ループＰＬｎの検証動作である場合、第ｎ＋１番目ループＰＬｎ＋１及び第ｎ＋２番目ループＰＬｎ＋２におけるターゲットセルの分布劣化が示されている。
図９において、第ｎ番目ループＰＬｎは予め設定されたターゲットループであってもよい。ターゲットループは、プリ検証電圧とメイン検証電圧との間隔をデフォルト検証電圧間隔から変更するループであってもよい。他の実施例において、第ｎ番目ループＰＬｎは電流センシング検証動作がパス（ＣＳＣ Ｐａｓｓ）されたループであってもよい。従って、第ｎ番目ループＰＬｎ以後である後続のループでは検証段階が省略されることができる。即ち、第ｎ＋１番目ループ及び第ｎ＋２番目ループＰＬｎ＋１、ＰＬｎ＋２において検証段階が省略されてもよい。
第１メモリセルＡ ｃｅｌｌｓは、第ｎ番目ループＰＬｎの検証動作の結果によって第１状態モードＰＧＭ Ｍｏｄｅと決まったメモリセルであってもよい。第２メモリセルＢ ｃｅｌｌｓは、第ｎ番目ループＰＬｎの検証動作の結果によって第２状態モードＤＰＧＭ Ｍｏｄｅと決まったメモリセルであってもよい。
第１メモリセルＡ ｃｅｌｌｓの場合、第ｎ＋１番目ループＰＬｎ＋１でＭＰＧＭ Ｐｕｌｓｅが印加され、第ｎ＋２番目ループＰＬｎ＋２でＤＰＧＭ Ｐｕｌｓｅが印加されてもよい。第１メモリセルＡ ｃｅｌｌｓにＭＰＧＭ Ｐｕｌｓｅで第１有効電圧が印加され、ＤＰＧＭ Ｐｕｌｓｅで第２有効電圧が印加されてもよい。
第ｎ＋１番目ループＰＬｎ＋１で検証段階が省略されるため、第ｎ＋１番目ループＰＬｎ＋１においてＭＰＧＭ ＰＵＬＳＥが印加された後、閾値電圧が目標プログラム状態Ｔａｒｇｅｔ ＰＶに達したメモリセルに対しても第ｎ＋２番目ループＰＬｎ＋２においてＤＰＧＭ ＰＵＬＳＥが印加されてもよい。従って、第ｎ＋２番目ループＰＬｎ＋２が行われた後、第１メモリセルＡ ｃｅｌｌｓのうち目標プログラム状態Ｔａｒｇｅｔ ＰＶよりもオーバープログラムされたメモリセルが発生し得る。オーバープログラムされたメモリセルは右側の分布が劣化したメモリセルであることができる。
第２メモリセルＢ ｃｅｌｌｓの場合、第ｎ＋１番目ループＰＬｎ＋１においてＤＰＧＭ ＰＵＬＳＥが印加されてもよい。第２メモリセルＢ ｃｅｌｌｓにＤＰＧＭ ＰＵＬＳＥで第１有効電圧より低い第２有効電圧が印加されてもよい。第２有効電圧は第１有効電圧より低いため、第ｎ＋１番目ループＰＬｎ＋１が行われた後、第２メモリセルＢ ｃｅｌｌｓのうち目標プログラム状態Ｔａｒｇｅｔ ＰＶより少なくプログラムされたメモリセルが発生し得る。少なくプログラムされたメモリセルは左側の分布が劣化したメモリセルであることができる。実施例では、２つの検証電圧レベルで検証動作を行うプログラム動作を例に挙げて説明したが、プログラム動作時に用いられる検証電圧の数は実施例によって限定されない。
図１０ａは２つの検証電圧の間の間隔変化によるメモリセルの分布を説明するための図である。
図１０ａを参照すると、ダブル検証プログラム動作において、プリ検証電圧Ｖｖｆｙｐとメイン検証電圧Ｖｖｆｙｍとの間隔である検証電圧間隔が調整されることができる。
実施例によると、複数のループのうちターゲットループから検証電圧間隔が調整されることができる。ターゲットループは事前テストの結果により予め設定されたループであってもよい。検証電圧間隔はデフォルト検証電圧間隔から変更されてもよい。２つの検証電圧のうちメイン検証電圧Ｖｖｆｙｍはプログラム動作の目標状態に対応する検証電圧であるため、固定された値を有することができる。従って、検証電圧間隔を調整するためにプリ検証電圧Ｖｖｆｙｐは低くなったり、高くなったりすることができる。
図１０ａにおいて、デフォルト検証電圧間隔はＶｖｆｙｍ－Ｖｖｆｙｐであることができる。
実施例において、検証電圧間隔をデフォルト検証電圧間隔より狭くするために、プリ検証電圧はＶｖｆｙｐからＶｖｆｙｐ’’に増加することができる。狭められた検証電圧間隔であるＶｖｆｙｍ－Ｖｖｆｙｐ’’において、第１領域Ａ ａｒｅａに属する第１メモリセルＡ Ｃｅｌｌｓの数は増加し、第２領域Ｂ ａｒｅａに属する第２メモリセルＢ ｃｅｌｌｓの数は減少することができる。
実施例において、検証電圧間隔をデフォルト検証電圧間隔よりも大きくするために、プリ検証電圧はＶｖｆｙｐからＶｖｆｙｐ’に減少することができる。増加した検証電圧間隔であるＶｖｆｙｍ－Ｖｖｆｙｐ’において、第１領域Ａ ａｒｅａに属する第１メモリセルＡ ｃｅｌｌｓの数は減少し、第２領域Ｂ ａｒｅａに属する第２メモリセルＢ ｃｅｌｌｓの数は増加することができる。
図１０ａを参照して説明した実施例により、メモリ装置は検証電圧間隔を調整することで、右側の分布が劣化する第１メモリセルＡ ｃｅｌｌｓの数と左側の分布が劣化する第２メモリセルＢ ｃｅｌｌｓの数を調整することができる。
図１０ｂは、実施例においてターゲットメモリセルと接続されたビットライン電圧のレベル増加によるＤＰＧＭ有効電圧の変化を説明するための図である。
図１０ｂを参照すると、複数のループのうちターゲットループから、図８及び図９を参照して説明した第２ビットライン電圧のレベルが変更されることができる。第２ビットライン電圧のレベルはＤＰＧＭ ＢＬ Ｂｉａｓであってもよい。
複数のループのうちターゲットループの前の第２ビットライン電圧はデフォルトビットライン電圧であってもよい。ターゲットループから第２ビットライン電圧の大きさがデフォルトビットライン電圧から変更されてもよい。
例えば、第２ビットライン電圧はターゲットループからデフォルトビットライン電圧より高くなってもよい。第２ビットライン電圧がターゲットループからデフォルトビットライン電圧より増加することによって、第２ビットライン電圧が印加されるビットラインと接続されたメモリセルはターゲットループの前より有効電圧が減少することができる。従って、ターゲットループの後続ループで第２ビットライン電圧が印加されるビットラインと接続されたメモリセルは、ビットラインにデフォルトビットライン電圧が印加されるときよりも少なくプログラムされることができる。
実施例では、ターゲットループは事前テストを通じて予め設定されたループであってもよい。例えば、ターゲットループは事前テストにおいて、ＤＰＧＭ Ｅｆｆｅｃｔｉｖｅ ｂｉａｓ印加後にメモリセルの閾値電圧が目標プログラム状態に達することができる最適のループであることができる。他の実施例において、ターゲットループは電流センシング検証動作がパスされた後のループであってもよい。
図９及び図１０ａを参照すると、ターゲットループにおいてプリ検証電圧を増加させて検証電圧間隔を狭めることで、第２領域Ｂ ａｒｅａに属する第２メモリセルＢ ｃｅｌｌｓの数が減少することができる。従って、図９で説明した左側の分布劣化が改善することができる。
図９及び図１０ｂを参照すると、ターゲットループの後続ループにおいて第２ビットライン電圧をデフォルトビットライン電圧より増加させて有効電圧を減少させることで、第１メモリセルＡ ｃｅｌｌｓのうち第ｎ＋２番目ループＰＬｎ＋２で目標プログラム状態Ｔａｒｇｅｔ ＰＶよりオーバープログラムされたメモリセルの数が減少することができる。従って、図９で説明した右側の分布劣化が改善することができる。
実施例では、２つの検証電圧レベルで検証動作を行うプログラム動作を例に挙げて説明したが、プログラム動作時に用いられる検証電圧の数は実施例によって限定されない。
図１１は、ステップ電圧の大きさによるデフォルト検証電圧間隔と第２メモリセルと接続されたビットラインに印加されるデフォルトビットライン電圧の大きさを説明するための図である。
図５及び図１１を参照すると、ステップ電圧の大きさによってデフォルト検証電圧間隔及びデフォルトビットライン電圧が設定されてもよい。例えば、ステップ電圧の大きさが増加するほど、デフォルト検証電圧間隔は広く設定されることができる。ステップ電圧の大きさが増加するほど、デフォルトビットライン電圧の大きさは高く設定されることができる。
図２を参照して説明した検証電圧情報は、複数のステップ電圧のそれぞれに対応するデフォルト検証電圧間隔に関する情報であってもよい。ビットライン電圧情報は複数のステップ電圧のそれぞれに対応するデフォルトビットライン電圧に関する情報であってもよい。
図５を参照して説明したステップ電圧の大きさは、ターゲットセルと接続された選択されたワードラインの位置に応じて変わってもよい。
３Ｄメモリセルの構造において、中央（Ｃｅｎｔｅｒ）に位置するメモリセルの特性は良好であり、エッジ（Ｅｄｇｅ）に位置するメモリセルの特性は良くないことがある。メモリセルの特性が悪い場合は、閾値電圧分布を改善するためにステップ電圧の大きさを減少させることができる。
従って、中央に位置するメモリセルに対するプログラム動作時のステップ電圧の大きさは高く設定され、エッジに位置するメモリセルに対するプログラム動作時のステップ電圧の大きさは低く設定されることができる。
他の実施例において、メモリブロックにプログラム動作及び消去動作が行われた回数であるプログラム及び消去カウントに応じてメモリブロックに含まれたメモリセルのプログラム速度が変わってもよい。プログラム消去カウントが増加するほど、メモリセルの劣化度が増加することができる。従って、プログラム消去カウントが増加するにつれてメモリセルが受ける有効電圧の影響を減少させるために、メモリ装置はプログラム消去カウントが増加するほど、デフォルトビットライン電圧の大きさを減少させることができる。
図１２は実施例によるメモリ装置の動作方法を説明するためのフローチャートである。
段階Ｓ１２０１において、メモリ装置は予め設定されたターゲットループに関する情報に基づいて、複数のループのうち第ｎ番目ループにおいて第１検証電圧と第２検証電圧との間隔である検証電圧間隔をデフォルト検証電圧間隔から変更して検証動作を行うことができる。
段階Ｓ１２０３において、メモリ装置は第ｎ番目ループにおける検証動作の結果に基づいて、第ｎ＋１番目ループにおいて、第１メモリセルと接続されたビットラインに第１ビットライン電圧を印加し、第２メモリセルと接続されたビットラインに第１ビットライン電圧より高い第２ビットライン電圧を印加してプログラム動作を行うことができる。
段階Ｓ１２０５において、メモリ装置は第ｎ＋２番目ループにおいて、第１メモリセルと接続されたビットラインに第２ビットライン電圧を印加してプログラム動作を行うことができる。
５０ 記憶装置
１００ メモリ装置
１４０ プログラム動作制御部
１４１ 検証電圧制御部
１４２ ビットライン電圧制御部
１４３ プログラム設定情報保存部
２００ メモリコントローラ

Claims (29)

  1. 複数のメモリセルと、
    上記複数のメモリセルのうちターゲットセルに対してそれぞれプログラム電圧印加段階と、第１検証電圧及び上記第１検証電圧より高い第２検証電圧を用いて上記ターゲットセルがプログラムされたか否かを確認する検証段階とを含む複数のループを含むプログラム動作を行う周辺回路と、
    上記プログラム動作を行うように上記周辺回路を制御するプログラム動作制御部と、を含み、
    上記プログラム動作制御部は、上記複数のループのうち予め設定されたターゲットループから上記第１検証電圧と上記第２検証電圧との間隔である検証電圧間隔を変更する検証電圧制御部と、
    上記複数のループのうち上記ターゲットループである第ｎ番目ループ（ｎは２以上の自然数）の上記検証段階における検証結果に基づいて、第ｎ＋１番目ループの上記プログラム電圧印加段階において、上記ターゲットセルのうち第１検証電圧より低い閾値電圧を有する第１メモリセルと接続されたビットラインに第１ビットライン電圧を印加し、上記第１検証電圧より大きいかまたは同じであり、第２検証電圧より低い閾値電圧を有する第２メモリセルと接続されたビットラインに上記第１ビットライン電圧より高い第２ビットライン電圧を印加し、第ｎ＋２番目ループの上記プログラム電圧印加段階において、上記第１メモリセルと接続されたビットラインに対して上記第２ビットライン電圧を印加するように上記周辺回路を制御するビットライン電圧制御部と、を含むことを特徴とするメモリ装置。
    （ｎは２以上の自然数）
  2. 上記プログラム動作制御部は、
    上記ターゲットループに関する情報であるターゲットループ情報を保存するプログラム設定情報保存部をさらに含むことを特徴とする請求項１に記載のメモリ装置。
  3. 上記第ｎ＋１番目ループ及び上記第ｎ＋２番目ループのそれぞれは、
    上記プログラム電圧印加段階を含むことを特徴とする請求項１に記載のメモリ装置。
  4. 上記メモリ装置は、
    上記ターゲットセルのうちプログラムフェイルされたセルの数であるフェイルビット数をカウントする電流センシング回路をさらに含み、
    上記ビットライン電圧制御部は、
    上記第ｎ＋１番目ループ及び上記第ｎ＋２番目ループのプログラム電圧印加段階において上記第２ビットライン電圧をデフォルトビットライン電圧よりも増加させるように上記周辺回路を制御することを特徴とする請求項１に記載のメモリ装置。
  5. 上記ビットライン電圧制御部は、
    上記ターゲットセルを含むメモリブロックに対するプログラム動作及び消去動作が行われた回数であるプログラム及び消去カウントに応じて上記デフォルトビットライン電圧を設定することを特徴とする請求項４に記載のメモリ装置。
  6. 上記第ｎ番目ループは、
    上記複数のループのうち上記フェイルビット数が基準数以下のループであるパスループであることを特徴とする請求項４に記載のメモリ装置。
  7. 上記検証電圧制御部は、
    上記第ｎ番目ループにおいて上記検証電圧間隔を上記複数のループのうち最初のループ～第ｎ－１番目ループにおける検証電圧間隔であるデフォルト検証電圧間隔よりも狭く変更することを特徴とする請求項１に記載のメモリ装置。
  8. 上記検証電圧制御部は、
    上記第ｎ番目ループにおいて上記第１検証電圧のレベルを増加させて上記検証電圧間隔を狭めることを特徴とする請求項７に記載のメモリ装置。
  9. 上記プログラム動作制御部は、
    上記ターゲットセルに接続された選択されたワードラインに、ループが増加するにつれてステップ電圧分だけ増加するプログラム電圧を印加して上記プログラム動作を行うように周辺回路を制御することを特徴とする請求項２に記載のメモリ装置。
  10. 上記プログラム設定情報保存部は、
    複数のステップ電圧に対応するデフォルト検証電圧間隔に対する情報であるデフォルト検証電圧情報、及び上記複数のステップ電圧に対応する上記第２ビットライン電圧のデフォルトビットライン電圧に対する情報であるデフォルトビットライン電圧情報を保存することを特徴とする請求項９に記載のメモリ装置。
  11. 上記検証電圧制御部は、
    上記デフォルト検証電圧情報に基づいて上記ステップ電圧の大きさに応じて上記デフォルト検証電圧間隔を設定することを特徴とする請求項１０に記載のメモリ装置。
  12. 上記検証電圧制御部は、
    上記ステップ電圧の大きさが大きいほど、上記デフォルト検証電圧間隔を広く設定することを特徴とする請求項１１に記載のメモリ装置。
  13. 上記プログラム動作制御部は、
    上記複数のメモリセルと接続された複数のワードラインのうち上記ターゲットセルと接続された上記選択されたワードラインの位置に応じて上記ステップ電圧の大きさを設定することを特徴とする請求項９に記載のメモリ装置。
  14. 上記プログラム動作制御部は、
    上記ターゲットセルのプログラム速度に応じて上記ステップ電圧の大きさを設定することを特徴とする請求項９に記載のメモリ装置。
  15. 上記ビットライン電圧制御部は、
    上記デフォルトビットライン電圧情報に基づいて上記ステップ電圧の大きさに応じて上記デフォルトビットライン電圧を設定することを特徴とする請求項１０に記載のメモリ装置。
  16. 上記ビットライン電圧制御部は、
    上記ステップ電圧の大きさが大きいほど、上記デフォルトビットライン電圧を高く設定することを特徴とする請求項１５に記載のメモリ装置。
  17. 上記第１ビットライン電圧は、接地電圧を含むことを特徴とする請求項１に記載のメモリ装置。
  18. 複数のメモリセルのうちターゲットセルに接続されたワードラインにループが増加するにつれてステップ電圧分だけ増加したプログラム電圧を印加するプログラム動作を行い、第１検証電圧及び第２検証電圧を用いて上記ターゲットセルに対する検証動作を行うメモリ装置の動作方法において、
    予め設定されたターゲットループに関する情報に基づいて、複数のループのうち第ｎ番目ループ（ｎは２以上の自然数）において上記第１検証電圧と上記第２検証電圧との間隔である検証電圧間隔を上記複数のループのうち最初のループ～第ｎ－１番目ループにおける検証電圧間隔であるデフォルト検証電圧間隔からターゲット間隔に変更して上記検証動作を行う段階と、
    上記第ｎ番目ループにおける上記検証動作の結果に基づいて、上記複数のループのうち第ｎ＋１番目ループにおいて、上記第１検証電圧より低い閾値電圧を有する第１メモリセルと接続されたビットラインに第１ビットライン電圧を印加し、上記第１検証電圧より大きいかまたは同じであり、上記第２検証電圧より低い閾値電圧を有する第２メモリセルと接続されたビットラインに上記第１ビットライン電圧より高い第２ビットライン電圧を印加して上記プログラム動作を行う段階と、
    上記複数のループのうち第ｎ＋２番目ループにおいて、上記第１メモリセルと接続されたビットラインに上記第２ビットライン電圧を印加してプログラム動作を行う段階と、を含むことを特徴とするメモリ装置の動作方法。
  19. 上記ステップ電圧の大きさに応じて上記デフォルト検証電圧間隔を変更する段階をさらに含むことを特徴とする請求項１８に記載のメモリ装置の動作方法。
  20. 上記ターゲットループ以後、上記第２ビットライン電圧の大きさを上記第ｎ番目ループまでの第２ビットライン電圧であるデフォルトビットライン電圧より高く設定する段階をさらに含むことを特徴とする請求項１８に記載のメモリ装置の動作方法。
  21. 複数のメモリセルと、
    上記複数のメモリセルのうちターゲットセルに対してそれぞれプログラム電圧印加段階と、複数の検証電圧を用いて上記ターゲットセルがプログラムされたか否かを確認する検証段階とを含む複数のループを含むプログラム動作を行う周辺回路と、
    上記複数のループのうち予め設定されたターゲットループから上記複数の検証電圧間の間隔をデフォルト間隔からターゲット間隔に変更し、上記ターゲットループである第ｎ番目ループ（ｎは２以上の自然数）の検証段階における検証結果に基づいて、第ｎ＋１番目ループ及び第ｎ＋２番目ループのプログラム電圧印加段階において上記ターゲットセルのビットラインに印加されるビットライン電圧をそれぞれ決め、上記第ｎ＋１番目ループ及び第ｎ＋２番目ループで検証段階の実行を省略するように上記周辺回路を制御するプログラム動作制御部と、を含むことを特徴とするメモリ装置。
  22. 上記プログラム動作制御部は、
    第ｎ番目ループの検証段階において、上記ターゲットセルの閾値電圧がそれぞれ上記複数の検証電圧によって定義された複数の状態の何れの状態に属するかを決め、
    上記複数の検証電圧は第１検証電圧、第２検証電圧、及び第３検証電圧を含み、
    上記複数の状態は、
    上記第１検証電圧より小さい閾値電圧と対応する第１状態と、
    上記第１検証電圧より大きいかまたは同じであり、上記第２検証電圧より小さい閾値電圧と対応する第２状態と、
    上記第２検証電圧より大きいかまたは同じであり、上記第３検証電圧より小さい閾値電圧と対応する第３状態と、
    上記第３検証電圧より大きいかまたは同じである閾値電圧と対応する第４状態と、を含むことを特徴とする請求項２１に記載のメモリ装置。
  23. 上記プログラム動作制御部は、
    上記第ｎ＋１番目ループにおいて、上記第１状態に属する第１メモリセルと接続されたビットラインに対して第１ビットライン電圧を印加し、上記第２状態に属する第２メモリセルと接続されたビットラインに対して第２ビットライン電圧を印加し、上記第３状態に属する第３メモリセルと接続されたビットラインに対して第３ビットライン電圧を印加し、上記第４状態に属する第４メモリセルと接続されたビットラインに対して第４ビットライン電圧を印加し、上記第ｎ＋２番目ループにおいて、上記第１メモリセルと接続されたビットラインに対して上記第２ビットライン電圧を印加し、上記第２メモリセルと接続されたビットラインに対して上記第３ビットライン電圧を印加し、上記第３メモリセルと接続されたビットラインに対して上記第４ビットライン電圧を印加するように上記周辺回路を制御することを特徴とする請求項２２に記載のメモリ装置。
  24. 上記第１ビットライン電圧は上記第２ビットライン電圧より小さく、
    上記第２ビットライン電圧は上記第３ビットライン電圧より小さく、
    上記第３ビットライン電圧は上記第４ビットライン電圧より小さいことを特徴とする請求項２３に記載のメモリ装置。
  25. 上記第１ビットライン電圧は、接地電圧であることを特徴とする請求項２３に記載のメモリ装置。
  26. 上記第４ビットライン電圧は、
    上記ターゲットセルに対するプログラムを禁止させるプログラム禁止電圧であることを特徴とする請求項２３に記載のメモリ装置。
  27. 上記プログラム動作制御部は、
    上記ターゲットループに関する情報であるターゲットループ情報を保存するプログラム設定情報保存部を含むことを特徴とする請求項２１に記載のメモリ装置。
  28. 上記ターゲット間隔は、上記デフォルト間隔より狭いことを特徴とする請求項２１に記載のメモリ装置。
  29. 上記第２ビットライン電圧は、第ｎ－１番目ループの検証段階において第１検証電圧より大きいかまたは同じであって第２検証電圧より小さい閾値電圧を有するメモリセルと接続されたビットラインに上記第ｎ番目ループのプログラム電圧印加段階で印加される電圧より大きく、
    上記第３ビットライン電圧は、上記第ｎ－１番目ループの検証段階において上記第２検証電圧より大きいかまたは同じであって第３検証電圧より小さい閾値電圧を有するメモリセルと接続されたビットラインに上記第ｎ番目ループのプログラム電圧印加段階で印加される電圧より大きいことを特徴とする請求項２３に記載のメモリ装置。
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