JP2023039918A - メモリ装置及びその動作方法 - Google Patents
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Abstract
【課題】プログラム動作時に分布劣化が改善したメモリ装置及びその動作方法を提供する。【解決手段】メモリ装置100は、複数のメモリブロックBLK1~BLKzを含むメモリセルアレイ110と、複数のメモリセルのうちターゲットセルに対してそれぞれプログラム電圧印加段階及び第1検証電圧及び第1検証電圧より高い第2検証電圧を用いてターゲットセルがプログラムされたか否かを確認する検証段階を含む複数のループを含むプログラム動作を行う周辺回路120と、プログラム動作を行うように周辺回路を制御するプログラム動作制御部140を有する制御ロジック130と、を含む。プログラム動作制御部140は、複数のループのうち予め設定されたターゲットループから第1検証電圧と第2検証電圧との間隔である検証電圧間隔を変更する検証電圧制御部141を含む。【選択図】図2
Description
本発明は電子装置に関し、より具体的にはメモリ装置及びその動作方法に関する。
記憶装置はコンピュータやスマートフォンなどのホスト装置の制御に応じてデータを保存する装置である。記憶装置はデータが保存されるメモリ装置と、メモリ装置を制御するメモリコントローラとを含んでもよい。メモリ装置は揮発性メモリ装置(Volatile Memory)と不揮発性メモリ装置(Non Volatile Memory)に分けられる。
揮発性メモリ装置は電源が供給されているときのみデータを保存し、電源が遮断されると、保存されたデータが消滅するメモリ装置である。揮発性メモリ装置には静的ランダムアクセスメモリ(Static Random Access Memory;SRAM)、動的ランダムアクセスメモリ(Dynamic Random Access Memory;DRAM)などがある。
不揮発性メモリ装置は電源が遮断されてもデータが消滅しないメモリ装置であって、ロム(Read Only Memory;ROM)、PROM(Programmable ROM)、EPROM(Electrically Programmable ROM)、EEPROM(Electrically Erasable and Programmable ROM)、及びフラッシュメモリ(Flash Memory)などがある。
実施例は、2つの検証電圧を用いてプログラム動作を行うプログラム動作方法において、後半のループで検証動作を省略するプログラム動作時に分布劣化が改善したメモリ装置を提供する。
実施例によるメモリ装置は、複数のメモリセルと、上記複数のメモリセルのうちターゲットセルに対してそれぞれプログラム電圧印加段階、及び第1検証電圧及び上記第1検証電圧より高い第2検証電圧を用いて上記ターゲットセルがプログラムされたか否かを確認する検証段階を含む複数のループを含むプログラム動作を行う周辺回路と、上記プログラム動作を行うように上記周辺回路を制御するプログラム動作制御部と、を含み、上記プログラム動作制御部は、上記複数のループのうち予め設定されたターゲットループから上記第1検証電圧と上記第2検証電圧との間隔である検証電圧間隔を変更する検証電圧制御部と、上記複数のループのうち上記ターゲットループである第n番目ループの上記検証段階における検証結果に基づいて、第n+1番目ループの上記プログラム電圧印加段階において、上記ターゲットセルのうち第1検証電圧より低い閾値電圧を有する第1メモリセルと接続されたビットラインに第1ビットライン電圧を印加し、上記第1検証電圧より大きいかまたは同じであり、第2検証電圧より低い閾値電圧を有する第2メモリセルと接続されたビットラインに上記第1ビットライン電圧より高い第2ビットライン電圧を印加し、第n+2番目ループの上記プログラム電圧印加段階において、上記第1メモリセルと接続されたビットラインに対して上記第2ビットライン電圧を印加するように上記周辺回路を制御するビットライン電圧制御部と、を含んでもよい。
実施例による複数のメモリセルのうちターゲットセルに接続されたワードラインにループが増加するにつれてステップ電圧分だけ増加したプログラム電圧を印加するプログラム動作を行い、第1検証電圧及び第2検証電圧を用いて上記ターゲットセルに対する検証動作を行うメモリ装置の動作方法は、予め設定されたターゲットループに関する情報に基づいて、複数のループのうち第n番目ループにおいて上記第1検証電圧と上記第2検証電圧との間隔である検証電圧間隔を上記複数のループのうち最初のループ~第n-1番目ループにおける検証電圧間隔であるデフォルト検証電圧間隔からターゲット間隔に変更して上記検証動作を行う段階と、上記第n番目ループにおける上記検証動作の結果に基づいて、上記複数のループのうち第n+1番目ループにおいて、上記第1検証電圧より低い閾値電圧を有する第1メモリセルと接続されたビットラインに第1ビットライン電圧を印加し、上記第1検証電圧より大きいかまたは同じであり、上記第2検証電圧より低い閾値電圧を有する第2メモリセルと接続されたビットラインに上記第1ビットライン電圧より高い第2ビットライン電圧を印加して上記プログラム動作を行う段階と、上記複数のループのうち第n+2番目ループにおいて、上記第1メモリセルと接続されたビットラインに上記第2ビットライン電圧を印加してプログラム動作を行う段階と、を含んでもよい。
実施例によるメモリ装置は、複数のメモリセルと、上記複数のメモリセルのうちターゲットセルに対してそれぞれプログラム電圧印加段階と、複数の検証電圧を用いて上記ターゲットセルがプログラムされたか否かを確認する検証段階とを含む複数のループを含むプログラム動作を行う周辺回路と、上記複数のループのうち予め設定されたターゲットループから上記複数の検証電圧間の間隔をデフォルト間隔からターゲット間隔に変更し、上記ターゲットループである第n番目ループの検証段階における検証結果に基づいて、第n+1番目ループ及び第n+2番目ループのプログラム電圧印加段階において上記ターゲットセルのビットラインに印加されるビットライン電圧をそれぞれ決め、上記第n+1番目ループ及び第n+2番目ループで検証段階の実行を省略するように上記周辺回路を制御する上記プログラム動作制御部と、を含んでもよい。
本技術によると、2つの検証電圧を用いてプログラム動作を行うプログラム動作方法において、後半のループで検証動作を省略するプログラム動作時に分布劣化が改善したメモリ装置を提供する。
本明細書または出願に開示されている概念による実施例に対する特定の構造的または機能的な説明は、概念による実施例を説明するための例示に過ぎず、概念による実施例は様々な形態で実施されてもよく、本明細書または出願に説明された実施例に限定されると解釈すべきではない。
以下、添付の図面を参照して好ましい実施例を説明することで本発明を詳細に説明する。以下、実施例を添付の図面を参照して詳細に説明する。
図1は実施例による記憶装置を説明するための図である。
図1を参照すると、記憶装置50は、メモリ装置100及びメモリ装置の動作を制御するメモリコントローラ200を含んでもよい。記憶装置50は、携帯電話、スマートフォン、MP3プレーヤ、ラップトップコンピュータ、デスクトップコンピュータ、ゲーム機、TV、タブレットPCまたは車載インフォテインメント(in-vehicle infotainment)システムなどのホストの制御に応じてデータを保存する装置である。
記憶装置50はホストとの通信方式であるホストインターフェースによって様々な種類の記憶装置の何れか1つに製造されてもよい。例えば、記憶装置50は、SSD、MMC、eMMC、RS-MMC、micro-MMC形態のマルチメディアカード(multimedia card)、SD、mini-SD、micro-SD形態のセキュアデジタル(secure digital)カード、USB(universal serial bus)記憶装置、UFS(universal flash storage)装置、PCMCIA(personal computer memory card international association)カード形態の記憶装置、PCI(peripheral component interconnection)カード形態の記憶装置、PCI-E(PCI express)カード形態の記憶装置、CF(compact flash)カード、スマートメディア(smart media)カード、メモリスティック(memory stick)などの様々な種類の記憶装置の何れか1つからなってもよい。
記憶装置50は様々な種類のパッケージ(package)形態の何れか1つに製造されてもよい。例えば、記憶装置50は、POP(package on package)、SIP(system in package)、SOC(system on chip)、MCP(multi-chip package)、COB(chip on board)、WFP(wafer-level fabricated package)、WSP(wafer-level stack package)などの様々な種類のパッケージ形態の何れか1つに製造されてもよい。
メモリ装置100はデータを保存することができる。メモリ装置100はメモリコントローラ200の制御に応答して動作する。メモリ装置100はデータを保存する複数のメモリセルを含むメモリセルアレイを含んでもよい。メモリセルアレイは複数のメモリブロックを含んでもよい。各メモリブロックは複数のメモリセルを含んでもよい。1つのメモリブロックは複数のページを含んでもよい。実施例において、ページはメモリ装置100にデータを保存するか、メモリ装置100に保存されたデータを読み出す単位であってもよい。メモリブロックはデータを消去する単位であってもよい。実施例において、メモリ装置100は、DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)、LPDDR4(Low Power Double Data Rate4) SDRAM、GDDR(Graphics Double Data Rate) SDRAM、LPDDR(Low Power DDR)、RDRAM(Rambus Dynamic Random Access Memory)、NAND型フラッシュメモリ(NAND flash memory)、垂直型NANDフラッシュメモリ(Vertical NAND flash memory)、ノア型フラッシュメモリ(NOR flash memory)、抵抗性ラム(resistive random access memory:RRAM)、相変化メモリ(phase-change memory:PRAM)、磁気抵抗メモリ(magnetoresistive random access memory:MRAM)、強誘電体メモリ(ferroelectric random access memory:FRAM(登録商標))、スピン注入磁化反転メモリ(spin) transfer torque random access memory:STT-RAM)などであってもよい。本明細書では、説明の便宜上、メモリ装置100がNAND型フラッシュメモリである場合を仮定して説明する。
メモリ装置100はメモリコントローラ200からコマンド及びアドレスを受信し、メモリセルアレイのうちアドレスにより選択された領域をアクセスするように構成される。即ち、メモリ装置100はアドレスにより選択された領域に対してコマンドである動作を行うことができる。例えば、メモリ装置100は書き込み動作(プログラム動作)、読み出し動作、及び消去動作を行うことができる。プログラム動作時にメモリ装置100はアドレスにより選択された領域にデータをプログラムする。読み出し動作時にメモリ装置100はアドレスにより選択された領域からデータを読み出す。消去動作時にメモリ装置100はアドレスにより選択された領域に保存されたデータを消去する。
メモリコントローラ200は記憶装置50の全般的な動作を制御する。
記憶装置50に電源が印加されると、メモリコントローラ200はファームウェア(firmware、FW)を実行することができる。メモリ装置100がフラッシュメモリ装置である場合、メモリコントローラ200はホストとメモリ装置100との間の通信を制御するためのフラッシュ変換レイヤ(Flash Translation Layer、FTL)のようなファームウェアを実行することができる。
実施例では、メモリコントローラ200はホストからデータと論理ブロックアドレス(Logical Block Address、LBA)の入力を受け、論理ブロックアドレス(LBA)をメモリ装置100に含まれたデータの保存されるメモリセルのアドレスを示す物理ブロックアドレス(Physical Block Address、PBA)に変換することができる。
メモリコントローラ200は、ホストの要求(request)に応じてプログラム動作、読み出し動作、または消去動作などを行うようにメモリ装置100を制御することができる。プログラム動作時に、メモリコントローラ200はプログラムコマンド、物理ブロックアドレス(PBA)、及びデータをメモリ装置100に提供することができる。読み出し動作時に、メモリコントローラ200は読み出しコマンド及び物理ブロックアドレス(PBA)をメモリ装置100に提供することができる。消去動作時に、メモリコントローラ200は消去コマンド及び物理ブロックアドレス(PBA)をメモリ装置100に提供することができる。
実施例では、メモリコントローラ200はホストからの要求なしに自主的にプログラムコマンド、アドレス及びデータを生成し、メモリ装置100に伝送することができる。例えば、メモリコントローラ200はウェアレベリング(wear leveling)のためのプログラム動作、ガベージコレクション(garbage collection)のためのプログラム動作などの背景(background)動作を行うためにコマンド、アドレス及びデータをメモリ装置100に提供することができる。
実施例において、メモリコントローラ200は少なくとも2つ以上のメモリ装置100を制御することができる。この場合、メモリコントローラ200は動作性能を向上させるために、メモリ装置100をインターリーブ方式で制御してもよい。
ホストは、USB(Universal Serial Bus)、SATA(Serial AT Attachment)、SAS(Serial Attached SCSI)、HSIC(High Speed Interchip)、SCSI(Small Computer System Interface)、PCI(Peripheral Component Interconnection)、PCIe(PCI express)、NVMe(NonVolatile Memory express)、UFS(Universal Flash Storage)、SD(Secure Digital)、MMC(MultiMedia Card)、eMMC(embedded MMC)、DIMM(Dual In-line Memory Module)、RDIMM(Registered DIMM)、LRDIMM(Load Reduced DIMM)などの様々な通信方式のうち少なくとも1つを利用して記憶装置50と通信することができる。
実施例において、メモリ装置100はプログラム動作制御部140を含んでもよい。
プログラム動作制御部140は複数のメモリセルに対してプログラム動作を行うように周辺回路を制御することができる。プログラム動作制御部140は複数のループのうち予め設定されたターゲットループから第1検証電圧と第2検証電圧との間隔である検証電圧間隔を変更することができる。プログラム動作制御部140は複数のループのうちターゲットループでの検証段階における検証結果に基づいて、第n+1番目及び第n+2番目ループにおいて第1メモリセル及び第2メモリセルとそれぞれ接続されたビットラインに印加される電圧を決めることができる。プログラム動作制御部140は第n+1番目ループ及び第n+2番目ループにおける検証段階の実行を省略するように周辺回路を制御してもよい。
図2は図1のメモリ装置の構造を説明するための図である。
図2を参照すると、メモリ装置100はメモリセルアレイ110、周辺回路120及び制御ロジック130を含んでもよい。
メモリセルアレイ110は複数のメモリブロックBLK1~BLKzを含む。複数のメモリブロックBLK1~BLKzは行ラインRLを介してアドレスデコーダ121に接続される。複数のメモリブロックBLK1~BLKzはビットラインBL1~BLmを介して読み出し及び書き込み回路123に接続される。複数のメモリブロックBLK1~BLKzのそれぞれは複数のメモリセルを含む。実施例として、複数のメモリセルは不揮発性メモリセルである。複数のメモリセルのうち同じワードラインに接続されたメモリセルは1つの物理ページと定義される。即ち、メモリセルアレイ110は複数のページで構成される。
メモリ装置100のメモリセルは、それぞれ1つのデータビットを保存するシングルレベルセル(Single Level Cell;SLC)、2つのデータビットを保存するマルチレベルセル(Multi Level Cell;MLC)、3つのデータビットを保存するトリプルレベルセル(Triple Level Cell;TLC)または4つのデータビットを保存するクアッドレベルセル(Quad Level Cell;QLC)で構成されてもよい。
周辺回路120は、アドレスデコーダ121、電圧生成部122、読み出し及び書き込み回路123、及びデータ入出力回路124を含んでもよい。
周辺回路120はメモリセルアレイ110を駆動する。例えば、周辺回路120はプログラム動作、読み出し動作及び消去動作を行うようにメモリセルアレイ110を駆動することができる。
アドレスデコーダ121は行ラインRLを介してメモリセルアレイ110に接続される。行ラインRLはドレイン選択ライン、ワードライン、ソース選択ライン及び共通ソースラインを含んでもよい。実施例によると、ワードラインはノーマルワードラインとダミーワードラインを含んでもよい。実施例によると、行ラインRLはパイプ選択ラインをさらに含んでもよい。
アドレスデコーダ121は制御ロジック130の制御に応答して動作するように構成される。アドレスデコーダ121は制御ロジック130からアドレスADDRを受信する。
アドレスデコーダ121は受信したアドレスADDRのうちブロックアドレスをデコードするように構成される。アドレスデコーダ121はデコードされたブロックアドレスに応じてメモリブロックBLK1~BLKzから少なくとも1つのメモリブロックを選択する。アドレスデコーダ121は受信したアドレスADDRのうち行アドレスをデコードするように構成される。アドレスデコーダ121は、デコードされた行アドレスに応じて電圧生成部122から提供された電圧を少なくとも1つのワードラインに印加して選択されたメモリブロックの少なくとも1つのワードラインを選択することができる。
プログラム動作時に、アドレスデコーダ121は選択されたワードラインにプログラム電圧を印加し、非選択のワードラインにプログラム電圧より低いレベルのパス電圧を印加する。プログラム検証動作時に、アドレスデコーダ121は選択されたワードラインに検証電圧を印加し、非選択のワードラインに検証電圧より高い検証パス電圧を印加する。
読み出し動作時に、アドレスデコーダ121は選択されたワードラインに読み出し電圧を印加し、非選択のワードラインに読み出し電圧より高い読み出しパス電圧を印加する。
実施例によると、メモリ装置100の消去動作はメモリブロック単位で行われる。消去動作時にメモリ装置100に入力されるアドレスADDRはブロックアドレスを含む。アドレスデコーダ121はブロックアドレスをデコードし、デコードされたブロックアドレスに応じて1つのメモリブロックを選択することができる。消去動作時にアドレスデコーダ121は選択されたメモリブロックに入力されるワードラインに接地電圧を印加することができる。
実施例によると、アドレスデコーダ121は伝達されたアドレスADDRのうち列アドレスをデコードするように構成されてもよい。デコードされた列アドレスは読み出し及び書き込み回路123に伝達されてもよい。例えば、アドレスデコーダ121は行デコーダ、列デコーダ、アドレスバッファなどの構成要素を含んでもよい。
電圧生成部122はメモリ装置100に供給される外部電源電圧を利用して複数の電圧を生成するように構成される。電圧生成部122は制御ロジック130の制御に応答して動作する。
実施例として、電圧生成部122は外部電源電圧をレギュレートして内部電源電圧を生成してもよい。電圧生成部122で生成された内部電源電圧はメモリ装置100の動作電圧として使用される。
実施例として、電圧生成部122は外部電源電圧または内部電源電圧を利用して複数の電圧を生成してもよい。電圧生成部122はメモリ装置100が求める様々な電圧を生成するように構成されてもよい。例えば、電圧生成部122は複数の消去電圧、複数のプログラム電圧、複数のパス電圧、複数の選択読み出し電圧、複数の非選択読み出し電圧を生成することができる。
電圧生成部122は、様々な電圧レベルを有する複数の電圧を生成するために、内部電源電圧を受信する複数のポンピングキャパシタを含み、制御ロジック130の制御に応答して複数のポンピングキャパシタを選択的に活性化して複数の電圧を生成する。
生成された複数の電圧は、アドレスデコーダ121によってメモリセルアレイ110に供給されることができる。
読み出し及び書き込み回路123は第1~第mページバッファPB1~PBmを含む。第1~第mページバッファPB1~PBmはそれぞれ第1~第mビットラインBL1~BLmを介してメモリセルアレイ110に接続される。第1~第mページバッファPB1~PBmは制御ロジック130の制御に応答して動作する。
第1~第mページバッファPB1~PBmはデータ入出力回路124とデータDATAを通信する。プログラム時に、第1~第mページバッファPB1~PBmはデータ入出力回路124及びデータラインDLを介して保存されるデータDATAを受信する。
プログラム動作時に、第1~第mページバッファPB1~PBmは選択されたワードラインにプログラムパルスが印加されるとき、保存されるデータDATAをデータ入出力回路124を介して受信したデータDATAをビットラインBL1~BLmを介して選択されたメモリセルに伝達する。伝達されたデータDATAに応じて選択されたページのメモリセルはプログラムされる。プログラム許容電圧(例えば、接地電圧)が印加されるビットラインと接続されたメモリセルは上昇した閾値電圧を有する。プログラム禁止電圧(例えば、電源電圧)が印加されるビットラインと接続されたメモリセルの閾値電圧は保持される。プログラム検証動作時に、第1~第mページバッファPB1~PBmは選択されたメモリセルからビットラインBL1~BLmを介してメモリセルに保存されたデータDATAを読み出す。
読み出し動作時に、読み出し及び書き込み回路123は選択されたページのメモリセルからビットラインBL1~BLmを介してデータDATAを読み出し、読み出されたデータDATAを第1~第mページバッファPB1~PBmに保存することができる。
消去動作時に、読み出し及び書き込み回路123はビットラインBL1~BLmをフローティング(floating)させることができる。実施例として、読み出し及び書き込み回路123は列選択回路を含んでもよい。
データ入出力回路124はデータラインDLを介して第1~第mページバッファPB1~PBmに接続される。データ入出力回路124は制御ロジック130の制御に応答して動作する。
データ入出力回路124は入力されるデータDATAを受信する複数の入出力バッファ(不図示)を含んでもよい。プログラム動作時に、データ入出力回路124は外部コントローラ(不図示)から保存されるデータDATAを受信する。データ入出力回路124は読み出し動作時に、読み出し及び書き込み回路123に含まれた第1~第mページバッファPB1~PBmから伝達されたデータDATAを外部コントローラに出力する。
センシング回路125は、読み出し動作または検証動作時に、制御ロジック130が生成した許容ビットVRYBIT信号に応答して基準電流を生成し、読み出し及び書き込み回路123から受信したセンシング電圧VPBと基準電流によって生成された基準電圧とを比較して、パスまたはフェイル信号PASS/FAILを制御ロジック130に出力することができる。
実施例において、センシング回路125はターゲットセルのうちプログラムフェイルされたセルの数であるフェイルビット数をカウントする電流センシング回路を含んでもよい。実施例では、周辺回路は複数のメモリセルのうちターゲットセルに対してプログラム動作を行うことができる。プログラム動作はプログラム電圧印加段階及び検証段階をそれぞれ含む複数のループを含んでもよい。プログラム電圧印加段階において、ループが増加するにつれてステップ電圧分だけ増加するプログラム電圧がターゲットセルと接続されたワードラインに印加されることができる。検証段階では、2つの検証電圧を用いてターゲットセルがプログラムされたか否かを確認することができる。
制御ロジック130はアドレスデコーダ121、電圧生成部122、読み出し及び書き込み回路123、データ入出力回路124及びセンシング回路125に接続されてもよい。制御ロジック130はメモリ装置100の諸般の動作を制御するように構成されてもよい。制御ロジック130は外部装置から伝達されるコマンドCMDに応答して動作することができる。
制御ロジック130はコマンドCMD及びアドレスADDRに応答して様々な信号を生成して周辺回路120を制御することができる。例えば、制御ロジック130はコマンドCMD及びアドレスADDRに応答して動作信号OPSIG、ロウアドレスADDR、読み出し及び書き込み回路制御信号PBSIGNALS及び許容ビットVRYBITを生成することができる。制御ロジック130は、動作信号OPSIGは電圧生成部122に出力し、ロウアドレスADDRはアドレスデコーダ121に出力し、読み出し及び書き込み回路制御信号PBSIGNALSは読み出し及び書き込み回路123に出力し、許容ビットVRYBITはセンシング回路125に出力することができる。また、制御ロジック130は、センシング回路125が出力したパスまたはフェイル信号PASS/FAILに応答して検証動作がパスまたはフェイルしたかを判断することができる。
制御ロジック130はプログラム動作制御部140を含んでもよい。プログラム動作制御部140は、検証電圧制御部141、ビットライン電圧制御部142、プログラム設定情報保存部143を含んでもよい。
検証電圧制御部141は、ダブル検証プログラム動作(Double verify PGM)において、2つの検証電圧間の間隔である検証電圧間隔を調整することができる。検証電圧間隔はプリ検証電圧とメイン検証電圧との間隔を意味することができる。
検証電圧制御部141はターゲットループ情報に基づいて、ターゲットループにおいて2つの検証電圧間の間隔を変更することができる。2つの検証電圧のうちメイン検証電圧はプログラム動作の目標状態に対応する検証電圧であってもよい。2つの検証電圧のうちプリ検証電圧はメイン検証電圧より低いレベルにおいてメモリセルに対するプログラム動作が進行した程度を検証する電圧であってもよい。
検証電圧制御部141はデフォルト検証電圧情報に基づいてステップ電圧の大きさに応じてデフォルト検証電圧間隔を設定することができる。デフォルト検証電圧情報は、複数のステップ電圧に対応するデフォルト検証電圧の間隔に対する情報であってもよい。具体的には、検証電圧制御部141はステップ電圧の大きさが大きいほど、デフォルト検証電圧間隔を広く設定してもよい。
ビットライン電圧制御部142は、プログラム動作が行われるターゲットセルのうち、第1メモリセルと接続されたビットラインに印加される第1ビットライン電圧と第2メモリセルと接続されたビットラインに印加される第2ビットライン電圧を設定することができる。実施例では、第1ビットライン電圧は接地電圧であってもよい。第2ビットライン電圧は第1ビットライン電圧より高い電圧であってもよい。
第1メモリセルはターゲットセルのうち閾値電圧が第1検証電圧より低いメモリセルであってもよい。第1検証電圧はプリ検証電圧であってもよい。第2メモリセルはターゲットセルのうち閾値電圧が第1検証電圧より大きいかまたは同じであり、第2検証電圧より低いメモリセルであってもよい。第2検証電圧はメイン検証電圧であってもよい。
実施例では、ビットライン電圧制御部142はターゲットループ情報に基づいてターゲットループ以後、第2ビットラインの電圧をデフォルトビットライン電圧より高く設定することができる。他の実施例では、ビットライン電圧制御部142は電流センシング回路がカウントしたフェイルビット数が基準数以下であるパスループ以後、第2ビットラインの電圧をデフォルトビットライン電圧より高く設定してもよい。
ビットライン電圧制御部142は、デフォルトビットライン電圧情報に基づいてステップ電圧が増加するにつれて第2ビットライン電圧のデフォルトビットライン電圧を高く設定してもよい。
プログラム動作制御部140は複数のメモリセルのうちターゲットセルに対してプログラム動作を行うように周辺回路120を制御することができる。プログラム動作はプログラム電圧印加段階及び検証段階をそれぞれ含む複数のループを含んでもよい。プログラム電圧印加段階では、ループが増加するにつれてステップ電圧分だけ増加するプログラム電圧がターゲットセルと接続されたワードラインに印加されてもよい。検証段階では、2つの検証電圧を用いてターゲットセルがプログラムされたか否かを確認することができる。
プログラム設定情報保存部143は、ターゲットループ情報、デフォルト検証電圧情報、及びデフォルトビットライン電圧情報のうち少なくとも1つを保存することができる。
ターゲットループ情報は、複数のループのうちプリ検証電圧とメイン検証電圧との間隔である検証電圧間隔をデフォルト検証電圧間隔から変更するターゲットループに関する情報であってもよい。ターゲットループは予め設定されたループであってもよい。デフォルト検証電圧情報は複数のステップ電圧に対応するデフォルト検証電圧間隔に対する情報であってもよい。デフォルトビットライン電圧情報は複数のステップ電圧に対応する第2ビットライン電圧のデフォルトビットライン電圧に対する情報であってもよい。
図3は図2のメモリセルアレイの一実施例を示す図である。
図3を参照すると、メモリセルアレイ110は複数のメモリブロックBLK1~BLKzを含む。各メモリブロックは三次元構造であってもよい。各メモリブロックは基板上に積層された複数のメモリセルを含む。当該複数のメモリセルは+X方向、+Y方向及び+Z方向に沿って配列される。各メモリブロックの構造は図4を参照してより詳細に説明する。
図4は図3のメモリブロックBLK1~BLKzの何れか1つのメモリブロックBLKaを示す回路図である。
図4を参照すると、メモリブロックBLKaは複数のセルストリングCS11~CS1m、CS21~CS2mを含む。実施例として、複数のセルストリングCS11~CS1m、CS21~CS2mのそれぞれは「U」字状に形成されてもよい。メモリブロックBLKa内において、行方向(即ち、+X方向)にm個のセルストリングが配列される。図4では、列方向(即ち、+Y方向)に2つのセルストリングが配列されると示されている。しかし、これは説明の便宜上のものであり、列方向に3つ以上のセルストリングが配列されてもよいことが理解できるであろう。
複数のセルストリングCS11~CS1m、CS21~CS2mのそれぞれは、少なくとも1つのソース選択トランジスタSST、第1~第nメモリセルMC1~MCn、パイプトランジスタPT、及び少なくとも1つのドレイン選択トランジスタDSTを含む。
選択トランジスタSST、DST及びメモリセルMC1~MCnのそれぞれは類似する構造であってもよい。実施例として、選択トランジスタSST、DST及びメモリセルMC1~MCnのそれぞれは、チャネル層、トンネル絶縁膜、電荷蓄積膜及びブロック絶縁膜を含んでもよい。実施例として、チャネル層を提供するためのピラー(pillar)が各セルストリング(each cell string)に提供されてもよい。実施例として、チャネル層、トンネル絶縁膜、電荷蓄積膜、及びブロック絶縁膜のうち少なくとも1つを提供するためのピラーが各セルストリングに提供されてもよい。
各セルストリングのソース選択トランジスタSSTは共通ソースラインCSLとメモリセルMC1~MCpの間に接続される。
実施例として、同じ行に配列されたセルストリングのソース選択トランジスタは行方向に延びるソース選択ラインに接続され、異なる行に配列されたセルストリングのソース選択トランジスタは異なるソース選択ラインに接続される。図4において、第1行のセルストリングCS11~CS1mのソース選択トランジスタは第1ソース選択ラインSSL1に接続されている。第2行のセルストリングCS21~CS2mのソース選択トランジスタは第2ソース選択ラインSSL2に接続されている。
他の実施例として、セルストリングCS11~CS1m、CS21~CS2mのソース選択トランジスタは1つのソース選択ラインに共通して接続されてもよい。
各セルストリングの第1~第nメモリセルMC1~MCnは、ソース選択トランジスタSSTとドレイン選択トランジスタDSTの間に接続される。
第1~第nメモリセルMC1~MCnは、第1~第pメモリセルMC1~MCpと第p+1~第nメモリセルMCp+1~MCnとに分けられる。第1~第pメモリセルMC1~MCpは+Z方向と逆方向に順次配列され、ソース選択トランジスタSSTとパイプトランジスタPTの間に直列接続される。第p+1~第nメモリセルMCp+1~MCnは+Z方向に順次配列され、パイプトランジスタPTとドレイン選択トランジスタDSTの間に直列接続される。第1~第pメモリセルMC1~MCpと第p+1~第nメモリセルMCp+1~MCnはパイプトランジスタPTを介して接続される。各セルストリングの第1~第nメモリセルMC1~MCnのゲートはそれぞれ第1~第nワードラインWL1~WLnに接続される。
各セルストリングのパイプトランジスタPTのゲートはパイプラインPLに接続される。
各セルストリングのドレイン選択トランジスタDSTは該当ビットラインとメモリセルMCp+1~MCnの間に接続される。行方向に配列されるセルストリングのドレイン選択トランジスタは行方向に延びるドレイン選択ラインに接続される。第1行のセルストリングCS11~CS1mのドレイン選択トランジスタは第1ドレイン選択ラインDSL1に接続される。第2行のセルストリングCS21~CS2mのドレイン選択トランジスタは第2ドレイン選択ラインDSL2に接続される。
列方向に配列されるセルストリングは列方向に延びるビットラインに接続される。図4において、第1列のセルストリングCS11、CS21は第1ビットラインBL1に接続される。第m列のセルストリングCS1m、CS2mは第mビットラインBLmに接続される。
行方向に配列されたセルストリング内において同じワードラインに接続されるメモリセルは1つのページを構成する。例えば、第1行のセルストリングCS11~CS1mのうち第1ワードラインWL1と接続されたメモリセルは1つのページを構成する。第2行のセルストリングCS21~CS2mのうち第1ワードラインWL1と接続されたメモリセルは別のページを構成する。ドレイン選択ラインDSL1、DSL2の何れか1つが選択されることによって1つの行方向に配列されるセルストリングが選択される。ワードラインWL1~WLnの何れか1つが選択されることによって選択されたセルストリングのうち1つのページが選択される。
他の実施例として、第1~第mビットラインBL1~BLmの代わりにイーブンビットライン及びオードビットラインが提供されてもよい。そして、行方向に配列されるセルストリングCS11~CS1mまたはCS21~CS2mのうち偶数番目のセルストリングはイーブンビットラインにそれぞれ接続され、行方向に配列されるセルストリングCS11~CS1mまたはCS21~CS2mのうち奇数番目のセルストリングはオードビットラインにそれぞれ接続されてもよい。
図5は実施例によるプログラム動作を説明するための図である。
図5を参照すると、プログラム動作は複数のプログラムループPL1~PLnを含んでもよい。メモリ装置は、複数のプログラムループPL1~PLnを行って選択されたメモリセルが複数のプログラム状態のうち何れか1つのプログラム状態を有するようにプログラムすることができる。
複数のプログラムループPL1~PLnのそれぞれは、プログラム電圧を印加するプログラム電圧印加段階(PGM Step)と、検証電圧を印加してメモリセルがプログラムされたか否かを判断する検証段階(Verify Step)と、を含んでもよい。
プログラム電圧印加段階では、選択されたメモリセルに接続された選択されたワードラインにプログラム電圧を印加するプログラム電圧印加動作が行われることができる。プログラム電圧印加動作によって選択されたメモリセルは第1~第n(nは自然数)状態のうち何れか1つのプログラム状態にプログラムされることができる。
実施例において、プログラム電圧は増加型ステップパルスプログラミング(incremental step pulse programming:ISPP)方式によって決定されてもよい。即ち、プログラム電圧のレベルは、プログラムループが繰り返されることによってステップ電圧分だけ段階的に増加または減少することができる。それぞれのプログラムループで使用されるプログラム電圧の印加回数、電圧レベル、及び電圧印加時間などはメモリコントローラの制御に応じて様々な形態に決められてもよい。
選択されたワードライン以外の残りのワードラインである非選択のワードラインにはパス電圧が印加されてもよい。実施例において、同じレベルのパス電圧が非選択のワードラインに印加されてもよい。実施例では、パス電圧はワードラインの位置に応じて相違するレベルを有することができる。
プログラムするメモリセルに接続された選択されたビットラインにはプログラム許容電圧として接地電圧が印加されてもよい。プログラムするメモリセル以外のメモリセルに接続されたビットラインである非選択のビットラインにはプログラム禁止電圧が印加されてもよい。
メモリ装置は、プログラム検証段階において、選択されたワードラインには検証電圧を印加し、非選択のワードラインには検証パス電圧を印加することができる。メモリ装置は、選択されたワードラインに接続されたメモリセルがそれぞれ接続されたビットラインを介して出力される電圧または電流を検知し、検知された結果に基づいて検証段階がパスであるか、それともフェイルであるかを決めることができる。
検証段階では、第1~第nプログラム状態のうち少なくとも1つのプログラム状態に対するプログラム検証動作が行われてもよい。例えば、第k(kは1以上n以下である自然数)状態にプログラムされるメモリセルが第k状態に対応する検証電圧によってオフセルと判読されると、第k状態に対するプログラム検証動作はパスされることができる。
図5において、選択されたメモリセルが2つのデータビットを保存するマルチレベルセル(MLC)であれば、選択されたメモリセルは消去状態及び第1~第3プログラム状態の何れか1つのプログラム状態にプログラムされることができる。メモリセルが保存するデータビットの数は本実施例において限定されない。
第1プログラムループPL1が実行されるとき、第1プログラム電圧Vpgm1が印加された後、複数のメモリセルのプログラム状態を検証するために、第1~第3検証電圧V_vfy1~V_vfy3が順次印加される。このとき、目標状態が第1プログラム状態であるメモリセルは第1検証電圧V_vfy1によって検証が行われ、目標状態が第2プログラム状態であるメモリセルは第2検証電圧V_vfy2によって検証が行われ、目標状態が第3プログラム状態であるメモリセルは第3検証電圧V_vfy3によって検証が行われてもよい。検証電圧の数は本実施例において限定されない。
各検証電圧V_vfy1~V_vfy3によって検証パスされたメモリセルは目標状態であると判別され、その後、第2プログラムループPL2でプログラム禁止(program inhibit)される。プログラム禁止されたメモリセルと接続されたビットラインにはプログラム禁止電圧が印加されてもよい。第2プログラムループPL2で選択されたワードラインに第1プログラム電圧Vpgm1より単位電圧ΔVpgm分だけ高い第2プログラム電圧Vpgm2が印加される。
その後、第1プログラムループPL1の検証動作と同様に検証動作が行われる。例えば、検証パスは対応する検証電圧によってメモリセルがオフセル(off-cell)と判読されることを指す。
上述のように、メモリ装置がマルチレベルセル(MLC)をプログラムするとき、メモリ装置は第1~第3検証電圧V_vfy1~V_vfy3を使用してそれぞれのプログラム状態を目標状態とするメモリセルをそれぞれ検証する。
図6は、本発明による実施例による電流センシング回路がカウントしたフェイルビット数と基準数の比較結果によるパスループを説明するための図である。
図2を参照して説明した電流センシング回路(Current Sensing Circuit、CSC)は、プログラム動作が行われたターゲットセルのうちプログラムフェイルされたセルの数であるフェイルビット数をカウントすることができる。フェイルビット数が基準数より少ないかまたは同じであれば、電流センシング検証動作はパスされることができる。電流センシング検証動作がパスされた場合、後続のプログラムループで検証動作が省略されてもよい。フェイルビット数が基準数より大きいと、電流センシング検証動作はフェイルされることができる。基準数は実施例に応じて様々に設定されてもよい。
パスループは複数のプログラムループのうちフェイルビット数が基準数より少ないかまたは同じループであってもよい。複数のプログラムループが行われるとき、基準数が大きいほど、パスループのループカウントは小さいことができる。
例えば、第1ケースCase 1では、フェイルビット数Fail Bit_1が基準数Ref 1より少ないため、ループLoop_P1はパスループであることができる。第2ケースCase 2では、フェイルビット数Fail Bit_2が基準数Ref 2より少ないため、ループLoop_P2はパスループであることができる。
第1及び第2ケースCase 1、Case 2で同様にプログラムループが行われる場合、基準数Ref_1が基準数Ref_2より少ないため、電流センシング検証動作は第1ケースCase 1より第2ケースCase 2でより速くパスされることができる。従って、パスループであるループLoop_P2のカウントはパスループであるループLoop_P1のカウントより小さいことができる。
図7は本発明による実施例において後半のループにおける検証動作の省略を説明するための図である。
図5を参照して説明したように、プログラム動作は複数のプログラムループPL1~PLn+2を含んでもよい。複数のプログラムループPL1~PLn+2のそれぞれは、プログラム電圧を印加するプログラム電圧印加段階 と、検証電圧を印加してメモリセルがプログラムされたか否かを判断する検証段階と、を含んでもよい。
本発明による実施例によると、メモリ装置は、検証段階において、プリ検証電圧Vvfyp及びメイン検証電圧Vvfymを用いてターゲットセルに対する検証動作を行うことができる。
実施例によると、第1ループPL1~第n番目ループPLnのそれぞれは、プログラム電圧印加段階及び検証段階を含んでもよい。第n+1番目及び第n+2番目ループPLn+1、PLn+2のそれぞれはプログラム電圧印加段階を含んでもよい。第n+1番目及び第n+2番目ループPLn+1、PLn+2において検証段階は省略されてもよい。
実施例によって、第n+1番目及び第n+2番目ループPLn+1、PLn+2において検証段階が省略されることにより、全体のプログラム時間が減少することができる。第n+1番目及び第n+2番目ループPLn+1、PLn+2において検証段階が省略されることにより、ターゲットセルの分布劣化が増加することができる。
ターゲットセルの分布劣化は図9で後述する。ターゲットセルの分布劣化を減少させるための実施例は図10~図12を参照して説明する。
実施例では、2つの検証電圧レベルで検証動作を行うプログラム動作を例に挙げて説明したが、プログラム動作時に用いられる検証電圧の数は実施例によって限定されない。
図8は実施例によるダブル検証プログラム動作を説明するための図である。
図8を参照すると、ダブル検証プログラム動作は、プログラム動作に対する検証動作の際に2つの検証電圧レベルで検証動作を行うプログラム動作であってもよい。2つの検証電圧はプリ検証電圧Vvfyp及びメイン検証電圧Vvfymであってもよい。メイン検証電圧Vvfymはメモリセルの目標プログラム状態Target PVに対応する検証電圧であってもよい。プリ検証電圧Vvfypはメイン検証電圧Vvfymより低いレベルで、メモリセルに対するプログラム動作が進行された程度を検証する電圧であってもよい。
プログラム動作の検証結果に応じてメモリセルの状態モードが決められる。状態モードは第1状態モードPGM Mode及び第2状態モードDPGM Modeを含んでもよい。
第1状態モードPGM Modeである第1メモリセルA cellsの閾値電圧はプリ検証電圧Vvfypより低いため、目標プログラム状態Target PVに達するために、プログラム動作が迅速に行われる必要がある。第2状態モードDPGM Modeである第2メモリセルB cellsの閾値電圧はプリ検証電圧Vvfypより高くてメイン検証電圧Vvfymより低いため、目標プログラム状態Target PVに達するために、第1メモリセルA cellsよりもプログラム動作が遅く行われる必要がある。
従って、プログラム動作の際、第1状態モードPGM Modeにおいて第1メモリセルA cellsには第1有効電圧が印加され、第2状態モードDPGM Modeにおいて第2メモリセルB cellsには第1有効電圧より低い第2有効電圧が印加されることができる。
第2メモリセルB cellsに第1有効電圧より低い第2有効電圧を印加するために、ターゲットメモリセルと接続されたワードラインにプログラムパルスが印加される間、第1メモリセルA cellsと接続されたビットラインに第1ビットライン電圧が印加され、第2メモリセルB cellsと接続されたビットラインに第2ビットライン電圧が印加されてもよい。
第1ビットライン電圧は接地電圧であってもよい。第2ビットライン電圧は第1ビットライン電圧より高い電圧であってもよい。第2メモリセルB cellsが第1メモリセルA cellsよりもワードラインとビットラインとの電位差が小さいため、第2メモリセルB cellsに第1メモリセルA cellsより低い有効電圧(Effective bias)が印加されてもよい。実施例では、2つの検証電圧レベルで検証動作を行うプログラム動作を例に挙げて説明したが、プログラム動作時に用いられる検証電圧の数は実施例によって限定されない。
図9は、ダブル検証プログラム動作において後半のループの検証動作を省略する場合のメモリセルの分布劣化を説明するための図である。
図9を参照すると、図8を参照して説明した検証動作が第n番目ループPLnの検証動作である場合、第n+1番目ループPLn+1及び第n+2番目ループPLn+2におけるターゲットセルの分布劣化が示されている。
図9において、第n番目ループPLnは予め設定されたターゲットループであってもよい。ターゲットループは、プリ検証電圧とメイン検証電圧との間隔をデフォルト検証電圧間隔から変更するループであってもよい。他の実施例において、第n番目ループPLnは電流センシング検証動作がパス(CSC Pass)されたループであってもよい。従って、第n番目ループPLn以後である後続のループでは検証段階が省略されることができる。即ち、第n+1番目ループ及び第n+2番目ループPLn+1、PLn+2において検証段階が省略されてもよい。
第1メモリセルA cellsは、第n番目ループPLnの検証動作の結果によって第1状態モードPGM Modeと決まったメモリセルであってもよい。第2メモリセルB cellsは、第n番目ループPLnの検証動作の結果によって第2状態モードDPGM Modeと決まったメモリセルであってもよい。
第1メモリセルA cellsの場合、第n+1番目ループPLn+1でMPGM Pulseが印加され、第n+2番目ループPLn+2でDPGM Pulseが印加されてもよい。第1メモリセルA cellsにMPGM Pulseで第1有効電圧が印加され、DPGM Pulseで第2有効電圧が印加されてもよい。
第n+1番目ループPLn+1で検証段階が省略されるため、第n+1番目ループPLn+1においてMPGM PULSEが印加された後、閾値電圧が目標プログラム状態Target PVに達したメモリセルに対しても第n+2番目ループPLn+2においてDPGM PULSEが印加されてもよい。従って、第n+2番目ループPLn+2が行われた後、第1メモリセルA cellsのうち目標プログラム状態Target PVよりもオーバープログラムされたメモリセルが発生し得る。オーバープログラムされたメモリセルは右側の分布が劣化したメモリセルであることができる。
第2メモリセルB cellsの場合、第n+1番目ループPLn+1においてDPGM PULSEが印加されてもよい。第2メモリセルB cellsにDPGM PULSEで第1有効電圧より低い第2有効電圧が印加されてもよい。第2有効電圧は第1有効電圧より低いため、第n+1番目ループPLn+1が行われた後、第2メモリセルB cellsのうち目標プログラム状態Target PVより少なくプログラムされたメモリセルが発生し得る。少なくプログラムされたメモリセルは左側の分布が劣化したメモリセルであることができる。実施例では、2つの検証電圧レベルで検証動作を行うプログラム動作を例に挙げて説明したが、プログラム動作時に用いられる検証電圧の数は実施例によって限定されない。
図10aは2つの検証電圧の間の間隔変化によるメモリセルの分布を説明するための図である。
図10aを参照すると、ダブル検証プログラム動作において、プリ検証電圧Vvfypとメイン検証電圧Vvfymとの間隔である検証電圧間隔が調整されることができる。
実施例によると、複数のループのうちターゲットループから検証電圧間隔が調整されることができる。ターゲットループは事前テストの結果により予め設定されたループであってもよい。検証電圧間隔はデフォルト検証電圧間隔から変更されてもよい。2つの検証電圧のうちメイン検証電圧Vvfymはプログラム動作の目標状態に対応する検証電圧であるため、固定された値を有することができる。従って、検証電圧間隔を調整するためにプリ検証電圧Vvfypは低くなったり、高くなったりすることができる。
図10aにおいて、デフォルト検証電圧間隔はVvfym-Vvfypであることができる。
実施例において、検証電圧間隔をデフォルト検証電圧間隔より狭くするために、プリ検証電圧はVvfypからVvfyp’’に増加することができる。狭められた検証電圧間隔であるVvfym-Vvfyp’’において、第1領域A areaに属する第1メモリセルA Cellsの数は増加し、第2領域B areaに属する第2メモリセルB cellsの数は減少することができる。
実施例において、検証電圧間隔をデフォルト検証電圧間隔よりも大きくするために、プリ検証電圧はVvfypからVvfyp’に減少することができる。増加した検証電圧間隔であるVvfym-Vvfyp’において、第1領域A areaに属する第1メモリセルA cellsの数は減少し、第2領域B areaに属する第2メモリセルB cellsの数は増加することができる。
図10aを参照して説明した実施例により、メモリ装置は検証電圧間隔を調整することで、右側の分布が劣化する第1メモリセルA cellsの数と左側の分布が劣化する第2メモリセルB cellsの数を調整することができる。
図10bは、実施例においてターゲットメモリセルと接続されたビットライン電圧のレベル増加によるDPGM有効電圧の変化を説明するための図である。
図10bを参照すると、複数のループのうちターゲットループから、図8及び図9を参照して説明した第2ビットライン電圧のレベルが変更されることができる。第2ビットライン電圧のレベルはDPGM BL Biasであってもよい。
複数のループのうちターゲットループの前の第2ビットライン電圧はデフォルトビットライン電圧であってもよい。ターゲットループから第2ビットライン電圧の大きさがデフォルトビットライン電圧から変更されてもよい。
例えば、第2ビットライン電圧はターゲットループからデフォルトビットライン電圧より高くなってもよい。第2ビットライン電圧がターゲットループからデフォルトビットライン電圧より増加することによって、第2ビットライン電圧が印加されるビットラインと接続されたメモリセルはターゲットループの前より有効電圧が減少することができる。従って、ターゲットループの後続ループで第2ビットライン電圧が印加されるビットラインと接続されたメモリセルは、ビットラインにデフォルトビットライン電圧が印加されるときよりも少なくプログラムされることができる。
実施例では、ターゲットループは事前テストを通じて予め設定されたループであってもよい。例えば、ターゲットループは事前テストにおいて、DPGM Effective bias印加後にメモリセルの閾値電圧が目標プログラム状態に達することができる最適のループであることができる。他の実施例において、ターゲットループは電流センシング検証動作がパスされた後のループであってもよい。
図9及び図10aを参照すると、ターゲットループにおいてプリ検証電圧を増加させて検証電圧間隔を狭めることで、第2領域B areaに属する第2メモリセルB cellsの数が減少することができる。従って、図9で説明した左側の分布劣化が改善することができる。
図9及び図10bを参照すると、ターゲットループの後続ループにおいて第2ビットライン電圧をデフォルトビットライン電圧より増加させて有効電圧を減少させることで、第1メモリセルA cellsのうち第n+2番目ループPLn+2で目標プログラム状態Target PVよりオーバープログラムされたメモリセルの数が減少することができる。従って、図9で説明した右側の分布劣化が改善することができる。
実施例では、2つの検証電圧レベルで検証動作を行うプログラム動作を例に挙げて説明したが、プログラム動作時に用いられる検証電圧の数は実施例によって限定されない。
図11は、ステップ電圧の大きさによるデフォルト検証電圧間隔と第2メモリセルと接続されたビットラインに印加されるデフォルトビットライン電圧の大きさを説明するための図である。
図5及び図11を参照すると、ステップ電圧の大きさによってデフォルト検証電圧間隔及びデフォルトビットライン電圧が設定されてもよい。例えば、ステップ電圧の大きさが増加するほど、デフォルト検証電圧間隔は広く設定されることができる。ステップ電圧の大きさが増加するほど、デフォルトビットライン電圧の大きさは高く設定されることができる。
図2を参照して説明した検証電圧情報は、複数のステップ電圧のそれぞれに対応するデフォルト検証電圧間隔に関する情報であってもよい。ビットライン電圧情報は複数のステップ電圧のそれぞれに対応するデフォルトビットライン電圧に関する情報であってもよい。
図5を参照して説明したステップ電圧の大きさは、ターゲットセルと接続された選択されたワードラインの位置に応じて変わってもよい。
3Dメモリセルの構造において、中央(Center)に位置するメモリセルの特性は良好であり、エッジ(Edge)に位置するメモリセルの特性は良くないことがある。メモリセルの特性が悪い場合は、閾値電圧分布を改善するためにステップ電圧の大きさを減少させることができる。
従って、中央に位置するメモリセルに対するプログラム動作時のステップ電圧の大きさは高く設定され、エッジに位置するメモリセルに対するプログラム動作時のステップ電圧の大きさは低く設定されることができる。
他の実施例において、メモリブロックにプログラム動作及び消去動作が行われた回数であるプログラム及び消去カウントに応じてメモリブロックに含まれたメモリセルのプログラム速度が変わってもよい。プログラム消去カウントが増加するほど、メモリセルの劣化度が増加することができる。従って、プログラム消去カウントが増加するにつれてメモリセルが受ける有効電圧の影響を減少させるために、メモリ装置はプログラム消去カウントが増加するほど、デフォルトビットライン電圧の大きさを減少させることができる。
図12は実施例によるメモリ装置の動作方法を説明するためのフローチャートである。
段階S1201において、メモリ装置は予め設定されたターゲットループに関する情報に基づいて、複数のループのうち第n番目ループにおいて第1検証電圧と第2検証電圧との間隔である検証電圧間隔をデフォルト検証電圧間隔から変更して検証動作を行うことができる。
段階S1203において、メモリ装置は第n番目ループにおける検証動作の結果に基づいて、第n+1番目ループにおいて、第1メモリセルと接続されたビットラインに第1ビットライン電圧を印加し、第2メモリセルと接続されたビットラインに第1ビットライン電圧より高い第2ビットライン電圧を印加してプログラム動作を行うことができる。
段階S1205において、メモリ装置は第n+2番目ループにおいて、第1メモリセルと接続されたビットラインに第2ビットライン電圧を印加してプログラム動作を行うことができる。
50 記憶装置
100 メモリ装置
140 プログラム動作制御部
141 検証電圧制御部
142 ビットライン電圧制御部
143 プログラム設定情報保存部
200 メモリコントローラ
100 メモリ装置
140 プログラム動作制御部
141 検証電圧制御部
142 ビットライン電圧制御部
143 プログラム設定情報保存部
200 メモリコントローラ
Claims (29)
- 複数のメモリセルと、
上記複数のメモリセルのうちターゲットセルに対してそれぞれプログラム電圧印加段階と、第1検証電圧及び上記第1検証電圧より高い第2検証電圧を用いて上記ターゲットセルがプログラムされたか否かを確認する検証段階とを含む複数のループを含むプログラム動作を行う周辺回路と、
上記プログラム動作を行うように上記周辺回路を制御するプログラム動作制御部と、を含み、
上記プログラム動作制御部は、上記複数のループのうち予め設定されたターゲットループから上記第1検証電圧と上記第2検証電圧との間隔である検証電圧間隔を変更する検証電圧制御部と、
上記複数のループのうち上記ターゲットループである第n番目ループ(nは2以上の自然数)の上記検証段階における検証結果に基づいて、第n+1番目ループの上記プログラム電圧印加段階において、上記ターゲットセルのうち第1検証電圧より低い閾値電圧を有する第1メモリセルと接続されたビットラインに第1ビットライン電圧を印加し、上記第1検証電圧より大きいかまたは同じであり、第2検証電圧より低い閾値電圧を有する第2メモリセルと接続されたビットラインに上記第1ビットライン電圧より高い第2ビットライン電圧を印加し、第n+2番目ループの上記プログラム電圧印加段階において、上記第1メモリセルと接続されたビットラインに対して上記第2ビットライン電圧を印加するように上記周辺回路を制御するビットライン電圧制御部と、を含むことを特徴とするメモリ装置。
(nは2以上の自然数) - 上記プログラム動作制御部は、
上記ターゲットループに関する情報であるターゲットループ情報を保存するプログラム設定情報保存部をさらに含むことを特徴とする請求項1に記載のメモリ装置。 - 上記第n+1番目ループ及び上記第n+2番目ループのそれぞれは、
上記プログラム電圧印加段階を含むことを特徴とする請求項1に記載のメモリ装置。 - 上記メモリ装置は、
上記ターゲットセルのうちプログラムフェイルされたセルの数であるフェイルビット数をカウントする電流センシング回路をさらに含み、
上記ビットライン電圧制御部は、
上記第n+1番目ループ及び上記第n+2番目ループのプログラム電圧印加段階において上記第2ビットライン電圧をデフォルトビットライン電圧よりも増加させるように上記周辺回路を制御することを特徴とする請求項1に記載のメモリ装置。 - 上記ビットライン電圧制御部は、
上記ターゲットセルを含むメモリブロックに対するプログラム動作及び消去動作が行われた回数であるプログラム及び消去カウントに応じて上記デフォルトビットライン電圧を設定することを特徴とする請求項4に記載のメモリ装置。 - 上記第n番目ループは、
上記複数のループのうち上記フェイルビット数が基準数以下のループであるパスループであることを特徴とする請求項4に記載のメモリ装置。 - 上記検証電圧制御部は、
上記第n番目ループにおいて上記検証電圧間隔を上記複数のループのうち最初のループ~第n-1番目ループにおける検証電圧間隔であるデフォルト検証電圧間隔よりも狭く変更することを特徴とする請求項1に記載のメモリ装置。 - 上記検証電圧制御部は、
上記第n番目ループにおいて上記第1検証電圧のレベルを増加させて上記検証電圧間隔を狭めることを特徴とする請求項7に記載のメモリ装置。 - 上記プログラム動作制御部は、
上記ターゲットセルに接続された選択されたワードラインに、ループが増加するにつれてステップ電圧分だけ増加するプログラム電圧を印加して上記プログラム動作を行うように周辺回路を制御することを特徴とする請求項2に記載のメモリ装置。 - 上記プログラム設定情報保存部は、
複数のステップ電圧に対応するデフォルト検証電圧間隔に対する情報であるデフォルト検証電圧情報、及び上記複数のステップ電圧に対応する上記第2ビットライン電圧のデフォルトビットライン電圧に対する情報であるデフォルトビットライン電圧情報を保存することを特徴とする請求項9に記載のメモリ装置。 - 上記検証電圧制御部は、
上記デフォルト検証電圧情報に基づいて上記ステップ電圧の大きさに応じて上記デフォルト検証電圧間隔を設定することを特徴とする請求項10に記載のメモリ装置。 - 上記検証電圧制御部は、
上記ステップ電圧の大きさが大きいほど、上記デフォルト検証電圧間隔を広く設定することを特徴とする請求項11に記載のメモリ装置。 - 上記プログラム動作制御部は、
上記複数のメモリセルと接続された複数のワードラインのうち上記ターゲットセルと接続された上記選択されたワードラインの位置に応じて上記ステップ電圧の大きさを設定することを特徴とする請求項9に記載のメモリ装置。 - 上記プログラム動作制御部は、
上記ターゲットセルのプログラム速度に応じて上記ステップ電圧の大きさを設定することを特徴とする請求項9に記載のメモリ装置。 - 上記ビットライン電圧制御部は、
上記デフォルトビットライン電圧情報に基づいて上記ステップ電圧の大きさに応じて上記デフォルトビットライン電圧を設定することを特徴とする請求項10に記載のメモリ装置。 - 上記ビットライン電圧制御部は、
上記ステップ電圧の大きさが大きいほど、上記デフォルトビットライン電圧を高く設定することを特徴とする請求項15に記載のメモリ装置。 - 上記第1ビットライン電圧は、接地電圧を含むことを特徴とする請求項1に記載のメモリ装置。
- 複数のメモリセルのうちターゲットセルに接続されたワードラインにループが増加するにつれてステップ電圧分だけ増加したプログラム電圧を印加するプログラム動作を行い、第1検証電圧及び第2検証電圧を用いて上記ターゲットセルに対する検証動作を行うメモリ装置の動作方法において、
予め設定されたターゲットループに関する情報に基づいて、複数のループのうち第n番目ループ(nは2以上の自然数)において上記第1検証電圧と上記第2検証電圧との間隔である検証電圧間隔を上記複数のループのうち最初のループ~第n-1番目ループにおける検証電圧間隔であるデフォルト検証電圧間隔からターゲット間隔に変更して上記検証動作を行う段階と、
上記第n番目ループにおける上記検証動作の結果に基づいて、上記複数のループのうち第n+1番目ループにおいて、上記第1検証電圧より低い閾値電圧を有する第1メモリセルと接続されたビットラインに第1ビットライン電圧を印加し、上記第1検証電圧より大きいかまたは同じであり、上記第2検証電圧より低い閾値電圧を有する第2メモリセルと接続されたビットラインに上記第1ビットライン電圧より高い第2ビットライン電圧を印加して上記プログラム動作を行う段階と、
上記複数のループのうち第n+2番目ループにおいて、上記第1メモリセルと接続されたビットラインに上記第2ビットライン電圧を印加してプログラム動作を行う段階と、を含むことを特徴とするメモリ装置の動作方法。 - 上記ステップ電圧の大きさに応じて上記デフォルト検証電圧間隔を変更する段階をさらに含むことを特徴とする請求項18に記載のメモリ装置の動作方法。
- 上記ターゲットループ以後、上記第2ビットライン電圧の大きさを上記第n番目ループまでの第2ビットライン電圧であるデフォルトビットライン電圧より高く設定する段階をさらに含むことを特徴とする請求項18に記載のメモリ装置の動作方法。
- 複数のメモリセルと、
上記複数のメモリセルのうちターゲットセルに対してそれぞれプログラム電圧印加段階と、複数の検証電圧を用いて上記ターゲットセルがプログラムされたか否かを確認する検証段階とを含む複数のループを含むプログラム動作を行う周辺回路と、
上記複数のループのうち予め設定されたターゲットループから上記複数の検証電圧間の間隔をデフォルト間隔からターゲット間隔に変更し、上記ターゲットループである第n番目ループ(nは2以上の自然数)の検証段階における検証結果に基づいて、第n+1番目ループ及び第n+2番目ループのプログラム電圧印加段階において上記ターゲットセルのビットラインに印加されるビットライン電圧をそれぞれ決め、上記第n+1番目ループ及び第n+2番目ループで検証段階の実行を省略するように上記周辺回路を制御するプログラム動作制御部と、を含むことを特徴とするメモリ装置。 - 上記プログラム動作制御部は、
第n番目ループの検証段階において、上記ターゲットセルの閾値電圧がそれぞれ上記複数の検証電圧によって定義された複数の状態の何れの状態に属するかを決め、
上記複数の検証電圧は第1検証電圧、第2検証電圧、及び第3検証電圧を含み、
上記複数の状態は、
上記第1検証電圧より小さい閾値電圧と対応する第1状態と、
上記第1検証電圧より大きいかまたは同じであり、上記第2検証電圧より小さい閾値電圧と対応する第2状態と、
上記第2検証電圧より大きいかまたは同じであり、上記第3検証電圧より小さい閾値電圧と対応する第3状態と、
上記第3検証電圧より大きいかまたは同じである閾値電圧と対応する第4状態と、を含むことを特徴とする請求項21に記載のメモリ装置。 - 上記プログラム動作制御部は、
上記第n+1番目ループにおいて、上記第1状態に属する第1メモリセルと接続されたビットラインに対して第1ビットライン電圧を印加し、上記第2状態に属する第2メモリセルと接続されたビットラインに対して第2ビットライン電圧を印加し、上記第3状態に属する第3メモリセルと接続されたビットラインに対して第3ビットライン電圧を印加し、上記第4状態に属する第4メモリセルと接続されたビットラインに対して第4ビットライン電圧を印加し、上記第n+2番目ループにおいて、上記第1メモリセルと接続されたビットラインに対して上記第2ビットライン電圧を印加し、上記第2メモリセルと接続されたビットラインに対して上記第3ビットライン電圧を印加し、上記第3メモリセルと接続されたビットラインに対して上記第4ビットライン電圧を印加するように上記周辺回路を制御することを特徴とする請求項22に記載のメモリ装置。 - 上記第1ビットライン電圧は上記第2ビットライン電圧より小さく、
上記第2ビットライン電圧は上記第3ビットライン電圧より小さく、
上記第3ビットライン電圧は上記第4ビットライン電圧より小さいことを特徴とする請求項23に記載のメモリ装置。 - 上記第1ビットライン電圧は、接地電圧であることを特徴とする請求項23に記載のメモリ装置。
- 上記第4ビットライン電圧は、
上記ターゲットセルに対するプログラムを禁止させるプログラム禁止電圧であることを特徴とする請求項23に記載のメモリ装置。 - 上記プログラム動作制御部は、
上記ターゲットループに関する情報であるターゲットループ情報を保存するプログラム設定情報保存部を含むことを特徴とする請求項21に記載のメモリ装置。 - 上記ターゲット間隔は、上記デフォルト間隔より狭いことを特徴とする請求項21に記載のメモリ装置。
- 上記第2ビットライン電圧は、第n-1番目ループの検証段階において第1検証電圧より大きいかまたは同じであって第2検証電圧より小さい閾値電圧を有するメモリセルと接続されたビットラインに上記第n番目ループのプログラム電圧印加段階で印加される電圧より大きく、
上記第3ビットライン電圧は、上記第n-1番目ループの検証段階において上記第2検証電圧より大きいかまたは同じであって第3検証電圧より小さい閾値電圧を有するメモリセルと接続されたビットラインに上記第n番目ループのプログラム電圧印加段階で印加される電圧より大きいことを特徴とする請求項23に記載のメモリ装置。
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