KR20130133824A - Cmos 이미지 센서 화소 및 그의 제어 타이밍시퀀스 - Google Patents

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KR20130133824A
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pixels
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통후이 구오
장쿠 쿠앙
지에 첸
지비 리우
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수퍼픽스 마이크로 테크놀로지 컴퍼니 리미티드
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Abstract

본 발명은 일종의 CMOS 이미지 센서 화소 및 그의 제어 타이밍시퀀스로서, CMOS 이미지 센서 화소 어레이 중, 4개의 화소를 2×2 화소 어레이로 배열하여 한 그룹의 화소유닛을 구성하며, 그 중 제1열과 제2열 중의 두 개의 화소는 각각 열 안에서 선택 트랜지스터, 소스 폴로어 트랜지스터, 리셋 트랜지스터 및 능동영역을 공유하며, 또한 제1열과 제2열은 백투백 방식으로 배열되고; 다수 그룹의 화소유닛은 수직 및 수평 방향에서 2차원 화소 어레이로 배열된다. 화소 어레이 중, 동일 행의 화소는 제2층 금속 연결선을 통해 장치의 상호 연결을 실현하고, 통일 열의 화소는 제1층 금속 연결선을 통해 장치의 상호 연결을 실현하며; 제1층 금속 연결선은 신호출력선과 컬럼 컨트롤러 타이밍시퀀스 제어선 및 전원 제어선이고, 제2층 금속 연결선은 로우 디코더 타이밍시퀀스 출력 제어선이다. 본 발명의 구조는 면적이 작은 화소 센서의 광이용 효율을 향상시켜 감도를 향상시킬 수 있기 때문에, 면적이 작은 화소 이미지 센서의 이미지 품질을 효과적으로 제고시킬 수 있다.

Description

CMOS 이미지 센서 화소 및 그의 제어 타이밍시퀀스{CMOS IMAGE SENSOR PIXEL AND CONTROLLING TIMING SEQUENCE THEREOF}
본 출원은 2011년 4월 15일에 중국 특허국에 제출하고, 출원번호가 201110095448.2이며, 발명의 명칭이 “CMOS 이미지 센서 화소 및 그의 제어 타이밍시퀀스”인 중국특허출원의 우선권을 청구하는 것으로서, 그 전체 내용은 인용을 통해 본 출원내용에 결합되어 있다.
본 발명은 일종의 CMOS 이미지 센서에 관한 것으로서, 특히 일종의 CMOS 이미지 센서 화소 및 그의 제어 타이밍시퀀스에 관한 것이다.
현재 이미지 센서는 디지털 카메라, 이동전화, 의료기계, 차량 및 기타 응용분야에 광범위하게 응용되고 있다. 특히 CMOS(상보형 금속 산화물 반도체) 이미지 센서의 급속한 발전은 저전력 소형 크기의 고해상도 이미지 센서에 대한 요구를 더욱 높아지게 만들었다.
종래 기술 중의 CMOS 이미지 센서 화소 구조의 배열 방식은 4T2S를 예로 들면, 화소 자체의 구조적 특성에 의존하기 때문에, 그 어레이는 일반적으로 제1층 금속, 제2층 금속 및 제3층 금속이 장치 연결선 역할을 하도록 할 필요가 있고, 인접한 행의 화소 사이에는 다수 행의 제1층 금속 또는 제2층 금속 연결선이 필요하며, 인접한 열의 화소 사이에는 다수 열의 제2층 금속 또는 제1층 금속 연결선이 필요하다.
상기 종래 기술은 적어도 이하 단점을 포함한다:
소형 치수의 화소 센서는 감광 면적이 작고, 감도가 낮아 어두운 빛에서는 정보 전달이 충분히 선명하지 못하다. 특히 제1층 금속, 제2층 금속 및 제3층 금속을 장치 연결선으로 사용할 경우, 광전 다이오드 Si(구소) 표면상의 매질 높이가 비교적 높아 광선이 광전 다이오드에 입사되는데 영향을 끼친다. 인접한 행과 인접한 열의 화소 사이의 다수의 금속 연결선은 금속 윈도우의 개구율을 저하시키고, 일부 광선이 광전 다이오드에 입사되는 것을 차단한다.
본 발명의 목적은 금속 윈도우 개구율이 비교적 크고, 감도가 높은 소형 치수의 CMOS 이미지 센서 화소 및 그의 제어 타이밍시퀀스를 제공하고자 하는데 있다.
본 발명의 목적은 이하 기술방안을 통해 실현된다:
본 발명의 CMOS 이미지 센서 화소는 광전 다이오드, 전하 전송 트랜지스터, 선택 트랜지스터, 소스 폴로어 트랜지스터, 리셋 트랜지스터, 능동영역을 포함한다.
구체적으로 4개의 화소를 2×2 화소 어레이로 배열하여 한 그룹의 화소유닛을 구성하며, 그 중 제1열과 제2열 중의 두 개의 화소는 각각 열 안에서 선택 트랜지스터, 소스 폴로어 트랜지스터, 리셋 트랜지스터 및 능동영역을 공유하며, 또한 제1열과 제2열은 백투백(back-to-back) 방식으로 배열된다.
다수 그룹의 화소유닛은 수직 및 수평 방향에서 2차원 화소 어레이로 배열되며, 동일 행의 화소는 제2층 금속 연결선을 통해 장치의 상호 연결을 실현하고, 통일 열의 화소는 제1층 금속 연결선을 통해 장치의 상호 연결을 실현한다.
상기 제1열 중의 두 화소의 장치 배치 방식
선택 트랜지스터(SX1)와 소스 폴로어 트랜지스터(SF1)는 화소(11)의 광전 다이오드(PD11) 상부에 위치하고, 리셋 트랜지스터(RX1)는 화소(11)의 광전다이오드(PD11)와 화소(21)의 광전 다이오드(PD21) 사이에 위치한다.
상기 제2열 중의 두 화소의 장치 배치 방식
선택 트랜지스터(SX2)와 소스 폴로어 트랜지스터(SF2)는 화소(22)의 광전 다이오드(PD22) 하부에 위치하고, 리셋 트랜지스터(RX2)는 화소(12)의 광전 다이오드(PD12)와 화소(22)의 광전 다이오드(PD22) 사이에 위치한다.
상기 제1열 중의 두 화소의 장치 배치 방식 중, 선택 트랜지스터(SX1)는 소스 폴로어 트랜지스터(SF1)의 좌측에 위치한다.
상기 제2열 중의 두 화소의 장치 배치 방식 중, 선택 트랜지스터(SX2)는 소스 폴로어 트랜지스터(SF2)의 우측에 위치한다.
상기 제1열 중의 두 화소의 장치 배치 방식 중, 능동영역(FD1)은 화소(11)의 광전 다이오드(PD11)와 화소(21)의 광전 다이오드(PD21) 사이, 리셋 트랜지스터(RX2)의 우측에 위치한다.
상기 제2열 중의 두 화소의 장치 배치 방식 중, 능동영역(FD2)은 화소(12)의 광전 다이오드(PD12)와 화소(22)의 광전 다이오드(PD22) 사이, 리셋 트랜지스터(RX2)의 좌측에 위치한다.
상기 제1열 중의 두 화소의 장치 배치 방식 중, 능동영역(FD1)과 소스 폴로어 트랜지스터(SF1) 그리드극은 제1층 금속 연결선으로 연결된다.
상기 제2열 중의 두 화소의 장치 배치 방식 중, 능동영역(FD2)과 소스 폴로어 트랜지스터(SF2) 그리드극은 제1층 금속 연결선으로 연결된다.
상기 CMOS 이미지 센서 화소는 다수 그룹의 상기 화소유닛으로 구성되는 화소 어레이를 포함할 수 있다.
본 발명의 상기 CMOS 이미지 센서 화소의 제어 타이밍시퀀스에서, 상기 제어 타이밍시퀀스는 CMOS 이미지 센서 화소 어레이 로우 디코더 타이밍시퀀스와 칼럼 컨트롤러 타이밍시퀀스를 포함한다.
상기 제1층 금속 연결선은 신호출력선과 컬럼 컨트롤러 타이밍시퀀스 제어선 및 전원 제어선이다.
상기 제2층 금속 연결선은 로우 디코더 타이밍시퀀스 출력 제어선이다.
상기 설명으로 알 수 있듯이, 본 발명 중 CMOS 이미지 센서 화소는 4T2S(4개의 트랜지스터와 2개의 화소가 선택 트랜지스터, 소스 폴로어 트랜지스터 및 리셋 트랜지스터를 공유한다) 구조를 채택하였다. 4개의 화소는 2×2 화소 어레이로 배열하여 하나의 그룹을 구성하며, 그 중 제1열과 제2열 중의 두 화소는 각각 열 안에서 선택 트랜지스터, 소스 폴로어 트랜지스터 및 리셋 트랜지스터를 공유하고, 또한 제1열과 제2열은 백투백 방식으로 배열된다.
본 발명의 CMOS 이미지 센서 화소 어레이는 제1층 금속과 제2층 금속만을 장치의 상호연결선으로 사용하고, 제3층 금속을 장치 연결선으로 사용하지 않아 광전 다이오드 Si(규소) 표면의 매질 높이를 낮출 수 있어 더욱 많은 빛이 광전 다이오드에 입사될 수 있다. 본 발명인 CMOS 이미지 센서 화소 구조와 각 트랜지스터의 배치 방식은 인접한 행의 화소 사이에 2행의 제2층 금속 연결선만 배치하고, 인접한 열의 화소 사이에 제1층 금속 연결선만 배치하면 기능을 실현할 수 있다. 이러한 금속 연결선 구조는 금속 윈도우 개구율을 효과적으로 향상시킬 수 있다.
이밖에 본 발명의 화소구조를 기초로, 두 가지 제어 타이밍시퀀스, 즉 CMOS 이미지 센서 화소 어레이 로우 디코더 타이밍 시퀀스와 컬럼 컨트롤러 타이밍 시퀀스를 사용할 수 있다.
본 발명인 CMOS 이미지 센서 화소 구조는 면적이 작은 화소 센서의 광이용 효율을 향상시켜 감도를 향상시킬 수 있기 때문에, 면적이 작은 화소 이미지 센서의 이미지 품질을 효과적으로 제고시킬 수 있다.
도 1은 본 발명이 제공하는 CMOS 이미지 센서 화소의 구체적인 실시예 중 4개의 화소로 구성되는 4T2S 백투백 구조의 판도 설명도이다.
도 2는 본 발명이 제공하는 CMOS 이미지 센서 화소의 구체적인 실시예 중 4개의 화소로 구성되는 4T2S 백투백 구조의 회로 설명도이다.
도 3은 본 발명이 제공하는 CMOS 이미지 센서 화소의 구체적인 실시예 중 6×4 화소 어레이 판도 설명도이다.
도 4는 본 발명이 제공하는 CMOS 이미지 센서 화소의 구체적인 실시예 중 6×4 화소 어레이 회로 설명도이다.
도 5는 본 발명이 제공하는 CMOS 이미지 센서 화소의 구체적인 실시예 중 로우 디코더와 컬럼 컨트롤러가 부가된 화소 어레이 설명도이다.
도 6은 본 발명이 제공하는 CMOS 이미지 센서 화소의 구체적인 실시예 중 화소 어레이의 로우 디코더 타이밍 시퀀스와 컬럼 컨트롤러 타이밍시퀀스 설명도이다.
본 발명의 상기 CMOS 이미지 센서 화소 및 그의 제어 타이밍 시퀀스의 바람직한 구체적 실시방식은 도 1 내지 도 6에 도시된 바와 같이, 광전 다이오드, 전하 전송 트랜지스터, 선택 트랜지스터, 소스 폴로어 트랜지스터, 리셋 트랜지스터, 능동영역, 제1층 금속 연결선 및 제2층 금속 연결선을 포함한다. 그 중 화소 어레이 열 1에 위치하는 화소 11과 화소 21은 선택 트랜지스터 SX1, 소스 폴로어 트랜지스터 SF1, 리셋 트랜지스터 RX1과 능동영역 FD1을 공유하고, 화소 어레이 열 2에 위치하는 화소 12와 화소 22는 선택 트랜지스터 SX2, 소스 폴로어 트랜지스터SF2, 리셋 트랜지스터 RX2와 능동영역 FD2을 공유한다. 그 중 선택 트랜지스터SX1와 소스 폴로어 트랜지스터 SF1는 화소 11의 광전 다이오드 PD11 상부에 위치하고, 리셋 트랜지스터 RX1는 화소 11의 광전 다이오드 PD11와 화소 21의 광전 다이오드 PD21 사이에 위치한다. 선택 트랜지스터 SX2와 소스 폴로어 트랜지스터 SF2는 화소 22의 광전 다이오드 PD22 하부에 위치하고, 리셋 트랜지스터 RX2는 화소 12의 광전 다이오드 PD11와 화소 22의 광전 다이오드 PD11 사이에 위치하고, 화소 11 및 화소 21과 화소 12 및 화소 22는 수평 방향에서 백투백 방식의 구조를 형성한다.
상기 선택 트랜지스터 SX1은 소스 폴로어 트랜지스터 SF1의 좌측에 위치하고, 상기 선택 트랜지스터 SX2는 소스 폴로어 트랜지스터 SF2의 우측에 위치한다.
상기 능동영역 FD1은 화소 11의 광전 다이오드 PD11과 화소 21의 광전 다이오드 PD21 사이, 리셋 트랜지스터 RX1의 우측에 위치하고, 상기 능동영역 FD2는 화소12의 광전 다이오드 PD12와 화소 22의 광전 다이오드 PD22 사이, 리셋 트랜지스터 RX2의 좌측에 위치한다.
상기 능동영역 FD1과 소스 폴로어 트랜지스터 SF1의 그리드극은 제1층 금속선으로 연결되고, 상기 능동영역 FD2와 소스 폴로어 트랜지스터 SF2의 그리드극은 제1층 금속선으로 연결된다.
상기 전원 제1층 금속 연결선 Vdd는 SF1과 SF2의 드레인극을 연결한다.
상기 제1층 금속 연결선 SC1은 선택 트랜지스터 SX1의 소스극, 리셋 트랜지스터 RX1의 그리드극과 소스극을 연결하고, 상기 제1층 금속 연결선 SC2는 선택 트랜지스터 SX2의 소스극과 리셋 트랜지스터 RX2의 그리드극 및 소스극을 연결하며, 상기 제1층 금속 연결선 SC1과 제1층 금속 연결선 SC2는 신소출력선과 컬럼 컨트롤러 타이밍 시퀀스 제어선이다.
상기 제2층 금속 연결선 SX는 선택 트랜지스터 SX1과 선택 트랜지스터 SX2의 그리드극을 연결한다.
상기 제2층 금속 연결선 TX1은 전하 전송 트랜지스터 TX11과 전하 전송 트랜지스터 TX12의 그리드극을 연결하고, 상기 제2층 금속 연결선 TX2는 전하 전송 트랜지스터 TX21과 전하 전송 트랜지스터 TX22의 그리드극을 연결한다.
상기 제2층 금속 연결선 SX, 제2층 금속 연결선 TX1과 제2층 금속 연결선TX2는 로우 디코더 타이밍 시퀀스 출력 제어선이다.
본 발명은 종래의 이미지 센서의 면적이 작은 화소의 감도가 낮은 문제를 해결하였다.
구체적인 실시예 1
도 1에 도시된 바와 같이, CMOS 이미지 센서 화소는 4T2S 구조를 채택하여, 4개의 화소를 포함하며, 화소 11, 화소 12, 화소 21 및 화소 22의 광전 다이오드는 각각 PD11, PD12, PD21, PD22이다. TX1과 TX2는 각각 화소 11과 화소 12의 전하 전송 트랜지스터이고, TX21과 TX22는 각각 화소 21과 화소 22의 전하 전송 트랜지스터이며, SX1, SF1과 RX1은 각각 화소 11과 화소 21의 선택 트랜지스터, 소스 폴로어 트랜지스터 및 리셋 트랜지스터이고, SX2, SF2와 RX2는 각각 화소 12와 화소 22 의 선택 트랜지스터, 소스 폴로어 트랜지스터 및 리셋 트랜지스터이다. 화소 11과 화소 21은 트랜지스터 SX1, SF1, RX1과 능동영역 FD1(Floating Diffusion)을 공유하며, 화소 12와 화소 22는 트랜지스터 SX2, SF2, RX2와 능동영역 FD2을 공유한다. 공유하는 화소 11 및 화소 21과 공유하는 화소 12 및 화소 22는 수평방향에서 백투백 방식의 구조를 형성한다.
CMOS 이미지 센서 화소에 사용되는 금속 상호연결선을 설명하면 다음과 같다. 능동영역 FD1과 SF1의 그리드극은 제1층 금속선으로 연결되고, 능동영역 FD2와 SF2의 그리드극은 제1층 금속선으로 연결된다. 전원의 제1층 금속 연결선 Vdd는 SF1과 SF2의 드레인극을 연결한다. SC1선은 제1층 금속 연결선으로서, SX1의 소스극을 연결하고, RX1의 그리드극과 소스극을 연결하며, SC1의 제1층 금속연결선은 즉 신호 출력선이면서 컬럼 컨트롤러 타이밍 시퀀스 제어선이기도 하다. SC2선은 제1층 금속 연결선으로서, SX2의 소스극을 연결하고, RX2의 그리드극과 소스극을 연결하며, SC2 제1층 금속 연결선은 즉 신호 출력선이면서 컬럼 컨트롤러 타이밍 시퀀스 제어선이기도 하다. SX선은 제2층 금속 연결선으로서, SX1과 SX2의 그리드극을 연결한다. TX1선은 제2층 금속 연결선으로서, TX11과 TX12의 그리드극을 연결하고, TX2선은 제2층 금속 연결선으로서, TX21과 TX22의 그리드극을 연결한다. SX 제2층 금속 연결선, TX1 제2층 금속 연결선과 TX2 제2층 금속 연결선은 모두 로우 디코더 타이밍 시퀀스 출력 제어선이다.
도 2에 도시된 바와 같이, 위에서 설명한 것은 4개의 화소 그룹이 백투백 형식을 구성하는 판도 구조 설명도이며, 상기 4개의 화소는 하나의 그룹으로 기록되고, 다수 그룹의 백투백 방식의 화소는 수직 및 수평 방향에서 2차원 화소 어레이를 형성한다.
구체적인 실시예 2
도 3은 6×4 화소 어레이 판도 설명도이며, 도 3에 도시된 화소 어레이 판도 설명도에 대응되는 회로설명도는 도 4에 도시된 바와 같다.
도 3과 도 4에 도시된 화소 어레이 중, 각 화소 FD 영역과 각 상응하는 소스 폴로어 트랜지스터의 그리드극은 제1층 금속 연결선으로 연결되고, 전원 Vdd선은 제1층 금속 연결선을 사용한다. SC1~SC6선은 제1층 금속 연결선으로서, 신호 출력선과 컬럼 컨트롤러 타이밍 시퀀스 제어선 역할을 한다. 제2층 금속 연결선 SX1은 SX11~SX16의 그리드극을 연결하고, 제2층 금속 연결선 TX1은 TX11~TX16의 그리드극을 연결하며, 제2층 금속 연결선 TX2는 TX21~TX26의 그리드극을 연결하고, 제2층 금속 연결선 TX3은 TX31~TX36의 그리드극을 연결하며, 제2층 금속 연결선 TX4는 TX41~TX46의 그리드극을 연결한다. 이 2차원 화소 어레이에서는 2층의 금속 상호연결선만 사용하고, 인접한 행의 화소 사이에는 2행의 제2층 제2층 금속 연결선만 있으며, 인접한 열의 화소 사이에는 2열의 제1층 금속 연결선만 있다. 본 발명은 2층의 금속만 사용하여 금속 윈도우 개구율을 높임으로써 면적이 작은 화소 센서의 감도를 효과적으로 향상시켰다.
구체적인 실시예 3
CMOS 이미지 센서 화소 어레이 신호 수집의 세부 내용을 설명하면 다음과 같다:
도 5는 로우 디코더와 컬럼 컨트롤러가 부가된 화소 어레이 설명도이다. 로우 디코더는 화소 어레이의 좌측에 설치된다(어레이의 우측에 설치될 수도 있다). 컬럼 컨트롤러는 화소 어레이의 상부에 배치되며, 신호 판독 장치는 화소어레이의 저부에 배치된다. 디코더, 컨트롤러와 신호 판독 장치의 위치는 결코 본 발명이 유일한 방식인 것은 아니며, 칩의 구체적인 설계 배치 상황에 따라 조정 가능하다. 도 5에 도시된 설명도는 어레이 화소의 구체적인 위치를 상세히 표시하였으며, 디코더 타이밍시퀀스 출력 제어선과 컬럼 컨트롤러 타이밍 시퀀스 제어선의 구체적인 번호를 표기하였다. m과 n은 음이 아닌 정수로서, 각각 화소 어레이의 화소 행과 열의 위치를 대표한다. 예를 들어 화소(2m+1, 2n+1)는 이 화소의 위치가 2m+1번째 행, 2n+1번째 열에 위치함을 나타낸다. 금속 연결선 Vdd는 전원선으로서, 센서가 정상적으로 작동할 때, Vdd는 전원 전압이다. 금속 연결선 SC는 신호 출력 연결선이면서 컬럼 컨트롤러 타이밍 시퀀스 제어선이기도 하며, 금속 연결선 SX와 TX는 로우 디코더 타이밍 시퀀스 출력 제어선이다.
도 6은 CMOS 이미지 센서 화소 어레이가 채택한 로우 디코더 출력 타이밍 시퀀스와 컬럼 컨트롤러 타이밍 시퀀스의 설명도로서, 본 발명의 화소 어레이는 전부 N형 트랜지스터를 사용하였다. N형 트랜지스터 그리드극이 고레벨로 설정되면, 즉 이 트랜지스터 그리드극을 제어하는 신호가 고레벨로 설정되는 경우, 트랜지스터를 턴온시키는 것을 나타내고, N형 트랜지스터 그리드극이 저레벨로 설정되면, 즉 이 트랜지스터의 그리드극을 제어하는 신호가 저레벨로 설정되는 경우, 트랜지스터를 턴오프시키는 것을 나타낸다. N형 트랜지스터 가동 시간 길이, 즉 이 트랜지스터의 그리드극을 제어하는 신호가 고레벨로 설정되는 시간 길이는 센서가 작동되는 구체적인 상황에 의해 결정되며, 화소 어레이 저부의 신호 판독장치가 신호를 판독할 때, SC선은 컬럼 컨트롤러 타이밍 시퀀스 제어선으로부터 신호 출력선으로 변환되어 신호 판독장치가 신호 출력선을 통해 신호를 판독한다. 도 6에서는 대각선을 갖는 사각형으로 신호 판독장치가 화소 신호를 판독하는 동작을 나타내었으며, 화소신호가 신호 판독장치에 의해 판독이 완료되면, 신호 출력선이 컬럼 컨트롤러 타이밍 시퀀스 제어선으로 변환된다.
본 발명의 CMOS 이미지 센서 화소 어레이가 정상적으로 작동할 때, 로우 스크롤링 노광 방식을 채택하며, 2m+1번째 행의 화소가 먼저 노광을 시작한 후, 2m_2번째 행의 화소가 노광을 시작하고, 그 다음 2m_3번째 행, 2m+4번째 행으로 이어진다. 노광이 종료되는 순서는 노광이 시작되는 순서와 동일하며, 각 행의 화소 신호 판독 순서 역시 각 행의 화소 노광 시작 순서와 동일하다. 센서가 동일한 프레임 화소 어레이 신호를 수집할 때, 각 행의 화소의 노광 시간은 같다.
이하 한 행의 화소의 타이밍 시퀀스 제어에 대하여 상세히 설명한다. 로우 화소의 노광 시간은 TX 신호의 첫 번째 고레벨 하강 에지로부터 시작되어, TX 신호의 다음 고레벨 하강에지에 이르러 종료된다. 노광시간 시작 전, 화소 광전 다이오드의 포텐셜 우물에 저장된 전하가 제거되어야 하는데, 즉 SX 신호가 저레벨에 놓이고, TX 신호와 SC 신호가 저레벨로부터 고레벨로 설정되면 전하 전송 트랜지스터와 리셋 트랜지스터를 턴온시킨다. 화소 광전 다이오드 포텐셜 우물에 저장된 전하가 제거된 후, 먼저 전하 전송 트랜지스터를 턴오프시킨 다음, 리셋 트랜지스터를 턴오프시키면, 즉 SX 신호가 저레벨에 놓이고, TX 신호와 SC 신호가 고레벨로부터 선후로 저레벨로 설정되면, 이때 화소 광전 다이오드가 노광을 시작한다. 노광 시간이 종료되기 전, 화소의 리셋 신호를 수집해야 하는데, 먼저 SX 신호와 TX 신호가 저레벨에 놓이고, SC 신호가 저레벨로부터 고레벨로 설정되면, 화소의 상응하는 FD 영역을 고레벨로 리셋하고, FD 영역을 고레벨로 리셋한 후 SC 신호를 고레벨로부터 저레벨로 설정하고 리셋 트랜지스터를 턴오프시킨다. 그 다음, SC선을 컬럼 컨트롤러 제어선으로부터 신호 출력선으로 변환시키고, TX 신호를 저레벨로 유지시키며, SX 신호를 저레벨로부터 고레벨로 설정하여 선택 트랜지스터를 턴온시키고, 신호 출력선을 통해 신호 판독 장치로 상응하는 전체 행의 각 화소의 신호를 판독하고 저장하여 신호 1이라 기록한다. 신호 1을 판독한 후, SX 신호를 고레벨로 유지시키고, 신호 판독 장치가 화소신호의 판독을 중지하면, SC선을 출력선으로부터 컬럼 컨트롤러 제어선으로 변환시키고, SC 신호를 저레벨로 설정한다. SC 신호가 저레벨에 놓이고, SX 신호가 고레벨에 놓이며, TX 신호가 저레벨로부터 고레벨로 설정되면 전하 전송 트랜지스터를 턴온시키고, 광전다이오드 포텐셜 우물 중의 광전 전하를 화소의 상응하는 FD 영역으로 전이시킨다.
화소 광전다이오드 포텐셜 우물 중의 광전 전하가 화소의 상응하는 FD 영역으로 전이된 후, 전하 전송 트랜지스터를 턴오프시키면, 즉 SC 타이밍시퀀스가 저레벨에 놓이고, SX 타이밍시퀀스가 고레벨에 놓이며, TX 타이밍시퀀스가 고레벨로부터 저레벨로 설정되면 노광시간이 종료된다. 그 다음, SC선을 컬럼 컨트롤러 제어선으로부터 신호 출력선으로 변환시키고, 신호 출력선을 통해 신호 판독 장치로 상응하는 전체 행의 각 화소들의 신호를 판독하여 신호 2라고 기록한다. 신호 2를 판독한 후, 신호 판독장치가 화소 신호의 판독을 중지하면, SX 타이밍시퀀스를 고레벨로부터 저레벨로 설정하고, SC선을 신호출력선으로부터 컬럼 컨트롤러 제어선으로 변환시킨다.
본 발명의 CMOS 이미지 센서 화소 어레이가 채택한 타이밍 시퀀스 제어방식은 결코 유일한 방식이 아니며, 예를 들어 신호 판독장치가 신호 출력선을 통해 선후로 동일한 프레임의 동일한 화소 신호 1과 신호 2를 판독하는 과정에서, 신호 1을 판독한 후 먼저 SX 타이밍시퀀스를 고레벨로부터 저레벨로 설정하여 선택 트랜지스터를 턴오프시키고, 신호 2를 판독하기 전 다시 SX 타이밍시퀀스를 저레벨로부터 고레벨로 설정하여 선택 트랜지스터를 턴온시킨 다음, 신호 판독 장치로 신호 2를 판독할 수 있다. 센서 화소가 수집한 광전신호는 신호 판독 장치에 의해 판독되어 기록되며, 진정한 광전 신호는 신호 1과 신호 2의 차이값 신호이다.
이상에 설명한 내용은 단지 본 발명의 바람직한 구체적인 실시방식일 뿐이나, 단 본 발명의 보호범위는 결코 이에 한정되지 않으며, 본 기술 분야를 숙지하는 기술자라면 누구든지 본 발명이 공개한 기술 범위 내에서 변화 또는 교체를 용이하게 생각해낼 수 있으며, 이는 모두 본 발명의 보호 범위 내에 포함되어야 함이 마땅하다. 따라서, 본 발명의 보호범위는 청구항의 보호범위를 기준으로 하여야 할 것이다.

Claims (10)

  1. 광전 다이오드, 전하 전송 트랜지스터, 선택 트랜지스터, 소스 폴로어 트랜지스터, 리셋 트랜지스터, 능동영역을 포함하는 일종의 CMOS 이미지 센서 화소에 있어서,
    4개의 화소를 2×2 화소 어레이로 배열하여 한 그룹의 화소유닛을 구성하며, 그 중 제1열과 제2열 중의 두 개의 화소는 각각 열 안에서 선택 트랜지스터, 소스 폴로어 트랜지스터, 리셋 트랜지스터 및 능동영역을 공유하며, 또한 제1열과 제2열은 백투백(back-to-back) 방식으로 배열되고;
    다수 그룹의 화소유닛은 수직 및 수평 방향에서 2차원 화소 어레이로 배열되며, 동일 행의 화소는 제2층 금속 연결선을 통해 장치의 상호 연결을 실현하고, 통일 열의 화소는 제1층 금속 연결선을 통해 장치의 상호 연결을 실현하는 것을 특징으로 하는 CMOS 이미지 센서 화소.
  2. 제 1항에 있어서,
    상기 제1열 중의 두 화소의 장치 배치 방식은,
    선택 트랜지스터(SX1)와 소스 폴로어 트랜지스터(SF1)는 화소(11)의 광전 다이오드(PD11) 상부에 위치하고, 리셋 트랜지스터(RX1)는 화소(11)의 광전다이오드(PD11)와 화소(21)의 광전 다이오드(PD21) 사이에 위치하고;
    상기 제2열 중의 두 화소의 장치 배치 방식은,
    선택 트랜지스터(SX2)와 소스 폴로어 트랜지스터(SF2)는 화소(22)의 광전 다이오드(PD22) 하부에 위치하고, 리셋 트랜지스터(RX2)는 화소(12)의 광전 다이오드(PD12)와 화소(22)의 광전 다이오드(PD22) 사이에 위치하는 것을 특징으로 하는 CMOS 이미지 센서 화소.
  3. 제 2항에 있어서,
    상기 제1열 중의 두 화소의 장치 배치 방식 중, 선택 트랜지스터(SX1)는 소스 폴로어 트랜지스터(SF1)의 좌측에 위치하고;
    상기 제2열 중의 두 화소의 장치 배치 방식 중, 선택 트랜지스터(SX2)는 소스 폴로어 트랜지스터(SF2)의 우측에 위치하는 것을 특징으로 하는 CMOS 이미지 센서 화소.
  4. 제 3항에 있어서,
    상기 제1열 중의 두 화소의 장치 배치 방식 중, 능동영역(FD1)은 화소(11)의 광전 다이오드(PD11)와 화소(21)의 광전 다이오드(PD21) 사이, 리셋 트랜지스터(RX2)의 우측에 위치하고;
    상기 제2열 중의 두 화소의 장치 배치 방식 중, 능동영역(FD2)은 화소(12)의 광전 다이오드(PD12)와 화소(22)의 광전 다이오드(PD22) 사이, 리셋 트랜지스터(RX2)의 좌측에 위치하는 것을 특징으로 하는 CMOS 이미지 센서 화소.
  5. 제 4항에 있어서,
    상기 제1열 중의 두 화소의 장치 배치 방식 중, 능동영역(FD1)과 소스 폴로어 트랜지스터(SF1) 그리드극은 제1층 금속 연결선으로 연결되고;
    상기 제2열 중의 두 화소의 장치 배치 방식 중, 능동영역(FD2)과 소스 폴로어 트랜지스터(SF2) 그리드극은 제1층 금속 연결선으로 연결되는 것을 특징으로 하는 CMOS 이미지 센서 화소.
  6. 제 1항 내지 5항의 어느 한 항에 있어서,
    상기 CMOS 이미지 센서 화소는 다수 그룹의 상기 화소유닛으로 구성되는 화소 어레이를 포함하는 것을 특징으로 하는 CMOS 이미지 센서 화소.
  7. 제 1항 내지 5항의 어느 한 항에 있어서의 CMOS 이미지 센서 화소의 제어 타이밍시퀀스에 있어서,
    상기 제어 타이밍시퀀스는 CMOS 이미지 센서 화소 어레이 로우 디코더 타이밍시퀀스와 칼럼 컨트롤러 타이밍 시퀀스를 포함하는 것을 특징으로 하는 CMOS 이미지 센서 화소의 제어 타이밍시퀀스.
  8. 제 7항에 있어서,
    상기 제1층 금속 연결선은 신호출력선과 컬럼 컨트롤러 타이밍시퀀스 제어선 및 전원 제어선이고;
    상기 제2층 금속 연결선은 로우 디코더 타이밍시퀀스 출력 제어선인 것을 특징으로 하는 CMOS 이미지 센서 화소의 제어 타이밍시퀀스.
  9. 제 6항에 있어서,
    상기 제어 타이밍시퀀스는 CMOS 이미지 센서 화소 어레이 로우 디코더 타이밍시퀀스와 컬럼 컨트롤러 타이밍시퀀스를 포함하는 것을 특징으로 하는 CMOS 이미지 센서 화소의 제어 타이밍시퀀스.
  10. 제 9항에 있어서,
    상기 제1층 금속 연결선은 신호출력선과 컬럼 컨트롤러 타이밍시퀀스 제어선 및 전원 제어선이고;
    상기 제2층 금속 연결선은 로우 디코더 타이밍시퀀스 출력 제어선인 것을 특징으로 하는 CMOS 이미지 센서 화소의 제어 타이밍시퀀스.
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