JP4768305B2 - 固体撮像装置 - Google Patents

Description

この発明は、ＣＭＯＳイメージセンサなどの固体撮像装置に関する。

デジタルカメラやカメラ付き携帯電話には、ＣＭＯＳイメージセンサが用いられている。この種の機器に好適な、低電圧動作で且つ低消費電力のＣＭＯＳイメージセンサについて、例えば特許文献１に記載されている。ＣＭＯＳイメージセンサには、単位セルがマトリックス状に配置されている。各々の単位セルは、画素に対応するフォトダイオード、転送トランジスタ、リセットトランジスタ、アドレストランジスタ及び駆動トランジスタなどを含んで構成されている。

上記フォトダイオードは正方格子状に配置されている。これらフォトダイオードにて発生し蓄積された信号電荷は、転送トランジスタ（転送ゲート）のゲートに転送パルスを供給してチャネルを形成する（転送ゲートを開く）ことにより、フローティングジャンクションに転送されて蓄積される。この際、転送パルスが供給される同一行の転送ゲートも同様に開くため、これらの転送ゲートに接続されているフォトダイオードの信号電荷もフローティングジャンクションに転送される。

この信号電荷の転送に先だって、各フローティングジャンクションの電位はリセットトランジスタ（リセットゲート）によりリセットドレイン電圧に初期化（リセット）されている。このフローティングジャンクションの電圧レベルは、上記信号電荷が流入することにより変化する。上記フローティングジャンクションは、駆動トランジスタ（駆動ゲート）のゲートに接続されており、その電位変化はチャネル電位の変調を引き起こす。

次に、アドレストランジスタ（アドレスゲート）のゲートにアドレス信号を供給し、チャネル電位が変調されている駆動トランジスタを信号線に接続する。これらの信号線には負荷トランジスタが接続されており、信号電荷に対応した信号が水平読み出し回路から外部に時系列的に出力される。

１ラインの読み出しが完了した後、フローティングジャンクションは、再度リセットドレイン電圧にリセットされる。しかる後に、転送ゲートを開き、フォトダイオードにて発生し蓄積された信号電荷をフローティングジャンクションに転送する。そして、上述した動作を繰り返し、１ラインの信号電荷を読み出す。

次の画素列のフォトダイオード、及び更に次の画素列のフォトダイオードの信号電荷の読み出しは、共にフローティングジャンクションを共通に使用し、上記と同じ動作を繰り返すことにより全画素の読み出しを行う。

ところで、上記特許文献１では垂直方向に並んだ２つの画素の出力回路を共通にしている。すなわち、上下方向に隣接して配置された２つのフォトダイオードの信号電荷を、共通のフローティングジャンクションに転送して出力回路で読み出すため、高集積化に適している。

しかしながら、垂直方向の高集積化には向いているものの、水平方向に画素と出力回路が配置されているため高集積化が難しくなる。特に、デジタルカメラへ応用する際は、水平、垂直方向の画素ピッチを同じにする必要があるため、垂直方向のみの高集積化はセルのパターンレイアウト的に不利となる。また、水平方向に対しては、出力回路の部分に相当する水平方向の画素間の情報を拾うことはできない。

しかも、従来のイメージセンサでは、水平方向に画素と出力回路が並んでいるため、画素の開口は縦長状になる。ＣＣＤエリアセンサでも、画素の水平方向にＣＣＤレジスタが存在するために、やはり画素の開口は縦長になる。

一方、一般に、カメラの光学系の縦横比は３：４と横長である。よって、レンズからセンサの感光面に入射される光は、感光面の周辺部の画素で考えた際に、水平方向の画素端の方が垂直方向よりも、より斜めから入ってくる。このため、通常、周辺画素の出力は中央部の画素よりも感度が下がり、いわゆるシェーディングが生ずる。この画素開口が縦長の場合には、このシェーディングの影響をより受けやすくなる。
U.S.P.6,091,449

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、水平方向の高集積化が図れる固体撮像装置を提供することにある。

この発明の一態様によると、画素が垂直方向、水平方向に夫々所定ピッチで２次元的に配置され、垂直方向に隣接した画素が対をなす画素群と、対を成す前記垂直方向に隣接した画素と画素との間隙部から、当該画素対に水平方向に隣接する画素と画素との間隙部に亙って設けられ、当該画素対における選択された一方の画素から読み出された信号電荷に対応する情報を外部に出力する出力回路とを具備し、一つの画素対と、前記一つの画素対に対応する前記出力回路とからなる単位セルが市松状に配置され、且つ斜め方向に隣接する前記単位セルにおける画素対の一方は同一の水平ライン上に沿って配置される固体撮像装置が提供される。

この発明によれば、水平方向の高集積化が図れる固体撮像装置が得られる。

以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施形態］
図１は、この発明の第１の実施形態に係る固体撮像装置について説明するためのもので、ＣＭＯＳイメージセンサの要部の構成例を示す回路図である。このＣＭＯＳイメージセンサは、２つの画素と１つの出力回路で単位セルＵＣ１１〜ＵＣ２４を構成し、これらの単位セルＵＣ１１〜ＵＣ２４が市松状に配置されている。上記市松状に配置された単位セルのうち、同一ライン上に隣接して配置された４つの画素と、この４画素に対応する４つの出力回路で１つの繰り返しユニットが形成される。

各々の単位セルＵＣは、画素としてのフォトダイオード対ＰＤ、これらフォトダイオード対ＰＤの信号電荷のフローティングジャンクションＦＪへの転送制御を行う転送トランジスタ対ＴＧ、及び出力回路ＯＵＴを含んで構成されている。斜め方向に隣接する単位セルＵＣ中のフォトダイオードＰＤは、同一の水平ライン上に配置されている。上記出力回路ＯＵＴは、リセットトランジスタＲＳ、アドレストランジスタＡＤ及び駆動トランジスタＤを備えている。

フォトダイオードＰＤ１１〜ＰＤ４５は、垂直方向、水平方向に夫々所定ピッチで２次元的に配置されている。垂直方向に隣接したフォトダイオードは、対をなしている。出力回路ＯＵＴ１１〜ＯＵＴ２４はそれぞれ、上記垂直方向に隣接した対をなす２つのフォトダイオード（フォトダイオード対）で共用される。これら出力回路ＯＵＴ１１〜ＯＵＴ２４は、フォトダイオード対の垂直方向の間隙部に互い違いに配置されている。

次に、１つの繰り返しユニットに着目してその構成を詳細に説明する。ここでは、繰り返しの都合上、３ライン目（フォトダイオードＰＤ３１，ＰＤ３２，ＰＤ３３，ＰＤ３４）を例にとる。出力回路ＯＵＴ２１にはフォトダイオード対ＰＤ３１，ＰＤ４１が対応し、出力回路ＯＵＴ２２にはフォトダイオード対ＰＤ２２，ＰＤ３２が対応し、出力回路ＯＵＴ２３にはフォトダイオード対ＰＤ３３，ＰＤ４３が対応し、出力回路ＯＵＴ２４にはフォトダイオード対ＰＤ２４，ＰＤ３４が対応する。上記フォトダイオードＰＤ３１，ＰＤ３２，ＰＤ３３，ＰＤ３４にそれぞれ隣接して転送ゲートＴＧ３１，ＴＧ３２，ＴＧ３３，ＴＧ３４が設けられており、フローティングジャンクションＦＪ２１，ＦＪ２２，ＦＪ２３，ＦＪ２４への信号電荷の転送を制御するようになっている。

上記出力回路ＯＵＴ２１は、駆動トランジスタＤ２１、アドレストランジスタＡＤ２１及びリセットトランジスタＲＳ２１の電流通路が直列接続されて構成されている。上記出力回路ＯＵＴ２２は、駆動トランジスタＤ２２、アドレストランジスタＡＤ２２及びリセットトランジスタＲＳ２２の電流通路が直列接続されて構成されている。上記出力回路ＯＵＴ２３は、駆動トランジスタＤ２３、アドレストランジスタＡＤ２３及びリセットトランジスタＲＳ２３の電流通路が直列接続されて構成されている。上記出力回路ＯＵＴ２４は、駆動トランジスタＤ２４、アドレストランジスタＡＤ２４及びリセットトランジスタＲＳ２４の電流通路が直列接続されて構成されている。リセットドレインＲＤは、アドレストランジスタＡＤ２１，ＡＤ２２，ＡＤ２３，ＡＤ２４のドレインを兼ねている。駆動トランジスタＤ２１，Ｄ２２，Ｄ２３，Ｄ２４のソースはそれぞれ、信号線Ｓ１，Ｓ２，Ｓ３，Ｓ４に接続されている。

上記ＣＭＯＳイメージセンサの基本的な駆動方法は従来と同様である。読み出し配線ＬＴＧ３に転送パルスを供給すると、フォトダイオードＰＤ３１，ＰＤ３２，ＰＤ３３，ＰＤ３４からの信号電荷が、斜め方向に隣接した２列の出力回路ＯＵＴ２１，ＯＵＴ２２，ＯＵＴ２３，ＯＵＴ２４のフローティングジャンクションＦＪ２１，ＦＪ２２，ＦＪ２３，ＦＪ２４に一斉に転送され、各出力回路ＯＵＴ２１，ＯＵＴ２２，ＯＵＴ２３，ＯＵＴ２４から一斉に信号線Ｓ１，Ｓ２，Ｓ３，Ｓ４に信号が出力される。

この際、斜め方向に隣接した２列の出力回路ＯＵＴ２１，ＯＵＴ２２，ＯＵＴ２３，ＯＵＴ２４を同時に駆動するため、アドレスパルスはアドレストランジスタＡＤ２１，ＡＤ２３に接続されたアドレス配線ＡＤＤ３４と、アドレストランジスタＡＤ２２，ＡＤ２４に接続されたアドレス配線ＡＤＤ２３の２列に同時に供給される。

同様に、リセットパルスはリセットトランジスタＲＳ２１，ＲＳ２３に接続されたリセット配線ＲＳＬ３４と、リセットトランジスタＲＳ２２，ＲＳ２４に接続されたリセット配線ＲＳＬ２３の２列に同時に供給される。

次に、上記図１に示したＣＭＯＳイメージセンサの動作を説明する。まず、転送動作に先立ち、リセットパルスを入力してリセットトランジスタＲＳ２１〜ＲＳ２４をオンし、フローティングジャンクションＦＪ２１〜ＦＪ２４をリセットドレイン電圧にリセットする。その後、信号電荷をフローティングジャンクションＦＪ２１〜ＦＪ２４に転送する前に、リセットトランジスタＲＳ２１〜ＲＳ２４をオフし、フローティングジャンクションＦＪ２１〜ＦＪ２４をフローティング状態にしておく。信号電荷がフローティングジャンクションＦＪ２１〜ＦＪ２４へ転送されると、その電位が変化し、それぞれのジャンクションに接続されている駆動トランジスタＤ２１〜Ｄ２４のチャネル電位を変調する。そして、出力回路ＯＵＴ２１〜ＯＵＴ２４を働かせるために、アドレス配線ＡＤＤ２３，ＡＤＤ３４にアドレスパルスを供給し、アドレストランジスタＡＤ２１〜ＡＤ２４をオンする。これによって、フォトダイオードＰＤ３１〜ＰＤ３４の信号電荷に対応する電位が信号線Ｓ１〜Ｓ４に出力される。

図２は、上記図１に示したＣＭＯＳイメージセンサの具体的なパターンレイアウト例を示している。画素としてのフォトダイオードＰＤ１１〜ＰＤ４４は２次元的に配列され、垂直方向、水平方向に夫々所定ピッチで配置されている。各フォトダイオードＰＤ１１〜ＰＤ４４は、水平方向が素子分離領域によって分離されている。垂直方向に隣接するフォトダイオード対ＰＤ１１とＰＤ２１、ＰＤ１２とＰＤ２２、ＰＤ１３とＰＤ２３、ＰＤ１４とＰＤ２４、ＰＤ３１とＰＤ４１、ＰＤ３２とＰＤ４２、ＰＤ３３とＰＤ４３、ＰＤ３４とＰＤ４４の間隙部から、それぞれこれらフォトダイオード対に水平方向に隣接するフォトダイオード対の間隙部に亙って、転送ゲートＴＧ１１〜ＴＧ４４、フローティングジャンクションＦＪ１１，ＦＪ２１，…及び出力回路ＯＵＴ１１〜ＯＵＴ１４，ＯＵＴ２１〜ＯＵＴ２４が配置されている。上記転送ゲートＴＧ１１〜ＴＧ４４とフローティングジャンクションＦＪ１１，ＦＪ２１は、読み出しの対象となるフォトダイオード対の垂直方向の間隙部に配置されている。また、上記出力回路ＯＵＴ１１〜ＯＵＴ１４，ＯＵＴ２１〜ＯＵＴ２４は、読み出すフォトダイオード対の水平方向に隣接したフォトダイオード対の垂直方向の間隙部に隣接した位置に存在し、水平方向に隣接するフォトダイオードの垂直方向への読み出し方向が互い違いになっている。これら出力回路ＯＵＴ１１〜ＯＵＴ１４，ＯＵＴ２１〜ＯＵＴ２４は、上記垂直方向に隣接したフォトダイオード対で共用され、上記フォトダイオード対の一方から選択的に情報を外部に出力する。

以降の説明も３ライン目に着目して詳しく説明する。垂直方向に並んだフォトダイオード対（画素対）ＰＤ３１，ＰＤ４１の間隙部には転送ゲートＴＧ３１，ＴＧ４１とフローティングジャンクションＦＪ２１が配置されている。このフォトダイオード対ＰＤ３１，ＰＤ４１の信号電荷は、転送ゲートＴＧ３１，ＴＧ４１を介してフローティングジャンクションＦＪ２１に蓄積される。出力回路ＯＵＴ２１を構成する各トランジスタＲＳ２１，ＡＤ２１，Ｄ２１は、斜め方向に隣接したフォトダイオード対ＰＤ２２，ＰＤ３２とフォトダイオード対ＰＤ４２，ＰＤ５２（図示せず）の間隙部（フォトダイオード対ＰＤ３２，ＰＤ４２の垂直方向の間隙部）に形成されている。このため、フォトダイオードＰＤ３１と水平方向に隣接するフォトダイオードＰＤ３２の転送トランジスタＴＧ３２は、フォトダイオード対ＰＤ２２，ＰＤ３２の間隙部に設けられる。すなわち、水平方向に隣接したフォトダイオードにおける信号電荷の転送方向は、互い違いに上下を繰り返すようになっている。

上記のような構成によれば、フォトダイオードを垂直方向、水平方向に夫々所定ピッチで２次元的に配置し、垂直方向に隣接したフォトダイオード対の間隙部、及び斜め方向に隣接するフォトダイオード対の間隙部に出力回路を設けたので、水平方向にフォトダイオード（画素）を狭いピッチで配置でき、水平方向の高集積化が図れる。

［第２の実施形態］
図３は、この発明の第２の実施形態に係る固体撮像装置について説明するためのもので、上記図１に示した回路構成の他の具体的なパターンレイアウト例を示している。図３において、図１及び図２と同一構成部には同じ符号を付してその詳細な説明は省略する。

すなわち、本第２の実施形態に係るＣＭＯＳイメージセンサは、前述した第１の実施形態の各出力回路ＯＵＴ１１〜ＯＵＴ１４，ＯＵＴ２１〜ＯＵＴ２４におけるアドレストランジスタ（アドレスゲート）ＡＤ１１〜ＡＤ１４，ＡＤ２１〜ＡＤ２４を省略したものである。このアドレスゲートを省略する構造については、例えばIEEE Journal of Solid States Circuits vol.39,No.12,Dec.2004 P.2408〜2416に開示されている。

このＣＭＯＳイメージセンサの動作は、リセットドレインＲＤにローレベルのパルスを印加した状態で、リセット配線ＲＳＬにハイレベルのリセットパルスを与え、フローティングジャンクションＦＪをローレベルにする。例えば、３ライン目のフォトダイオード対ＰＤ３１〜ＰＤ３４を読み出す際には、リセット配線ＲＳＬ２３，ＲＳＬ３４に同時にリセットパルスを印加する。引き続き、駆動トランジスタＤのゲートをローレベルにした状態で、リセットドレインＲＤを通常駆動のハイレベルにし、選択したいラインのリセットトランジスタＲＳのゲートをハイレベルにしてフローティングジャンクションＦＪをリセットする。その後、選択したいフォトダイオード対ＰＤの転送ゲートＴＧを開き、駆動トランジスタＤのゲート電圧を信号電荷で変調させる。この際、選択されていない駆動トランジスタＤのゲートはローレベルになっており、選択された駆動トランジスタＤの出力が信号線Ｓ１〜Ｓ４に出力される。

このような駆動方式を採用することにより、アドレストランジスタＡＤ１１〜ＡＤ１４，ＡＤ２１〜ＡＤ２４を省略することができる。

そして、上記のような構成であっても、第１の実施形態と同様に水平方向の高集積化が図れる。

［第３の実施形態］
図４は、この発明の第３の実施形態に係る固体撮像装置について説明するためのもので、上記図１に示した回路構成の更に他の具体的なパターンレイアウト例を示している。図４において、図１乃至図３と同一構成部には同じ符号を付してその詳細な説明は省略する。

すなわち、本第３の実施形態に係るＣＭＯＳイメージセンサは、各転送ゲート対ＴＧ１１とＴＧ２１、ＴＧ１３とＴＧ２３、ＴＧ２２とＴＧ３２、ＴＧ２４とＴＧ３４、ＴＧ３１とＴＧ４１、ＴＧ３３とＴＧ４３、ＴＧ４２とＴＧ５２、ＴＧ４４とＴＧ５４を水平方向に対して対向するように略４５度傾け、各フローティングジャンクションＦＪを上記転送ゲート対の交差部付近とリセットトランジスタＲＳで囲まれる領域に配置している。

この配置により、各フォトダイオード対の垂直方向の間隙部が素子分離領域だけになり、フォトダイオード対を素子分離領域方向に伸ばして、フォトダイオード対の占有面積を増やすことができる。

図４に示すパターンレイアウトでは、フォトダイオード対の３方向が素子分離領域で囲まれ、一方向のみに出力回路の素子分離領域が配置される。この３方向の素子分離領域には、例えばイオン注入で形成した不純物領域を用いることができる。従来のイメージセンサで広く採用されている、各画素に対応して形成されたマイクロレンズで入射光を集光した場合、画素の斜め方向の隅は入射光が結像されないので、図４に示す斜め方向に配置された転送ゲートの部分による画質劣化は、従来の構成に比べて少ない。

なお、図４では、転送ゲートを斜め方向に配置しているが、斜め方向に限られるものではなく、図２及び図３に示したパターンレイアウトにおいて、転送ゲートをフォトダイオードの隅に配置し、フローティングジャンクションの長さを短くし、フォトダイオードの斜め方向の間隙部に配置する構造であれば良い。

［第４の実施形態］
図５は、この発明の第４の実施形態に係る固体撮像装置について説明するためのもので、上記図１に示した回路構成の別の具体的なパターンレイアウト例を示している。図５において、図１乃至図４と同一構成部には同じ符号を付してその詳細な説明は省略する。

すなわち、本第４の実施形態に係るＣＭＯＳイメージセンサは、水平方向に延びる出力回路の長さが、画素の水平方向のピッチに比べ小さく設計できる場合に有効であり、垂直方向に隣接する出力回路の間隙部の一部を素子分離の幅だけにするレイアウトである。本構造にすることにより、画素の電荷蓄積部分の面積を更に増やすことができる。

本第４の実施形態では、水平方向の素子分離に加え、垂直方向も出力回路以外の画素間隙部は素子分離領域のみになる。この素子分離領域はイオン注入で形成できる。また、出力回路は画素の隅の部分に集中して配置できるため、出力回路の素子分離も厚い酸化膜を形成した構造にしなくても、イオン注入による素子分離領域のみで形成可能である。

［第５の実施形態］
図６は、この発明の第５の実施形態に係る固体撮像装置について説明するためのもので、ＣＭＯＳイメージセンサの要部を抽出して示す回路図である。このＣＭＯＳイメージセンサは、単位セルＵＣ、負荷トランジスタＬＴ、選択トランジスタＳＴ、水平レジスタ１１、垂直レジスタ１２、タイミング発生回路１３及び増幅器（ａｍｐ）１４などを備えている。上記単位セルＵＣは２ｎ〜２（ｎ＋１）＋２行、ｍ〜Ｍ＋２列に配置されている。各々の単位セルＵＣは、フォトダイオードＰＤ、転送トランジスタＴＧ、リセットトランジスタＲＳ、アドレストランジスタＡＤ及び駆動トランジスタＤなどを含んで構成されている。

上記フォトダイオード対ＰＤのアノードは接地され、カソードは転送トランジスタ対ＴＧの電流通路の一端にそれぞれ接続される。上記転送トランジスタ対ＴＧのゲートにはそれぞれ読み出し信号線ＲＥＡＤが接続され、垂直レジスタ１２から読み出し信号が供給される。上記転送トランジスタ対ＴＧの電流通路の他端は、駆動トランジスタＤのゲートに共通接続される。この駆動トランジスタＤのゲートと電位供給源間には、リセットトランジスタＲＳの電流通路が接続される。このリセットトランジスタＲＳのゲートはリセット信号線ＲＥＳＥＴが接続され、上記垂直レジスタ１２からリセット信号が供給される。上記駆動トランジスタＤの電流通路の一端と電位供給源間には、アドレストランジスタＡＤの電流通路が接続される。このアドレストランジスタＡＤのゲートにはアドレス信号線ＡＤＲＥＳが接続され、上記垂直レジスタ１２からアドレス信号が供給される。上記駆動トランジスタＤの電流通路の他端は、垂直信号線Ｖｓｉｇに接続される。この垂直信号線Ｖｓｉｇは、上記リセット信号線ＲＥＳＥＴ、上記アドレス信号線ＡＤＲＥＳ、及び上記読み出し信号線ＲＥＡＤと交差する方向に配置されている。

上記垂直信号線Ｖｓｉｇの一端と接地点間には負荷トランジスタＬＴの電流通路が接続されている。上記垂直信号線Ｖｓｉｇの他端と増幅器１４の入力端子間には選択トランジスタＳＴの電流通路が接続されている。これらのトランジスタＳＴのゲートには、水平レジスタ１１の出力信号が供給されて制御される。そして、上記垂直レジスタ１２と水平レジスタ１１の動作タイミングが上記タイミング発生回路１３の出力信号で制御されるようになっている。

すなわち、本第５の実施形態に係るＣＭＯＳイメージセンサは、横方向に走るアドレス線ＡＤＲＥＳとリセット線ＲＥＳＥＴを、２ライン毎に１本にしたことにある。本構造にすることにより、横方向に走る駆動線の数を、１ライン辺り３本から２本に節約することが可能である。従って、画素を微細化した場合に起こりやすい、“メタル配線に光が遮られて感度が低下する”現象に対して有利である。

図７は、この発明の第５の実施形態に係る固体撮像装置の駆動例を示すタイミングチャートである。図７を用いて、本第５の実施形態に係るＣＭＯＳイメージセンサの２ｎ＋１ラインと２（ｎ＋１）ラインの画素（フォトダイオードＰＤ）から信号電荷を読み出す時の動作を例にとって説明する。まず、リセット信号線ＲＥＳＥＴ［２ｎ］とリセット信号線ＲＥＳＥＴ［２（ｎ＋１）］をハイレベルにすることにより、２ｎ＋１ラインの画素に対応するフローティングジャンクションをリセットする。次に、アドレス信号線ＡＤＲＥＳ［２ｎ＋１］をハイレベルにすることにより、２ｎ＋１ラインの画素に対応するソースフォロワ回路を活性化し、２ｎ＋１ラインの画素のダーク（Dark）レベルを読み出す。

そして、読み出し信号線ＲＥＡＤ［２ｎ＋１］をハイレベルにすることにより、２ｎ＋１ラインの画素に対応する転送トランジスタＴＧをオンし、画素に蓄積された信号電荷をフローティングジャンクションに読み出す。次に、アドレス信号線ＡＤＲＥＳ［２ｎ＋１］をハイレベルにすることにより、２ｎ＋１ラインの画素に対応するソースフォロワ回路を活性化し、２ｎ＋１ラインの画素の信号を読み出す。この信号は、ダークレベルとシグナル（Signal）レベルの和となっている。従って、画素の外において、先に読み出したダークレベルとの差をとることにより、２ｎ＋１ラインのシグナルレベルのみを取り出すことが可能である。

次に、リセット信号線ＲＥＳＥＴ［２（ｎ＋１）］とリセット信号線ＲＥＳＥＴ［２（ｎ＋２）］をハイレベルにすることにより、２（ｎ＋１）ラインの画素に対応するフローティングジャンクションをリセットする。次に、アドレス信号線ＡＤＲＥＳ［２（ｎ＋１）＋１］をハイレベルにすることにより、２（ｎ＋１）ラインの画素のうち、偶数列に対応する画素のソースフォロワ回路を活性化し、２（ｎ＋１）ラインの偶数列の画素のダークレベルを読み出す。次いで、アドレス信号線ＡＤＲＥＳ［２ｎ＋１］をハイレベルにすることにより、２（ｎ＋１）ラインの画素のうち、奇数列に対応するソースフォロワ回路を活性化し、２（ｎ＋１）ラインの画素の奇数列のダークレベルを読み出す。

そして、読み出し信号線ＲＥＡＤ［２（ｎ＋１）］をハイにすることにより、２（ｎ＋１）ラインの画素に対応する転送トランジスタＴＧをオンし、画素に蓄積された信号電荷をフローティングジャンクションに読み出す。次に、アドレス信号線ＡＤＲＥＳ［２（ｎ＋１）＋１］をハイにすることにより、２（ｎ＋１）ラインの偶数列の画素に対応するソースフォロワ回路を活性化し、２（ｎ＋１）ラインの画素の偶数列の信号を読み出す。次に、アドレス信号線ＡＤＲＥＳ［２ｎ＋１］をハイレベルにすることにより、２（ｎ＋１）ラインの奇数列の画素に対応するソースフォロワ回路を活性化し、２（ｎ＋１）ラインの画素の奇数列の信号を読み出す。これらの信号は、ダークレベルとシグナルレベルの和となっている。従って、画素の外において、先に読み出したダークレベルとの差をとることにより、２（ｎ＋１）ラインのシグナルレベルのみを取り出すことが可能である。

図８は、上記図６に示したＣＭＯＳイメージセンサのパターンレイアウト例を示す平面図である。横方向に走るメタル配線（第２層アルミ）は、１ライン辺り２本であり、光を遮りにくい構成となっている。

この構成においては、水平方向の構成要素はフォトダイオードと素子分離領域であり、素子分離領域上を配線が走っているものの、メタル配線で良く、且つこれらのメタル配線は光遮蔽に使われるものである。従って、実質的には基板表面付近の水平方向のフォトダイオード間には素子分離領域しか存在しない。この素子分離領域上にはゲート配線がないので、従来のような厚い酸化膜を用いる素子分離領域は必要なく、不純物のイオン注入による素子分離領域を形成すれば良いので高集積化が図れる。

また、垂直方向のピッチについても、前述したように、画素間隙部の構成が、“２本の読み出しゲート（転送ゲート）＋１つのフローティングジャンクション”で構成される読み出し部分か、若しくは“アドレストランジスタ＋駆動トランジスタ＋リセットトランジスタ”で構成される出力回路部分かのいずれかで構成される。これらの幅は略同程度にでき、且つ単位セルを市松状に配置することにより、この読み出し部分と出力回路部分を水平方向に隣接し配置できる。画素垂直間隙部のこうした有効活用は高集積化に都合が良い。

特にデジタルカメラやカメラ付き携帯電話のカメラへの応用の際は、画素セルサイズを正方格子にする必要があり、これに伴い画素の開口部の寸法は、極力等間隔が要求される。この発明による高集積化はセルのレイアウト的に有利となる。

［第６の実施形態］
なお、上記図６に示した回路を前述した第２の実施形態で説明したアドレストランジスタを省略した構造にすれば、出力回路の占める面積は更に小さくできる。このとき、省略したアドレストランジスタに対応するアドレス信号線ＡＤＲＥＳ（アドレス信号）を減らし、減らした分だけリセット信号線ＲＥＳＥＴ（リセット信号）の本数を増やすと良い。

図９は、この発明の第６の実施形態に係わる固体撮像装置について説明するための回路図であり、図６と同一の構成部には同一の符号を付して示す。図６に示した第５の実施形態との違いは、各単位セル内のアドレストランジスタＡＤが省略され、駆動トランジスタＤの電流通路の一端が直接的に電位供給源（Ｄｒａｉｎ）に接続されている点にある。

このＣＭＯＳイメージセンサは、図６の回路と同様に、単位セルＵＣ、負荷トランジスタＬＴ、選択トランジスタＳＴ、水平レジスタ１１、垂直レジスタ１２、タイミング発生回路１３及び増幅器（ａｍｐ）１４などを備えている。上記単位セルＵＣは２ｎ〜２（ｎ＋１）＋１行、ｍ〜ｍ＋２列に配置されている。各々の単位セルＵＣは、フォトダイオードＰＤ、転送トランジスタＴＧ、リセットトランジスタＲＳ、及び駆動トランジスタＤなどを含んで構成されている。

上記フォトダイオード対ＰＤのアノードは接地され、カソードは転送トランジスタ対ＴＧの電流通路の一端にそれぞれ接続される。上記転送トランジスタ対ＴＧのゲートにはそれぞれ読み出し信号線ＲＥＡＤが接続され、垂直レジスタ１２から読み出し信号が供給される。上記転送トランジスタ対ＴＧの電流通路の他端は、駆動トランジスタＤのゲートに共通接続される。この駆動トランジスタＤのゲートと電位供給源間には、リセットトランジスタＲＳの電流通路が接続される。このリセットトランジスタＲＳのゲートはリセット信号線ＲＥＳＥＴが接続され、上記垂直レジスタ１２からリセット信号が供給される。上記駆動トランジスタＤの電流通路の他端は、垂直信号線Ｖｓｉｇに接続される。この垂直信号線Ｖｓｉｇは、上記リセット信号線ＲＥＳＥＴ、上記アドレス信号線ＡＤＲＥＳ、及び上記読み出し信号線ＲＥＡＤと交差する方向に配置されている。

すなわち、本第６の実施形態に係るＣＭＯＳイメージセンサは、アドレス信号線ＡＤＲＥＳ線を省略し、横方向に走るリセット信号線ＲＥＳＥＴを、１ライン毎に１本にしたことにある。本構造にすることにより、横方向に走る駆動線の数は、１ライン当たり２本であることには変わりない。

図１０は、この発明の第６の実施形態に係る固体撮像装置の駆動例を示すタイミングチャートである。図１０を用いて、本第６の実施形態に係るＣＭＯＳイメージセンサの２ｎ＋１ラインと２（ｎ＋１）ラインの画素（フォトダイオードＰＤ）から信号電荷を読み出す時の動作を例にとって説明する。まず、リセット信号線ＲＥＳＥＴ［２ｎ］とリセット信号線ＲＥＳＥＴ［２（ｎ＋１）］をハイレベルにすることにより、２ｎ＋１ラインの画素に対応するフローティングジャンクションをリセットする。この際、フローティングジャンクションに接続された駆動トランジスタＤはハイレベルになり、２ｎ＋１ラインの画素に対応するソースフォロワ回路を活性化し、２ｎ＋１ラインの画素のダーク（Dark）レベルを読み出す。

そして、読み出し信号線ＲＥＡＤ［２ｎ＋１］をハイレベルにすることにより、２ｎ＋１ラインの画素に対応する転送トランジスタＴＧをオンし、画素に蓄積された信号電荷をフローティングジャンクションに読み出す。この際、フローティングジャンクションに接続された駆動トランジスタＤは信号電荷で変調が掛かるもののハイレベルの状態であり、２ｎ＋１ラインの画素に対応するソースフォロワ回路が活性化されたままで、２ｎ＋１ラインの画素の信号が読み出される。この信号は、ダークレベルとシグナル（Signal）レベルの和となっている。従って、画素の外において、先に読み出したダークレベルとの差をとることにより、２ｎ＋１ラインのシグナルレベルのみを取り出すことが可能である。

次に、電源供給源Ｄｒａｉｎの電位をローレベルにする。この状態で、リセット信号線ＲＥＳＥＴ［２ｎ］とリセット信号線ＲＥＳＥＴ［２ｎ＋１］をハイレベルにすることにより、２ｎ＋１ラインの画素に対応するフローティングジャンクションがローレベルになり、駆動トランジスタＤがカットオフし、２ｎラインの単位セルＵＣ［ｍ，２ｎ］、ＵＣ［ｍ＋２，２ｎ］と、２ｎ＋１ラインの単位セルＵＣ［ｍ＋１，２ｎ＋１］に対応するソースフォロワ回路が非活性状態に変化する。２ｎラインの単位セルのソースフォロワ回路が活性状態に戻るのは、１フレームに相当した時間後に２ｎラインの画素読み出しのために、ＲＥＳＥＴ［２ｎ］がハイレベルになるになる時であり、その間は非活性状態で保たれる。次に、ＲＥＳＥＴ［２ｎ＋１］、ＲＥＳＥＴ［２（ｎ＋１）］をハイレベルにすることにより、単位セルＵＣ［ｍ＋１，２ｎ＋１］が再び活性化し、単位セルＵＣ［ｍ，２（ｎ＋１）］、単位セルＵＣ［ｍ＋２，２（ｎ＋１）］が活性化する。そして、読み出し信号線ＲＥＡＤ［２（ｎ＋１）］をハイレベルにすることにより、２（ｎ＋１）ラインの画素に蓄積された信号電荷をフローティングジャンクションに読み出す。以降は２ｎ＋１のラインの画素と同様の読み出しシーケンスを繰り返す。

単位セルをこのような構成にすることにより、図７で説明したように複雑なタイミング、すなわち１つの水平ブランキング期間に、複数回のアドレス動作をして、複数回に分けて信号を読み出す必要もなく、従来と同等の駆動方法で画素を駆動することが可能である。また、この発明による高集積化はセルのレイアウト的に有利となる。

なお、この発明は上述した実施形態に限定されるものではなく、第３，第４の実施形態で説明したように、フローティングジャンクション部分を画素の斜め方向の間隙部に配置し、読み出しゲートを斜め方向に配置することにより、更に高集積化ができる。すなわち、斜め方向に隣接する画素間隙部を有効に利用することにより、出力回路がない垂直方向の画素間隙部は素子分離領域だけになり、該素子分離領域の垂直方向に隣接する画素面積を増やすことができる。

出力回路が画素の隅にある構造では、マイクロレンズにて画素に入射光を結像させる場合、画素部において円形状に集光するため、この画素の隅の部分に出力回路があっても、出力回路部による入射光のケラレは少ない。

また、水平方向には出力回路部がないため、水平方向の開口が広くとれ、開口が横長状になる。画素数が通常は横：縦が４：３の比率又は１６：９の比率の横長構造であるため、画素の開口形状としては横長の方がシェーディングに対し影響を受けにくい構成を実現できる。これは、出力回路が画素の横に配置されている従来のＣＭＯＳエリアセンサ、または垂直ＣＣＤレジスタが画素の横に配置せざるを得ないＣＣＤエリアセンサの縦長状の画素開口に比べ、大きなメリットになる。

また、本実施形態では２×２の４画素で１つの繰り返しユニットを形成する。この構造は現状のベイヤー配列の色フィルタが２×２の４画素単位で色の３原色のＲ、Ｇ、Ｂが配置されている繰り返しユニットと同じであるため、繰り返し配置の違いによる周期的な不規則性を生じない。しかも、ベイヤー配列の２つのグリーン（Green）は市松状に配置され、本構造でも、市松状の位置にある画素は同じ構造をしており、２つのグリーンでも配置による不規則性は生じない。

更に、イオン注入での素子分離領域の形成方法は、ＣＣＤエリアセンサで実績があるように、厚い酸化膜を形成するものに比べて半導体基板に結晶欠陥が発生するのを抑制でき、ジャンクションリークに起因したキズを抑制して画質改善が期待できる。

以上第１乃至第６の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る固体撮像装置について説明するためのもので、ＣＭＯＳイメージセンサの要部の構成例を示す回路図。 図１に示したＣＭＯＳイメージセンサの具体的なパターンレイアウト例を示す平面図。 この発明の第２の実施形態に係る固体撮像装置について説明するためのもので、図１に示したＣＭＯＳイメージセンサの他の具体的なパターンレイアウト例を示す平面図。 この発明の第３の実施形態に係る固体撮像装置について説明するためのもので、図１に示したＣＭＯＳイメージセンサの更に他の具体的なパターンレイアウト例を示す平面図。 この発明の第４の実施形態に係る固体撮像装置について説明するためのもので、上記図１に示した回路構成の別の具体的なパターンレイアウト例を示す平面図。 この発明の第５の実施形態に係る固体撮像装置について説明するためのもので、ＣＭＯＳイメージセンサの要部を抽出して示す回路図。 図６に示したＣＭＯＳイメージセンサの駆動例を示すタイミングチャート。 図６に示したＣＭＯＳイメージセンサのパターンレイアウト例を示す平面図。 この発明の第６の実施形態に係る固体撮像装置について説明するためのもので、ＣＭＯＳイメージセンサの要部を抽出して示す回路図。 図９に示したＣＭＯＳイメージセンサの駆動例を示すタイミングチャート。

符号の説明

ＰＤ，ＰＤ１１〜ＰＤ４４…フォトダイオード、ＦＪ，ＦＪ１１〜ＦＪ２３…フローティングジャンクション、ＲＳ，ＲＳ１１〜ＲＳ２３…リセットトランジスタ、ＲＳＬ，ＲＳＬ０１〜ＲＳＬ４５…リセット配線、Ｄ，Ｄ１１〜Ｄ２３…駆動トランジスタ、ＡＤ，ＡＤ１１〜ＡＤ２３…アドレストランジスタ、ＡＤＤ，ＡＤＤ０１〜ＡＤＤ３４…アドレス配線、ＲＤ…リセットドレイン、ＴＧ，ＴＧ１１〜ＴＧ４４…転送ゲート（読み出しゲート）、ＬＴＧ，ＬＴＧ１〜ＬＴＧ５…読み出し配線、ＯＵＴ１１〜ＯＵＴ１４，ＯＵＴ２１〜ＯＵＴ２４…出力回路、Ｓ１〜Ｓ４…信号線。

Claims (5)

1. 画素が垂直方向、水平方向に夫々所定ピッチで２次元的に配置され、垂直方向に隣接した画素が対をなす画素群と、
   対を成す前記垂直方向に隣接した画素と画素との間隙部から、当該画素対に水平方向に隣接する画素と画素との間隙部に亙って設けられ、当該画素対における選択された一方の画素から読み出された信号電荷に対応する情報を外部に出力する出力回路とを具備し、
   一つの画素対と、前記一つの画素対に対応する前記出力回路とからなる単位セルが市松状に配置され、且つ斜め方向に隣接する前記単位セルにおける画素対の一方は同一の水平ライン上に沿って配置される
   ことを特徴とする固体撮像装置。
2. 前記各単位セルにおける画素対の間隙部に配置され、前記画素対から対応する前記出力回路への信号電荷の転送を制御する転送ゲート対と、前記各単位セルにおける前記画素対の間隙部に配置され、前記転送ゲート対を介して前記信号電荷が転送されるフローティングジャンクションとを更に具備し、
   前記各単位セルにおける前記出力回路は、前記各単位セルの斜め方向に隣接する４つの単位セルの内、垂直方向に隣接する２つの単位セルの間隙部に配置されることを特徴とする請求項１に記載の固体撮像装置。
3. 前記各単位セル内における画素対の間隙部で、且つ前記各単位セルの出力回路が配置されている側の端部に配置されるフローティングジャンクションと、前記フローティングジャンクションに対向して画素隅に配置される前記画素対に対応する転送ゲート対とを更に具備し、
   前記各単位セルにおける前記出力回路は、前記各単位セルの斜め方向に隣接する４つの単位セルの内、垂直方向に隣接する２つの単位セルの間隙部に配置されることを特徴とする請求項１に記載の固体撮像装置。
4. 前記同一の水平ライン上に配置された画素は、前記転送ゲート対における一方の転送ゲートを同時に開いて対応する前記出力回路に転送して読み出すことを特徴とする請求項１乃至３いずれか１つの項に記載の固体撮像装置。
5. 前記出力回路は、リセットトランジスタと、駆動トランジスタとを備えることを特徴とする請求項１乃至４いずれか１つの項に記載の固体撮像装置。

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