KR20130133636A - 일체적 계단식 스택 구조를 갖는 ic 지지 구조체 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 claims abstract description 62
- 239000002184 metal Substances 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims description 49
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 47
- 229910052802 copper Inorganic materials 0.000 claims description 47
- 239000010949 copper Substances 0.000 claims description 47
- 239000000758 substrate Substances 0.000 claims description 26
- 230000008569 process Effects 0.000 claims description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 16
- 229920000642 polymer Polymers 0.000 claims description 11
- 239000011521 glass Substances 0.000 claims description 9
- 238000009713 electroplating Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 8
- 239000003365 glass fiber Substances 0.000 claims description 8
- 238000010030 laminating Methods 0.000 claims description 7
- 239000000203 mixture Substances 0.000 claims description 7
- 239000004642 Polyimide Substances 0.000 claims description 6
- 239000000919 ceramic Substances 0.000 claims description 6
- 239000002131 composite material Substances 0.000 claims description 6
- 239000002245 particle Substances 0.000 claims description 6
- 229920001721 polyimide Polymers 0.000 claims description 6
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 claims description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 5
- 239000004593 Epoxy Substances 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 239000011651 chromium Substances 0.000 claims description 5
- 229910052804 chromium Inorganic materials 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 239000010936 titanium Substances 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000000945 filler Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000003795 chemical substances by application Substances 0.000 claims 1
- 238000005728 strengthening Methods 0.000 claims 1
- 239000003989 dielectric material Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 255
- 238000004519 manufacturing process Methods 0.000 description 14
- 238000007747 plating Methods 0.000 description 12
- 238000013459 approach Methods 0.000 description 9
- 238000005553 drilling Methods 0.000 description 8
- 239000004020 conductor Substances 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 239000012528 membrane Substances 0.000 description 4
- 229920002994 synthetic fiber Polymers 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- 229920002430 Fibre-reinforced plastic Polymers 0.000 description 2
- 238000002679 ablation Methods 0.000 description 2
- 230000001464 adherent effect Effects 0.000 description 2
- 239000000908 ammonium hydroxide Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000003801 milling Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000002787 reinforcement Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- ORTQZVOHEJQUHG-UHFFFAOYSA-L copper(II) chloride Chemical compound Cl[Cu]Cl ORTQZVOHEJQUHG-UHFFFAOYSA-L 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 239000011151 fibre-reinforced plastic Substances 0.000 description 1
- 230000009477 glass transition Effects 0.000 description 1
- 239000002241 glass-ceramic Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 150000003949 imides Chemical class 0.000 description 1
- 239000011256 inorganic filler Substances 0.000 description 1
- 229910003475 inorganic filler Inorganic materials 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
본 발명은, X-Y 평면에 수직한 Z 방향으로 도전시키는 유전체 주위 금속 비아 포스트로 구성된 X-Y 평면에서 연장되는 복수의 층을 포함하는 다층 전자 지지 구조체에 관한 것으로, 상기 복수의 층의 적어도 2개의 비아층을 가로지르는 스택 비아 구조체는 이웃 비아층에서 적어도 2개의 비아 포스트를 구비하고, 상기 인접층에서의 적어도 2개의 스택 비아 포스트는 X-Y 평면에서 상이한 치수를 가져, 상기 스택 비아 구조체는 테이퍼된다.
Description
본 발명은 개선된 상호접속 구조체에 관한 것으로, 특히 이러한 것으로 제한되는 것은 아니지만 일체적 계단식 비아 스택 및 이의 제조 방법에 관한 것이다.
보다 복잡한 전자 요소의 소형화에 대한 커지는 요구로 인해, 연산 및 통신 장치와 같은 가정용 전자 기기는 보다 집적화된다. 이러한 점은 다층 도전층의 고밀도를 갖는 IC 기판 및 IC 인터포져(interposer)와, 유전체에 의해 서로로부터 전기적으로 절연된 비아와 같은 지지 구조체에 대한 요구를 발생시켰다.
이러한 지지 구조체에 대해 통상적으로 요구되는 점은, 신뢰성과, 적절한 전기 성능, 얇음, 견고성, 평탄화, 양호한 방열성 및 경쟁력 있는 단가이다.
이들 요구사항을 달성하기 위한 다양한 접근법 중, 금속, 통상적으로 구리로 연속 충전하여 도금 기술에 의해 내부 침착되도록 가장 마지막 금속층까지 연속하여 놓여진 유전체 기판을 관통하는 구멍을 드릴링하는 데 레이저를 사용하여, 층들 사이에 상호접속 비아를 생성하는 제조 기술이 널리 실시되고 있다. 이러한 비아 생성을 위한 접근법은 종종 "드릴 앤 필(drill & fill)"로 언급되며, 이로 인해 생성된 비아를 "드릴드 앤 필드 비아(drilled & filled vias)"로 언급될 수 있다.
상기 드릴드 앤 필드 비아 접근법에는 단점이 몇가지 있다. 각각의 비아가 별도로 드릴링되는 것이 요구되기 때문에, 생산량이 제한되고, 복잡해진 다중 비아 IC 기판 및 인터포져 제조 비용은 비싸진다. 큰 어레이에서, 드릴 앤 필 방법론에 의해 서로에 밀접한 근접부에서 상이한 크기 및 형상을 갖는 높은 품질의 비아를 고밀도로 생성하기 어렵다. 또한, 레이저로 드릴링된 비아는 유전체의 두께를 통해 내향하는 테이퍼 및 거친 측벽을 갖는다. 이러한 테이퍼는 비아의 효과적인 직경을 감소시킨다. 또한, 역으로, 특별히 극도로 작은 비아 직경에서 이전 도전체층에의 전기 접속에 영향을 미쳐 신뢰성이 쟁점화될 수도 있다. 또한, 측벽은 드릴링된 유전체가 폴리머 매트릭스 형태로 유리 또는 세라믹 섬유를 포함하는 합성 재료인 경우 특히 거칠며, 이러한 거침은 부가의 표유 인덕턴스(stray inductance)를 발생시킬 수 있다.
드릴링된 비아 구멍의 충정 공정은 통상적으로 구리 전기도금에 의해 달성된다. 전기도금 침착 기술은 비아의 상부에 작은 크레이터(crater)가 생성되는 딤플링이 결과로 나타날 수 있다. 이와 달리, 보유할 수 있는 것보다 많은 구리로 비아 채널이 충전되고 주변 재료 위로 돌출되는 돔형 상부면이 생성되는 과충전(overfill)이 결과로 나타날 수 있다. 딤플링 및 과충전 모두에는, 고밀도 기판 및 인터포져를 제조할 때 요구되는 것과 같이, 다른 것 위에 놓이는 방식으로 비아를 연속하여 적층시킬 때 문제점이 발생되는 경향이 있다. 또한, 큰 비아 채널은, 특히 인터포져 또는 IC 기판 설계의 동일한 상호접속층에서 작은 비아의 근접부에 있을 때, 균일하게 충전하기 어렵다는 점을 알 수 있다.
허용가능한 크기 및 신뢰성의 범위가 시간에 지남에 따라 개선되었음에도, 상술한 단점은 드릴 앤 필 기술의 본질적인 문제이며, 가능한 비아 크기의 범위를 제한할 것으로 예상된다. 레이저 드릴링은 둥근 비아 채널을 생성하는 데 최선이라는 점도 알아야 한다. 슬롯형 비아 채널은 이론적으로 레이저 밀링에 의해 제조될 수 있지만, 실제, 제조될 수 있는 기하학적 형상의 범위는 다소 제한되고, 소정의 지지 구조체의 비아는 전형적으로 원형이고 사실상 동일하다.
드릴 앤 필에 의한 비아의 제조는 고비용이고, 비교적 비용면에서 효과적인 전기도금 공정을 이용하여 생성된 비아 채널에 구리로 균일하고 일정하게 충전하기는 어렵다.
합성 유전체의 레이저 드릴식 비아의 크기는 실제로 60 x 10-6m 직경의 최소값으로 제한되고, 관련된 애브레이션(ablation) 공정의 결과 드릴링된 합성 재료의 본성으로 인한 현저한 테이퍼 형상 및 거친 측벽이 나타난다.
상술한 바와 같이 레이저 드릴링의 다른 제한에 부가하여, 드릴 앤 필 기술은, 드릴 상이한 크기의 비아 채널이 드릴링된 뒤 상이한 크기의 비아를 제조하도록 금속으로 충전할 때 비아 채널은 상이한 속도로 충전되므로 동일한 층에서 상이한 직경의 비아를 생성하기 어렵다는 제한을 더 갖는다. 결국, 상이한 크기의 비아에 대해 침착 기술을 동시에 최적화할 수 없기 때문에, 드릴 앤 필 기술을 특징화하는 딤플링 또는 과충전의 전형적인 문제는 악화된다. 결국, 실제, 단일층의 모든 드릴 앤 필 비아는 애브레이션 및 테이퍼링에 의해 영향을 받더라도, 명목상으로는 동일한 직경을 갖는다.
드릴 앤 필 접근법의 많은 단점을 극복하기 위한 대체 해법으로는, "패턴 도금"으로 공지되어 있는 기술을 사용하여 포토-레지시트에 생성된 패턴으로 구리 또는 다른 금속을 침착시킴으로써 비아를 제조하는 것이다.
패턴 도금에서, 시드층이 우선 침착된다. 이후, 포토-레지스트층이 시드층 위에 배치되고 연속하여 시드층을 노출시키는 트렌치(trench)를 형성하도록 선택적으로 제거되는 패턴을 생성하도록 현상된다. 구리를 포토-레지스트의 트렌치로 침착시킴으로써 비아 포스트(post)가 생성된다. 이후, 나머지 포토-레지스트는 제거되고, 시드층이 에칭되고, 전형적으로 폴리머 침습 유리 섬유 프레-프레그인 유전체가 비아 포스트를 둘러싸도록 그 위와 주위에 적층된다. 이후, 유전체의 일부를 제거하고 이로써 구조가 평탄화되고 얇게되어, 그 위의 다음 금속층을 빌드업하기 위해 그라운드에 도전성 접속을 허용하는 비아 포스트의 상부를 노출시키는 데 다양한 기술 및 공정이 사용될 수 있다. 양호한 다층 구조를 빌드업하기 위한 공정을 반복함으로써 금속 컨덕터 및 비아 포스트의 연속층이 그 위에 침착될 수 있다.
이후 "패널 도금"으로서 언급된 밀접한 관련 기술 외의 대체 방법에서, 금속 또는 합금의 연속층이 기판 상에 적층된다. 그 상부에 포토-레지스트층이 적층되고, 패턴이 내부에 현상되고, 현상된 포토 레지스트의 패턴이 박피되어 이후 에칭될 수 있는 아래의 금속을 선택적으로 노출시킨다. 현상되지 않은 포토-레지스트는 아래에 놓여진 금속이 에칭되는 것을 보호하여 직립 피쳐(feature) 및 비아의 패턴을 남긴다.
현상되지 않은 포토-레지스트가 박피된 후, 폴리머 침습 유리 섬유와 같은 유전체가 직립 구리 피쳐 및/또는 비아 포스트 주위와 그 위에 적층될 수 있다.
상술한 바와 같은 패턴 도금 또는 패널 도금 방법론에 의해 생성된 비아층은 통상적으로 구리로부터의 피쳐층(feature layer) 및 "비아 포스트"로서 공지되어 있다.
마이크로 전자 공학 발전의 일반적인 경향은 보다 작고 얇고 경량이고 높은 신뢰성을 갖는 파워풀한 제품의 제조 방향으로 향한다. 두꺼운 코어식 상호접속부의 사용은 극도로 얇은 제품이 달성되는 것을 방해한다. 상호접속 IC 기판 또는 인터포져에서의 보다 고밀도의 구조를 생성하기 위해, 보다 작은 접속부의 보다 많은 층이 요구된다. 실제로, 종종 서로의 상부에 구성 요소를 적층시키는 것이 바람직하다.
도금되는 경우, 라미네이트식 구조체는 구리 또는 다른 적절한 희생 기판에 적층되고, 상기 기판은 독립식 코어리스 라미너 구조를 남기고 에칭될 수 있다. 또한, 희생 기판에 미리 부착된 측면 상에 추가의 층이 적층될 수 있어, 휘어짐을 최소화하여 평탄화의 달성에 조력하는 2측면 빌드업이 가능해진다.
고밀도 상호접속부를 제조하기 위한 하나의 탄력적인 기술은 유전체 매트릭스에 금속 비아 또는 피쳐로 구성된 패널 도금 다층 구조 또는 패턴을 빌드업하는 것이다. 금속은 구리일 수 있고, 유전체는 섬유 강화 폴리머일 수 있다. 전형적으로, 예로써 폴리이미드와 같이 높은 유리 천이 온도(Tg)를 갖는 폴리머가 사용된다. 이러한 상호접속부는 코어식 또는 코어리스식일 수 있고, 요소를 적층하기 위한 공동을 포함할 수 있다. 이들은 홀수 또는 짝수의 층을 가질 수 있다. 아미텍-어드밴스드 멀티레이어 인터커넥트 테크놀로지 엘티디.(Amitec-Advanced Multilayer Interconnect Technologies Ltd.)에 허여된 이전 특허에는 허용 가능한 기술이 기재되어 있다.
예로써, 후르비츠(Hurwitz) 등에게 허여된 미국 특허 제7,682,972호(발명의 명칭 : 개선된 다층 코어리스 지지 구조체 및 그 제조 방법)에는 우수한 전자 지지 구조체의 구축에서의 전구체로서 사용하기 위한 유전체 내에 비아 어레이를 구비하는 독립 멤브레인의 제조 방법이 기재되어 있다. 이러한 방법은 희생 캐리어 상에 둘라싸여진 유전체에 도전성 비아의 멤브레인을 제조하는 단계와, 독립식 적층 어레이를 형성하도록 멤브레인을 희생 기판으로부터 탈거하는 단계를 포함한다. 이러한 독립 멤브레인을 베이스로 하는 전자 기판은 비아를 종결한 이후 적층된 어레이를 얇게하고 평탄화함으로써 형성될 수 있다. 상기 특허의 내용은 본 명세서 전반에 걸쳐 참조한다.
후르비츠에게 허여된 미국 특허 제7,669,320호(발명의 명칭 : 칩 패키징용 코어리스 공동 기판 및 그 제조 방법)에는 제2 IC 다이에 직렬로 접속된 제1 IC 다이를 지지하기 위한 IC 지지체 제조용 방법이 기재되어 있으며, 상기 IC 지지체는 주위와 절연된 상태의 구리 피쳐 및 비아의 교대층의 적층체를 포함하고, 제1 IC 다이는 IC 지지체에 접착가능하고, 제2 IC 칩은 IC 지지체 내측의 공동 내에 접착 가능하고, 상기 공동은 구리 베이스를 에칭하고 빌드업된 구리를 선택적으로 에칭함으로써 형성된다. 상기 특허의 내용은 본 명세서에서 참조한다.
후르비츠에게 허여된 미국 특허 제7,635,641호(발명의 명칭 : 집적 회로 지지체 구조체 및 그 제조 방법)에는, (A) 제1 베이스층을 선택하는 단계와, (B) 제1 베이스층 상에 제1 에칭액 저항 베리어층을 침착하는 단계와, (C) 교대식 도전층 및 절연층의 제1 절반 스택을 빌드업하는 단계로서, 상기 도전층은 절연층을 통해 비아에 접속되는 단계와, (D) 상기 제1 절반 스택 상에 제2 베이스층을 도포하는 단계와, (E) 제2 베이스층에 포토-레지스트의 보호막을 도포하는 단계와, (F) 제1 베이스층을 에칭하는 단계와, (G) 포토-레지스트의 보호막을 제거하는 단계와, (H) 제1 에칭액 저항 베리어층을 제거하는 단계와, (I) 교대식 도전층 및 절연층의 제2 절반 스택을 빌드업하는 단계로서, 상기 도전층은 절연층을 통해 비아에 접속되고 상기 제2 절반 스택은 제1 절반 스택에 사실상 대칭으로 놓여지는 단계와, (J) 교대식 도전층 및 절연층의 제2 절반 스택 상에 절연층을 도포하는 단계와, (K) 제2 베이스층을 제거하는 단계와, (L) 스택의 외부면 상의 비아의 노출 단부를 노출시키고 종결부를 적용함으로써 상기 기판을 종결하는 단계를 포함하는 전자 기판 제조 방법이 기재되어 있다. 상기 특허의 내용은 본 명세서에서 참조한다.
본 발명의 태양은, X-Y 평면에 수직한 Z 방향으로 도전시키는 유전체 주위 금속 비아 포스트로 구성된 X-Y 평면에서 연장되는 복수의 층을 포함하는 다층 전자 지지 구조체에 관한 것으로, 상기 복수의 층의 적어도 2개의 비아층을 가로지르는 스택 비아 구조체는 이웃 비아층에서 적어도 2개의 비아 포스트를 구비하고, 상기 인접층에서의 적어도 2개의 스택 비아 포스트는 X-Y 평면에서 상이한 치수를 가져, 상기 스택 비아 구조체는 테이퍼된다.
몇몇 실시예에서, 상기 스택 비아 구조체는 적어도 3개의 비아 포스트를 포함한다.
몇몇 실시예에서, 상기 스택 비아 구조체의 각각의 층은 직사각형이고, 각각의 후속층은 각각의 이전층보다 작게 일방향으로 연장되고, 상기 스택 비아 구조체는 일방향에서 계단식 프로파일을 갖는다.
몇몇 실시예에서, 상기 스택 비아 구조체의 각각의 층은 직사각형이고, 각각의 후속 비아는 각각의 이전 비아보다 작게 2개의 대향 방향으로 연장되고, 상기 스택 비아 구조체는 일반적으로 사다리꼴 형성을 갖는다.
몇몇 실시예에서, 상기 스택 비아 구조체의 각각의 층은 직사각형이고, 각각의 후속 비아는 각각의 이전 비아보다 작게 3개의 대향 방향으로 연장되고, 상기 스택 비아 구조체는 일반적으로 3개의 계단식 대각 측면과, 다층 합성 전자 구조체의 상부 및 바닥면에 수직한 하나의 사실상 매끄러운 측면을 갖는 피라미드 형상을 갖는다.
몇몇 실시예에서, 상기 스택 비아 구조체의 각각의 층은 직사각형이고, 각각의 후속 비아는 각각의 이전층보다 작게 4개의 대향 방향으로 연장되고, 상기 스택은 일반적으로 계단식 피라미드 형상을 갖는다.
몇몇 실시예에서, 상기 스택의 각각의 층은 원형이고, 각각의 후속 비아는 각각의 이전 비아보다 작게 연장되고, 상기 스택 비아 구조체는 일반적으로 계단식 원추 형상을 갖는다.
몇몇 실시예에서, 상기 다층 전자 지지 구조체는 적어도 4개의 비아를 포함한다.
몇몇 실시예에서, 상기 다층 전자 지지 구조체는 적어도 5개의 비아를 포함한다.
몇몇 실시예에서, 상기 적어도 하나의 금속층은 하나의 금속 시드층을 포함한다.
몇몇 실시예에서, 상기 시드층은 유전체에의 부착을 강화하기 위해 우선 배치된 부착 금속층을 더 포함한다.
몇몇 실시예에서, 상기 부착 금속층은 티탄, 크롬, 탄탈늄 및 텅스텐으로 구성된 그룹 중 적어도 하나를 포함한다.
몇몇 실시예에서, 상기 스택 비아 구조체에서의 바닥층은 상부층보다 적어도 30 % 크다.
몇몇 실시예에서, 상기 복수의 층 중 적어도 2개의 층을 가로지르는 스택 비아 구조체는 적어도 2개의 이웃 비아 포스트를 포함하고, 적어도 2개의 이웃 비아 포스트는 X-Y 평면에서 상이한 치수를 갖고, 2개의 이웃 비아 포스트들 사이에 개재된 시드층은 상기 2개의 이웃 비아 포스트 중 적어도 하나보다 X-Y 평면에서 더 연장된다.
몇몇 실시예에서, 상기 시드층은 상기 2개의 이웃 비아 포스트보다 X-Y 평면에서 더 연장된다.
몇몇 실시예에서, 상기 비아의 스택의 금속 및 시드층 중 적어도 하나는 구리를 포함한다.
몇몇 실시예에서, 상기 유전체는 폴리머를 포함한다.
몇몇 실시예에서, 상기 유전체는 세라믹 또는 유리 함유물을 더 포함한다.
몇몇 실시예에서, 상기 스택의 이전층은 후속층보다 X-Y 평면에서 더 연장되고, 상기 스택 비아 포스트 구조체는 일반적으로 피라미드 형상을 갖는다.
몇몇 실시예에서, 상기 스택의 이전층은 후속층의 범위보다 X-Y 평면에서 작게 연장되고, 상기 스택은 일반적으로 역피라미드 형상을 갖는다
몇몇 실시예에서, 상기 다층 전자 지지 구조체는 3개 이상의 층을 포함하고, 적어도 하나의 내부층은 적어도 하나의 측면에서 인접 외부층보다 더 연장되고, 상기 스택은 상기 적어도 하나의 측면에서 외향 보잉 프로파일을 갖는다.
몇몇 실시예에서, 상기 다층 전자 지지 구조체는 3개 이상의 층을 포함하고, 적어도 하나의 내부층은 적어도 하나의 측면에서 인접 외부층보다 작게 연장되고, 상기 스택은 상기 적어도 하나의 측면 상에 내향 보잉 프로파일을 갖는다.
본 발명의 제2 태양은,
(a) 상기 언더라잉 비아층에서 비아의 단부를 노출하도록 처리된 언더라잉 비아층을 갖는 기판을 습득하는 단계와,
(b) 상기 기판을 시드층으로 커버하는 단계와,
(c) 상기 시드층 위로 포토-레지스트층을 도포하는 단계와,
(d) 피쳐의 네거티브 패턴을 형성하도록 상기 포토-레지스트를 노출시키고 현상하는 단계와,
(e) 피쳐층을 제조하도록 금속을 상기 네거티브 패턴으로 침착시키는 단계와,
(f) 상기 포토-레지스트를 박피하여, 상기 피쳐층이 직립하여 남겨지는 단계와,
(g) 상기 시드층 및 피쳐층 위로 포토레지스트의 제2층을 도포하는 단계와,
(h) 상기 포토레지스트의 제2층에서의 비아의 패턴을 노출시키고 현상시키는 단계와,
(i) 상기 제2 패턴으로 구리를 전기도금하는 단계와,
(j) 상기 포토레지스트의 제2층을 박피하는 단계와,
(k) 상기 시드층을 제거하는 단계와,
(l) 상기 비아층의 적어도 하나의 구성요소 위로 유전체를 라미네이트하는 단계를 포함하는 다층 전자 지지 구조체의 제조 공정에 관한 것이다.
몇몇 실시예에서, 상기 공정은 (m) 상기 적어도 하나의 구성요소의 금속을 노출하도록 유전체를 얇게하는 단계를 더 포함한다.
몇몇 실시예에서, 상기 공정은 (n) 상기 노출된 금속 구성 요소를 갖는 얇아진 유전체 위로 금속 시드층을 침착시키는 단계를 더 포함한다.
몇몇 실시예에서, 상기 다층 전자 지지 구조체는, (i) 상기 시드층은 구리를 포함하는 것과,
(ii) 상기 금속층은 구리를 포함하는 것과,
(iii) 상기 유전체는 폴리머를 포함하는 것과,
(iv) 상기 유전체는 세라믹 또는 유리 강화제를 포함하는 것 중 적어도 하나를 더 특징으로 한다.
몇몇 실시예에서, 상기 다층 전자 지지 구조체는, (i) 상기 유전체층은 폴리이미드, 에폭시, 비스메일이미드, 트리아진 및 이들의 혼합물로 구성된 그룹으로부터 선택된 폴리머를 포함하는 것과,
(ii) 상기 유전체층은 유리 섬유를 포함하는 것과,
(iv) 상기 유전체층은 입자 필러를 포함하는 것 중 적어도 하나를 더 특징으로 한다.
몇몇 실시예에서, 상기 적어도 하나의 비아층은,
(i) 피쳐층 및 노출된 구리를 갖는 기판을 습득하는 단계와,
(ii) 상기 피쳐층을 시드층으로 커버하는 단계와,
(iii) 상기 시드층 위로 금속층을 침착시키는 단계와,
(iv) 상기 금속층 위로 포토-레지스트층을 도포하는 단계와,
(v) 상기 포토레지스트의 비아의 포지티브 패턴을 노출시키고 현상하는 단계와,
(vi) 상기 노출된 금속층을 에칭하는 단계와,
(vii) 상기 포토-레지스트를 박피하여, 상기 비아층의 적어도 하나의 구성요소가 직립하여 남겨지는 단계와,
(viii) 상기 비아층의 적어도 하나의 구성요소 위로 유전체를 라미네이트하는 단계를 포함하는 공정에 의해 제조된다.
선택적으로, 상기 공정은 (ix) 상기 금속을 노출시키도록 유전체를 얇게하는 단계를 더 포함한다.
선택적으로, 상기 공정은 (x) 상기 그라운드면 위로 금속 시드층을 침착시키는 단계를 더 포함한다.
상기 용어 미크론 또는 ㎛는 마이크로미터 또는 10-6 m를 언급한다.
본 발명을 보다 잘 이해하기 위해 그리고 어떻게 효과적으로 진행되는 지를 도시하기 위해, 첨부도면에 순수 예시를 목적으로 도면부호를 도시한다.
이제, 상세하게 도면을 참고하여, 도시된 상세한 점은 본 발명의 양호한 실시예의 예시적 설명을 목적으로 하는 일예이며, 본 발명의 원리 및 개념의 설명이 가장 유용하게 신속하게 이해될 수 있도록 제공되는 것이다. 이와 관련하여, 본 발명의 기본적 이해를 위해 필요한 것 이상으로 상세하게 본 발명의 구조적 상세함을 도시하지 않았으며, 발명의 설명은 이 기술 분야의 숙련자에게는 본 발명의 몇몇 형태가 실제로 어떻게 구현될 수 있는지 알 수 있게 작성된 도면을 참조하여 이루어진다.
도 1은 종래 기술의 다층 합성 지지 구조체의 간단화된 단면도이다.
도 2는 본 발명의 일 실시예에 따른 비아의 사다리꼴 스택을 통한 단면을 개략적으로 도시한다.
도 3은 위에서부터 사다리꼴, 피라미드꼴 및 원추형 비아를 도시한다.
도 4는 제2 실시예에 따른 피쳐층 및 비아의 사다리꼴 스택의 단면도이다.
도 5는 도 4의 구조체를 제조하기 위한 일 방법을 도시한 플로우챠트이다.
도 6은 도 2 또는 도 4의 구조체의 층을 제조하기 위한 다른 방법을 도시한 제2 플로우챠트이다.
이제, 상세하게 도면을 참고하여, 도시된 상세한 점은 본 발명의 양호한 실시예의 예시적 설명을 목적으로 하는 일예이며, 본 발명의 원리 및 개념의 설명이 가장 유용하게 신속하게 이해될 수 있도록 제공되는 것이다. 이와 관련하여, 본 발명의 기본적 이해를 위해 필요한 것 이상으로 상세하게 본 발명의 구조적 상세함을 도시하지 않았으며, 발명의 설명은 이 기술 분야의 숙련자에게는 본 발명의 몇몇 형태가 실제로 어떻게 구현될 수 있는지 알 수 있게 작성된 도면을 참조하여 이루어진다.
도 1은 종래 기술의 다층 합성 지지 구조체의 간단화된 단면도이다.
도 2는 본 발명의 일 실시예에 따른 비아의 사다리꼴 스택을 통한 단면을 개략적으로 도시한다.
도 3은 위에서부터 사다리꼴, 피라미드꼴 및 원추형 비아를 도시한다.
도 4는 제2 실시예에 따른 피쳐층 및 비아의 사다리꼴 스택의 단면도이다.
도 5는 도 4의 구조체를 제조하기 위한 일 방법을 도시한 플로우챠트이다.
도 6은 도 2 또는 도 4의 구조체의 층을 제조하기 위한 다른 방법을 도시한 제2 플로우챠트이다.
이하의 설명에서, 유전체 매트릭스 형태의 금속 비아로 구성된 지지 구조체, 특히 폴리이미드 또는 에폭시 또는 BT(비스메일이미드/트리아진) 또는 이들의 혼합물과 같이 유리 섬유 강화된 폴리머 매트릭스 형태의 구리 비아 포스트가 고려된다.
후르비츠에게 허여된 미국 특허 제7,682,972호, 미국 특허 제7,669,320호 및 미국 특허 제7,635,641호에 기재된 바와 같이, 어세스(Access) 포토-레지스트 및 패턴 또는 패널 도금 및 라미네이팅 기술의 피쳐가 본원 명세서에서 참조되며, 피쳐의 평면 치수의 상한에 영향을 미치지 않는다.
도 1은 종래 기술의 다층 합성 지지 구조체의 간단화된 단면도이다. 종래 기술의 다층 지지 구조체(100)는 개별층들을 절연시키는 유전체(110, 112, 114, 116)의 층에 의해 분리된 구성요소 또는 피쳐(108)의 기능층(102, 104, 106)을 포함한다. 유전체층을 통한 비아(118)는 인접한 기능 또는 피쳐층 사이의 전기 접속부를 제공한다. 따라서, 피쳐층(102, 104, 106)은 일반적으로 X-Y 평면에서 층 내에 놓여진 피쳐(108)와, 유전체층(110, 112, 114, 116)을 가로질러 전류를 도전시키는 비아(118)를 포함한다. 비아(118)는 최소의 인덕턴스를 갖도록 설계되며, 그들 사이에 최소의 커패시턴스를 갖도록 충분하게 분리된다.
비아가 드릴 앤 필 기술로 제조될 때, 우선 유전체에 레이저 구멍을 드릴링함으로써 제조되기 때문에, 비아는 일반적으로 사실상 원형의 단면을 갖는다. 유전체가 이질적이고 이방성이고 무기 필러 및 유리 섬유 강화제를 갖는 폴리머 매트릭스로 구성되기 때문에, 원형 단면은 전형적으로 둥근 에지를 갖고, 단면은 진원 형상으로부터 약간 뒤틀린 수 있다. 또한, 비아는 다소 테이퍼지는 경향이 있어, 원통형 대신 역원뿔대일 수 있다
미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 설명된 바와 같이, 예로써, 도1의 구조체는 포토-레지스트의 패턴으로 도금하고(패턴 도금), 또는 패널 도금한 뒤 선택적으로 에칭하여 직립 비아 포스트를 남긴 뒤 유전체 프레-프레그(pre-preg)를 라미네이팅함으로써 제조될 수 있다.
'드릴드 앤 필드 비아' 접근법을 사용하여, 단면 제어 및 형상면에서의 어려움으로 인해 비원형 비아를 제조하는 것을 금지한다. 또한, 레이저 드릴링의 한계로 인해 최소 비아 크기는 약 50 - 60 미크론이다. 이러한 어려움은 상술한 배경 기술 항목에서 상세하게 설명하였고, 특히 폴리머/유리 유전체에서 트렌치를 생성하기 위한 "라우팅(routing)" 모드에서 슬롯을 밀링하기 위한 비싼 레이저 드릴링 기계의 사용으로 인한 고비용, 레이저 드릴링 공정으로 인해 비아 테이퍼링 형상 및 측벽이 거칠함, 구리 비아 필 전기도금 공정으로 인한 딤플링 및/또는 돔 형상과 관련된다.
상술한 바와 같이 레이저 드릴링의 다른 제한에 부가하여, 드릴 앤 필 기술은, 상이한 크기의 비아 채널이 드릴링된 뒤 상이한 크기의 비아를 제조하도록 금속으로 충전할 때 비아 채널은 상이한 속도로 충전되므로 동일한 층에서 상이한 직경의 비아를 생성하기 어렵다는 제한을 더 갖는다. 결국, 상이한 크기의 비아에 대해 침착 기술을 동시에 최적화할 수 없기 때문에, 드릴 앤 필 기술을 특징화하는 딤플링 또는 과충전의 전형적인 문제는 악화된다.
또한, 폴리이미드/유리 또는 에폭시/유리 또는 BT(비스메일이미드/트리아진)/유리 또는 세라믹 및/또는 다른 필러 입자와의 혼합물과 같은 합성 유전체의 레이저 드릴링 비아는 실제로 약 60 x 10-6 m의 최소 크기로 제한되고, 관련된 애브레이션(ablation) 공정의 결과 드릴링된 합성 재료의 본성으로 인한 현저한 테이퍼 형상 및 거친 측벽이 나타난다.
놀랍게도, 도금 및 포토-레지스트 기술의 융통성을 사용하여, 넓은 범위의 비아 형상 및 크기가 비용면에서 효과적으로 제조될 수 있다는 점을 발견하였다. 또한, 상이한 비아 형상 및 크기가 동일한 층에서 제조될 수 있다. 아미테크(AMITEC)에 의해 개발된 전매 특허의 비아 포스트 접근법은, 비아층의 큰 치수를 사용하는 '컨덕터 비아' 구조체가 x-y 평면에서 도전시키게 한다. 이러한 점은, 구리 패턴 도금 접근법이 사용될 때, 매끈하고 직선이고 테이퍼지지 않은 트렌치가 포토-레지스트 재료에 제조될 수 있고, 이후 금속 시드층을 사용하고 패턴 도금 구리에 의해 트렌치로 충전됨으로써 연속 침착 구리가 트렌치로 충전될 수 있다는 점이 특히 용이해진다. 드릴드 앤 필드 비아 접근법에 반해, 비아 포스트 기술은 딤플없고 돔이 없는 구리 커넥터를 습득하기 위해 포토레지스트층의 트랜치가 충전되게 한다. 구리의 침착 이후, 포토레지스트는 연속하여 박피되고, 이후 금속 시드층이 제거된 뒤, 영구적인 폴리머-유리 유전체가 그 위와 주위에 도포된다. 이와 같이 생성된 '비아 커넥터' 구조체는, 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 기재된 것과 같은 공정 흐름을 사용할 수 있다.
도 2에서, 비아 포스트의 테이퍼진 스택(200)의 단면을 도시한다. 스택(200)은 유전체(210)에 의해 둘러싸여진 제1층(202), 제2층(204), 제3층(206) 및 제4층(208)으로 구성된다.
각각의 층이 보다 큰 이전층 상에 침착되기 때문에, X-Y 평면에서 중간 구리 컨덕터 또는 패드 없이 포토-레지스트의 후속 침착층으로 패턴 도금함으로써 각각의 층을 제조할 수 있다.
예로써, 스택(200)의 바닥층(202)은 320 x 10-6 m x 840 10-6 m(즉, 미크론 또는 ㎛)일 수 있다. 제2층(204)은 320 x 10-6 m x 840 x 10-6 m이고, 제3층(206)은 220 x 10-6 m x 740 x 10-6 m, 제4(상부)층(208)은 120 x 10-6 m x 640 x 10-6 m일 수 있다. 따라서, 각각의 층은 모든 치수에서 위의 층보다 40 내지 50 미크론 넓을 수 있다.
도 2에서, 4개의 층을 포함하는 사다리꼴 계단식 비아 스택을 도시한다. 사다리꼴 계단식 비아 스택은 2방향에서 대칭으로 테이퍼지거나 또는 경사진다. 그러나, 주의깊은 얼라인먼트(alignment)로, 계단식 비아 스택은 대칭으로 경사지지 않거나 또는 단일 일방향으로만 경사지도록 구성될 수 있다는 점을 알 수 있다.
도 3에서, 위로부터, 비아(310)의 계단식 스택은 직사각형이고, 2방향으로 경사질 수 있다. 이와 달리, 스택(320)은 사각형일 수 있고 4방향에서 경사질 수 있다. 도시하지는 않았지만, 각각의 후속층을 비대칭으로 배치함으로써 일방향 또는 3방향으로 경사진 스택이 제조될 수 있다.
또한, 스택(330)은 디스크형층을 포함할 수 있고, 원추형일 수 있다. 각각의 디스크 및 얼라인먼트의 직경에 따라, 스택은 정규이거나 비정규일 수 있다.
스택 비아 구조체는 상호접속 구조에서 복수의 층 중 적어도 2개의 층을 가로지르고, X-Y 평면에서 상이한 치수를 갖는 인접층 내에서의 적어도 2개의 중첩 비아 포스트로 구성되어, 스택은 테이퍼진다. 특히, 비아 스택은 적어도 3개의 층을 포함하며, 4 또는 5 층 이상으로 구성될 수 있다.
몇몇 실시예에서, 스택의 각각의 층은 직사각형이고, 각각의 후속층은 각각의 이전층보다 일방향에서 작게 연장되고, 스택은 일방향에서의 계단식 구조체를 포함한다. 다른 실시예에서, 스택의 각각의 층은 직사각형이고, 각각의 후속층은 이전층보다 2개의 대향 방향에서 작게 연장되고, 스택은 일반적으로 사다리꼴 형상을 갖는다.
또 다른 실시예에서, 스택의 각각의 층은 사각형 또는 직사각형이고, 각각의 후속층은 이전층보다 3개의 대향 방향에서 작게 연장되고, 스택은 상부 및 바닥층에 수직한 하나의 사실상 매끄러운 측면과 3개의 계단식 대각 측면을 갖는 일반적으로 피라미드 형상을 갖는다.
또 다른 실시예에서, 스택의 각각의 층은 직사각형이고, 각각의 후속층은 이전층보다 4개의 대향 방향에서 작게 연장되고, 스택은 계단식 피라미드 형상을 갖는다.
몇몇 실시예에서, 스택의 각각의 층은 원형이고, 각각의 후속층은 각각의 이전층보다 작게 연장되고, 스택은 일반적으로 계단식 원추 형상을 갖는다.
일반적으로, 도 1에 도시된 바와 같이, 상호접속 구조체는 전형적으로 교대식 비아층 및 피쳐층을 포함한다. 아미테크 전매 특허 기술을 사용하여, 비아층은 X-Y 평면에서 연장될 수도 있고, 간단한 원통형 포스트가 아니라 다른 형상을 가질 수도 있다.
직립 피라미드가 상호접속 구조체의 주위 영역에서 많은 폭넓은 층 위로 배치된 금속의 층을 포함하더라도, 유전체 상에 피쳐를 배치할 필요가 있다. 따라서, 상호접속 구조체에 테이퍼진 비아 스택을 제조하기 위해, 비아층은 피쳐층 또는 패드에 개재될 수 있다. 이것은 전형적으로 구리일 수 있는 시드층으로 구성되고, 언더라잉 유전체에 부착시키기 위해 스퍼터링 또는 무전해 도금에 의해 제조될 수 있다. 시드층은 0.5 내지 1.5 미크론의 두께일 수 있다. 시드층 위로, 전형적으로 구리인 금속의 비교적 두꺼운층 또는 패드가 패턴 또는 패널 도금될 수 있다. 언더라잉 유전체에의 시드층의 부착에 조력하도록, 티탄, 탄탈늄, 텅스텐, 크롬 또는 이들의 혼합물과 같은 부착 금속의 전형적으로 0.04 미크론 내지 0.1 미크론인 매우 얇은층이 우선 도포될 수 있다.
몇몇 실시예에서, 스택의 바닥층은 상부층보다 적어도 30% 크다.
도 4에서, 계단식 프로파일을 갖는 피쳐층과 구리 비아 포스트의 스택(400)을 포함하는 상호접속 구조체(450)의 단면을 도시한다. 스택(400)은 유전체(410)로 둘러싸여진다. 스택(400)은 유전체(410)로 둘러싸여진 제1 비아층(402), 제2 비아층(404), 제3 비아층(406) 및 제4 비아층(408)인 구리의 4개의 비아층으로 구성된다. 상기 층(402, 404, 406, 408)은 서로로부터 기하학적으로 분리될 수 있지만, X-Y 평면(413, 414, 415)에서 구리 컨덕터 또는 패드에 의해 전기 접속될 수 있다. 이들 패드(413, 414, 415)는 도시하지 않은 상호접속 구조체의 다른 부분에서 주위 피쳐를 전형적으로 포함하는 피쳐층의 일부이다. 유전체의 상부에 피쳐를 배치 가능하고, 도시된 계단의 노우즈(nose)를 생성하고, 보다 현저하게 주위 피쳐를 생성하도록, 패드(413, 414, 415)는 일반적으로 스퍼터링 또는 무전해 도금될 수 있는 구리의 시드층을 포함하고, 0.5 미크론 내지 1.5 미크론 두께일 수 있다. 시드층 상에, 전기도금을 사용하여 패드 또는 피쳐의 부가의 두께가 빌드업될 수 있다. 유전체에의 부착에 조력하도록, 티탄, 탄탈늄, 크롬, 텅스텐 또는 이들의 혼합물과 같은 부착 금속의 매우 얇은층이 우선 침착될 수 있다. 얇은 부착 금속층은 전형적으로 0.04 미크론 내지 0.1 미크론 두께이다.
IC 칩(418)은 예로써 볼 그리드 어레이와 같은 종결부(417)를 통해 상부 컨덕터층(416)까지 스택(400)에 결합될 수 있다. 따라서, 형성된 스택(400)은 그 형상 그리고 2 또는 4개의 방향으로 경사졌는지에 따라 사다리꼴 또는 피라미드 비아 스택일 수 있다. 개별적인 층은 원형이고, 스택은 원추형 비아 스택으로서 언급될 수 있다. 시드층 및 교대식 피쳐층(패드) 및 비아의 사용은, 비아(432) 및 피쳐(434)의 보다 전통적인 구조체(430)가 상호접속부(450)의 다른 곳에 함께 제조될 수 있게 한다.
몇몇 실시예에서, 복수의 층의 적어도 2개의 층을 가로지르는 스택 비아 구조체는 인접층에서 적어도 2개의 비아 포스트를 포함하고, 인접층에서의 적어도 2개의 스택 비아 포스트는 X-Y 평면에서 상이한 치수를 갖고, 피쳐층은 이전 및 후속층들 사이에 개재된다.
피쳐층은 이전 및 후속층 중 적어도 하나보다 X-Y 평면에서 더 연장될 수 있다.
몇몇 실시예에서, 피쳐층은 이전 또는 후속층 중 하나의 범위보다 X-Y 평면에서 더 연장되어 도 4의 구조체를 제공하거나 또는 후속 비아층은 동일한 마스크를 사용하여 피쳐층 상에 정확하게 침착될 수 있어 도 2에 도시된 것과 같은 구조체를 제공한다.
도 4에서, X-Y 평면(413, 414, 415, 416)에서의 피쳐층의 패드는 그 아래에 놓인 비아 포스트보다 동일한 크기이거나 또는 몇 미크론 클 수 있다. 구리 컨덕터 또는 패드가 그 아래의 비아 포스트와 동일한 크기인 경우, 스택의 외형은 도 2에 도시된 것과 유사하지만, 제조 기술은 주위 피쳐층 및 스택이 제조될 수 있게 한다. 상부층(416)의 구리 패드는 IC(집적 회로; 418)에 적합한 크기일 수 있고, 플립 칩을 대표하는 상호접속 범프(417), 다이 본딩 또는 다른 적절한 기술에 의해 IC에 결합될 수 있다. [비아 포스트층(402)에 부착된] 바닥 패드층(412)은 예로써, 인쇄 회로 기판(PCB)에 부착될 수 있다.
이러한 비아 포스트의 사다리꼴 또는 피라미드형 스택(400)을 사용함으로써, 상부 패드층(416)은 현저하게 작아질 수 있고, 아마도 바닥 패드층(412)의 영역의 대략 28%일 수 있다. 바닥층(402)의 비아 포스트 영역은 비아 포스트 상부층(408) 보다 3.5배일 수 있다. 이러한 큰 하부면을 갖는 하나의 이점은 바닥층(402)이 효과적으로 방열할 수 있게 하여, 히트 싱크로서 매우 효과적으로 기능할 수 있다는 점이다. 그러나, 동시에 이러한 비아 스택의 작은 상부면을 가지는 것으로 인해, 416의 구리 패드로 대표되는 IC 고밀도 소형 패드 크기는 기판의 방열 성능을 현저하게 감소시키지 않으면서 412의 구리 패드로 대표되는 PCB 도메인으로 재분배함으로써 기판의 개재 밀도 기능에 조력할 수 있기 때문에, IC(418)의 크기로 치수화될 수 있는 이점이 있다.
또한, 비교적 작은 상부면 구조를 가짐으로써, 주위면을 보다 효율적으로 사용할 수 있다는 이점도 있다. 예로써, 주위면 상에 장착된 구성요소는 보다 커질 수 있다.
따라서, 본 명세서 전반에 걸쳐 참조하는 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 기재된 아미테크 기술을 사용함으로써, 1 또는 2방향으로 경사질 수 있는 사다리꼴, 피라미드, 원추형 및 삼각형 프리즘 비아 포스트와 같은 다양한 단면 프로파일을 갖는 비아 포스트 구조체를 생성할 수 있다는 점을 발견하였다.
시드 및 피쳐층을 사용함으로써, 테이퍼진 비아 스택이 제조될 수 있고, 각각 후속하여 배치된 층은 이전 것보다 작다는 점을 알 수 있다. 하나의 층에서의 피쳐가 언더라잉층에서의 피쳐보다 많이 돌출되게 하는 피쳐층으로 인해, 중간(볼록부)에서 넓거나 또는 중간(오목)에서 좁은 비아 스택이 제조될 수 있다. 비아 스택은 대향벽이 편평하게 일방향, 2방향 또는 3 또는 4방향에서 굽어질 수 있다.
또한, 이러한 형태의 스택킹(staking) 및 비아 포스트 접근법을 사용함으로써, 테이퍼링(즉, 사다리꼴 또는 피라미드형), 오목 및 볼록 비아 구조체가 많은 규정 비아 포스트 스택에 밀접한 근접부에서 생성될 수 있으며, 후속층의 비아 포스트는 기판의 최대 활용성을 제공하도록 x-y 평면에서의 치수를 유지하고, 사다리꼴 비아 스택은 요구되지 않는다는 점을 알 수 있다.
몇몇 실시예에서, 스택의 이전층은 후속층의 범위보다 X-Y 평면에서 작게 연장되고, 스택은 일반적으로 역피라미드 형상을 갖는다.
몇몇 실시예에서, 다층 전자 지지 구조체의 비아의 다층 스택은 3개의 층 이상을 포함하고, 적어도 하나의 내부층은 적어도 하나의 측면에서 인접 외부층보다 더 연장되고, 스택은 적어도 하나의 측면에서 외향 보잉 프로파일을 갖는다.
몇몇 실시예에서, 다층 전자 지지 구조체에서의 스택은 3개 보다 많은 층을 포함하고, 적어도 하나의 내부층은 적어도 하나의 측면에서 인접 외부층보다 작게 연장되고, 스택은 적어도 하나의 측면에서 내향 보잉 프로파일을 갖는다.
따라서, 아미테크 앤 어세스에 의해 개발되고, 본 명세서에서 참조하는 후르비츠 등에 게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 기재된 도금 및 에칭 및 선택적 패턴 도금에는 고유의 큰 융통성이 있다.
도 5를 참조하여, 몇몇 실시예에서 도 4의 윤곽이 있는 비아 스택은, 구리를 노출하도록 처리된 언더라잉 비아층을 갖는 기판을 습득하는 단계 - 단계(a)와, 전형적으로 스퍼터링 또는 무전해 도금에 의해 전형적으로 구리인 시드층으로 기판을 커버하는 단계 - 단계(b)에 의해 제조될 수 있다. 선택적으로, 구리가 침착되기 전에, 탄탈늄, 티탄, 크롬 또는 텅스텐과 같은 부착 금속의 매우 얇은, 아마도 0.04 내지 0.1 미크론의 층이 우선 침착된다. 이후, 포토레지스트의 제1층이 시드층 위로 도포되고 - 단계(c), 노출되고 현상되어 네거티브 패턴을 형성한다 - 단계(d). 전형적으로 구리인 금속층이 네거티브 패턴으로 전기도금되고 - 단계(e), 포토레지스트가 박피되어 패드의 제1층이 직립으로 남겨진다 - 단계(f). 포토레지스트의 제2층은 패드 위로 도포되고 - 단계(g), 제2 비아층의 패턴은 포토레지스트의 제2층에 누출되어 현상된다 - 단계(h). 금속의 제2 비아층은 비아층을 생성하도록 전기도금 또는 무전해 도금 중 어느 하나에 의해 제2 패턴의 트렌치로 침착될 수 있고 - 단계(i), 포토레지스트의 제2층은 박피되어 하나가 다른 하나의 위에 놓이는 방식으로 비아층에 후속하여 피쳐 또는 패드층의 2개의 층의 스택이 남겨진다 - 단계(j).
이후, 시드층은 제거된다 - 단계(k). 선택적으로, 예로써 수산화 암모늄 또는 염화 구리의 습윤 에칭에 의해 에칭되고, 유전체는 패드 및 비아층의 직립 상태의 구리 위로 라미네이트된다 - 단계(l).
부가층의 추가적인 빌드업을 위해, 유전체는 상부면도 평탄화하는 기계적, 화학적 또는 기계-화학적 그라인딩 또는 연마에 의해 금속을 노출하도록 얇게될 수 있다 - 단계(m). 이후, 구리와 같은 금속 시드층은 그라운드면 위로 침착될 수 있어 - 단계(n), 부가층은 단계(c) 내지 (n)을 반복함으로써 빌드업될 수 있다.
유전체는 일반적으로 폴리이미드, 에폭시, 비스메일이미드, 트리아진 및 이들의 혼합물과 같은 폴리머 매트릭스를 포함하는 합성 재료이고, 유리 섬유 및 세라믹 입자 필러일 수 있고, 일반적으로 폴리머 수지에서의 직물 유리 섬유로 구성되는 프레프레그로써 적용된다.
도 6을 참조할 때, 변경된 제조 루트에서는, 적어도 하나의 비아층은, 구리를 노출하도록 연마된 언더라잉 피쳐층을 갖는 기판을 습득하는 단계 - 단계(i)와, 시드층으로 언더라잉 피쳐층을 커버하는 단계 - 단계(ii)와, 금속층을 시드층 위로 침착하는 단계 - 단계(iii)와, 포토레지스트층을 금속층 위로 도포하는 단계 - 단계(iv)와, 적절하게 치수화된 윤곽 스택을 갖는 비아 또는 피쳐의 포지티브 패턴을 노출시키는 단계 - 단계(v)와, 노출된 금속층을 에칭하는 단계 - 단계(vi)에 의해 제조될 수 있다. 상승된 온도에서 수산화 암모늄의 용액과 같은 습윤 애칭이 사용될 수 있다. 이후, 포토레지스트는 박피되어, 직립하는 스택층을 갖는 비아/피쳐가 남겨지고 - 단계(vii), 유전체는 스택층을 갖는 비아/피쳐 위로 라미네이트된다 - 단계(viii).
추가의 빌드업을 허용하도록, 금속을 노출시키기 위해 유전체는 얇게 될 수 있다 - 단계(ix). 이후, 구리와 같은 금속 시드층은 얇아진 표면 위로 침착될 수 있다 - 단계(x).
부가층을 배치하도록 단계 (i) 내지 (x)를 반복될 수 있다. 도 5의 패턴 도금 공정 루트는 상이한 공정으로 배치된 상이한 층을 갖는 도 6의 패널 도금 공정 루트와 조합될 수 있거나 또는 대체될 수 있다.
스택의 인접층은 보다 또는 덜 넓어질 수 있어, 피라미드형, 역피라미드형, 외향 또는 내향으로 굽어질 수 있는 계단식 스택을 제공하고, 층은 직선 또는 만곡 에지를 갖는다.
상기 기재는 단지 설명을 위해 제공된 것이다. 본 발명은 많은 변경예가 가능하다는 점을 알아야 한다.
이 기술 분야의 숙련자는 상기 특별히 도시하고 설명한 것으로 본 발명이 제한되는 것은 아니라는 점을 알아야 한다. 본 발명의 범위는 첨부된 청구범위로 한정되며, 상술한 다양한 특징의 조합 및 서브 조합과 수정 및 변경예도 포함할 수 있다는 점은 이 기술 분야의 숙련자가 상기 설명을 읽을 때 알 수 있다.
청구범위에서, 단어 "포함하다"와, "포함하다", "포함하는" 등과 같은 변형예는 나열된 구성요소가 포함되지만 다른 구성요소를 배재하는 것은 아니라는 점을 나타낸다.
Claims (30)
- X-Y 평면에 수직한 Z 방향으로 도전시키는 유전체 주위 금속 비아 포스트로 구성된 X-Y 평면에서 연장되는 복수의 층을 포함하는 다층 전자 지지 구조체이며, 상기 복수의 층의 적어도 2개의 비아층을 가로지르는 스택 비아 구조체는 이웃 비아층에서 적어도 2개의 비아 포스트를 구비하고, 상기 인접층에서의 적어도 2개의 스택 비아 포스트는 X-Y 평면에서 상이한 치수를 가져, 상기 스택 비아 구조체는 테이퍼되는, 다층 전자 지지 구조체.
- 제1항에 있어서, 상기 스택 비아 구조체는 적어도 3개의 비아 포스트를 포함하는, 다층 전자 지지 구조체.
- 제1항에 있어서, 상기 스택 비아 구조체는 직사각형이고, 각각의 후속층은 각각의 이전층보다 작게 일방향으로 연장되고, 상기 스택 비아 구조체는 일방향에서 계단식 프로파일을 갖는, 다층 전자 지지 구조체.
- 제1항에 있어서, 상기 스택 비아 구조체는 직사각형이고, 각각의 후속 비아는 각각의 이전 비아보다 작게 2개의 대향 방향으로 연장되고, 상기 스택 비아 구조체는 일반적으로 사다리꼴 형성을 갖는, 다층 전자 지지 구조체.
- 제1항에 있어서, 상기 스택 비아 구조체는 직사각형이고, 각각의 후속 비아는 각각의 이전 비아보다 작게 3개의 대향 방향으로 연장되고, 상기 스택 비아 구조체는 일반적으로 3개의 계단식 대각 측면과, 다층 합성 전자 구조체의 상부 및 바닥면에 수직한 하나의 사실상 매끄러운 측면을 갖는 피라미드 형상을 갖는, 다층 전자 지지 구조체.
- 제1항에 있어서, 상기 스택 비아 구조체는 직사각형이고, 각각의 후속 비아는 각각의 이전층보다 작게 4개의 대향 방향으로 연장되고, 상기 스택은 일반적으로 계단식 피라미드 형상을 갖는, 다층 전자 지지 구조체.
- 제1항에 있어서, 원형이고, 각각의 후속 비아는 각각의 이전 비아보다 작게 연장되고, 상기 스택 비아 구조체는 일반적으로 계단식 원추 형상을 갖는, 다층 전자 지지 구조체.
- 제1항에 있어서, 상기 스택 비아 구조체는 적어도 4개의 비아를 포함하는, 다층 전자 지지 구조체.
- 제1항에 있어서, 상기 스택 비아 구조체는 적어도 5개의 비아를 포함하는, 다층 전자 지지 구조체.
- 제1항에 있어서, 상기 적어도 하나의 금속층은 금속 시드층을 포함하는, 다층 전자 지지 구조체.
- 제10항에 있어서, 상기 시드층은 유전체에의 부착을 강화하기 위해 우선 배치된 부착 금속층을 더 포함하는, 다층 전자 지지 구조체.
- 제11항에 있어서, 상기 부착 금속층은 티탄, 크롬, 탄탈늄 및 텅스텐으로 구성된 그룹 중 적어도 하나를 포함하는, 다층 전자 지지 구조체.
- 제1항에 있어서, 상기 스택 비아 구조체에서의 바닥층은 상부층보다 적어도 30 % 큰, 다층 전자 지지 구조체.
- 제1항에 있어서, 상기 복수의 층 중 적어도 2개의 층을 가로지르는 스택 비아 구조체는 적어도 2개의 이웃 비아 포스트를 포함하고, 적어도 2개의 이웃 비아 포스트는 X-Y 평면에서 상이한 치수를 갖고, 2개의 이웃 비아 포스트들 사이에 개재된 시드층은 상기 2개의 이웃 비아 포스트 중 적어도 하나보다 X-Y 평면에서 더 연장되는, 다층 전자 지지 구조체.
- 제14항에 있어서, 상기 시드층은 상기 2개의 이웃 비아 포스트보다 X-Y 평면에서 더 연장되는, 다층 전자 지지 구조체.
- 제15항에 있어서, 상기 시드층은 구리를 포함하는, 다층 전자 지지 구조체.
- 제1항에 있어서, 상기 유전체는 폴리머를 포함하는, 다층 전자 지지 구조체.
- 제17항에 있어서, 상기 유전체는 유리 섬유, 세라믹 입자 함유물 및 유리 입자 함유물로 구성된 그룹 중 적어도 하나를 포함하는, 다층 전자 지지 구조체.
- 제1항에 있어서, 상기 스택 비아 구조체의 이전 비아는 후속 비아보다 X-Y 평면에서 더 연장되고, 상기 스택 비아 구조체는 일반적으로 피라미드 형상을 갖는, 다층 전자 지지 구조체.
- 제1항에 있어서, 상기 스택 비아 구조체 중 이전 비아는 후속 비아의 범위 보다 X-Y 평면에서 작게 연장되고, 상기 스택은 일반적으로 역피라미드 형상을 갖는, 다층 전자 지지 구조체.
- 제1항에 있어서, 상기 스택 비아 구조체는 3개 이상의 비아층을 포함하고, 적어도 하나의 내부 비아는 외부 비아보다 더 연장되고, 상기 스택 비아 구조체는 적어도 하나의 측면 상에 외향 보잉 프로파일을 갖는, 다층 전자 지지 구조체.
- 제21항에 있어서, 상기 스택 비아 구조체는 3개 이상의 층을 포함하고, 적어도 하나의 내부 비아는 이웃 외부 비아보다 작게 연장되고, 상기 스택은 적어도 하나의 측면 상에 내향 보잉 프로파일을 갖는, 다층 전자 지지 구조체.
- 제1항에 있어서, 상기 적어도 하나의 비아층은,
(a) 상기 언더라잉 비아층에서 비아의 단부를 노출하도록 처리된 언더라잉 비아층을 갖는 기판을 습득하는 단계와,
(b) 상기 기판을 시드층으로 커버하는 단계와,
(c) 상기 시드층 위로 포토-레지스트층을 도포하는 단계와,
(d) 피쳐의 네거티브 패턴을 형성하도록 상기 포토-레지스트를 노출시키고 현상하는 단계와,
(e) 피쳐층을 제조하도록 금속을 상기 네거티브 패턴으로 침착시키는 단계와,
(f) 상기 포토-레지스트를 박피하여, 상기 피쳐층이 직립하여 남겨지는 단계와,
(g) 상기 시드층 및 피쳐층 위로 포토레지스트의 제2층을 도포하는 단계와,
(h) 상기 포토레지스트의 제2층으로 비아의 패턴을 노출시키고 현상시키는 단계와,
(i) 상기 제2 패턴으로 구리를 전기도금하는 단계와,
(j) 상기 포토레지스트의 제2층을 박피하는 단계와,
(k) 상기 시드층을 제거하는 단계와,
(l) 상기 적어도 하나의 비아층을 갖는 비아 및 피쳐 위로 유전체를 라미네이트하는 단계를 포함하는 공정에 의해 제조되는, 다층 전자 지지 구조체. - 제23항에 있어서, 상기 공정은 (m) 상기 적어도 하나의 구성요소의 금속을 노출하도록 유전체를 얇게하는 단계를 더 포함하는, 다층 전자 지지 구조체.
- 제23항에 있어서, 상기 공정은 (n) 상기 노출된 금속 구성 요소를 갖는 얇아진 유전체 위로 금속 시드층을 침착시키는 단계를 더 포함하는, 다층 전자 지지 구조체.
- 제23항에 있어서, (i) 상기 시드층은 구리를 포함하는 것과, (ii) 상기 금속층은 구리를 포함하는 것과, (iii) 상기 유전체는 폴리머를 포함하는 것과, (iv) 상기 유전체는 세라믹 또는 유리 강화제를 포함하는 것 중 적어도 하나를 더 특징으로 하는, 다층 전자 지지 구조체.
- 제23항에 있어서, (i) 상기 유전체층은 폴리이미드, 에폭시, 비스메일이미드, 트리아진 및 이들의 혼합물로 구성된 그룹으로부터 선택된 폴리머를 포함하는 것과,
(ii) 상기 유전체층은 유리 섬유를 포함하는 것과,
(iv) 상기 유전체층은 입자 필러를 포함하는 것 중 적어도 하나를 더 특징으로 하는, 다층 전자 지지 구조체. - 제1항에 있어서, 상기 적어도 하나의 비아층은,
(i) 피쳐층 및 노출된 구리를 갖는 기판을 습득하는 단계와,
(ii) 상기 피쳐층을 시드층으로 커버하는 단계와,
(iii) 상기 시드층 위로 금속층을 침착시키는 단계와,
(iv) 상기 금속층 위로 포토-레지스트층을 도포하는 단계와,
(v) 상기 포토레지스트의 비아의 포지티브 패턴을 노출시키는 단계와,
(vi) 상기 노출된 금속층을 에칭하는 단계와,
(vii) 상기 포토-레지스트를 박피하여, 상기 비아층의 적어도 하나의 구성요소가 직립하여 남겨지는 단계와,
(viii) 상기 비아층의 적어도 하나의 구성요소 위로 유전체를 라미네이트하는 단계를 포함하는 공정에 의해 제조되는, 다층 전자 지지 구조체. - 제28항에 있어서, (ix) 상기 금속을 노출시키도록 유전체를 얇게하는 단계를 더 포함하는, 다층 전자 지지 구조체.
- 제28항에 있어서, (x) 상기 그라운드면 위로 금속 시드층을 침착시키는 단계를 더 포함하는, 다층 전자 지지 구조체.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/482,099 US9269593B2 (en) | 2012-05-29 | 2012-05-29 | Multilayer electronic structure with integral stepped stacked structures |
| US13/482,099 | 2012-05-29 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR20140137459A Division KR20140135928A (ko) | 2012-05-29 | 2014-10-13 | 일체적 계단식 스택 구조를 갖는 ic 지지 구조체 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130133636A true KR20130133636A (ko) | 2013-12-09 |
Family
ID=48755653
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120098773A KR20130133636A (ko) | 2012-05-29 | 2012-09-06 | 일체적 계단식 스택 구조를 갖는 ic 지지 구조체 |
| KR20140137459A KR20140135928A (ko) | 2012-05-29 | 2014-10-13 | 일체적 계단식 스택 구조를 갖는 ic 지지 구조체 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR20140137459A KR20140135928A (ko) | 2012-05-29 | 2014-10-13 | 일체적 계단식 스택 구조를 갖는 ic 지지 구조체 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9269593B2 (ko) |
| JP (1) | JP2013247357A (ko) |
| KR (2) | KR20130133636A (ko) |
| CN (1) | CN103208479B (ko) |
| TW (1) | TW201405672A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170112372A (ko) * | 2016-03-31 | 2017-10-12 | 삼성전기주식회사 | 전자부품 패키지 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140008923A (ko) * | 2012-07-13 | 2014-01-22 | 삼성전기주식회사 | 코어리스 인쇄회로기판 및 그 제조 방법 |
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-
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- 2012-05-29 US US13/482,099 patent/US9269593B2/en not_active Expired - Fee Related
- 2012-09-06 KR KR1020120098773A patent/KR20130133636A/ko active Application Filing
- 2012-09-27 JP JP2012213727A patent/JP2013247357A/ja active Pending
-
2013
- 2013-03-04 CN CN201310068669.XA patent/CN103208479B/zh active Active
- 2013-03-06 TW TW102107889A patent/TW201405672A/zh unknown
-
2014
- 2014-10-13 KR KR20140137459A patent/KR20140135928A/ko active Search and Examination
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Also Published As
| Publication number | Publication date |
|---|---|
| US9269593B2 (en) | 2016-02-23 |
| CN103208479A (zh) | 2013-07-17 |
| KR20140135928A (ko) | 2014-11-27 |
| CN103208479B (zh) | 2016-02-10 |
| JP2013247357A (ja) | 2013-12-09 |
| TW201405672A (zh) | 2014-02-01 |
| US20130319737A1 (en) | 2013-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| A107 | Divisional application of patent |