KR20130128992A - 이미지 센서 및 이의 형성 방법 - Google Patents
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Abstract
본 발명은 이미지 센서 및 이의 제조 방법을 제공한다. 이 이미지 센서는 트랜스퍼 게이트의 함몰부의 하부면이 평탄하고 동시에 하부 모서리가 둥글어서 광전변환부에 축적된 전하의 전송을 용이하게 할 수 있다.
Description
본 발명은 이미지 센서 및 이의 형성 방법에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 상기 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. 상기 CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 상기 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
반도체 소자가 고집적화됨에 따라 이미지 센서도 고집적화고 있다. 고집적화에 의하여 화소들 각각의 크기가 작아져, 화소간의 크로스 토크(cross talk) 발생도 잦아지고 이미지 래그 발생 위험도 커질 수 있다.
따라서, 본 발명이 해결하고자 하는 과제는 이미지 래그를 개선할 수 있는 고집적화된 이미지 센서 및 이의 제조 방법을 제공하는 데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 이미지 센서는, 제 1 면과, 상기 제 1 면에 대항되며 빛이 입사되는 제 2 면, 및 복수의 화소 영역들을 포함하는 기판; 상기 각각의 화소 영역에서 상기 기판 내에 형성된 광전변환부; 및 상기 광전 변환부 상에 배치되는 게이트 전극을 포함하되, 상기 게이트 전극은 상기 기판 속으로 연장되는 함몰부를 포함하며 상기 함몰부의 하부면은 평탄하며 상기 함몰부의 하부 모서리는 둥글다.
상기 함몰부의 평탄한 하부면은 바람직하게는 100nm 이상의 폭을 가질 수 있다.
상기 게이트 전극과 상기 기판 사이에 개재되는 게이트 절연막을 더 포함하며, 상기 게이트 절연막은 상기 광전 변환부와 이격될 수 있다.
상기 이미지 센서는, 상기 기판을 관통하여 상기 제 1 면과 제 2 면을 연결하며, 상기 화소 영역들을 분리하는 딥(deep) 소자 분리막을 더 포함할 수 있다.
상기 광전 변환부는 상기 깊은 소자 분리막의 측벽과 접할 수 있다.
상기 깊은 소자 분리막은 상기 기판과 서로 다른 굴절률을 가지는 절연 물질을 포함할 수 있다.
상기 깊은 소자 분리막은 내부에 배치되는 폴리실리콘막을 더 포함할 수 있다.
상기 이미지 센서는 상기 기판 내에 상기 제 1 면에 인접하여 배치되며, 상기 광전 변환부의 상부면과 이격되는 하부면을 가지는 얕은(Shallow) 소자분리막을 더 포함할 수 있다.
상기 이미지 센서는 상기 얕은 소자 분리막의 측벽과 상기 게이트 전극의 측벽 사이의 상기 기판 내에 배치되는 부유 확산 영역; 및 상기 부유 확산 영역과 상기 광전 변화부 사이의 상기 기판 내에 배치되는 웰 영역을 더 포함할 수 있다.
상기 부유 확산 영역과 상기 광전 변환부에는 제 1 도전형의 불순물이 도핑되며, 상기 웰 영역에는 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑될 수 있다.
이웃하는 화소 영역들에 배치되는 부유 확산 영역들은 서로 전기적으로 연결될 수 있다.
상기 이미지 센서는 상기 제 2 면에 배치되며 각각의 화소 영역에 배치되는 컬러필터; 및 상기 컬러 필터 상의 마이크로 렌즈를 더 포함할 수 있다.
상기 이미지 센서는 상기 컬러 필터와 상기 제 2 면 사이에 배치되는 보호막을 더 포함할 수 있다.
상기 보호막은 음의 고정 전하를 가질 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 이미지 센서의 제조 방법은, 기판에 깊은 소자 분리막을 형성하여 화소 영역들을 정의하는 단계; 각각의 상기 화소 영역의 상기 기판 내에 광전 변환부를 형성하는 단계; 상기 광전 변환부 상에 웰 영역을 형성하는 단계; 상기 웰 영역의 상기 기판의 일부를 패터닝하여 홀을 형성하는 단계; 및 상기 홀을 채우는 게이트 전극을 형성하는 단계를 포함하되, 상기 홀의 하부면은 평평하며, 상기 홀의 측벽과 하부면이 이루는 하부 모서리는 둥글게 형성된다.
본 발명의 일 예에 따른 이미지 센서는 트랜스퍼 게이트의 함몰부의 하부면이 평탄하고 동시에 하부 모서리가 둥글어서 광전변환부에 축적된 전하의 전송을 용이하게 할 수 있다. 이로써, 이미지 래그(Image lag)를 줄일 수 있다.
본 발명의 이미지 센서는 화소 영역들을 완벽하게 분리시키는 깊은 소자 분리막을 포함하므로써 이웃 화소 간의 크로스 토크를 방지할 수 있다. 또한 포토 다이오드가 단위 화소 영역의 하부 전체에 걸쳐 분포하여 화소 영역의 면적과 같은 면적을 가지므로, 수광 면적이 넓어져 필 팩터를 개선시킬 수 있다.
도 1은 본 발명의 일 예에 따른 이미지 센서의 회로도이다.
도 2는 본 발명의 일 예에 따른 이미지 센서의 레이아웃이다.
도 3a 및 3b는 본 발명의 예들에 따라 도 2를 A-A' 선으로 자른 단면도들이다.
도 4는 도 3a의 'B' 부분을 확대한 단면도이다.
도 5a는 게이트 전극의 하부 모서리가 뾰족할 때의 주변 전계 분포를 시뮬레이션한 결과이다.
도 5b는 게이트 전극의 하부 모서리가 둥글 때의 주변 전계 분포를 시뮬레이션한 결과이다.
도 5c는 화소 영역에서 위치에 따른 포텐셜을 나타내는 그래프이다.
도 6 내지 11은 도 3a의 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 12는 본 발명의 실시예에 따른 이미지 센서를 포함하는 전자장치를 도시한 블록도이다.
도 13 내지 도 17은 본 발명의 실시 예들에 따른 이미지 촬영 장치가 적용된 멀티미디어 장치의 예들을 보여준다.
도 2는 본 발명의 일 예에 따른 이미지 센서의 레이아웃이다.
도 3a 및 3b는 본 발명의 예들에 따라 도 2를 A-A' 선으로 자른 단면도들이다.
도 4는 도 3a의 'B' 부분을 확대한 단면도이다.
도 5a는 게이트 전극의 하부 모서리가 뾰족할 때의 주변 전계 분포를 시뮬레이션한 결과이다.
도 5b는 게이트 전극의 하부 모서리가 둥글 때의 주변 전계 분포를 시뮬레이션한 결과이다.
도 5c는 화소 영역에서 위치에 따른 포텐셜을 나타내는 그래프이다.
도 6 내지 11은 도 3a의 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 12는 본 발명의 실시예에 따른 이미지 센서를 포함하는 전자장치를 도시한 블록도이다.
도 13 내지 도 17은 본 발명의 실시 예들에 따른 이미지 촬영 장치가 적용된 멀티미디어 장치의 예들을 보여준다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 예에 따른 이미지 센서의 회로도이다.
도 1을 참조하면, 제 1 화소 영역(UP1)은 제 2 화소 영역(UP2)에 인접한다. 상기 제 1 화소 영역(UP1)은 제 1 트랜스퍼 트랜지스터(Tx1), 소스 팔로워 트랜지스터(Dx) 및 선택 트랜지스터(Sx)를 포함한다. 상기 제 2 화소 영역(UP2)은 제 2 트랜스퍼 트랜지스터(Tx2) 및 리셋 트랜지스터(Rx)를 포함한다. 상기 제 1 트랜스퍼 트랜지스터(Tx1)는 제 1 전송 게이트(TG1)과 제 1 부유 확산 영역(FD1)을 포함하며, 제 1 포토다이오드(PD1)에 연결된다. 상기 제 2 트랜스퍼 트랜지스터(Tx2)는 제 2 전송 게이트(TG2)과 제 2 부유 확산 영역(FD2)을 포함하며 제 2 포토다이오드(PD2)에 연결된다. 상기 소스 팔로워 트랜지스터(Dx), 상기 선택 트랜지스터(Sx) 및 상기 리셋 트랜지스터(Rx)는 각각 소스 팔로워 게이트(SF), 선택 게이트(SEL) 및 리셋 게이트(RG)를 포함한다. 상기 제 1 및 제 2 화소 영역들(UP1, UP2)은 상기 리셋 트랜지스터(Rx), 상기 소스 팔로워 트랜지스터(Dx), 및 상기 선택 트랜지스터(Sx)를 서로 공유한다. 상기 제 1 부유 확산 영역(FD1)과 상기 제 2 부유 확산 영역(FD2)은 배선(W1)에 의해 서로 연결되어 공통 부유 확산 노드(FDC)에 연결된다.
상기 회로의 동작 과정을 살펴보기로 한다.
먼저, 리셋 동작이 진행된다. 리셋 동작을 위해, 리셋 트랜지스터(Rx)의 게이트(RG) 전압이 상승하여 리셋 트랜지스터(Rx)가 턴온(turn-on)되면 센싱 노드인 공통 부유 확산 노드(FDC)의 전위가 전원 전압(VDD)으로 상승한다. 이때, 소스 팔로워 트랜지스터(Dx)와 선택 트랜지스터(Sx)에 의해서 공통 부유 확산 노드(FDC)의 전위를 일차적으로 샘플링하게 되는데, 이 전위가 기준 전위가 된다.
한편, 외부에서 수광된 빛이 포토 다이오드들(PD1, PD2)에 입사되면 이에 비례하여 전자-전공쌍(Electron Hole Pair:EHP)들이 생성된다. 먼저, 제 1 트랜스퍼 트랜지스터(Tx1)의 게이트(TG1) 전압이 상승하면 제 1 포토 다이오드(PD1) 영역에 축적된 전하는 제 1 부유 확산 영역(FD1)으로 전달되며 전달된 신호 전하량에 비례하여 공통 부유 확산 노드(FDC)의 전위가 하강하면 소스 팔로워 트랜지스터(Dx)의 소스 전위가 변화된다. 선택 트랜지스터(Sx)의 게이트(SG) 전압이 상승하여 선택 트랜지스터(Sx)가 턴온되면, 소스 팔로워 트랜지스터(Dx)의 변화된 소스 전위가 출력단(Vout)으로 출력된다. 상기 기준 전위와 이때 읽어낸 전위의 차이에 의해서 상기 제 1 포토 다이오드(PD1)로부터 생성된 광신호를 센싱하게 된다.
다시, 상기 리셋 동작을 진행한다. 그리고 제 2 트랜스퍼 트랜지스터(Tx2)의 게이트(TG2) 전압이 상승하면 제 2 포토 다이오드(PD2) 영역에 축적된 전하는 제 2 부유 확산 영역(FD2)으로 전달되며 전달된 신호 전하량에 비례하여 공통 부유 확산 노드(FDC)의 전위가 하강하면 소스 팔로워 트랜지스터(Dx)의 소스 전위가 변화된다. 선택 트랜지스터(Sx)의 게이트(SG) 전압이 상승하여 선택 트랜지스터(Sx)가 턴온되면, 소스 팔로워 트랜지스터(Dx)의 변화된 소스 전위가 출력값(Vout)으로 출력된다. 상기 기준 전위와 이때 읽어낸 전위의 차이에 의해서 상기 제 2 포토 다이오드(PD2)로부터 생성된 광신호를 센싱하게 된다.
이후에는 다시 리셋 동작부터 상기 과정이 반복된다.
도 2는 본 발명의 일 예에 따른 이미지 센서의 레이아웃이다. 도 3a 및 3b는 본 발명의 예들에 따라 도 2를 A-A' 선으로 자른 단면도들이다. 도 4는 도 3a의 'B' 부분을 확대한 단면도이다.
도 1, 2, 3a 및 3b를 참조하면, 제 1 화소 영역(UP1)과 제 2 화소 영역(UP2)을 포함하는 기판(2)이 제공된다. 상기 기판(2)은 실리콘 웨이퍼이거나 SOI(Silicon on insulator) 기판 또는 반도체 에피택시얼층일 수 있다. 상기 기판(2)은 서로 대향되는 제 1 면(2a)과 제 2 면(2b)을 포함한다. 상기 기판(2)에는 깊은 소자 분리막(DTI)가 배치되어 화소 영역들(UP1, UP2)을 분리시킨다. 상기 깊은 소자 분리막(DTI)의 높이는 상기 기판(2)의 두께에 대응될 수 있다. 상기 깊은 소자 분리막(DTI)은 상기 기판(2)의 상기 제 1 면(2a)과 상기 제 2 면(2b)을 연결시킬 수 있다. 상기 깊은 소자 분리막(DTI)은 상기 기판(2)과 굴절률이 다른 절연물질로 형성될 수 있다. 예를 들면, 상기 깊은 소자 분리막(DTI)은 도 3a에서처럼 실리콘 산화물로 형성될 수 있다. 또는 도 3b에서처럼, 상기 깊은 소자 분리막(DTI)은 절연물질(12)과 그 내부에 개재된 폴리실리콘막(11)을 포함할 수 있다. 특정 화소(예를 들면 제 2 화소 영역(UP2))로 경사지게 입사되는 빛은 그 화소에 이웃하는 화소(예를 들면 제 1 화소 영역(UP1))로 입사될 수 있다. 그러나 상기 깊은 소자 분리막(DTI)은 이웃하는 화소(예를 들면 제 1 화소 영역(UP1))로 입사되는 빛을 반사시켜 해당 화소(예를 들면 제 2 화소 영역(UP2))로 재입사되도록 한다. 이로써 크로스 토크를 방지할 수 있다. 상기 깊은 소자 분리막(DTI)이 상기 기판(2)의 모든 높이에서 위치하여 상기 화소 영역들을 확실히 분리시키므로, 크로스 토크를 완전히 방지할 수 있다. 또한 상기 광전 변환부(PD1, PD2)가 상기 깊은 소자 분리막(DTI)의 측벽과 접하며 면적이 각 화소 영역의 면적과 동일하게 되므로, 수광 면적이 넓어져 필 팩터(fill factor)를 개선시킬 수 있다.
상기 제 1 면(2a) 상에는 복수의 트랜지스터들(Tx1, Tx2, Rx, Dx, Sx)과 배선들이 배치된다. 상기 제 2 면(2b)으로는 빛이 입사될 수 있다. 각각의 화소 영역(UP1, UP2)에서 상기 기판(2) 속에는 광전변환부(PD1, PD2)가 배치된다. 제 1 화소 영역(UP1)에는 제 1 광전변환부(PD1)가 배치되며, 상기 제 2 화소 영역(UP2)에는 제 2 광전 변환부(PD2)가 배치된다. 상기 광전 변환부들(PD1, PD2)은 포토다이오드일 수 있다. 상기 광전 변환부들(PD1, PD2) 상에는 웰 영역(PW)이 배치된다. 상기 웰 영역(PW)은 상기 광전 변환부들(PD1, PD2)과 반대되는 도전형의 불순물이 도핑될 수 있다. 예를 들면 상기 웰 영역(PW)에는 P형의 불순물이 도핑될 수 있다. 상기 광전변화부들(PD1, PD2)에는 N형의 불순물이 도핑될 수 있다.
상기 웰 영역(PW) 상에는 얕은 소자 분리막들(STI)이 배치되어 상기 트랜지스터들(Tx1, Tx2, Rx, Dx, Sx)의 활성 영역(AR)을 정의한다. 상기 제 1 화소 영역(UP1)에서 상기 기판(2)의 상기 제 1 면(2a) 상에는 각각 제 1 트랜스퍼 트랜지스터(Tx1), 소스 팔로워 트랜지스터(Dx) 및 선택 트랜지스터(Sx)의 게이트 전극들인 제 1 트랜스퍼 게이트(TG1), 소스 팔로워 게이트(SF) 및 선택 게이트(SEL)가 배치된다. 상기 제 2 화소 영역(UP2)에서 상기 기판의 상기 제 1 면(2a) 상에는 각각 제 2 트랜스퍼 트랜지스터(Tx2) 및 리셋 트랜지스터(Rx)의 게이트 전극들인 제 2 트랜스퍼 게이트(TG2)와 리셋 게이트(RG)가 배치된다. 상기 게이트 전극들(TG1, TG2, SF, SEL, R)과 상기 기판(2) 사이에는 게이트 절연막(10)이 개재된다.
계속해서, 상기 트랜스퍼 게이트들(TG1, TG2)의 상부면은 상기 기판(2)의 상기 제 1 면(1a) 보다 높으며 하부면은 상기 기판(2) 속의 상기 웰(PW) 내에 배치된다. 즉, 상기 트랜스퍼 게이트들(TG1, TG2)은 상기 기판(2) 상으로 돌출된 돌출부(21)와 상기 기판(2) 속으로 연장된 함몰부(22)를 포함한다. 상기 함몰부(22)의 일 상부 측벽과 상기 얕은 소자 분리막(STI) 사이의 상기 기판(2)에는 부유 확산 영역들(FD1, FD2)이 배치된다. 상기 제 1 화소 영역(UP1)에는 제 1 부유 확산 영역(FD1)이 배치되고 상기 제 2 화소 영역(UP2)에는 제 2 부유 확산 영역(FD2)이 배치된다. 상기 부유 확산 영역들(FD1, FD2)에는 상기 웰 영역(PW)에 도핑된 불순물의 도전형과 반대되는 도전형의 불순물이 도핑될 수 있다. 상기 부유 확산 영역들(FD1, FD2)에는 예를 들면 N형의 불순물이 도핑될 수 있다.
상기 얕은 소자 분리막(STI)에 의해 상기 트랜스퍼 게이트들(TG1, TG2)과 이격된 활성 영역(AR)에는 접지용 불순물 주입 영역(20)이 배치된다. 상기 접지용 불순물 주입 영역(20)에는 상기 웰 영역(PW)에 도핑된 불순물의 도전형과 같은 도전형의 불순물이 도핑될 수 있다. 예를 들면, 상기 접지용 불순물 주입 영역(20)에는 P형의 불순물이 도핑될 수 있다. 이때 상기 접지용 불순물 주입 영역(20)에 도핑된 불순물의 농도는 상기 웰 영역(PW)에 도핑된 불순물의 농도보다 높을 수 있다.
도 2 및 3a를 참조하면, 상기 기판(2)의 상기 제 1 면(2a) 상에는 콘택들(C11, C12, C13, C14, C15, C21, C22, C23, C24, C3), 배선들(W1, W12, W2), 층간절연막들(DL1, DL2, DL3) 및 패시베이션막(PL)이 배치된다. 상기 제 1 부유 확산 영역(FD1)과 상기 제 2 부유 확산 영역(FD2)는 제 11 콘택(C11), 제 21 콘택(C21) 및 제 1 배선(W1)에 의해 전기적으로 연결된다. 상기 제 1 배선(W1)은 연장되어 상기 리셋 게이트(RG)의 일 측에 배치되는 제 24 콘택(C24) 및 상기 소스 팔로워 게이트(SF) 상부와 연결되는 제 15 콘택(C15)을 전기적으로 연결시킬 수 있다. 리셋 동작 시에, 상기 리셋 게이트(RG)의 타 측에 배치되는 제 23 콘택(C23)과 상기 소스 팔로워 게이트(SF)의 일 측에 배치되는 제 13 콘택(C13)에는 예를 들면 전원 전압(VDD)이 인가될 수 있다. 상기 선택 게이트(SEL)의 일 측에 배치되는 제 14 콘택(C14)은 출력 배선과 연결될 수 있으며 이를 통해 출력값(Vout)을 센싱할 수 있다. 각 화소 영역(UP1, UP2)의 상기 접지용 불순물 주입 영역들(20)은 제 12 콘택(C12), 제 22 콘택(C22), 제 2 배선(W2), 제 3 콘택(C3) 및 제 3 배선(W3)에 의해 공통으로 연결될 수 있으며, 이를 통해 접지 전압이 인가될 수 있다.
도 3a를 참조하면, 상기 기판(2)의 상기 제 2 면(2b)에는 보호막(30)이 배치될 수 있다. 상기 보호막(30)은 음의 고정 전하(negative fixed charge)를 가질 수 있으며, 이에 따라 상기 이미지 센서는 암전류(dark current)를 효율적으로 감소시킬 수 있다. 상기 보호막(30)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨(Y) 및 란타노이드 등의 금속 원소들이 산화된 금속 산화물(metal oxide)을 사용하여 형성될 수 있으며, 막 내에 적어도 일부가 결정화된 영역을 가질 수 있다. 상기 보호막(30)이 음의 고정 전하를 가지는 경우에, 상기 기판(2)의 하부 영역에는 정공의 축적(hole accumulation)이 발생할 수 있다. 후면 수광 방식의 이미지 센서는 제조 공정상 상기 기판(2)의 제 2 면(2b)에 존재하는 표면 결함(surface defect)에 의하여 노이즈가 발생될 수 있으며, 상기 보호막(30) 에 의해 축적된 정공들을 이용하여 상기와 같은 표면 결함을 패시베이션(passivation)할 수 있다. 예를 들어, 어두운 상태에서 발생된 전자(즉, 암전류)가 상기 축적된 정공들과 결합함으로써, 암전류의 발생이 감소될 수 있다. 따라서 후면 패시베이션을 위한 (p+)형 영역들을 형성하지 않더라도 향상된 수광 효율 및 광 감도를 가질 수 있다.
상기 보호막(30) 하부에 각 화소 영역(UP1, UP2)에 대응되도록 컬러 필터(CF1, CF2) 및 마이크로 렌즈(ML)가 배치된다. 컬러 필터(CF1, CF2)는 매트릭스 형태로 배열된 컬러 필터 어레이에 포함될 수 있다. 일 실시예에서, 상기 컬러 필터 어레이는 레드 필터, 그린 필터 및 블루 필터를 포함하는 베이어 패턴(Bayer pattern)을 가질 수 있다. 다른 실시예에서, 상기 컬러 필터 어레이는 옐로우 필터, 마젠타 필터 및 시안 필터를 포함할 수 있다. 또한, 상기 컬러 필터 어레이는 화이트 필터를 추가적으로 구비할 수 있다.
도 4를 참조하면, 상기 트랜스퍼 게이트들(TG1, TG2)의 상기 함몰부(22)의 상기 하부면(S1)과 상기 기판(2) 사이에 개재된 상기 게이트 절연막(10)은 그 하부의 상기 광전 변환부들(PD1, PD2)과 이격될 수 있다. 이때 상기 게이트 절연막(10)의 하부면과 상기 광전 변환부(PD1, PD2)의 상부면 사이의 이격 거리(H1)는, 상기 트랜스퍼 게이트들(TG1, TG2)에 인가된 전압에 의해 형성되는 전계가 상기 광전 변환부들(PD1, PD2)에 충분히 영향을 끼칠 수 있는 거리여야 한다. 만약, 상기 이격거리(H1)가 너무 좁거나, 상기 게이트 절연막(10)과 상기 광전변환부(PD1, PD2)의 상부면이 접하면, 게이트 절연막(10)의 댕글링 본드(dangling bond)를 통해 누설 전류가 발생할 수 있다. 따라서, 전계 형성이 용이하면서 누설전류를 방지할 수 있는 바람직한 상기 이격 거리(H1)는 약 300~500Å가 될 수 있다.
도 4를 참조하면, 상기 함몰부(22)의 하부면(S1)은 평탄하다. 상기 함몰부(22)의 상단의 제 1 폭(W1)은 상기 평탄한 하부면(S1)의 제 2 폭(W2) 보다 크다. 상기 제 1 폭(W1)은 200nm 이상일 수 있다. 상기 제 2 폭(W2)은 상기 제 1 폭(W1)의 1/2 정도 될 수 있다. 상기 제 2 폭(W2)은 바람직하게는 100nm 이상이다. 이때 상기 제 2 폭(W2)이 100nm 이상이어야, 상기 트랜스퍼 게이트들(TG1, TG2)에 전압이 인가되었을 때, 상기 광전 변환부들(PD1, PD2)에 전계를 충분히 잘 형성할 수 있다. 만약 제 2 폭(W2)이 100nm 미만으로 매우 좁으면 상기 광전 변환부들(PD1, PD2)에 최인접한 상기 함몰부들(22)의 평평한 하부면(S1)의 면적이 작아져, 상기 광전 변환부들(PD1, PD2)에 전계 형성이 잘 이루어지지 않는다. 이로써 상기 광전 변환부들(PD1, PD2)에 축적된 전하를 원활하게 전송하기 어려울 수 있다.
도 5a는 게이트 전극의 하부 모서리가 뾰족할 때의 주변 전계 분포를 시뮬레이션한 결과이다. 도 5b는 게이트 전극의 하부 모서리가 둥글 때의 주변 전계 분포를 시뮬레이션한 결과이다.
도 4 및 도 5b에서처럼, 상기 함몰부(22)의 하부면(S1)과 하부 측면이 만나는 하부 모서리(S2)는 둥글다. 이로써, 상기 둥근 모서리(S2)에 인접한 상기 기판(2)의 한 지점(R2)에서 전계 분포가 고르게 형성된다. 만약 도 5a에서처럼 상기 모서리(S2)가 둥글지 않고 뽀죡하게 형성될 경우, 이에 인접한 상기 기판(2)의 한 지점(R2)에는 상대적으로 전계의 형성이 잘 이루어지지 않는다. 이로써 이 부분의 채널층의 형성이 상대적으로 어렵게 되어 상기 광전 변환부들(PD1, PD2)에 축적된 전하들을 전송하기 어렵게 된다.
도 5c는 화소 영역에서 위치에 따른 전위을 나타내는 그래프이다.
도 4 및 5c를 참조하면, 상기 트랜스퍼 게이트(TG1, TG2)에 전압이 인가되지 않을 때(또는 상기 트랜스퍼 트랜지스터(Tx1, Tx2)가 오프(OFF) 상태일 때), 상기 함몰부(22)에 인접한 상기 기판(2)의 지점들(R1, R2, R3)의 전위가 낮아 제 1 그래프(G1)에서처럼 광전변환부들(PD1, PD2)에 축적된 전하(ⓔ)는 부유 확산 영역들(FD1, FD2)으로 전송되지 못한다. 상기 트랜스퍼 게이트(TG1, TG2)에 전압이 인가되면 때(또는 상기 트랜스퍼 트랜지스터(Tx1, Tx2)가 온(ON) 상태일 때), 상기 함몰부(22)에 인접한 상기 기판(2)의 지점들(R1, R2, R3)의 전위가 높아져 제 2 그래프(G2)에서처럼 광전변환부들(PD1, PD2)에 축적된 전하는 부유 확산 영역들(FD1, FD2)으로 전송된다. 그러나, 만약 상기 함몰부(22)의 상기 평평한 하부면(S1)의 폭(W2)이 100nm 미만일 경우, 상기 제 1 지점(R1)에 제 1 베리어(BR1) 영역이 형성될 수 있다. 이로써 전하 전송이 어렵게 될 수 있다. 또한 만약 상기 함몰부(22)의 하부 모서리(S2)가 뾰족해지면 상기 제 2 지점(R2)에 제 2 베리어 영역(BR2)이 형성될 수 있다. 이로써 전하 전송이 어렵게 될 수 있다.
이와 같이, 본 발명에서는 상기 트랜스퍼 게이트들(TG1, TG2)의 함몰부(22)의 하부면(S1)이 평탄한 동시에 하부 모서리가 둥글어서 광전변환부들(PD1, PD2)에 축적된 전하의 전송을 용이하게 할 수 있다. 이로써, 이미지 래그(Image lag)를 줄일 수 있다.
도 6 내지 11은 도 3a의 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 6을 참조하면, 제 1 기판(1) 상에 제 2 기판(2)을 형성한다. 예를 들면 상기 제 1 기판(1)은 실리콘 웨이퍼일 수 있고 상기 제 2 기판(2)은 실리콘 에피택시얼층일 수 있다.
도 7을 참조하면, 복수의 이온주입 공정들을 진행하여 상기 제 2 기판(2)에 광전변환부(PD1, PD2)와 웰 영역(PW)을 형성한다. 그리고 상기 제 2 기판(2)을 식각하여 상기 제 1 기판(1)을 노출시키는 딥 트렌치를 형성하고 이를 절연물질로 채워 깊은 소자 분리막(DTI)을 형성한다. 이때 도 3b에서처럼 폴리실리콘막이 상기 깊은 소자 분리막(DTI) 내부에 포함되도록 형성할 수도 있다. 상기 깊은 소자 분리막(DTI)을 형성한 후에, 상기 광전 변환부(PD1, PD2)와 상기 웰 영역(PW)을 형성할 수도 있다.
도 2 및 8을 참조하면, 상기 제 2 기판(2)의 일부를 제거하여 얕은 트렌치를 형성하고, 이를 절연 물질로 채워, 트랜지스터들(Tx1, Tx2, Rx, Dx, Sx)을 위한 활성 영역(AR)을 정의하기 위한 얕은 소자분리막(STI)을 형성한다. 그리고 상기 얕은 소자 분리막(STI)에 의해 정의된 상기 활성 영역(AR)에 복수의 이온주입 공정들을 진행하여 부유 확산 영역들(FD1, FD2) 및 접지용 불순물 주입 영역(20)을 형성한다.
도 9를 참조하면, 상기 부유 확산 영역들(FD1, FD2)에 인접한 상기 제 2 기판(2)을 식각하여 홀(H)을 형성한다. 상기 홀(H)의 바닥면(C1)은 평평하며, 하부 모서리(C2)는 둥글게 형성한다. 상기 홀(H)을 형성하기 위하여 이방성 식각 공정으로 모서리가 각진 홀을 형성한 후에, 등방성 식각 공정을 진행할 수 있다. 또는 이방성 식각 공정으로 각진 모서리를 가진 홀을 형성한 후에, 열산화 공정을 진행하여 열산화막을 형성하고 상기 열산화막을 제거할 수 있다. 이로써 평평한 바닥면(C1)과 둥근 모서리(C2)를 가지는 홀(H)을 형성할 수 있다. 상기 홀(H)에 의해 상기 부유 확산 영역들(FD1, FD2)의 측벽이 노출될 수 있다. 상기 평평한 바닥면(C1)은 상기 광전변환부(PD1, PD2)과 이격되도록 형성된다.
도 2 및 10을 참조하면, 열산화 공정을 진행하여 상기 제 2 기판(2)의 상기 제 1 면(2a) 상에 열산화막을 형성한다. 그리고 도전막을 적층하여 상기 홀(H)을 채운다. 상기 도전막과 열산화막을 연속적으로 식각하여 상기 홀(H)을 채우는 함몰부(22)와 상기 제 2 기판(2) 상으로 돌출된 돌출부(21)를 가지는 트랜스퍼 게이트(TG1, TG2) 및 그 하부의 게이트 절연막(10)을 형성한다. 이때, 리셋 게이트(RG), 소스 팔로워 게이트(SF) 및 선택 게이트(SEL)도 형성될 수 있다. 상기 리셋 게이트(RG), 상기 소스 팔로워 게이트(SF) 및 상기 선택 게이트(SEL)은 상기 제 2 기판(2) 속으로 연장된 함몰부를 포함하지 않으며, 상기 제 2 기판(2) 상에 배치되는 평탄한(planar) 구조를 가질 수 있다.
도 2 및 11을 참조하면, 상기 제 2 기판(2)의 상기 제 1 면(2a)을 덮는 제 1 층간절연막(D1)을 형성한다. 그리고 상기 제 1 층간절연막(D1)을 관통하여 제 1 부유 확산 영역(FD1)과 접하는 제 11 콘택(C11), 제 2 부유 확산 영역(FD2)과 접하는 제 21 콘택(C21), 상기 접지용 불순물 주입 영역(20)과 접하는 제 12 및 22 콘택들(C12, C22)을 형성한다. 이때 상기 소스 팔로워 게이트(SF)의 일 측에 배치되는 제 13 콘택(C13)과 상기 선택 게이트(SEL)의 일 측에 배치되는 제 14 콘택(C14), 상기 리셋 게이트(RG)의 양측에 각각 배치되는 제 23 콘택(C23) 및 제 24 콘택(C24)이 형성될 수 있다. 또한 이때 상기 제 1 층간절연막(D1)을 관통하여 상기 소스 팔로워 게이트(SF)와 접하는 제 15 콘택(C15)를 형성할 수 있다.
상기 제 1 층간절연막(D1) 상에 상기 제 11 콘택(C11), 상기 제 21 콘택(C21), 상기 제 24 콘택(C24) 및 상기 제 15 콘택(C15)을 전기적으로 연결시키는 제 1 배선(W1)과 상기 제 12 및 22 콘택들(C12, C22)과 접하는 제 2 배선(W2)을 형성한다. 상기 제 1 층간절연막(DL1) 상에 제 2 층간절연막(DL2)을 형성하고 상기 제 2 층간절연막(DL2)을 관통하여 상기 제 2 배선(W2)과 접하는 제 3 콘택(C3)을 형성한다. 그리고 상기 제 2 층간절연막(DL2) 상에 상기 제 3 콘택(C3)과 접하는 제 3 배선(W3)을 형성한다. 그리고 제 3 층간절연막(DL3)과 패시베이션막(PL)을 형성한다.
상기 제 1 부유 확산 영역(FD1)과 상기 제 2 부유 확산 영역(FD2)는 제 11 콘택(C11), 제 21 콘택(C21) 및 제 1 배선(W1)에 의해 전기적으로 연결된다. 상기 제 1 배선(W1)은 연장되어 상기 리셋 게이트(RG)의 일 측에 배치되는 제 24 콘택(C24) 및 상기 소스 팔로워 게이트(SF) 상부와 연결되는 제 15 콘택(C15)을 전기적으로 연결시킬 수 있다. 리셋 동작 시에, 상기 리셋 게이트(RG)의 타 측에 배치되는 제 23 콘택(C23)과 상기 소스 팔로워 게이트(SF)의 일 측에 배치되는 제 13 콘택(C13)에는 예를 들면 전원 전압(VDD)이 인가될 수 있다. 상기 선택 게이트(SEL)의 일 측에 배치되는 제 14 콘택(C14)은 출력 배선과 연결될 수 있으며 이를 통해 출력값(Vout)을 센싱할 수 있다. 각 화소 영역(UP1, UP2)의 상기 접지용 불순물 주입 영역들(20)은 제 12 콘택(C12), 제 22 콘택(C22), 제 2 배선(W2), 제 3 콘택(C3) 및 제 3 배선(W3)에 의해 공통으로 연결될 수 있으며, 이를 통해 접지 전압이 인가될 수 있다.
다시 도 3a를 참조하면, 상기 제 1 기판(1)을 제거하여 상기 제 2 기판(2)을 노출시킨다. 그리고 상기 제 2 기판(2)의 제 2 면(2b)에 보호막(30), 컬러 필터(CF1, CF2) 및 마이크로 렌즈(ML)을 순차적으로 형성한다.
도 12는 본 발명의 실시예에 따른 이미지 센서를 포함하는 전자장치를 도시한 블록도이다. 상기 전자장치는 디지털 카메라 또는 모바일 장치일 수 있다. 도 12을 참조하면, 디지털 카메라 시스템은 이미지 센서(100), 프로세서(200), 메모리(300), 디스플레이(400) 및 버스(500)를 포함한다. 도 12에 도시된 바와 같이, 이미지 센서(100)는 프로세서(200)의 제어에 응답하여 외부의 영상 정보를 캡쳐(Capture)한다. 프로세서(200)는 캡쳐된 영상정보를 버스(500)를 통하여 메모리(300)에 저장한다. 프로세서(200)는 메모리(300)에 저장된 영상정보를 디스플레이(400)로 출력한다.
도 13 내지 도 17은 본 발명의 실시 예들에 따른 이미지 촬영 장치가 적용된 멀티미디어 장치의 예들을 보여준다. 본 발명의 실시 예들에 따른 이미지 센서는 이미지 촬영 기능을 구비한 다양한 멀티미디어 장치들에 적용될 수 있다. 예를 들어, 본 발명의 실시 예들에 따른 이미지 센서는, 도 13에 도시된 바와 같이 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 14에 도시된 바와 같이 태블릿 또는 스마트 태블릿(3000)에 적용될 수 있다. 또한, 본 발명의 실시 예들에 따른 이미지 촬영 장치(300, 또는 400)는 도 15에 도시된 바와 같이 노트북 컴퓨터(4000)에 적용될 수 있고, 도 16에 도시된 바와 같이 텔레비전 또는 스마트 텔레비전(5000)에 적용될 수 있다. 본 발명의 실시 예들에 따른 이미지 센서는 도 17에 도시된 바와 같이 디지털 카메라 또는 디지털 캠코더(6000)에 적용될 수 있다.
상술한 설명들은 본 발명의 개념을 예시하는 것들이다. 또한, 상술한 내용은 본 발명의 개념을 당업자가 쉽게 이해할 수 있도록 구현한 예들을 나타내고 설명하는 것일 뿐이며, 본 발명은 다른 조합, 변경 및 환경에서 사용될 수 있다. 즉, 본 발명은 본 명세서에 개시된 발명의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 및 수정 등이 가능할 수 있다. 또한, 상술한 실시예들은 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능할 수 있다. 따라서, 상술한 발명의 상세한 설명은 개시된 실시예들은 본 발명을 제한하지 않으며, 첨부된 청구범위는 다른 실시 상태도 포함한다.
DTI: 깊은 소자 분리막
STI: 얕은 소자 분리막
PD1, PD2: 광전변환부(포토다이오드)
FD1, FD2: 부유 확산 영역
20: 접지용 불순물 주입 영역
TG1, TG2: 트랜스퍼 게이트
RG: 리셋 게이트
SF: 소스 팔로워 게이트
SEL: 선택 게이트
10: 게이트 절연막
21: 돌출부
22: 함몰부
DL1, DL2, DL3: 층간절연막
PL: 패시베이션막
CF1, CF2: 컬러필터
ML: 마이크로 렌즈
C11, C12, C13, C14, C15, C21, C22, C23, C24, C3: 콘택
W1, W2, W3: 배선
STI: 얕은 소자 분리막
PD1, PD2: 광전변환부(포토다이오드)
FD1, FD2: 부유 확산 영역
20: 접지용 불순물 주입 영역
TG1, TG2: 트랜스퍼 게이트
RG: 리셋 게이트
SF: 소스 팔로워 게이트
SEL: 선택 게이트
10: 게이트 절연막
21: 돌출부
22: 함몰부
DL1, DL2, DL3: 층간절연막
PL: 패시베이션막
CF1, CF2: 컬러필터
ML: 마이크로 렌즈
C11, C12, C13, C14, C15, C21, C22, C23, C24, C3: 콘택
W1, W2, W3: 배선
Claims (10)
- 제 1 면과, 상기 제 1 면에 대항되며 빛이 입사되는 제 2 면, 및 복수의 화소 영역들을 포함하는 기판;
상기 화소 영역들의 각각에서 상기 기판 내에 형성된 광전변환부; 및
상기 광전 변환부 상에 배치되는 게이트 전극을 포함하되,
상기 게이트 전극은 상기 기판 속으로 연장되는 함몰부를 포함하며, 상기 함몰부의 하부면은 평탄하며 상기 함몰부의 하부 모서리는 둥근 이미지 센서. - 제 1 항에 있어서,
상기 함몰부의 평탄한 하부면은 100nm 이상의 폭을 가지는 이미지 센서. - 제 1 항에 있어서,
상기 게이트 전극과 상기 기판 사이에 개재되는 게이트 절연막을 더 포함하며,
상기 게이트 절연막은 상기 광전 변환부와 이격되는 이미지 센서. - 제 1 항에 있어서,
상기 기판을 관통하여 상기 제 1 면과 상기 제 2 면을 연결하며, 상기 화소 영역들을 분리하는 깊은(deep) 소자 분리막을 더 포함하는 이미지 센서. - 제 4 항에 있어서,
상기 광전 변환부는 상기 깊은 소자 분리막의 측벽과 접하는 이미지 센서. - 제 4 항에 있어서,
상기 깊은 소자 분리막은 상기 기판과 서로 다른 굴절률을 가지는 절연 물질을 포함하는 이미지 센서. - 제 6 항에 있어서,
상기 깊은 소자 분리막은 내부에 배치되는 폴리실리콘막을 더 포함하는 이미지 센서. - 제 4 항에 있어서,
상기 기판 내에 상기 제 1 면에 인접하여 배치되며, 상기 광전 변환부의 상부면과 이격되는 하부면을 가지는 얕은(Shallow) 소자분리막을 더 포함하는 이미지 센서. - 제 8 항에 있어서,
상기 얕은 소자 분리막의 측벽과 상기 게이트 전극의 측벽 사이의 상기 기판 내에 배치되는 부유 확산 영역; 및
상기 부유 확산 영역과 상기 광전 변화부 사이의 상기 기판 내에 배치되는 웰 영역을 더 포함하는 이미지 센서. - 제 9 항에 있어서,
상기 부유 확산 영역과 상기 광전 변환부에는 제 1 도전형의 불순물이 도핑되며,
상기 웰 영역에는 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑되는 이미지 센서.
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