CN114927539B - 3d cmos图像传感器及其形成方法 - Google Patents
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Abstract
本发明提供了一种3D CMOS图像传感器及其形成方法，涉及图像传感器领域，包括：衬底，所述衬底内包括至少一个光电二极管；P型阱区，所述P型阱区形成于所述光电二极管上方且与所述光电二极管连接；浮置扩散区，所述浮置扩散区形成于所述衬底上且位于所述P型阱区上方并与所述P型阱区连接；以及，传输栅，所述传输栅浮置于所述衬底上方且将所述P型阱区包围，所述传输栅为金属栅。通过将所述传输栅和浮置扩散区浮置于所述衬底上方，不占用衬底内光电二极管的面积，可以避免所述传输栅和浮置扩散区占用光电二极管面积,并且浮置扩散区可以自由扩展面积，增加满阱容量。使用金属栅作为传输栅，减少了栅电阻，增加传输栅响应速度，增加光量子效率。
Description
技术领域
本发明涉及图像传感器领域，特别涉及一种3D CMOS图像传感器及其形成方法。
背景技术
图像传感器是指将光信号转换为电信号的装置。图像传感器主要包括电荷耦合器件(CCD)图像传感器和互补金属氧化物半导体(CMOS)图像传感器。CMOS图像传感器和传统的CCD图像传感器相比，具有低功耗、低成本以及可与CMOS工艺相兼容等特点，因此得到越来越广泛地应用。
CMOS图像传感器包括由众多像素单元构成的像素阵列，像素单元是图像传感器实现感光的核心器件。常见的CMOS图像传感器为四晶体管结构(4Transistors，4T)单元，其像素单元中通常包含由1个光电二极管(Photo Diode，PD)和4个晶体管组成的有源像素结构。
目前CMOS图像传感器技术中常用的4T结构比3T结构多一个传输栅（TransitionGate，TG），以获得更佳的性能和更小的噪声。但是，增加的器件使得相应的光电二极管的面积减少即有效像素面积减少，如果为了提高有效像素面积而减少浮置扩散区面积，又会影响满阱容量。
发明内容
本发明的目的在于提供一种3D CMOS图像传感器及其形成方法，既可采用4T结构，又可解决因光电二极管面积减少而影响满阱容量的问题。
为解决上述技术问题，本发明提供一种3D CMOS图像传感器，包括：
衬底，所述衬底内包括至少一个光电二极管；
P型阱区，所述P型阱区形成于所述光电二极管上方且与所述光电二极管连接；
浮置扩散区，所述浮置扩散区形成于所述衬底上且位于所述P型阱区上方并与所述P型阱区连接；以及，
传输栅，所述传输栅浮置于所述衬底上方且将所述P型阱区包围，所述传输栅为金属栅。
可选的，所述P型阱区的顶面高于所述传输栅的顶面。
可选的，还包括设置于所述传输栅与所述衬底之间的第一介质层；以及，贯穿所述第一介质层的第一开口。
可选的，所述传输栅的纵截面形状为倒T形。
基于同一发明构思，本发明还提供一种3D CMOS图像传感器的形成方法，包括：
提供一衬底，所述衬底中形成有至少一个光电二极管，
形成牺牲层，所述牺牲层覆盖所述衬底；
形成第一开口，所述第一开口至少贯穿所述牺牲层并暴露出所述衬底；
在所述第一开口的位置形成P型阱区和浮置扩散区，所述浮置扩散区位于所述P型阱区上方；
刻蚀相邻的光电二极管之间的衬底上方的所述牺牲层；以及，
去除所述光电二极管上的所述牺牲层以形成第三开口，并在所述第三开口的位置形成包围所述P型阱区的传输栅，所述传输栅为金属栅。
可选的，在所述第一开口的位置形成P型阱区和浮置扩散区的步骤中包括：
在所述第一开口的位置形成单晶硅层，所述单晶硅层填满所述第一开口；
在所述单晶硅层内注入P型离子以形成所述P型阱区；以及，
在所述P型阱区上方的单晶硅层内注入N型离子以形成所述浮置扩散区。
可选的，采用选择性外延生长工艺形成所述单晶硅层。
可选的，形成牺牲层的步骤之前，在所述衬底上形成第一介质层，所述第一开口还贯穿所述第一介质层。
可选的，在形成第一开口的步骤之前，在所述牺牲层上形成第二介质层，所述第一开口还贯穿所述第二介质层。
可选的，在刻蚀相邻的光电二极管之间的衬底上方的所述牺牲层步骤之后：
形成第三介质层以隔离相邻的像素区的传输栅。
可选的，形成包围所述P型阱区的传输栅的步骤包括：
刻蚀所述光电二极管上方的第三介质层及第二介质层形成第二开口，所述第二开口暴露所述牺牲层；
通过所述第二开口去除所述牺牲层，得到所述第三开口；以及，
在所述第三开口的位置形成传输栅。
可选的，在形成所述传输栅的步骤之前：
形成第二栅氧化层，所述第二栅氧化层覆盖所述第三介质层的顶面和所述第三开口的底壁和侧壁。
可选的，形成所述传输栅的步骤之后：
形成第四介质层，所述第四介质层覆盖所述第三介质层和所述传输栅的顶面。
可选的，在形成第四介质层的步骤之后，还包括：
在所述传输栅上方和所述浮置扩散区上方分别形成导电插塞。
可选的，形成第一开口的步骤之后、形成P型阱区和浮置扩散区的步骤之前，还包括：
在所述第一开口的侧壁形成第一栅氧化层。
在本发明提供的3D CMOS图像传感器及其形成方法中，将传输栅和浮置扩散区浮置于衬底上方，不占用衬底内光电二极管的面积，相对于传统2D平面结构，可以避免传输栅和浮置扩散区占用光电二极管面积，并且浮置扩散区可以自由扩展面积，增加满阱容量。另外，本发明使金属栅包围P型阱区以作为传输栅，金属栅减少了栅电阻，增加了传输栅响应速度。进一步的，所述传输栅的纵截面形状为倒T形，因而传输栅覆盖在光电二极管上方的面积较大，有利于将从光电二极管透射过来的光反射回光电二极管内，有利于增加光量子效率。
附图说明
图1是本发明实施例的3D CMOS图像传感器的结构示意图。
图2是本发明实施例的3D CMOS图像传感器的形成方法流程图。
图3是本发明实施例的3D CMOS图像传感器的形成方法中衬底结构示意图。
图4是本发明实施例的3D CMOS图像传感器的形成方法中形成第一介质层、牺牲层和第二介质层的结构示意图。
图5是本发明实施例的3D CMOS图像传感器的形成方法中形成第一开口的结构示意图。
图6是本发明实施例的3D CMOS图像传感器的形成方法中形成第一开口侧壁的第一栅氧化层的结构示意图。
图7是本发明实施例的3D CMOS图像传感器的形成方法中形成单晶硅层的结构示意图。
图8是本发明实施例的3D CMOS图像传感器的形成方法中形成P型阱区的结构示意图。
图9是本发明实施例的3D CMOS图像传感器的形成方法中形成浮置扩散区的结构示意图。
图10是本发明实施例的3D CMOS图像传感器的形成方法中刻蚀部分第二介质层和牺牲层的结构示意图。
图11是本发明实施例的3D CMOS图像传感器的形成方法中形成第三介质层的结构示意图。
图12是本发明实施例的3D CMOS图像传感器的形成方法中形成第二开口的结构示意图。
图13是本发明实施例的3D CMOS图像传感器的形成方法中形成第三开口的结构示意图。
图14是本发明实施例的3D CMOS图像传感器的形成方法中形成第二栅氧化层的结构示意图。
图15是本发明实施例的3D CMOS图像传感器的形成方法中形成传输栅的结构示意图。
图16是本发明实施例的3D CMOS图像传感器的形成方法中形成第四介质层的结构示意图。
图中，
10-衬底；11-光电二极管；12-离子隔离区；13-浅沟槽隔离结构；14-第一介质层；15-牺牲层；15a-传输栅；15b-反型沟道区；16-第二介质层；17-第一开口；17a-单晶硅；17b-P型阱区；17c-浮置扩散区；18-第一栅氧化层；19-第三介质层；20a-第二开口；20b-第三开口； 20c-第一导电插塞；20d-第二导电插塞；21-第二栅氧化层；22-第四介质层。
具体实施方式
以下结合附图和具体实施例对本发明提出的3D CMOS图像传感器及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
具体的，请参考图1，其为本发明实施例的3D CMOS图像传感器的结构示意图。如图1所示，本发明提供一种3D CMOS图像传感器，包括：衬底10、P型阱区17b、浮置扩散区17c和传输栅15a，所述衬底10内包括多个像素区，每个像素区内形成有一个光电二极管11；所述P型阱区17b形成于所述光电二极管11上方，并与所述光电二极管11连接；所述浮置扩散区17c形成于所述衬底上且位于所述P型阱区17b上方，并与所述P型阱区17b连接；所述传输栅15a浮置于所述衬底10上方，且将所述P型阱区17b包围；所述传输栅15a为金属栅。
进一步的，所述衬底10内还形成有离子隔离区12和浅沟槽隔离结构13，所述浅沟槽隔离结构13形成于所述离子隔离区12的上方；所述光电二极管11周围形成的非接触的反型的离子掺杂区作为离子隔离区12，使得所述离子隔离区12能够防止所述光电二极管中的PN结的耗尽层扩展延伸至所述浅沟槽隔离结构13；所述光电二极管11的离子注入的离子类型为N型，所述N型离子例如是P和As，离子注入的注入浓度需要满足所述光电二极管11的光电信号收集要求。所述离子隔离区12的离子注入的离子类型为P型，所述P型离子例如是B和BF2，所述离子隔离区用于隔离相邻像素区的光电二极管，防止相邻的光电二极管发生串扰。
进一步的，所述传输栅15a与所述衬底10中间具有第一介质层14，用于隔离所述传输栅15a与所述衬底10。所述P型阱区17b的高度至少大于所述传输栅15a的高度，也即所述P型阱区17b的顶面高于所述传输栅15a的顶面，并且，所述P型阱区17b的高度大于所述传输栅15a与所述第一介质层14之和的高度。在所述传输栅15a的电场的影响下，所述P型阱区17b内与所述传输栅15a接触的两侧形成反型沟道区15b，所述反型沟道区15b能够将所述浮置扩散区17c和所述光电二极管11连接，以使所述光电二极管11收集的电子能够传输到所述浮置扩散区17c。所述传输栅15a的厚度太厚，会导致所述P型阱区17b内形成的反型沟道区15b偏长，降低器件开关速度，所述传输栅15a的厚度太薄，会导致所述P型阱区17b区域过小，增加离子注入工艺的难度。
进一步的，所述传输栅15a的材质为金属，所述金属例如是钨。使用金属栅包围P型阱区17b作为传输栅15a，首先，金属栅减少了栅电阻，增加传输栅15a的响应速度；其次，所述传输栅15a的纵截面形状为倒T形，因而传输栅覆盖在光电二极管上方的面积较大，有利于将从光电二极管透射过来的光反射回光电二极管内，有利于增加光量子效率。
进一步的，所述传输栅15a在所述光电二极管11上的投影位于所述光电二极管11的长度范围内，以确保各个像素区分隔开的传输栅15a不会互相串扰。
进一步的，还包括设置于所述传输栅15a与所述P型阱区17b之间的第一栅氧化层18，以隔离所述传输栅15a与所述P型阱区17b。
进一步的，所述传输栅15a上形成有第一导电插塞20c，以及所述浮置扩散区17c上形成有第二导电插塞20d。通过所述第一导电插塞20c和所述第二导电插塞20d将所述传输栅15a和所述浮置扩散区17c与其他电路或者器件连接。所述第一导电插塞20c的底部尺寸小于所述传输栅15a的顶部尺寸，所述第二导电插塞20d的底部尺寸小于所述浮置扩散区17c的顶部尺寸，满足电路布局设计。
图2是本发明实施例的3D CMOS图像传感器的形成方法流程图；本实施例还提供一种3D CMOS图像传感器的形成方法，包括：
步骤S10，提供一衬底，所述衬底中形成有至少一个光电二极管；
步骤S20，形成牺牲层，所述牺牲层覆盖所述衬底；
步骤S30，形成第一开口，所述第一开口至少贯穿所述牺牲层，并暴露出所述衬底；
步骤S40，在所述第一开口的位置形成P型阱区和浮置扩散区，所述浮置扩散区位于所述P型阱区上方；
步骤S50，刻蚀相邻的光电二极管之间的衬底上方的所述牺牲层，将各个像素区分隔开；
步骤S60，去除所述光电二极管上的所述牺牲层以形成第三开口，并在所述第三开口的位置形成传输栅。
图3-图16是本发明实施例的3D CMOS图像传感器的形成方法对应步骤的结构示意图；下面结合图3-图16详细介绍3D CMOS图像传感器的形成过程。
请参考图3，在步骤S10中，提供一衬底10，所述衬底例如是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)中的至少一种。所述衬底10中包括多个像素区，每个像素区形成有一个光电二极管11。
请参考图4，在步骤S20之前，在所述光电二极管上形成第一介质层14；在本实施例中，所述第一介质层14例如是氧化层，所述第一介质层14例如是可以采用LPCVD或者PECVD工艺形成，所述第一介质层14用于隔离所述传输栅15a和衬底10，因此，所述第一介质层14的厚度需要足以隔离所述传输栅15a和衬底10，以避免所述传输栅15a接电时，所述传输栅15a和衬底10之间发生漏电。所述第一介质层14的厚度也不能过厚，以确保所述传输栅15a接电时，在所述传输栅15a的电场影响下在P型阱区17b中形成的反型沟道区15b能够将所述浮置扩散区17c及所述光电二极管11连接，以使所述光电二极管11收集的光电子能够传输到所述浮置扩散区17c。
在形成第一介质层14之前，所述衬底10内还形成有离子隔离区12和浅沟槽隔离结构13，所述浅沟槽隔离结构13形成于所述离子隔离区12的上方；所述离子隔离区12和浅沟槽隔离结构13均用于隔离相邻像素区。所述光电二极管11周围形成的非接触的反型的离子掺杂区作为离子隔离区12，使得所述离子隔离区12能够防止所述光电二极管中的PN结的耗尽层扩展延伸至所述浅沟槽隔离结构13；所述光电二极管11的离子注入的离子类型为N型，所述N型离子例如是P和As，离子注入的注入浓度需要满足所述光电二极管11的光电信号收集要求。所述离子隔离区12的离子注入的离子类型为P型，所述P型离子例如是B和BF2，所述离子隔离区用于隔离相邻像素区的光电二极管区，防止相邻的光电二极管发生串扰。
请继续参考图4，在步骤S20中，形成牺牲层15，所述牺牲层15覆盖所述第一介质层14；在本实施例中，所述牺牲层15例如是可以采用LPCVD或者PECVD工艺形成。所述牺牲层15的位置在后续步骤中将形成传输栅15a，所述牺牲层15的厚度决定了所述传输栅15a的厚度，所述传输栅15a的厚度，也即所述牺牲层15的顶面低于P型阱区17b的顶面，也即，所述第一介质层14和所述牺牲层15的厚度之和小于所述P型阱区17b的厚度。所述传输栅15a的厚度太厚，会导致反型沟道区15b偏长，降低器件开关速度，所述传输栅15a的厚度太薄，会导致所述P型阱区17b区域过小，增加离子注入工艺的难度。
接着参考图4，在步骤S30之前，形成第二介质层16，所述第二介质层16覆盖所述牺牲层15；在本实施例中，所述第二介质层16例如是氧化层，可以采用LPCVD或者PECVD工艺形成。所述浮置扩散区17c在所述第二介质层16中形成，因此，可以通过扩展所述第二介质层16的厚度来扩散所述浮置扩散区17c的高度，进而影响所述浮置扩散区17c的体积，所述浮置扩散区17c的厚度增加，所述浮置扩散区17c的体积会增加，满阱容量会增加。在本实施例中，所述浮置扩散区17c可以自由扩展面积，避免了现有技术中，所述浮置扩散区17c占用光电二极管的面积的问题。
请参考图5，在步骤S30中，形成第一开口17，所述第一开口17贯穿所述第二介质层16、牺牲层15和所述第一介质层14，并暴露出所述衬底10；在本实施例中，采用干法刻蚀工艺形成所述第一开口17。在干法刻蚀工艺之前，在所述第二介质层16上形成图形化的光刻胶，以图形化的光刻胶为掩膜，依次刻蚀所述第二介质层16、牺牲层15和所述第一介质层14，并停止在所述衬底10的表面。所述第一开口17例如是圆形，也可以是其他图形。所述第一开口17的尺寸会影响所述浮置扩散区17c的面积进而影响FD所述浮置扩散区17c的体积，所述第一开口17的尺寸越大，所述浮置扩散区17c的体积会增加，满阱容量会增加，但相应的信号敏感度会降低。
请参考图6，在步骤S40之前，在所述第一开口17的侧壁形成第一栅氧化层18，所述第一栅氧化层18至少覆盖所述牺牲层15的侧壁；在本实施例中，所述第一栅氧化层18可以采用ALD或者LPCVD沉积工艺形成，通过沉积工艺，除牺牲层的侧壁形成第一栅氧化层18外，也会在第一介质层14和第二介质层16的侧壁沉积第一栅氧化层18。由于形成第一栅氧化层18时，所述第一开口17内暴露的衬底10也会沉积上第一栅氧化层18，因此需要去除所述第一开口17内暴露的衬底10上的第一栅氧化层18，去除所述第一开口17内暴露的衬底10上的第一栅氧化层18可采用干法刻蚀工艺，不需要增加光罩，干法刻蚀对底壁和顶面的刻蚀率高，对侧壁的刻蚀率很低，但刻蚀时的电浆会对侧壁的所述第一栅氧化层18造成一定破坏，可以在所述第一栅氧化层18侧壁上再沉积一层保护层（图中未示出）来保护所述第一栅氧化层18，所述保护层例如是多晶硅层或者氮化硅层。第一开口的底壁和顶面也会有沉积保护层，干法刻蚀时先去除顶面和底壁的保护层，再去除底壁的第一栅氧化层18, 之后通过湿法工艺去除侧壁的保护层，湿法工艺的选择比很高，对第一栅氧化层18的影响很小。
请参考图7-图9，在步骤S40中，在所述第一开口17的位置形成P型阱区17b和浮置扩散区17c，所述浮置扩散区17c位于所述P型阱区17b上方，所述P型阱区17b的顶面高于所述牺牲层15的顶面。
在所述第一开口17的位置形成P型阱区17b和浮置扩散区17c的步骤中包括：
请参考图7，在步骤S41中，在所述第一开口17内形成单晶硅层17a，所述单晶硅层17a填满所述第一开口；在本实施例中，采用选择性外延生长工艺（selective epitaxygrowth，SEG）形成所述单晶硅层17a，选择性外延生长工艺需要注意不要在所述第一开口17的底壁存留气泡。所述单晶硅层17a填满所述第一开口17，并覆盖所述第二介质层16，采用化学机械研磨工艺（CMP）对所述单晶硅层17a研磨，以保证所述单晶硅层17a的顶部和所述第二介质层16的顶部齐平。
请参考图8，在步骤S42中，在所述单晶硅层17a内离子注入P型离子，以形成连接所述光电二极管的P型阱区17b；在本实施例中，所述P型离子例如是B和 BF2，所述P型阱区17b的深度需要接触到所述光电二极管11上，由于离子注入的深度有限，可以通过高温扩散将离子准确的扩散到要求的深度。所述P型阱区17b需确保所述传输栅15a上接电后可以使所述P型阱区17b能产生反型沟道区15b以导通所述光电二极管11和所述浮置扩散区17c。
请参考图9，在步骤S43中，在所述P型阱区17b上方的单晶硅层内离子注入N型离子，以形成连接所述P型阱区17b的浮置扩散区17c。在本实施例中，所述N型离子例如是P和As。所述浮置扩散区17c的深度需接触到所述P型阱区17b，但不能低于所述传输栅15a的区域。所述传输栅15a的厚度会对满阱容量及灵敏度产生影响。
在形成所述P型阱区和浮置扩散区的步骤之后，还包括以下步骤：
请参考图10，在步骤S50中，刻蚀相邻的光电二极管之间的衬底上方的所述第二介质层16和所述牺牲层15，分隔开各个像素区上的牺牲层15，刻蚀的所述第二介质层16和所述牺牲层15的宽度需确保各个像素区分隔开的后续形成的传输栅15a不会互相串扰。 刻蚀停到第一介质层14的表面，不接触所述衬底10，以免电浆对所述衬底10造成损伤。在本实施例中，采用干法刻蚀工艺刻蚀所述第二介质层16和所述牺牲层15，剩余的所述牺牲层15的位置后续形成传输栅15a，所述传输栅15a在所述光电二极管11上的投影位于所述光电二极管11的长度范围内。
请参考图11，在步骤S60之前，形成第三介质层19，以隔离相邻的像素区的传输栅15a。在本实施例中，所述第三介质层19例如是氧化层，可以采用LPCVD或者PECVD工艺形成。
请参考图12-图15，在步骤S60中，去除所述光电二极管11上的所述牺牲层15，并在所述牺牲层去除后的位置形成传输栅15a。
去除所述光电二极管上的所述牺牲层15，并在所述牺牲层15去除后的位置形成传输栅的步骤包括：
请参考图12，在步骤S61中，形成第二开口20a，所述第二开口20a贯穿所述第二介质层16和第三介质层19，并暴露出所述牺牲层15；在本实施例中，采用干法刻蚀工艺形成所述第二开口20a。在干法刻蚀工艺之前，在所述第三介质层19上形成图形化的光刻胶，以图形化的光刻胶为掩膜，依次刻蚀所述第三介质层19和第二介质层16，并停止在所述牺牲层15的表面，形成贯穿所述第二介质层16和第三介质层19，并暴露出所述牺牲层15的第二开口20a。第二开口20a的形状需要满足后续去除牺牲层15并能够填充金属。第二开口20a太小，会导致后续牺牲层15无法完全去除, 并且后续填充金属时填充率有问题造成气泡等问题。第二开口20a太大，后续填充金属时会消耗过多的金属来填满第二开口20a，成本过高。
请参考图13，在步骤S62中，去除所述牺牲层15，在本实施例中，采用湿法刻蚀工艺去除牺牲层15，所述湿法刻蚀的刻蚀溶液例如是热磷酸。湿法刻蚀的刻蚀溶液通过所述第二开口到达所述牺牲层15，确保完全去除所有的牺牲层15，所述第二开口20a延伸形成第三开口20b，所述第三开口20b暴露出所述第一介质层14的表面。
请参考图14，在步骤S63中，形成第二栅氧化层21，所述第二栅氧化层21覆盖所述第三介质层19的顶部和所述第三开口20b的底壁、侧壁。在本实施例中，所述第二栅氧化层21例如是高介电常数的栅氧化层。
请参考图15，在步骤S64中，在所述第三开口20b内形成传输栅15a。所传输栅15a的材料例如是钨，在本实施例中，沉积钨时，所述钨填满所述第三开口20b并覆盖所述第二栅氧化层21，采用化学机械研磨工艺，将所述第三介质层19上的第二栅氧化层21和钨去除。使用金属栅包围P型阱区17b作为传输栅15a，首先，金属栅减少了栅电阻，增加传输栅15a的响应速度；其次，由于金属栅可以覆盖在整个光电二极管11上方，可作为反射层将从光电二极管11透射过来的光反射回光电二极管11内，增加光量子效率。
请参考图16，在步骤S64之后，形成第四介质层22，所述第四介质层22覆盖所述第三介质层19和所述传输栅15a。在本实施例中，所述第四介质层22例如是氧化层，可以采用LPCVD或者PECVD工艺形成。
请参考图1，在步骤S70中，将相邻的所述像素区隔离后，在所述传输栅15a上方和所述浮置扩散区17c上方分别形成导电插塞。第一，在所述传输栅15a上方和所述浮置扩散区17c上方，分别形成第一接触孔和第二接触孔；第二，在所述第一接触孔和第二接触孔内沉积金属，所述金属例如是钨；第三，采用化学机械研磨工艺将高于所述第四介质层22的金属研磨去除，形成位于所述传输栅上的第一导电插塞20c和位于所述浮置扩散区17c上第二导电插塞20d。通过所述第一导电插塞20c和所述第二导电插塞20d将所述传输栅15a和所述浮置扩散区17c与其他电路或者器件连接。所述第一导电插塞20c的底部尺寸小于所述传输栅15a的顶部尺寸，所述第二导电插塞20d的底部尺寸小于所述浮置扩散区17c的顶部尺寸，满足电路布局设计。
综上可见，在本发明提供的3D CMOS图像传感器及其形成方法中，将传输栅和浮置扩散区浮置于衬底上方，不占用衬底内光电二极管的面积，相对于传统2D平面结构，可以避免传输栅和浮置扩散区占用光电二极管面积，并且浮置扩散区可以自由扩展面积，增加满阱容量。另外，本发明使金属栅包围P型阱区以作为传输栅，金属栅减少了栅电阻，增加了传输栅响应速度。进一步的，所述传输栅的纵截面形状为倒T形，因而传输栅覆盖在光电二极管上方的面积较大，有利于将从光电二极管透射过来的光反射回光电二极管内，有利于增加光量子效率。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (15)
1.一种3D CMOS图像传感器，其特征在于，包括：
衬底，所述衬底内包括至少一个光电二极管；
P型阱区，所述P型阱区形成于所述光电二极管上方且与所述光电二极管连接；
浮置扩散区，在所述P型阱区上方的单晶硅层内离子注入N型离子，以形成连接所述P型阱区的浮置扩散区，所述浮置扩散区形成于所述衬底上且位于所述P型阱区上方并与所述P型阱区连接，所述P型阱区和所述浮置扩散区在同一开口内形成，所述P型阱区和所述浮置扩散区的横截面积相同；以及，
传输栅，所述传输栅浮置于所述衬底上方且将所述P型阱区包围，所述传输栅为金属栅。
2.如权利要求1所述的3D CMOS图像传感器，其特征在于，所述P型阱区的顶面高于所述传输栅的顶面。
3.如权利要求1所述的3D CMOS图像传感器，其特征在于，还包括设置于所述传输栅与所述衬底之间的第一介质层；以及，贯穿所述第一介质层的第一开口。
4.如权利要求1所述的3D CMOS图像传感器，其特征在于，所述传输栅的纵截面形状为倒T形。
5.一种3D CMOS图像传感器的形成方法，其特征在于，包括：
提供一衬底，所述衬底中形成有至少一个光电二极管，
形成牺牲层，所述牺牲层覆盖所述衬底；
形成第一开口，所述第一开口至少贯穿所述牺牲层并暴露出所述衬底；
在所述第一开口的位置形成P型阱区和浮置扩散区，所述浮置扩散区位于所述P型阱区上方；
刻蚀相邻的光电二极管之间的衬底上方的所述牺牲层；以及，
去除所述光电二极管上的所述牺牲层以形成第三开口，并在所述第三开口的位置形成包围所述P型阱区的传输栅，所述传输栅为金属栅。
6.如权利要求5所述的3D CMOS图像传感器的形成方法，其特征在于，在所述第一开口的位置形成P型阱区和浮置扩散区的步骤中包括：
在所述第一开口的位置形成单晶硅层，所述单晶硅层填满所述第一开口；
在所述单晶硅层内注入P型离子以形成所述P型阱区；以及，
在所述P型阱区上方的单晶硅层内注入N型离子以形成所述浮置扩散区。
7.如权利要求6所述的3D CMOS图像传感器的形成方法，其特征在于，采用选择性外延生长工艺形成所述单晶硅层。
8.如权利要求5所述的3D CMOS图像传感器的形成方法，其特征在于，形成牺牲层的步骤之前，在所述衬底上形成第一介质层，所述第一开口还贯穿所述第一介质层。
9.如权利要求5所述的3D CMOS图像传感器的形成方法，其特征在于，在形成第一开口的步骤之前，在所述牺牲层上形成第二介质层，所述第一开口还贯穿所述第二介质层。
10.如权利要求9所述的3D CMOS图像传感器的形成方法，其特征在于，在刻蚀相邻的光电二极管之间的衬底上方的所述牺牲层步骤之后：
形成第三介质层以隔离相邻的像素区的传输栅。
11.如权利要求10所述的3D CMOS图像传感器的形成方法，其特征在于，形成包围所述P型阱区的传输栅的步骤包括：
刻蚀所述光电二极管上方的第三介质层及第二介质层形成第二开口，所述第二开口暴露所述牺牲层；
通过所述第二开口去除所述牺牲层，得到所述第三开口；以及，
在所述第三开口的位置形成传输栅。
12.如权利要求11所述的3D CMOS图像传感器的形成方法，其特征在于，在形成所述传输栅的步骤之前：
形成第二栅氧化层，所述第二栅氧化层覆盖所述第三介质层的顶面和所述第三开口的底壁和侧壁。
13.如权利要求11所述的3D CMOS图像传感器的形成方法，其特征在于，形成所述传输栅的步骤之后：
形成第四介质层，所述第四介质层覆盖所述第三介质层和所述传输栅的顶面。
14.如权利要求13所述的3D CMOS图像传感器的形成方法，其特征在于，在形成第四介质层的步骤之后，还包括：
在所述传输栅上方和所述浮置扩散区上方分别形成导电插塞。
15.如权利要求5所述的3D CMOS图像传感器的形成方法，其特征在于，形成第一开口的步骤之后、形成P型阱区和浮置扩散区的步骤之前，还包括：
在所述第一开口的侧壁形成第一栅氧化层。
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