KR20130122147A - Solar cell and method of manufacturing the same - Google Patents

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Abstract

The present invention relates to a solar cell capable of improving photoelectric conversion efficiency and a manufacturing method thereof. The solar cell according to the present invention comprises a semiconductor wafer; multiple upper groove lines formed in a predetermined depth from the upper surface of the semiconductor wafer; an upper semiconductor layer formed on the upper surface of the semiconductor wafer and the groove lines; multiple first electrodes formed on the upper semiconductor layer formed on each of the upper groove lines and inserted inside the semiconductor wafer; and a second electrode formed on the lower surface of the semiconductor wafer.

Description

태양 전지 및 그 제조 방법{Solar Cell and method of manufacturing the same}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solar cell,

본 발명은 태양 전지 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는, 광 변환 효율을 향상시킬 수 있는 태양 전지 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solar cell and a manufacturing method thereof, and more particularly, to a solar cell capable of improving light conversion efficiency and a manufacturing method thereof.

태양 전지는 반도체의 성질을 이용하여 빛 에너지를 전기 에너지로 변환시키는 장치이다.Solar cells are devices that convert light energy into electrical energy using the properties of semiconductors.

태양 전지는 P(positive)형 반도체와 N(negative)형 반도체를 접합시킨 PN접합 구조를 하고 있다.The solar cell has a PN junction structure in which a P-type semiconductor and a N-type semiconductor are bonded.

상기 구조의 태양 전지에 태양 광이 입사되면, 입사된 태양 광이 가지고 있는 에너지에 의해 상기 반도체 내에서 정공(hole) 및 전자(electron)가 발생하고, 이때, PN접합에서 발생한 전기장에 의해서 상기 정공(+)은 P형 반도체 쪽으로 이동하고 상기 전자(-)는 N형 반도체 쪽으로 이동하게 되어 전위가 발생하게 됨으로써 전력을 생산할 수 있게 된다.When sunlight enters the solar cell having the above structure, holes and electrons are generated in the semiconductor due to the energy of incident sunlight. At this time, due to the electric field generated at the PN junction, (+) Migrates toward the P-type semiconductor and the electrons (-) migrate toward the N-type semiconductor, thereby generating electric potential, so that electric power can be produced.

이와 같은 태양 전지는 일반적으로 기판형 태양 전지와 박막형 태양 전지로 구분할 수 있다.Such a solar cell generally can be classified into a substrate type solar cell and a thin film type solar cell.

상기 기판형 태양 전지는 실리콘과 같은 반도체물질 자체를 기판으로 이용하여 태양 전지를 제조한 것이고, 상기 박막형 태양 전지는 유리 등과 같은 기판 상에 박막의 형태로 반도체를 형성하여 태양 전지를 제조한 것이다.The substrate type solar cell is a solar cell manufactured using a semiconductor material itself such as silicon as a substrate, and the thin film type solar cell is formed by forming a semiconductor in the form of a thin film on a substrate such as glass to manufacture a solar cell.

상기 기판형 태양 전지는 상기 박막형 태양 전지에 비하여 효율이 다소 우수한 장점이 있고, 상기 박막형 태양 전지는 상기 기판형 태양 전지에 비하여 제조비용이 감소되는 장점이 있다.The substrate-type solar cell has an advantage that it is somewhat more efficient than the thin-film solar cell, and the thin-film solar cell has an advantage in that the manufacturing cost is reduced as compared with the substrate-type solar cell.

도 1은 종래의 기판형 태양 전지를 개략적으로 나타내는 평면도이고, 도 2는 도 1에 도시된 I-I' 선의 단면을 개략적으로 나타내는 단면도이다.FIG. 1 is a plan view schematically showing a conventional substrate-type solar cell, and FIG. 2 is a cross-sectional view schematically showing a cross section of a line I-I 'shown in FIG.

도 1 및 도 2를 참조하면, 종래의 기판형 태양 전지는 반도체 웨이퍼(10), 반도체층(20), 제 1 전극(30), 및 제 2 전극(40)으로 이루어진다.Referring to FIGS. 1 and 2, a conventional substrate-type solar cell includes a semiconductor wafer 10, a semiconductor layer 20, a first electrode 30, and a second electrode 40.

상기 반도체 웨이퍼(10)는 소정의 전기 전도 극성을 가지는 것으로, 실리콘 웨이퍼로 이루어질 수 있다. 구체적으로는, 상기 반도체 웨이퍼(10)는 N형 실리콘 웨이퍼로 이루어질 수 있다.The semiconductor wafer 10 has a predetermined electric conduction polarity and may be formed of a silicon wafer. Specifically, the semiconductor wafer 10 may be an N-type silicon wafer.

반도체층(20)은 상기 반도체 웨이퍼(10)의 상면에 박막 형태로 형성되는 것으로, P형 반도체 물질로 이루어져 상기 반도체 웨이퍼(10)와 함께 PN 접합을 형성한다.The semiconductor layer 20 is formed on the upper surface of the semiconductor wafer 10 in the form of a thin film, and is formed of a P-type semiconductor material to form a PN junction together with the semiconductor wafer 10.

상기 제 1 전극(30)은 상기 반도체층(20)의 상면에 형성되어 태양 전지의 전면(前面)을 구성하게 된다. 따라서, 상기 반도체층(20)의 상면은 태양 광이 직접 입사되는 면이므로, 태양 전지 내부로 태양 광이 투과될 수 있도록 상기 제 1 전극(30)은 소정 형태로 패턴 형태로 형성되는 것이 바람직하다. 이러한 상기 제 1 전극(30)은 은(Ag) 페이스트를 이용한 프린팅 공정에 의해 형성된다.The first electrode 30 is formed on the upper surface of the semiconductor layer 20 to form a front surface of the solar cell. Therefore, since the upper surface of the semiconductor layer 20 is a surface directly incident on sunlight, it is preferable that the first electrode 30 is formed in a pattern in a predetermined shape so that sunlight can be transmitted into the solar cell . The first electrode 30 is formed by a printing process using silver (Ag) paste.

상기 제 2 전극(40)은 상기 반도체 웨이퍼(10)의 하면에 형성되어 태양 전지의 하면(後面)에 구성하게 된다. 따라서, 상기 제 2 전극(40)은 상기 반도체 웨이퍼(10)의 하면 전영역에 형성된다.The second electrode 40 is formed on the lower surface of the semiconductor wafer 10 and is formed on the lower surface of the solar cell. Therefore, the second electrode 40 is formed in the entire lower surface of the semiconductor wafer 10.

이와 같은, 종래의 기판형 태양 전지는 다음과 같은 문제점이 있다.Such a conventional substrate type solar cell has the following problems.

첫째, 반도체 웨이퍼(10)의 상부에 제 1 전극(30)이 형성되기 때문에 반도체 웨이퍼(10)에 입사되는 태양 광이 상기 제 1 전극(30)에 의해 차단되는 그림자 효과(shadow effect)에 의해 변환 효율이 저하된다.First, since the first electrode 30 is formed on the semiconductor wafer 10, the shadow effect of blocking the sunlight incident on the semiconductor wafer 10 by the first electrode 30 The conversion efficiency is lowered.

둘째, 상기 제 1 전극(30)의 하면만이 반도체층(20)에 접촉하기 때문에 반도체층(20)과 제 1 전극(30) 간의 접촉 저항이 증가하게 되고, 상기 접촉 저항을 줄이기 위해 상기 제 1 전극(30)의 폭과 높이를 증가시킬 경우, 고가인 은(Ag)의 사용량이 증가되어 제조 비용이 증가함과 아울러 반도체 웨이퍼(10)의 광 흡수량이 감소되어 광 변환 효율이 더욱 저하된다.Secondly, since only the lower surface of the first electrode 30 contacts the semiconductor layer 20, the contact resistance between the semiconductor layer 20 and the first electrode 30 is increased. In order to reduce the contact resistance, When the width and the height of the one electrode 30 are increased, the amount of silver (Ag) used is increased, resulting in an increase in manufacturing cost and a decrease in the light absorption amount of the semiconductor wafer 10, .

본 발명은 전술한 문제점을 해결하기 위한 것으로서, 광 변환 효율을 향상시킬 수 있는 태양 전지 및 그 제조 방법을 제공하는 것을 기술적 과제로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is a technical object of the present invention to provide a solar cell capable of improving light conversion efficiency and a manufacturing method thereof.

전술한 기술적 과제를 달성하기 위한 본 발명에 따른 태양 전지는 반도체 웨이퍼; 상기 반도체 웨이퍼의 상면으로부터 일정 깊이로 형성된 복수의 상면 홈 라인; 상기 반도체 웨이퍼의 상면과 상기 복수의 상면 홈 라인에 형성된 상부 반도체층; 상기 각 상면 홈 라인에 형성된 상기 상부 반도체층에 형성되어 상기 반도체 웨이퍼의 내부로 삽입된 복수의 제 1 전극; 및 상기 반도체 웨이퍼의 하면에 형성된 제 2 전극을 포함하여 구성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a solar cell including: a semiconductor wafer; A plurality of top surface groove lines formed at a predetermined depth from the top surface of the semiconductor wafer; An upper semiconductor layer formed on the upper surface of the semiconductor wafer and the plurality of upper surface groove lines; A plurality of first electrodes formed in the upper semiconductor layer formed in the upper surface groove lines and inserted into the semiconductor wafer; And a second electrode formed on a bottom surface of the semiconductor wafer.

상기 태양 전지는 상기 상부 반도체층의 상면에 형성된 상부 도전층을 더 포함하며, 상기 제 1 전극은 상기 각 상면 홈 라인 상에 형성된 상기 상부 도전층에 형성되어 상기 반도체 웨이퍼의 내부로 삽입된 것을 특징으로 한다.The solar cell further includes an upper conductive layer formed on an upper surface of the upper semiconductor layer, wherein the first electrode is formed in the upper conductive layer formed on each upper surface groove line and inserted into the semiconductor wafer .

상기 태양 전지는 상기 반도체 웨이퍼의 하면에 형성된 하부 반도체층; 및 상기 하부 반도체층의 상면에 형성된 하부 도전층을 더 포함하며, 상기 제 2 전극은 상기 하부 도전층의 상면에 형성된 것을 특징으로 한다.The solar cell includes: a lower semiconductor layer formed on a lower surface of the semiconductor wafer; And a lower conductive layer formed on an upper surface of the lower semiconductor layer, and the second electrode is formed on an upper surface of the lower conductive layer.

상기 태양 전지는 상기 반도체 웨이퍼의 하면으로부터 일정 깊이로 형성된 복수의 하면 홈 라인; 및 상기 반도체 웨이퍼의 하면과 상기 복수의 하면 홈 라인에 형성된 하부 반도체층을 더 포함하며, 상기 제 2 전극은 상기 각 하면 홈 라인에 형성된 상기 하부 반도체층에 형성되어 상기 반도체 웨이퍼의 내부로 삽입된 것을 특징으로 한다.A plurality of bottom groove lines formed at a predetermined depth from a lower surface of the semiconductor wafer; And a lower semiconductor layer formed on the bottom surface of the semiconductor wafer and the plurality of bottom groove lines, and the second electrode is formed on the bottom semiconductor layer formed on the bottom surface of the bottom surface of the semiconductor wafer, .

상기 태양 전지는 상기 하부 반도체층의 상면에 형성된 하부 도전층을 더 포함하며, 상기 제 2 전극은 상기 각 하면 홈 라인 상에 형성된 상기 하부 도전층에 형성되어 상기 반도체 웨이퍼의 내부로 삽입된 것을 특징으로 한다.The solar cell further includes a lower conductive layer formed on an upper surface of the lower semiconductor layer and the second electrode is formed in the lower conductive layer formed on the lower surface groove line and inserted into the semiconductor wafer .

상기 반도체 웨이퍼는 각 변의 상측 모서리 부분에 경사지게 형성된 경사면을 가지고, 상기 상부 반도체층은 상기 반도체 웨이퍼의 경사면에도 형성된 것을 특징으로 한다.The semiconductor wafer has an inclined surface inclined at an upper corner portion of each side, and the upper semiconductor layer is also formed on an inclined surface of the semiconductor wafer.

전술한 기술적 과제를 달성하기 위한 본 발명에 따른 태양 전지의 제조 방법은 상기 반도체 웨이퍼의 상면에 일정 깊이를 가지는 복수의 상면 홈 라인을 형성하는 공정; 상기 반도체 웨이퍼의 상면과 상기 복수의 상면 홈 라인에 상부 반도체층을 형성하는 공정; 상기 반도체 웨이퍼의 내부로 삽입되도록 상기 각 상면 홈 라인에 형성된 상기 상부 반도체층에 제 1 전극을 형성하는 공정; 및 상기 반도체 웨이퍼의 하면에 제 2 전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a solar cell, including: forming a plurality of top surface groove lines having a predetermined depth on a top surface of the semiconductor wafer; Forming an upper semiconductor layer on the upper surface of the semiconductor wafer and the plurality of upper surface groove lines; Forming a first electrode on the upper semiconductor layer formed in each of the upper surface groove lines so as to be inserted into the semiconductor wafer; And forming a second electrode on the lower surface of the semiconductor wafer.

상기 태양 전지의 제조 방법은 상기 상부 반도체층의 상면에 상부 도전층을 형성하는 공정을 더 포함하여 이루어지며, 상기 제 1 전극은 상기 각 상면 홈 라인 상에 형성된 상기 상부 도전층에 형성되어 상기 반도체 웨이퍼의 내부로 삽입된 것을 특징으로 한다.The method of manufacturing a solar cell further includes forming an upper conductive layer on an upper surface of the upper semiconductor layer, wherein the first electrode is formed on the upper conductive layer formed on each upper surface groove line, And is inserted into the inside of the wafer.

상기 태양 전지의 제조 방법은 상기 반도체 웨이퍼의 하면에 하부 반도체층을 형성하는 공정; 및 상기 하부 반도체층의 상면에 하부 도전층을 형성하는 공정을 더 포함하여 이루어지며, 상기 제 2 전극은 상기 하부 도전층의 상면에 형성되는 것을 특징으로 한다.The method of manufacturing a solar cell includes: forming a lower semiconductor layer on a lower surface of the semiconductor wafer; And forming a lower conductive layer on the upper surface of the lower semiconductor layer, wherein the second electrode is formed on the upper surface of the lower conductive layer.

상기 태양 전지의 제조 방법은 상기 반도체 웨이퍼의 하면에 일정 깊이를 가지는 복수의 하면 홈 라인을 형성하는 공정; 및 상기 반도체 웨이퍼의 하면과 상기 복수의 하면 홈 라인에 하부 반도체층을 형성하는 공정을 더 포함하여 이루어지며, 상기 제 2 전극은 상기 각 하면 홈 라인에 형성된 상기 하부 반도체층에 형성되어 상기 반도체 웨이퍼의 내부로 삽입된 것을 특징으로 한다.The method of manufacturing a solar cell includes: forming a plurality of bottom groove lines having a predetermined depth on a bottom surface of the semiconductor wafer; And forming a lower semiconductor layer on the lower surface of the semiconductor wafer and the plurality of lower surface groove lines, wherein the second electrode is formed on the lower semiconductor layer formed on the lower surface groove line, As shown in FIG.

상기 태양 전지의 제조 방법은 상기 하부 반도체층의 상면에 하부 도전층을 형성하는 공정을 더 포함하여 이루어지며, 상기 제 2 전극은 상기 각 하면 홈 라인 상에 형성된 상기 하부 도전층에 형성되어 상기 반도체 웨이퍼의 내부로 삽입된 것을 특징으로 한다.The manufacturing method of the solar cell further includes forming a lower conductive layer on the upper surface of the lower semiconductor layer, wherein the second electrode is formed on the lower conductive layer formed on the lower surface groove line, And is inserted into the inside of the wafer.

상기 태양 전지의 제조 방법은 반도체 웨이퍼의 상측 테두리 부분에 분리 홈 라인을 형성하는 공정; 및 상기 분리 홈 라인을 이용해 상기 반도체 웨이퍼에서 상기 반도체 웨이퍼의 테두리 부분을 분리하는 공정을 더 포함하여 이루어지며, 상기 상부 반도체층은 상기 분리 홈 라인에도 형성되는 것을 특징으로 한다.The method of manufacturing a solar cell includes: forming a separation groove line at an upper edge of a semiconductor wafer; And separating a rim portion of the semiconductor wafer from the semiconductor wafer using the separation groove line, wherein the upper semiconductor layer is also formed in the separation groove line.

상기 과제의 해결 수단에 의하면, 본 발명에 따른 태양 전지 및 그 제조 방법은 반도체 웨이퍼에 소정 깊이의 홈 라인을 형성하고, 상기 홈 라인에 전극을 형성함으로써 다음과 같은 효과가 있다.According to the solution of the above problem, the solar cell and the manufacturing method thereof according to the present invention have the following effects by forming a groove line of a predetermined depth in a semiconductor wafer and forming an electrode in the groove line.

첫째, 전극과 반도체층의 접촉 면적을 증가시켜 전극과 반도체층 간의 저항을 감소시킬 수 있으며, 이를 통해 전극에 수집되는 캐리어의 수집 효율을 향상시켜 광전 변환 효율을 향상시킬 수 있다.First, the contact area between the electrode and the semiconductor layer can be increased to reduce the resistance between the electrode and the semiconductor layer, thereby improving the efficiency of collecting carriers collected on the electrode, thereby improving photoelectric conversion efficiency.

둘째, 전극의 폭을 감소시킬 수 있기 때문에 반도체 웨이퍼의 광 흡수량을 증가시켜 광전 변환 효율을 향상시킬 수 있으며, 전극 재료의 사용량을 줄여 제조 비용을 저감시킬 수 있다.Secondly, since the width of the electrode can be reduced, the photoabsorption efficiency of the semiconductor wafer can be increased to improve the photoelectric conversion efficiency, and the manufacturing cost can be reduced by reducing the amount of the electrode material used.

셋째, 표준 면적을 가지는 반도체 웨이퍼의 테두리 부분에 데드 존이 형성되지 않기 때문에 태양 전지의 광전 변환 효율을 향상시킬 수 있다.Third, since the dead zone is not formed at the edge of the semiconductor wafer having the standard area, the photoelectric conversion efficiency of the solar cell can be improved.

넷째, 박막 증착 이전에 반도체 웨이퍼에 분리 홈 라인을 형성하고, 이를 이용한 물리적인 분리 공정을 통해 반도체 웨이퍼의 테두리 부분을 분리함으로써 태양 전지의 상면과 하면을 분리하는 공정에 의한 박막의 특성 변화를 원천적으로 방지할 수 있다.Fourth, by separating the upper and lower surfaces of the solar cell by separating the edge of the semiconductor wafer through the physical separation process by forming the separation groove line on the semiconductor wafer before the thin film deposition, Can be prevented.

도 1은 종래의 기판형 태양 전지를 개략적으로 나타내는 평면도이다.
도 2는 도 1에 도시된 I-I' 선의 단면을 개략적으로 나타내는 단면도이다.
도 3은 본 발명의 제 1 실시 예에 따른 태양 전지의 일부를 개략적으로 나타내는 단면도이다.
도 4는 도 3에 도시된 홈 라인을 설명하기 위한 평면도이다.
도 5는 도 3은 본 발명의 제 2 실시 예에 따른 태양 전지의 일부를 개략적으로 나타내는 단면도이다.
도 6은 도 5에 도시된 홈 라인을 설명하기 위한 평면도이다.
도 7은 본 발명의 제 3 실시 예에 따른 태양 전지의 개략적인 단면도이다.
도 8은 본 발명의 제 4 실시 예에 따른 태양 전지의 개략적인 단면도이다.
도 9는 본 발명의 제 5 실시 예에 따른 태양 전지의 일부를 개략적으로 나타내는 단면도이다.
도 10은 본 발명의 제 6 실시 예에 따른 태양 전지의 일부를 개략적으로 나타내는 단면도이다.
도 11은 본 발명의 제 7 실시 예에 따른 태양 전지의 일부를 개략적으로 나타내는 단면도이다.
도 12는 도 11에 도시된 하면 홈 라인의 변형 실시 예를 설명하기 위한 도면이다.
도 13은 본 발명의 제 8 실시 예에 따른 태양 전지의 일부를 개략적으로 나타내는 단면도이다.
도 14는 본 발명의 제 9 실시 예에 따른 태양 전지의 일부를 개략적으로 나타내는 단면도이다.
도 15a 내지 도 15f는 본 발명의 제 1 실시 예에 따른 태양 전지의 제조 방법을 개략적으로 도시한 공정 단면도이다.
도 16a 내지 도 16e는 본 발명의 제 2 실시 예에 따른 태양 전지의 제조 방법을 개략적으로 도시한 공정 단면도이다.
도 17a 내지 도 17d는 본 발명의 제 3 실시 예에 따른 태양 전지의 제조 방법을 개략적으로 도시한 공정 단면도이다.
도 18a 내지 도 18e는 본 발명의 제 4 실시 예에 따른 태양 전지의 제조 방법을 개략적으로 도시한 공정 단면도이다.
도 19a 내지 도 19e는 본 발명의 제 5 실시 예에 따른 태양 전지의 제조 방법을 개략적으로 도시한 공정 단면도이다.
도 20a 내지 도 20d는 본 발명의 제 6 실시 예에 따른 태양 전지의 제조 방법을 개략적으로 도시한 공정 단면도이다.
도 21a 내지 도 21e는 본 발명의 제 7 실시 예에 따른 태양 전지의 제조 방법을 개략적으로 도시한 공정 단면도이다.
도 22a 내지 도 22g는 본 발명의 제 8 실시 예에 따른 태양 전지의 제조 방법을 개략적으로 도시한 공정 단면도이다.1 is a plan view schematically showing a conventional substrate type solar cell.
2 is a cross-sectional view schematically showing a cross section taken along a line II 'shown in FIG.
3 is a cross-sectional view schematically showing a part of a solar cell according to a first embodiment of the present invention.
4 is a plan view for explaining the groove line shown in FIG.
FIG. 5 is a cross-sectional view schematically showing a part of a solar cell according to a second embodiment of the present invention.
6 is a plan view for explaining the groove line shown in FIG.
7 is a schematic cross-sectional view of a solar cell according to a third embodiment of the present invention.
8 is a schematic cross-sectional view of a solar cell according to a fourth embodiment of the present invention.
9 is a cross-sectional view schematically showing a part of a solar cell according to a fifth embodiment of the present invention.
10 is a cross-sectional view schematically showing a part of a solar cell according to a sixth embodiment of the present invention.
11 is a cross-sectional view schematically showing a part of a solar cell according to a seventh embodiment of the present invention.
12 is a view for explaining a modification of the bottom groove line shown in FIG.
13 is a cross-sectional view schematically showing a part of a solar cell according to an eighth embodiment of the present invention.
14 is a cross-sectional view schematically showing a part of a solar cell according to a ninth embodiment of the present invention.
15A to 15F are process cross-sectional views schematically showing a manufacturing method of a solar cell according to the first embodiment of the present invention.
16A to 16E are process sectional views schematically showing a method of manufacturing a solar cell according to a second embodiment of the present invention.
17A to 17D are process cross-sectional views schematically showing a method of manufacturing a solar cell according to a third embodiment of the present invention.
18A to 18E are process cross-sectional views schematically showing a manufacturing method of a solar cell according to a fourth embodiment of the present invention.
19A to 19E are process cross-sectional views schematically showing a method of manufacturing a solar cell according to a fifth embodiment of the present invention.
20A to 20D are process cross-sectional views schematically showing a manufacturing method of a solar cell according to a sixth embodiment of the present invention.
21A to 21E are process sectional views schematically showing a method of manufacturing a solar cell according to a seventh embodiment of the present invention.
22A to 22G are process cross-sectional views schematically showing a method of manufacturing a solar cell according to an eighth embodiment of the present invention.

이하, 도면을 참조로 본 발명에 따른 바람직한 실시 예에 대해서 상세히 설명하기로 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

도 3은 본 발명의 제 1 실시 예에 따른 태양 전지의 일부를 개략적으로 나타내는 단면도이고, 도 4는 도 3에 도시된 홈 라인을 설명하기 위한 평면도이다.FIG. 3 is a cross-sectional view schematically showing a part of a solar cell according to a first embodiment of the present invention, and FIG. 4 is a plan view for explaining a groove line shown in FIG.

도 3 및 도 4를 참조하면, 본 발명의 제 1 실시 예에 따른 태양 전지는 반도체 웨이퍼(100), 복수의 상면 홈 라인(110), 상부 반도체층(130), 복수의 제 1 전극(150), 및 제 2 전극(190)을 포함하여 구성된다.3 and 4, a solar cell according to a first embodiment of the present invention includes a semiconductor wafer 100, a plurality of top surface groove lines 110, an upper semiconductor layer 130, a plurality of first electrodes 150 And a second electrode 190. The first electrode 190 and the second electrode 190 are connected to each other.

상기 반도체 웨이퍼(100)는 소정의 전기 전도 극성을 가지는 것으로, 실리콘 웨이퍼로 이루어질 수 있다. 구체적으로는, 상기 반도체 웨이퍼(100)는 N형 실리콘 웨이퍼 또는 P형 실리콘 웨이퍼로 이루어질 수 있다. 이와 같은 반도체 웨이퍼(100)는 상기 상부 반도체층(130)과 반대되는 전기 전도 극성으로 이루어진다.The semiconductor wafer 100 has a predetermined electric conduction polarity and may be a silicon wafer. Specifically, the semiconductor wafer 100 may be an N-type silicon wafer or a P-type silicon wafer. The semiconductor wafer 100 has an electric conduction polarity opposite to that of the upper semiconductor layer 130.

상기 반도체 웨이퍼(100)의 상면은 상면 요철 패턴(102)을 가지도록 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 본 명세서에서, 반도체 웨이퍼(100)의 상면은 태양 광이 직접 입사되는 면을 의미하고, 반도체 웨이퍼(100)의 하면은 태양 광이 직접 입사되지 않는 면을 의미한다.The upper surface of the semiconductor wafer 100 may be formed to have the upper surface concave-convex pattern 102, but it is not limited thereto. In this specification, the upper surface of the semiconductor wafer 100 means a surface directly incident on sunlight, and the lower surface of the semiconductor wafer 100 means a surface on which sunlight is not directly incident.

복수의 상면 홈 라인(110) 각각은 레이저 또는 컷팅 휠을 이용한 홈 라인 형성 공정에 의해 소정 깊이와 일정한 간격을 가지도록 상기 반도체 웨이퍼(100)의 상면으로부터 오목하게 형성된다. 예를 들어, 상기 복수의 상면 홈 라인(110) 각각은 레이저에 의해 "┗┛" 또는 "∪" 형태의 단면을 가지도록 형성된다. 여기서, 상기 상면 홈 라인(110)이 레이저에 의해 형성될 경우, 상기 레이저는 1060±10㎚ 범위의 파장을 가짐과 아울러 수 ~ 수십㎑ 범위의 주파수를 가지는 적외선(IR) 레이저가 될 수 있다.Each of the plurality of top surface groove lines 110 is recessed from the top surface of the semiconductor wafer 100 by a groove line forming process using a laser or a cutting wheel so as to have a predetermined depth and a predetermined gap. For example, each of the plurality of top surface groove lines 110 is formed by a laser so as to have a cross-sectional shape of "┗┛" or "∪" shape. Here, when the upper surface groove line 110 is formed by a laser, the laser may be an infrared (IR) laser having a wavelength in the range of 1060 ± 10 nm and a frequency in the range of several to several tens of kHz.

상기 각 상면 홈 라인(110)은 반도체 웨이퍼(100)의 두께 대비 0.1 ~ 0.5의 깊이를 가지도록 반도체 웨이퍼(100)로부터 오목하게 형성될 수 있다. 그리고, 각 상면 홈 라인(110)은 상기 제 1 전극(150)을 형성할 수 있는 최소한의 폭을 가지도록 형성될 수 있으며, 예를 들어, 10㎛ ~ 80㎛의 폭을 가지도록 형성되는 것이 바람직하다.Each of the upper surface groove lines 110 may be recessed from the semiconductor wafer 100 to have a depth of 0.1 to 0.5 times the thickness of the semiconductor wafer 100. Each of the top surface groove lines 110 may be formed to have a minimum width capable of forming the first electrode 150, and may be formed to have a width of, for example, 10 μm to 80 μm desirable.

상기 복수의 상면 홈 라인(110) 각각은 상기 상면 요철 패턴(102)의 형성 공정 이전 또는 이후에 형성될 수 있다. 상기 복수의 상면 홈 라인(110) 각각이 레이저에 의해 형성될 경우, 상기 복수의 상면 홈 라인(110) 각각은 상기 상면 요철 패턴(102)의 형성 공정 이전에 형성되는 것이 바람직하다. 이 경우, 상기 상면 요철 패턴(102)의 형성 공정에 의해 형성되는 상면 요철 패턴(102)은 반도체 웨이퍼(100)의 상면뿐만 아니라 상기 복수의 상면 홈 라인(110)의 각 측면과 바닥면 각각에도 형성됨으로써 상부 반도체층(130)과 제 1 전극(150) 간의 접촉 면적으로 증가시킨다.Each of the plurality of top surface groove lines 110 may be formed before or after the forming process of the top surface irregularity pattern 102. When each of the plurality of top surface groove lines 110 is formed by a laser, each of the plurality of top surface groove lines 110 may be formed before a process of forming the top surface irregularity pattern 102. In this case, the upper surface concave-convex pattern 102 formed by the process of forming the upper surface concave-convex pattern 102 is formed not only on the upper surface of the semiconductor wafer 100 but also on each of the side surfaces and the bottom surface of the plurality of upper surface groove lines 110 Thereby increasing the contact area between the upper semiconductor layer 130 and the first electrode 150.

상부 반도체층(130)은 상기 반도체 웨이퍼(100)의 상면과 상기 복수의 상면 홈 라인(110) 각각에 박막 형태로 형성된다. 즉, 상부 반도체층(130)은 상기 복수의 상면 홈 라인(110) 각각을 제외한 반도체 웨이퍼(100)의 상면과 복수의 상면 홈 라인(110) 각각의 내측면 및 바닥면에 형성된다. 이에 따라, 복수의 상면 홈 라인(110) 각각의 내부에는 상기 상부 반도체층(130)에 의해 둘러싸이는 전극 형성용 홈 라인이 마련된다.The upper semiconductor layer 130 is formed on the upper surface of the semiconductor wafer 100 and the plurality of upper surface groove lines 110 in the form of a thin film. That is, the upper semiconductor layer 130 is formed on the upper surface of the semiconductor wafer 100 except for each of the plurality of upper surface groove lines 110 and the inner surface and the bottom surface of each of the upper surface groove lines 110. Accordingly, in each of the plurality of top surface groove lines 110, an electrode formation groove line surrounded by the upper semiconductor layer 130 is provided.

상기 상부 반도체층(130)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정에 의해 형성될 수 있다. 이에 따라, 공정 특성상 상기 상부 반도체층(130)은 상기 반도체 웨이퍼(100)의 상면뿐만 아니라 복수의 상면 홈 라인(110) 각각의 내측면 및 바닥면에 소정 두께로 형성된다. 이에 따라, 복수의 상면 홈 라인(110) 각각의 내부에는 상부 반도체층(130)에 의해 둘러싸이는 전극 형성용 홈 라인이 마련된다.The upper semiconductor layer 130 may be formed by a PECVD (Plasma Enhanced Chemical Vapor Deposition) process. Accordingly, the upper semiconductor layer 130 is formed to have a predetermined thickness not only on the upper surface of the semiconductor wafer 100 but also on the inner surface and the bottom surface of each of the plurality of upper surface groove lines 110. Accordingly, in each of the plurality of top surface groove lines 110, an electrode formation groove line surrounded by the upper semiconductor layer 130 is provided.

상기 상부 반도체층(130)은 상기 반도체 웨이퍼(100)와 함께 PN 접합을 형성할 수 있다. 따라서, 상기 반도체 웨이퍼(100)가 N형 실리콘 웨이퍼로 이루어진 경우, 상기 상부 반도체층(130)은 P형 반도체층으로 이루어질 수 있다. 특히, 상기 상부 반도체층(130)은 붕소(B)와 같은 3족 원소로 도핑된 P형 비정질 실리콘으로 이루어질 수 있다.The upper semiconductor layer 130 may form a PN junction together with the semiconductor wafer 100. Accordingly, when the semiconductor wafer 100 is an N-type silicon wafer, the upper semiconductor layer 130 may be a P-type semiconductor layer. In particular, the upper semiconductor layer 130 may be formed of P-type amorphous silicon doped with a Group III element such as boron (B).

일반적으로, 정공의 드리프트 이동도(drift mobility)가 전자의 드리프트 이동도 보다 낮기 때문에 입사광에 의한 정공의 수집 효율을 극대화하기 위해서는 P형 반도체층을 수광면에 가깝게 형성하는 것이 바람직하고, 따라서, 수광면에 가까운 상기 상부 반도체층(130)이 P형 반도체층으로 이루어진 것이 바람직하다.In general, since the drift mobility of holes is lower than the drift mobility of electrons, it is preferable to form the P-type semiconductor layer close to the light receiving surface in order to maximize the efficiency of collecting holes due to incident light, It is preferable that the upper semiconductor layer 130 close to the surface is made of a P-type semiconductor layer.

복수의 제 1 전극(150) 각각은 상기 상부 반도체층(130)에 전기적으로 접속되도록 복수의 상면 홈 라인(110) 각각에 형성되어 태양 전지의 전면(前面)을 구성하게 된다. 즉, 복수의 제 1 전극(150) 각각은 상부 반도체층(130)에 의해 둘러싸이도록 복수의 상면 홈 라인(110) 각각의 내부에 마련된 전극 형성용 홈 라인에 형성됨으로써 태양 전지 내부로 태양 광이 투과되는 소정의 패턴 형태를 가지게 된다.Each of the plurality of first electrodes 150 is formed on each of the plurality of top surface groove lines 110 to be electrically connected to the upper semiconductor layer 130 to constitute the front surface of the solar cell. That is, each of the plurality of first electrodes 150 is formed in an electrode forming groove line provided in each of the plurality of top surface groove lines 110 so as to be surrounded by the upper semiconductor layer 130, And has a predetermined pattern shape to be transmitted.

상기 복수의 제 1 전극(150)은 Cu, Ag, Al, Ag+Al, Ag+Mg, Ag+Mn, Ag+Sb, Ag+Zn, Ag+Mo, Ag+Ni, Ag+Cu, Ag+Al+Zn 등과 같은 금속 물질의 도전성 페이스트(Paste)를 이용한 전극 패턴 형성 공정, 및 소성 공정을 통해 형성될 수 있다.The plurality of first electrodes 150 may include at least one of Cu, Ag, Al, Ag + Al, Ag + Mg, Ag + Mn, Ag + Sb, Ag + Zn, Ag + An electrode pattern forming process using a conductive paste of a metal material such as Al and Zn, and a firing process.

상기 전극 패턴 형성 공정은 금속 물질의 도전성 페이스트(Paste)를 이용한 제팅(jetting) 방식, 프린팅(Printing) 방식, 디스펜싱(dispensing) 방식, 또는 도팅(dotting) 방식을 통해 복수의 상면 홈 라인(110) 각각에 도전성 페이스트를 형성한다. 특히, 상기 전극 패턴 형성 공정에서 제팅 방식은 전극의 단자를 이용한 주사기 방식으로써 10㎛ ~ 80㎛ 정도의 폭을 가지는 패턴을 용이하게 형성할 수 있다.The electrode pattern forming process may be performed by a plurality of top surface groove lines 110 (not shown) through a jetting method, a printing method, a dispensing method, or a dotting method using a conductive paste of a metal material, ) Are formed on the conductive paste. In particular, in the electrode pattern forming process, a pattern having a width of about 10 μm to 80 μm can be easily formed by a syringe method using a terminal of an electrode.

상기 소성 공정은 열풍 방식의 소성로를 이용해 복수의 상면 홈 라인(110) 각각에 형성된 전극 패턴을 소성하거나, 레이저 또는 다이오드 레이저를 복수의 상면 홈 라인(110) 각각에 형성된 전극 패턴을 국부적으로 소성할 수도 있다.The firing process may be performed by firing an electrode pattern formed on each of the plurality of top surface groove lines 110 using a hot air firing furnace or by locally firing an electrode pattern formed on each of the plurality of top surface groove lines 110 by laser or diode laser It is possible.

전술한 상기 복수의 제 1 전극(150)의 양 끝단은 버스 바(또는 리본)에 전기적으로 접속되기 때문에 상기 복수의 제 1 전극(150)은 상기 버스 바의 부착 공정을 용이하게 하기 위해 상부 반도체층(130)의 상면으로부터 소정 높이로 돌출되도록 형성되는 것이 바람직하다.Since both ends of the plurality of first electrodes 150 are electrically connected to the bus bars (or ribbons), the plurality of first electrodes 150 are electrically connected to the upper semiconductor Layer 130 to a predetermined height.

제 2 전극(190)은 상기 반도체 웨이퍼(100)의 하면 전체에 형성된다. 즉, 상기 제 2 전극(190)은 태양 광이 입사되지 않는 태양 전지의 후면(後面)에 형성되기 때문에 반도체 웨이퍼(100)의 하면 전영역에 형성될 수 있다. 다만, 반사되는 태양 광이 태양 전지의 하면을 통해 입사될 수 있도록 하기 위해서, 상기 제 2 전극(190)도 패턴 형태로 형성될 수 있다. 이러한, 상기 제 2 전극(190)은 Cu, Ag, Al, Ag+Al, Ag+Mg, Ag+Mn, Ag+Sb, Ag+Zn, Ag+Mo, Ag+Ni, Ag+Cu, 또는 Ag+Al+Zn 등과 같은 금속 물질로 이루어지며, 스퍼터링(Sputtering) 공정, MOCVD(Metal Organic Chemical Vapor Deposition) 공정, 또는 상기 제 1 전극(150)과 동일한 전극 패턴 형성 공정에 의해 형성될 수 있다.The second electrode 190 is formed on the entire lower surface of the semiconductor wafer 100. That is, the second electrode 190 may be formed on the entire lower surface of the semiconductor wafer 100 because the second electrode 190 is formed on the rear surface of the solar cell where sunlight is not incident. However, the second electrode 190 may also be formed in a pattern shape so that reflected sunlight can be incident through the lower surface of the solar cell. The second electrode 190 may be formed of a material selected from the group consisting of Cu, Ag, Al, Ag + Al, Ag + Mg, Ag + Mn, Ag + Sb, Ag + Zn, Ag + + Al + Zn, or the like, and may be formed by a sputtering process, an MOCVD (Metal Organic Chemical Vapor Deposition) process, or an electrode pattern forming process similar to that of the first electrode 150.

이와 같은 본 발명의 제 1 실시 예에 따른 태양 전지는 반도체 웨이퍼(100)에 형성된 복수의 상면 홈 라인(110)에 제 1 전극(150)을 형성함으로써 제 1 전극(150)과 상부 반도체층(130)의 접촉 면적을 증가시킨다. 이에 따라, 본 발명의 제 1 실시 예에 따른 태양 전지는 제 1 전극(150)과 상부 반도체층(130) 간의 저항을 감소시켜 제 1 전극(150)에 수집되는 캐리어의 수집 효율을 향상시킴과 아울러 제 1 전극(150)의 폭을 감소시켜 반도체 웨이퍼(100)의 광 흡수량을 증가시킴으로써 광전 변환 효율을 향상시킬 수 있으며, 제 1 전극(150)을 은(Ag) 재질로 형성할 경우, 은(A)의 사용량을 감소시켜 제조 비용을 저감할 수 있다.
The solar cell according to the first embodiment of the present invention includes a first electrode 150 formed on a plurality of top surface groove lines 110 formed in a semiconductor wafer 100, 130). Accordingly, the solar cell according to the first embodiment of the present invention reduces the resistance between the first electrode 150 and the upper semiconductor layer 130, thereby improving the collection efficiency of the carriers collected in the first electrode 150 The photoelectric conversion efficiency can be improved by reducing the width of the first electrode 150 to increase the light absorption amount of the semiconductor wafer 100. When the first electrode 150 is formed of Ag, The use amount of the component (A) can be reduced and the manufacturing cost can be reduced.

도 5는 본 발명의 제 2 실시 예에 따른 태양 전지의 일부를 개략적으로 나타내는 단면도이고, 도 6은 도 5에 도시된 홈 라인을 설명하기 위한 평면도이다.FIG. 5 is a cross-sectional view schematically showing a part of a solar cell according to a second embodiment of the present invention, and FIG. 6 is a plan view for explaining a groove line shown in FIG.

도 5 및 도 6을 참조하면, 본 발명의 제 2 실시 예에 따른 태양 전지는 반도체 웨이퍼(100), 복수의 상면 홈 라인(110), 상부 반도체층(130), 복수의 제 1 전극(150), 및 제 2 전극(190)을 포함하여 구성된다. 이러한 구성을 가지는 제 2 실시 예의 태양 전지는 인접한 2개의 상면 홈 라인(110)을 포함하도록 반도체 웨이퍼(100)에 일정한 간격으로 이격되는 복수의 홈 라인 그룹을 구비하고, 인접한 2개의 상면 홈 라인(110)에 형성된 2개의 제 1 전극(150)이 하나의 제 1 전극 그룹을 형성하는 것을 제외하고는 전술한 제 1 실시 예와 동일하다. 이러한 제 2 실시 예의 태양 전지는 제 1 전극(150)의 전극 폭을 증가시키지 않는 대신에, 인접한 2개의 상면 홈 라인(110)에 형성된 2개의 제 1 전극(150)을 하나의 제 1 전극 그룹으로 구성하여 상기 제 1 전극 그룹의 제 1 전극들과 상부 반도체층(130) 간의 접촉 면적을 증가시킴으로써 제 1 전극(150)의 캐리어 수집 효율을 증가시킬 수 있으며, 반도체 웨이퍼(100)로 입사되는 태양 광이 상기 제 1 전극(30)에 의해 차단되는 그림자 효과(shadow effect)를 최소화할 수 있다.
5 and 6, a solar cell according to a second embodiment of the present invention includes a semiconductor wafer 100, a plurality of top surface groove lines 110, an upper semiconductor layer 130, a plurality of first electrodes 150 And a second electrode 190. The first electrode 190 and the second electrode 190 are connected to each other. The solar cell of the second embodiment having such a structure has a plurality of groove line groups spaced apart at regular intervals from the semiconductor wafer 100 so as to include two adjacent upper surface groove lines 110, 110 are the same as those of the first embodiment described above, except that the two first electrodes 150 formed in the first electrode group 110 form one first electrode group. In the solar cell of the second embodiment, instead of increasing the electrode width of the first electrode 150, the two first electrodes 150 formed on the two upper surface groove lines 110 adjacent to each other are connected to one of the first electrode groups 150, The carrier collecting efficiency of the first electrode 150 can be increased by increasing the contact area between the first electrodes of the first electrode group and the upper semiconductor layer 130, The shadow effect of blocking sunlight by the first electrode 30 can be minimized.

도 7은 본 발명의 제 3 실시 예에 따른 태양 전지의 개략적인 단면도로서, 이는 반도체 웨이퍼(100)와 상부 반도체층(130) 사이에 진성 반도체층(125)이 추가로 형성된 것을 제외하고, 전술한 도 3에 도시한 제 1 실시 예에 따른 태양 전지와 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다.7 is a schematic cross-sectional view of a solar cell according to a third embodiment of the present invention except that the intrinsic semiconductor layer 125 is additionally formed between the semiconductor wafer 100 and the upper semiconductor layer 130, Is the same as the solar cell according to the first embodiment shown in FIG. Therefore, the same reference numerals are assigned to the same components, and repetitive description of the same components will be omitted.

상기 반도체 웨이퍼(100)의 표면에 고농도의 도펀트 가스를 이용하여 상부 반도체층(130)을 형성하게 되면, 상기 고농도의 도펀트 가스에 의해서 상기 반도체 웨이퍼(100)의 표면에 결함(Defect)이 발생할 수 있다. 이에 따라, 상기 반도체 웨이퍼(100)의 상면에 진성 반도체층을 형성한 후, 상기 진성 반도체층 상에 상부 반도체층(130)을 형성함으로써 상기 반도체 웨이퍼(100)의 상면에 결함 발생을 방지할 수 있다.When the upper semiconductor layer 130 is formed on the surface of the semiconductor wafer 100 using a dopant gas having a high concentration, defects may be generated on the surface of the semiconductor wafer 100 due to the high concentration of the dopant gas have. Accordingly, after the intrinsic semiconductor layer is formed on the upper surface of the semiconductor wafer 100, the upper semiconductor layer 130 is formed on the intrinsic semiconductor layer, thereby preventing the occurrence of defects on the upper surface of the semiconductor wafer 100 have.

한편, 본 발명의 제 3 실시 예에 따른 태양 전지는 반도체 웨이퍼(100)와 상부 반도체층(130) 사이에 상기 진성 반도체층(125)이 추가로 형성된 것을 제외하고, 전술한 도 5에 도시한 제 2 실시 예에 따른 태양 전지와 동일하게 구성될 수 있다.
The solar cell according to the third embodiment of the present invention has the same structure as that of the solar cell shown in FIG. 5 except that the intrinsic semiconductor layer 125 is additionally formed between the semiconductor wafer 100 and the upper semiconductor layer 130 It can be constructed in the same manner as the solar cell according to the second embodiment.

도 8은 본 발명의 제 4 실시 예에 따른 태양 전지의 개략적인 단면도로서, 이는 상부 반도체층(130)의 구조가 변경된 것을 제외하고 전술한 도 3에 도시한 제 1 실시 예에 따른 태양 전지와 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다. 8 is a schematic cross-sectional view of a solar cell according to a fourth embodiment of the present invention, except that the structure of the upper semiconductor layer 130 is changed, and the solar cell according to the first embodiment shown in FIG. 3 same. Therefore, the same reference numerals are assigned to the same components, and repetitive description of the same components will be omitted.

도 8에서 알 수 있듯이, 본 발명의 제 4 실시 예에 따르면, 상기 상부 반도체층(130)은 상기 반도체 웨이퍼(100)의 상면에 형성된 저농도 도핑된 상부 반도체층(130a) 및 상기 저농도 도핑된 상부 반도체층(130a) 상에 형성된 고농도 도핑된 상부 반도체층(130b)으로 이루어진다.8, according to the fourth embodiment of the present invention, the upper semiconductor layer 130 includes a lightly doped upper semiconductor layer 130a formed on the upper surface of the semiconductor wafer 100, And a heavily doped upper semiconductor layer 130b formed on the semiconductor layer 130a.

본 명세서에서, 저농도 및 고농도는 상대적인 개념으로서, 상기 저농도 도핑된 상부 반도체층(130a)은 상기 고농도 도핑된 상부 반도체층(130b)에 비하여 상대적으로 도펀트의 농도가 작다는 것을 의미한다.Herein, the low concentration and the high concentration are relative concepts, which means that the lightly doped upper semiconductor layer 130a has a relatively smaller dopant concentration than the heavily doped upper semiconductor layer 130b.

상기 저농도 도핑된 상부 반도체층(130a)은 전술한 도 7에 도시한 제 3 실시 예에서의 진성 반도체층(125)과 유사한 역할을 할 수 있다. 즉, 상기 반도체 웨이퍼(100)의 상면에 저농도 도핑된 상부 반도체층(130a)을 먼저 형성하고, 그 후에 상기 고농도 도핑된 상부 반도체층(130b)을 형성함으로써, 상기 반도체 웨이퍼(100)의 상면에 결함(Defect) 발생이 방지될 수 있다. 따라서, 상기 저농도 도핑된 상부 반도체층(130a)의 도펀트 농도는 상기 반도체 웨이퍼(100)의 표면에 결함이 발생하지 않을 정도로 조절하는 것이 바람직하다.The lightly doped upper semiconductor layer 130a may have a role similar to that of the intrinsic semiconductor layer 125 in the third embodiment shown in FIG. That is, an upper semiconductor layer 130a which is heavily doped on the upper surface of the semiconductor wafer 100 is first formed and then the heavily doped upper semiconductor layer 130b is formed on the upper surface of the semiconductor wafer 100 The occurrence of defects can be prevented. Therefore, it is preferable that the dopant concentration of the lightly doped upper semiconductor layer 130a is adjusted to such a degree that no defects are generated on the surface of the semiconductor wafer 100.

도 8에 도시한 본 발명의 제 4 실시 예에 따른 태양 전지는 전술한 도 7에 도시한 본 발명의 제 3 실시 예에 따른 태양 전지에 비하여 생산성이 우수한 장점이 있다. 즉, 전술한 도 7에 도시한 본 발명의 제 3 실시 예에 따른 태양 전지는 진성 반도체층(125)을 형성하기 위해서 증착 장비가 추가되고 공정이 복잡해져서 생산성이 떨어질 수 있지만, 도 8에 도시한 본 발명의 제 4 실시 예에 따른 태양 전지는 상기 저농도 도핑된 상부 반도체층(130a)과 고농도 도핑된 상부 반도체층(130b)을 하나의 챔버 내에서 연장 공정으로 수행할 수 있기 때문에 별도의 증착 장비나 공정이 추가되지 않는 장점이 있다.The solar cell according to the fourth embodiment of the present invention shown in FIG. 8 has an advantage in productivity compared to the solar cell according to the third embodiment of the present invention shown in FIG. That is, in the solar cell according to the third embodiment of the present invention shown in FIG. 7, the deposition equipment is added to form the intrinsic semiconductor layer 125 and the process becomes complicated, In the solar cell according to the fourth embodiment of the present invention, since the lightly doped upper semiconductor layer 130a and the heavily doped upper semiconductor layer 130b can be formed in one chamber by an extension process, There is an advantage that no equipment or process is added.

한편, 본 발명의 제 4 실시 예에 따른 태양 전지는 상부 반도체층(130)의 구조가 전술한 바와 같이 변경된 것을 제외하고 전술한 도 5에 도시한 제 2 실시 예에 따른 태양 전지와 동일하게 구성될 수 있다.
The solar cell according to the fourth embodiment of the present invention has the same structure as that of the solar cell according to the second embodiment shown in FIG. 5 except that the structure of the upper semiconductor layer 130 is changed as described above .

도 9는 본 발명의 제 5 실시 예에 따른 태양 전지의 일부를 개략적으로 나타내는 단면도이다.9 is a cross-sectional view schematically showing a part of a solar cell according to a fifth embodiment of the present invention.

도 9를 참조하면, 본 발명의 제 5 실시 예에 따른 태양 전지는 반도체 웨이퍼(100), 복수의 상면 홈 라인(110), 상부 반도체층(130), 상부 도전층(140), 복수의 제 1 전극(150), 및 제 2 전극(190)을 포함하여 구성된다. 이러한 구성을 가지는 제 5 실시 예의 태양 전지는 상부 도전층(140)이 추가로 형성되고, 상기 복수의 제 1 전극(150)이 복수의 상면 홈 라인(110)에 중첩되는 상부 도전층(140)에 형성되는 것을 제외하고, 전술한 도 3 내지 도 8에 도시한 제 1 내지 제 4 실시 예 중 어느 한 실시 예의 전지와 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다.9, a solar cell according to a fifth embodiment of the present invention includes a semiconductor wafer 100, a plurality of top surface groove lines 110, an upper semiconductor layer 130, an upper conductive layer 140, One electrode 150, and a second electrode 190. The solar cell of the fifth embodiment having such a structure is formed by further forming an upper conductive layer 140 and an upper conductive layer 140 in which the plurality of first electrodes 150 are overlapped with a plurality of upper surface groove lines 110, Is the same as the battery of any one of the first to fourth embodiments shown in Figs. Therefore, the same reference numerals are assigned to the same components, and repetitive description of the same components will be omitted.

상기 상부 도전층(140)은 상기 반도체 웨이퍼(100)에서 생성된 정공 또는 전자와 같은 캐리어가 상기 제 1 전극(150)으로 이동하는 이동성을 향상시킨다. 즉, 상부 도전층(140)은 상기 반도체 웨이퍼(100)에서 생성된 캐리어, 예로서 정공을 수집하고 상기 수집한 정공을 상기 제 1 전극(150)으로 이동시킨다.The upper conductive layer 140 improves the mobility of carriers such as holes or electrons generated in the semiconductor wafer 100 to the first electrode 150. That is, the upper conductive layer 140 collects the carriers generated in the semiconductor wafer 100, for example, holes, and moves the collected holes to the first electrode 150.

상기 상부 도전층(140)은 ITO(Indium Tin Oxide), ZnOH, ZnO:B, ZnO:Al, SnO2, SnO2:F 등과 같은 투명한 도전물질로 이루어질 수 있다. 이러한 상부 도전층(140)은 스퍼터링(Sputtering) 공정 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 공정에 의해 상부 반도체층(130)의 상면에 박막 형태로 형성되며, 이에 따라 복수의 상면 홈 라인(110) 각각의 내부에는 상기 상부 도전층(140)에 둘러싸이는 전극 형성용 홈 라인이 마련된다.The upper conductive layer 140 is ITO (Indium Tin Oxide), ZnOH, ZnO: may be formed of a transparent conductive material such as F: B, ZnO: Al, SnO 2, SnO 2. The upper conductive layer 140 is formed in the form of a thin film on the upper surface of the upper semiconductor layer 130 by a sputtering process or an MOCVD (Metal Organic Chemical Vapor Deposition) process, And an electrode formation groove line surrounded by the upper conductive layer 140 is provided in each of the upper and lower conductive layers.

상기 복수의 제 1 전극(150) 각각은 상부 도전층(140)에 의해 둘러싸이도록 복수의 상면 홈 라인(110) 각각의 내부에 마련된 전극 형성용 홈 라인에 형성됨으로써 하면과 각 측면들이 상부 도전층(140)에 전기적으로 접촉된다.Each of the plurality of first electrodes 150 is formed in an electrode formation groove line provided in each of the plurality of upper surface groove lines 110 so as to be surrounded by the upper conductive layer 140, Lt; RTI ID = 0.0 > 140 < / RTI >

이와 같은 본 발명의 제 5 실시 예에 따른 태양 전지는 전술한 실시 예들의 태양 전지와 동일한 효과를 제공할 뿐만 아니라 상기 상부 도전층(140)을 통해 캐리어의 이동성을 향상시킴으로써 광전 변환 효율을 더욱 증가시킬 수 있다.
The solar cell according to the fifth embodiment of the present invention not only provides the same effect as the solar cell of the above-described embodiments, but also enhances the photoelectric conversion efficiency by improving the carrier mobility through the upper conductive layer 140 .

도 10은 본 발명의 제 6 실시 예에 따른 태양 전지의 일부를 개략적으로 나타내는 단면도이다.10 is a cross-sectional view schematically showing a part of a solar cell according to a sixth embodiment of the present invention.

도 10을 참조하면, 본 발명의 제 6 실시 예에 따른 태양 전지는 반도체 웨이퍼(100), 복수의 상면 홈 라인(110), 상부 반도체층(130), 상부 도전층(140), 복수의 제 1 전극(150), 하부 반도체층(160), 하부 도전층(170), 및 제 2 전극(190)을 포함하여 구성된다. 이러한 구성을 가지는 제 6 실시 예의 태양 전지는 하부 반도체층(160)과 하부 도전층(170)이 추가로 형성되고, 상기 제 2 전극(190)이 하부 도전층(170)에 복수로 형성되는 것을 제외하고, 전술한 도 9에 도시한 제 5 실시 예의 태양 전지와 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다.10, a solar cell according to a sixth embodiment of the present invention includes a semiconductor wafer 100, a plurality of top surface groove lines 110, an upper semiconductor layer 130, an upper conductive layer 140, And includes a first electrode 150, a lower semiconductor layer 160, a lower conductive layer 170, and a second electrode 190. The solar cell according to the sixth embodiment having such a configuration is characterized in that a lower semiconductor layer 160 and a lower conductive layer 170 are additionally formed and a plurality of the second electrodes 190 are formed in the lower conductive layer 170 And is the same as the solar cell of the fifth embodiment shown in Fig. 9 described above. Therefore, the same reference numerals are assigned to the same components, and repetitive description of the same components will be omitted.

먼저, 상기 반도체 웨이퍼(100)의 하면은 하면 요철 패턴(104)을 가지도록 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다.First, the lower surface of the semiconductor wafer 100 may be formed to have a bottom uneven pattern 104, but it is not limited thereto.

하부 반도체층(160)은 상기 반도체 웨이퍼(100)의 하면에 박막의 형태로 형성된다. 즉, 상기 하부 반도체층(160)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정에 의해 형성될 수 있다.The lower semiconductor layer 160 is formed on the lower surface of the semiconductor wafer 100 in the form of a thin film. That is, the lower semiconductor layer 160 may be formed by a PECVD (Plasma Enhanced Chemical Vapor Deposition) process.

상기 하부 반도체층(160)은 상기 상부 반도체층(130)과 상이한 전기 전도 극성을 가지도록 형성된다. 즉, 상기 상부 반도체층(130)이 붕소(B)와 같은 3족 원소로 도핑된 P형 반도체층으로 이루어진 경우, 상기 하부 반도체층(160)은 인(P)과 같은 5족 원소로 도핑된 N형 반도체층으로 이루어진다. 특히, 상기 하부 반도체층(160)은 N형 비정질 실리콘으로 이루어질 수 있다.The lower semiconductor layer 160 is formed to have an electrical conduction polarity different from that of the upper semiconductor layer 130. That is, when the upper semiconductor layer 130 is a P-type semiconductor layer doped with a Group 3 element such as boron (B), the lower semiconductor layer 160 may be doped with a Group 5 element such as phosphorus And an N-type semiconductor layer. In particular, the lower semiconductor layer 160 may be formed of N-type amorphous silicon.

하부 도전층(170)은 상기 반도체 웨이퍼(100)에서 생성된 정공 또는 전자와 같은 캐리어가 상기 제 2 전극(190)으로 이동하는 이동성을 향상시킨다. 즉, 하부 도전층(170)은 상기 반도체 웨이퍼(100)에서 생성된 캐리어, 예로서 전자를 수집하고 상기 수집한 전자를 상기 제 2 전극(190)으로 이동시킨다.The lower conductive layer 170 improves the mobility of carriers such as holes or electrons generated in the semiconductor wafer 100 to the second electrode 190. That is, the lower conductive layer 170 collects the carriers generated in the semiconductor wafer 100, for example, electrons, and moves the collected electrons to the second electrode 190.

상기 하부 도전층(170)은 ITO(Indium Tin Oxide), ZnOH, ZnO:B, ZnO:Al, SnO2, SnO2:F 등과 같은 투명한 도전물질로 이루어질 수 있다. 이러한 상기 상부 도전층(140)은 스퍼터링(Sputtering) 공정 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 공정에 의해 하부 반도체층(160)의 상면에 박막 형태로 형성된다.The lower conductive layer 170 is ITO (Indium Tin Oxide), ZnOH, ZnO: may be formed of a transparent conductive material such as F: B, ZnO: Al, SnO 2, SnO 2. The upper conductive layer 140 is formed as a thin film on the upper surface of the lower semiconductor layer 160 by a sputtering process or an MOCVD (Metal Organic Chemical Vapor Deposition) process.

상기 제 2 전극(190)은 상기 하부 도전층(170)의 상면 전영역에 형성되거나 소정의 패턴 형태로 형성될 수 있다. 이러한, 상기 제 2 전극(190)은 Ag, Al, Ag+Al, Ag+Mg, Ag+Mn, Ag+Sb, Ag+Zn, Ag+Mo, Ag+Ni, Ag+Cu, 또는 Ag+Al+Zn 등과 같은 금속 물질로 이루어지며, 스퍼터링(Sputtering) 공정, MOCVD(Metal Organic Chemical Vapor Deposition) 공정, 또는 상기 제 1 전극(150)과 동일한 프린팅 공정에 의해 형성될 수 있다.The second electrode 190 may be formed on the upper surface of the lower conductive layer 170 or may have a predetermined pattern. The second electrode 190 may be formed of Ag, Al, Ag + Al, Ag + Mg, Ag + Mn, Ag + Sb, Ag + Zn, Ag + Mo, Ag + Ni, Ag + + Zn, etc., and may be formed by a sputtering process, an MOCVD (Metal Organic Chemical Vapor Deposition) process, or a same printing process as the first electrode 150.

이와 같은, 본 발명의 제 6 실시 예에 따른 태양 전지는 기판형 태양 전지와 박막형 태양 전지가 조합되어 구성됨과 아울러 전술한 도 9에 도시한 제 5 실시 예의 태양 전지와 같이 반도체 웨이퍼(100)에 미리 형성된 복수의 상면 홈 라인(110)에 제 1 전극(150)을 형성함으로써 광전 변환 효율을 더욱 향상시킬 수 있다.In the solar cell according to the sixth embodiment of the present invention, the substrate type solar cell and the thin film type solar cell are combined with each other and the semiconductor wafer 100 is formed in the same manner as the solar cell of the fifth embodiment shown in FIG. The photoelectric conversion efficiency can be further improved by forming the first electrode 150 on the plurality of top surface groove lines 110 formed in advance.

한편, 본 발명의 제 6 실시 예에 따른 태양 전지는, 전술한 도 5에 도시한 제 2 실시 예에 따른 태양 전지와 동일한 복수의 상면 홈 라인(110)과 복수의 제 1 전극(150)을 포함하도록 구성될 수 있다.The solar cell according to the sixth embodiment of the present invention includes a plurality of top surface groove lines 110 and a plurality of first electrodes 150, which are the same as the solar cell according to the second embodiment shown in FIG. . ≪ / RTI >

다른 한편, 본 발명의 제 6 실시 예에 따른 태양 전지는, 전술한 도 7에 도시한 제 3 실시 예에 따른 태양 전지와 동일하게, 반도체 웨이퍼(100)와 상부 반도체층(130) 사이 및/또는 반도체 웨이퍼(100)와 하부 반도체층(160) 사이에 진성 반도체층(미도시)이 추가로 형성될 수 있다.In the solar cell according to the sixth embodiment of the present invention, on the other hand, as in the solar cell according to the third embodiment shown in FIG. 7, the solar cell is provided between the semiconductor wafer 100 and the upper semiconductor layer 130 and / Or an intrinsic semiconductor layer (not shown) may be additionally formed between the semiconductor wafer 100 and the lower semiconductor layer 160.

또 다른 한편, 본 발명의 제 6 실시 예에 따른 태양 전지는, 전술한 도 8에 도시한 제 4 실시 예에 따른 태양 전지와 동일하게, 상부 반도체층(130) 및/또는 하부 반도체층(160)의 구조가 변경될 수 있다. 즉, 상기 하부 반도체층(160) 역시 전술한 상부 반도체층(130)과 동일하게, 상기 반도체 웨이퍼(100)의 하면에 형성된 저농도 도핑된 하부 반도체층(미도시) 및 상기 저농도 도핑된 하부 반도체층 상에 형성된 고농도 도핑된 하부 반도체층(미도시)으로 이루어질 수 있다.On the other hand, in the solar cell according to the sixth embodiment of the present invention, as in the solar cell according to the fourth embodiment shown in FIG. 8, the upper semiconductor layer 130 and / or the lower semiconductor layer 160 ) Can be changed. That is, the lower semiconductor layer 160 may include a lightly doped lower semiconductor layer (not shown) formed on the lower surface of the semiconductor wafer 100, and a lightly doped lower semiconductor layer And a heavily doped lower semiconductor layer (not shown) formed on the substrate.

또 다른 한편, 도 10에는 상부 도전층(140)과 하부 도전층(170)이 모두 형성된 모습을 도시하였지만, 상부 도전층(140) 및/또는 하부 도전층(170)은 생략될 수 있다.
10, the upper conductive layer 140 and the lower conductive layer 170 are formed. However, the upper conductive layer 140 and / or the lower conductive layer 170 may be omitted.

도 11은 본 발명의 제 7 실시 예에 따른 태양 전지의 일부를 개략적으로 나타내는 단면도이다.11 is a cross-sectional view schematically showing a part of a solar cell according to a seventh embodiment of the present invention.

도 11을 참조하면, 본 발명의 제 7 실시 예에 따른 태양 전지는 반도체 웨이퍼(100), 복수의 상면 홈 라인(110), 복수의 하면 홈 라인(120), 상부 반도체층(130), 하부 반도체층(160), 복수의 제 1 전극(150), 및 제 2 전극(190)을 포함하여 구성된다. 이러한 구성을 가지는 제 7 실시 예의 태양 전지는 복수의 하면 홈 라인(120) 및 하부 반도체층(160)이 추가로 형성되고, 상기 제 2 전극(190)이 하부 반도체층(160)에 복수로 형성되는 것을 제외하고, 전술한 도 3에 도시한 제 1 실시 예의 태양 전지와 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다.11, a solar cell according to a seventh embodiment of the present invention includes a semiconductor wafer 100, a plurality of top surface groove lines 110, a plurality of bottom groove lines 120, an upper semiconductor layer 130, A semiconductor layer 160, a plurality of first electrodes 150, and a second electrode 190. The solar cell of the seventh embodiment having such a structure is formed by further forming a plurality of bottom groove lines 120 and a lower semiconductor layer 160 and forming the plurality of second electrodes 190 in the lower semiconductor layer 160 Is the same as that of the solar cell of the first embodiment shown in Fig. 3 described above. Therefore, the same reference numerals are assigned to the same components, and repetitive description of the same components will be omitted.

먼저, 상기 반도체 웨이퍼(100)의 하면은 하면 요철 패턴(104)을 가지도록 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다.First, the lower surface of the semiconductor wafer 100 may be formed to have a bottom uneven pattern 104, but it is not limited thereto.

복수의 하면 홈 라인(120) 각각은 상기 복수의 상면 홈 라인(110) 각각에 중첩되도록 반도체 웨이퍼(100)의 하면으로부터 소정 깊이를 가지도록 오목하게 형성된다. 이러한 복수의 하면 홈 라인(120) 각각은 상기 복수의 상면 홈 라인(110) 각각과 동일한 공정에 의해 반도체 웨이퍼(100)의 하면에 형성된다.Each of the plurality of lower surface groove lines 120 is recessed to have a predetermined depth from the lower surface of the semiconductor wafer 100 so as to overlap each of the plurality of upper surface groove lines 110. Each of the plurality of lower surface groove lines 120 is formed on the lower surface of the semiconductor wafer 100 by the same process as that of each of the plurality of upper surface groove lines 110.

상기 복수의 하면 홈 라인(120) 각각은 상기 하면 요철 패턴(104)의 형성 공정 이전 또는 이후에 형성될 수 있다. 상기 복수의 하면 홈 라인(120) 각각이 레이저에 의해 형성될 경우, 상기 복수의 하면 홈 라인(120) 각각은 상기 하면 요철 패턴(104)의 형성 공정 이전에 형성되는 것이 바람직하다. 이 경우, 상기 하면 요철 패턴(104)의 형성 공정에 의해 형성되는 하면 요철 패턴(104)은 반도체 웨이퍼(100)의 하면뿐만 아니라 상기 복수의 하면 홈 라인(120)의 각 측면과 바닥면 각각에도 형성된다.Each of the plurality of lower surface groove lines 120 may be formed before or after the process of forming the lower surface uneven pattern 104. When each of the plurality of bottom groove lines 120 is formed by a laser, each of the plurality of bottom groove lines 120 may be formed before the process of forming the bottom surface convexo-concave pattern 104. In this case, the lower surface concavo-convex pattern 104 formed by the process of forming the concavo-convex pattern 104 described above is formed not only on the lower surface of the semiconductor wafer 100 but also on each of the side surfaces and the bottom surfaces of the plurality of bottom groove lines 120 .

하부 반도체층(160)은 상기 반도체 웨이퍼(100)의 하면과 상기 복수의 하면 홈 라인(120) 각각에 박막 형태로 형성된다. 상기 하부 반도체층(160)은 상기 상부 반도체층(130)과 상이한 전기 전도 극성을 가지도록 형성된다. 즉, 상기 상부 반도체층(130)이 붕소(B)와 같은 3족 원소로 도핑된 P형 반도체층으로 이루어진 경우, 상기 하부 반도체층(160)은 인(P)과 같은 5족 원소로 도핑된 N형 반도체층으로 이루어진다. 특히, 상기 하부 반도체층(160)은 N형 비정질 실리콘으로 이루어질 수 있다.The lower semiconductor layer 160 is formed as a thin film on the lower surface of the semiconductor wafer 100 and the plurality of lower surface groove lines 120, respectively. The lower semiconductor layer 160 is formed to have an electrical conduction polarity different from that of the upper semiconductor layer 130. That is, when the upper semiconductor layer 130 is a P-type semiconductor layer doped with a Group 3 element such as boron (B), the lower semiconductor layer 160 may be doped with a Group 5 element such as phosphorus And an N-type semiconductor layer. In particular, the lower semiconductor layer 160 may be formed of N-type amorphous silicon.

상기 하부 반도체층(160)은 상기 복수의 하면 홈 라인(120) 각각을 제외한 반도체 웨이퍼(100)의 하면과 복수의 하면 홈 라인(120) 각각의 내측면 및 바닥면에 형성된다. 이에 따라, 복수의 하면 홈 라인(120) 각각의 내부에는 상기 하부 반도체층(160)에 의해 둘러싸이는 전극 형성용 홈 라인이 마련된다.The lower semiconductor layer 160 is formed on the lower surface of the semiconductor wafer 100 except for each of the plurality of lower surface groove lines 120 and the inner surface and the bottom surface of each of the plurality of lower surface groove lines 120. Accordingly, in each of the plurality of lower surface groove lines 120, an electrode forming groove line surrounded by the lower semiconductor layer 160 is provided.

복수의 제 2 전극(190) 각각은 상기 하부 반도체층(160)에 전기적으로 접속되도록 복수의 하면 홈 라인(120) 각각에 형성되어 태양 전지의 후면(後面)을 구성하게 된다. 즉, 복수의 제 2 전극(190) 각각은 하부 반도체층(160)에 의해 둘러싸이도록 복수의 하면 홈 라인(120) 각각의 내부에 마련된 전극 형성용 홈 라인에 형성된다. 이러한 상기 복수의 제 2 전극(190)은 전술한 제 1 전극(150)과 동일한 프린팅 공정 및 소성 공정에 의해 형성된다.Each of the plurality of second electrodes 190 is formed on each of the plurality of bottom groove lines 120 to be electrically connected to the lower semiconductor layer 160 to constitute the rear surface of the solar cell. That is, each of the plurality of second electrodes 190 is formed in an electrode formation groove line provided in each of the plurality of bottom groove lines 120 so as to be surrounded by the lower semiconductor layer 160. The plurality of second electrodes 190 are formed by the same printing process and the same firing process as the first electrode 150 described above.

전술한 상기 복수의 제 2 전극(190)의 양 끝단은 버스 바(또는 리본)에 전기적으로 접속되기 때문에 상기 복수의 제 2 전극(190)은 상기 버스 바의 부착 공정을 용이하게 하기 위해 하부 반도체층(160)의 상면으로부터 소정 높이로 돌출되도록 형성되는 것이 바람직하다.Since the two ends of the second electrodes 190 are electrically connected to the bus bars (or ribbons), the plurality of second electrodes 190 may be connected to the lower semiconductor Layer 160 may be formed to protrude from the upper surface of the layer 160 at a predetermined height.

이와 같은, 본 발명의 제 7 실시 예에 따른 태양 전지는 반도체 웨이퍼(100)에 미리 형성된 복수의 상면 및 하면 홈 라인(110, 120) 각각에 제 1 및 제 2 전극(150, 190) 각각을 형성함으로써 광전 변환 효율을 더욱 향상시킬 수 있다.In the solar cell according to the seventh embodiment of the present invention, first and second electrodes 150 and 190 are respectively formed on a plurality of upper and lower surface groove lines 110 and 120 formed on a semiconductor wafer 100 The photoelectric conversion efficiency can be further improved.

한편, 본 발명의 제 7 실시 예에 따른 태양 전지에서 전술한 복수의 하면 홈 라인(120)과 복수의 제 2 전극(190) 각각은, 전술한 도 5에 도시한 제 2 실시 예에 따른 태양 전지의 상면 홈 라인(110) 및 제 1 전극(150)과 동일한 구조를 가지도록 형성될 수 있다.On the other hand, in the solar cell according to the seventh embodiment of the present invention, each of the plurality of bottom surface groove lines 120 and the plurality of second electrodes 190 described above is formed by the solar cell according to the second embodiment shown in Fig. 5 May be formed to have the same structure as the top surface groove line 110 and the first electrode 150 of the battery.

다른 한편, 본 발명의 제 7 실시 예에 따른 태양 전지는, 전술한 도 7에 도시한 제 3 실시 예에 따른 태양 전지와 동일하게, 반도체 웨이퍼(100)와 상부 반도체층(130) 사이 및/또는 반도체 웨이퍼(100)와 하부 반도체층(160) 사이에 진성 반도체층(미도시)이 추가로 형성될 수 있다.The solar cell according to the seventh embodiment of the present invention is similar to the solar cell according to the third embodiment shown in FIG. 7, except that a gap between the semiconductor wafer 100 and the upper semiconductor layer 130 and / Or an intrinsic semiconductor layer (not shown) may be additionally formed between the semiconductor wafer 100 and the lower semiconductor layer 160.

다른 한편, 본 발명의 제 7 실시 예에 따른 태양 전지는, 전술한 도 8에 도시한 제 4 실시 예에 따른 태양 전지와 동일하게, 상부 반도체층(130) 및/또는 하부 반도체층(160)의 구조가 변경될 수 있다. 즉, 상기 상부 반도체층(130)은 상기 반도체 웨이퍼(100)의 상면에 형성된 저농도 도핑된 상부 반도체층(130a) 및 상기 저농도 도핑된 상부 반도체층(130a) 상에 형성된 고농도 도핑된 상부 반도체층(130b)으로 이루어진다. 또한, 상기 하부 반도체층(160)은 상기 반도체 웨이퍼(100)의 하면에 형성된 저농도 도핑된 하부 반도체층(미도시) 및 상기 저농도 도핑된 하부 반도체층 상에 형성된 고농도 도핑된 하부 반도체층(미도시)으로 이루어질 수 있다.On the other hand, the solar cell according to the seventh embodiment of the present invention includes the upper semiconductor layer 130 and / or the lower semiconductor layer 160, as in the solar cell according to the fourth embodiment shown in FIG. Can be changed. That is, the upper semiconductor layer 130 includes a lightly doped upper semiconductor layer 130a formed on the upper surface of the semiconductor wafer 100 and a heavily doped upper semiconductor layer 130a formed on the lightly doped upper semiconductor layer 130a. 130b. The lower semiconductor layer 160 may include a lightly doped lower semiconductor layer (not shown) formed on the lower surface of the semiconductor wafer 100 and a heavily doped lower semiconductor layer (not shown) formed on the lightly doped lower semiconductor layer ).

또 다른 한편, 도 11에서는 복수의 상면 및 하면 홈 라인(110, 120) 각각이 서로 중첩되도록 형성되는 것으로 도시하였으나, 이에 한정되지 않고, 도 12에 도시된 바와 같이, 복수의 상면 및 하면 홈 라인(110, 120) 각각은 서로 엇갈리도록 형성될 수 있다. 즉, 복수의 하면 홈 라인(120) 각각은 복수의 상면 홈 라인(110) 사이사이에 배치되도록 형성될 수 있다. 이에 따라, 복수의 제 1 및 제 2 전극(150, 190)은 서로 엇갈리도록 배치된다.
11, the plurality of top and bottom groove lines 110 and 120 are formed to overlap each other. However, the present invention is not limited to this, and as shown in FIG. 12, (110, 120) may be formed to be offset from each other. That is, each of the plurality of lower surface groove lines 120 may be formed to be disposed between the plurality of upper surface groove lines 110. Accordingly, the plurality of first and second electrodes 150 and 190 are arranged to be offset from each other.

도 13은 본 발명의 제 8 실시 예에 따른 태양 전지의 일부를 개략적으로 나타내는 단면도이다.13 is a cross-sectional view schematically showing a part of a solar cell according to an eighth embodiment of the present invention.

도 13을 참조하면, 본 발명의 제 8 실시 예에 따른 태양 전지는 반도체 웨이퍼(100), 복수의 상면 홈 라인(110), 복수의 하면 홈 라인(120), 상부 반도체층(130), 하부 반도체층(160), 상부 도전층(140), 하부 도전층(170), 복수의 제 1 전극(150), 및 제 2 전극(190)을 포함하여 구성된다. 이러한 구성을 가지는 제 8 실시 예의 태양 전지는 상부 도전층(140), 하부 도전층(170)이 추가로 형성되고, 상기 복수의 제 1 전극(150)이 상부 반도체층(140)에 형성됨과 아울러 상기 복수의 제 2 전극(190)이 하부 도전층(170)에 형성되는 것을 제외하고, 전술한 도 11에 도시한 제 7 실시 예의 태양 전지와 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다.13, a solar cell according to an eighth embodiment of the present invention includes a semiconductor wafer 100, a plurality of top surface groove lines 110, a plurality of bottom groove lines 120, an upper semiconductor layer 130, The semiconductor layer 160, the upper conductive layer 140, the lower conductive layer 170, the plurality of first electrodes 150, and the second electrode 190. The solar cell of the eighth embodiment having the above-described structure further includes the upper conductive layer 140 and the lower conductive layer 170, the plurality of first electrodes 150 formed on the upper semiconductor layer 140, 11 is the same as the solar cell of the seventh embodiment described above except that the second electrodes 190 are formed on the lower conductive layer 170. [ Therefore, the same reference numerals are assigned to the same components, and repetitive description of the same components will be omitted.

상기 상부 도전층(140)은 상기 반도체 웨이퍼(100)에서 생성된 정공 또는 전자와 같은 캐리어가 상기 제 1 전극(150)으로 이동하는 이동성을 향상시킨다. 즉, 상부 도전층(140)은 상기 반도체 웨이퍼(100)에서 생성된 캐리어, 예로서 정공을 수집하고 상기 수집한 정공을 상기 제 1 전극(150)으로 이동시킨다.The upper conductive layer 140 improves the mobility of carriers such as holes or electrons generated in the semiconductor wafer 100 to the first electrode 150. That is, the upper conductive layer 140 collects the carriers generated in the semiconductor wafer 100, for example, holes, and moves the collected holes to the first electrode 150.

상기 상부 도전층(140)은 ITO(Indium Tin Oxide), ZnOH, ZnO:B, ZnO:Al, SnO2, SnO2:F 등과 같은 투명한 도전물질로 이루어질 수 있다. 이러한 상부 도전층(140)은 스퍼터링(Sputtering) 공정 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 공정에 의해 상부 반도체층(130)의 상면에 박막 형태로 형성되며, 이에 따라 복수의 상면 홈 라인(110) 각각의 내부에는 상기 상부 도전층(140)에 둘러싸이는 전극 형성용 홈 라인이 마련된다.The upper conductive layer 140 is ITO (Indium Tin Oxide), ZnOH, ZnO: may be formed of a transparent conductive material such as F: B, ZnO: Al, SnO 2, SnO 2. The upper conductive layer 140 is formed in the form of a thin film on the upper surface of the upper semiconductor layer 130 by a sputtering process or an MOCVD (Metal Organic Chemical Vapor Deposition) process, And an electrode formation groove line surrounded by the upper conductive layer 140 is provided in each of the upper and lower conductive layers.

상기 복수의 제 1 전극(150) 각각은 상부 도전층(140)에 의해 둘러싸이도록 복수의 상면 홈 라인(110) 각각의 내부에 마련된 전극 형성용 홈 라인에 형성됨으로써 하면과 각 측면들이 상부 도전층(140)에 전기적으로 접촉된다.Each of the plurality of first electrodes 150 is formed in an electrode formation groove line provided in each of the plurality of upper surface groove lines 110 so as to be surrounded by the upper conductive layer 140, Lt; RTI ID = 0.0 > 140 < / RTI >

상기 하부 도전층(170)은 상기 반도체 웨이퍼(100)에서 생성된 정공 또는 전자와 같은 캐리어가 상기 제 2 전극(190)으로 이동하는 이동성을 향상시킨다. 즉, 하부 도전층(170)은 상기 반도체 웨이퍼(100)에서 생성된 캐리어, 예로서 전자를 수집하고 상기 수집한 전자를 상기 제 2 전극(190)으로 이동시킨다.The lower conductive layer 170 improves the mobility of carriers such as holes or electrons generated in the semiconductor wafer 100 to the second electrode 190. That is, the lower conductive layer 170 collects the carriers generated in the semiconductor wafer 100, for example, electrons, and moves the collected electrons to the second electrode 190.

상기 하부 도전층(170)은 상기 상부 도전층(140)과 동일한 물질로 이루어질 수 있다. 이러한 하부 도전층(170)은 상기 상부 도전층(140)과 동일한 공정에 의해 하부 반도체층(160)의 상면에 박막 형태로 형성되며, 이에 따라 복수의 하면 홈 라인(120) 각각의 내부에는 상기 하부 도전층(170)에 둘러싸이는 전극 형성용 홈 라인이 마련된다.The lower conductive layer 170 may be formed of the same material as the upper conductive layer 140. The lower conductive layer 170 is formed in the form of a thin film on the upper surface of the lower semiconductor layer 160 by the same process as the upper conductive layer 140. Accordingly, An electrode forming groove line surrounded by the lower conductive layer 170 is provided.

상기 복수의 제 2 전극(190) 각각은 하부 도전층(170)에 의해 둘러싸이도록 복수의 하면 홈 라인(120) 각각의 내부에 마련된 전극 형성용 홈 라인에 형성됨으로써 하면과 각 측면들이 하부 도전층(170)에 전기적으로 접촉된다.Each of the plurality of second electrodes 190 is formed in an electrode formation groove line provided in each of the plurality of bottom groove lines 120 so as to be surrounded by the lower conductive layer 170, Lt; RTI ID = 0.0 > 170 < / RTI >

한편, 도 13에는 상부 도전층(140)과 하부 도전층(170)이 모두 형성된 모습을 도시하였지만, 상부 도전층(140) 또는 하부 도전층(170)은 생략될 수 있다.
13, the upper conductive layer 140 and the lower conductive layer 170 are both formed. However, the upper conductive layer 140 or the lower conductive layer 170 may be omitted.

도 14는 본 발명의 제 9 실시 예에 따른 태양 전지의 일부를 개략적으로 나타내는 단면도이다.14 is a cross-sectional view schematically showing a part of a solar cell according to a ninth embodiment of the present invention.

도 14를 참조하면, 본 발명의 제 9 실시 예에 따른 태양 전지는 반도체 웨이퍼(100), 반도체 웨이퍼(100)의 각 변의 상측 모서리 부분에 마련된 경사면(106a), 복수의 상면 홈 라인(110), 상부 반도체층(130), 복수의 제 1 전극(150), 및 제 2 전극(190)을 포함하여 구성된다. 이러한 구성을 가지는 제 9 실시 예의 태양 전지는 반도체 웨이퍼(100)의 각 변의 상측 모서리 부분에 마련된 경사면(106a)이 추가로 형성되는 것을 제외하고, 전술한 도 3에 도시한 제 1 실시 예의 태양 전지와 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다.14, a solar cell according to a ninth embodiment of the present invention includes a semiconductor wafer 100, an inclined surface 106a provided at an upper corner of each side of the semiconductor wafer 100, a plurality of top surface groove lines 110, An upper semiconductor layer 130, a plurality of first electrodes 150, and a second electrode 190. The solar cell of the ninth embodiment having such a configuration is the same as the solar cell of the first embodiment shown in Fig. 3, except that the inclined surface 106a provided at the upper corner of each side of the semiconductor wafer 100 is additionally formed. . Therefore, the same reference numerals are assigned to the same components, and repetitive description of the same components will be omitted.

먼저, 본 발명의 제 9 실시 예에 따른 태양 전지는 반도체 웨이퍼(100) 상에 박막을 형성하는 공정에 앞서 기초 공정으로써, 반도체 웨이퍼(100)의 상면 테두리 부분을 따라 소정 깊이의 분리 홈 라인을 형성하는 분리 홈 라인 형성 공정과 상기 복수의 상면 홈 라인(110)을 형성하는 상면 홈 라인 형성 공정을 차례로 수행한 후, 상기 분리 홈 라인과 상면 홈 라인(110)을 포함하는 반도체 웨이퍼(100)의 상면에 상부 반도체층(130)과 복수의 제 1 전극(150), 반도체 웨이퍼(100)의 하면에 제 2 전극(190)을 차례로 형성함 그런 다음, 물리적인 분리(또는 컷팅) 공정을 통해 분리 홈 라인을 따라 반도체 웨이퍼(100)의 테두리 부분을 제거함으로써 태양 전지를 완성하게 된다.First, a solar cell according to a ninth embodiment of the present invention includes, as a basic process, a separation groove line having a predetermined depth along a top surface of a semiconductor wafer 100 before forming a thin film on the semiconductor wafer 100 And a top surface groove line forming step of forming the plurality of top surface groove lines 110. The semiconductor wafer 100 includes the separation groove line and the top surface groove line 110, An upper semiconductor layer 130 and a plurality of first electrodes 150 are formed on the upper surface of the semiconductor wafer 100 and a second electrode 190 is formed on the lower surface of the semiconductor wafer 100 in order. The edge portion of the semiconductor wafer 100 is removed along the separation groove line to complete the solar cell.

상기 분리 홈 라인 형성 공정은 컷팅 휠 또는 레이저를 이용해 수행될 수 있다. 이에 따라, 상기 경사면(106a)은 상기 물리적인 분리 공정 이후에도 반도체 웨이퍼(100)의 각 변의 상측 모서리 부분에 남아 있는 분리 홈 라인의 일 부분, 즉 내측 부분이다.The separation groove line forming process may be performed using a cutting wheel or a laser. Accordingly, the inclined surface 106a is a portion, that is, an inner portion, of the separation groove line remaining in the upper edge portion of each side of the semiconductor wafer 100 after the physical separation process.

상기 분리 홈 라인과 상면 홈 라인(110)을 포함하는 반도체 웨이퍼(100) 상에 상부 반도체층(130)을 형성하게 되면, 공정 특성상 상부 반도체층(130)은 상기 반도체 웨이퍼(100)의 상면뿐만 아니라 그 측면을 따라 상기 반도체 웨이퍼(100)의 경사면(106a)에까지 전기적으로 연결되도록 연장되어 형성된다. 그리고, 제 2 전극(190)을 프린팅 공정이 아닌 스퍼터링 공정 또는 MOCVD 공정으로 형성할 경우에도, 공정 특성상 제 2 전극(190)은 상기 반도체 웨이퍼(100)의 하면뿐만 아니라 그 측면을 따라 상기 반도체 웨이퍼(100)의 측면에까지 전기적으로 연결되도록 연장되어 형성된다. 이로 인해, 상기 제 2 전극(190)이 상부 반도체층(130)이 반도체 웨이퍼(100)의 측면에서 서로 전기적으로 접속될 수 있다. 그러나, 본 발명의 제 8 실시 예에 따른 태양 전지는 물리적인 분리(또는 컷팅) 공정을 통해 분리 홈 라인을 따라 반도체 웨이퍼(100)의 테두리 부분을 제거하기 때문에 상기 제 2 전극(190)과 상부 반도체층(130)을 전기적으로 분리할 수 있다.If the upper semiconductor layer 130 is formed on the semiconductor wafer 100 including the separation groove line and the upper surface groove line 110, the upper semiconductor layer 130 may be formed only on the upper surface of the semiconductor wafer 100 But extends to be electrically connected to the inclined surface 106a of the semiconductor wafer 100 along the side surface thereof. When the second electrode 190 is formed by a sputtering process or an MOCVD process rather than a printing process, the second electrode 190 may be formed on the lower surface of the semiconductor wafer 100, To be electrically connected to the side surface of the substrate 100. Accordingly, the second semiconductor layer 130 can be electrically connected to the second electrode 190 on the side of the semiconductor wafer 100. However, since the solar cell according to the eighth embodiment of the present invention removes the rim portion of the semiconductor wafer 100 along the separation groove line through a physical separation (or cutting) process, The semiconductor layer 130 can be electrically isolated.

이와 같은, 본 발명의 제 9 실시 예에 따른 태양 전지는 반도체 웨이퍼(100)의 테두리 부분을 제거하기 위한 분리 홈 라인의 일부 경사면(106a)에도 상부 반도체층(130)이 형성되고, 표준 면적을 가지는 반도체 웨이퍼(100)의 테두리 부분에 데드 존이 형성되지 않기 때문에 광전 변환 효율을 향상시킬 수 있다.In the solar cell according to the ninth embodiment of the present invention, the upper semiconductor layer 130 is formed on a part of the inclined surface 106a of the separation groove line for removing the rim portion of the semiconductor wafer 100, The dead zone is not formed at the edge portion of the semiconductor wafer 100, so that the photoelectric conversion efficiency can be improved.

한편, 본 발명의 제 9 실시 예에 따른 태양 전지의 경사면(106a)은 도 3 내지 도 13에 도시된 태양 전지에도 동일하게 적용될 수 있다.
The inclined surface 106a of the solar cell according to the ninth embodiment of the present invention is also applicable to the solar cell shown in Figs.

도 15a 내지 도 15f는 본 발명의 제 1 실시 예에 따른 태양 전지의 제조 방법을 개략적으로 도시한 공정 단면도로서, 이는 전술한 도 3에 도시한 제 1 실시 예에 따른 태양 전지를 제조하기 위한 방법에 관한 것이다.FIGS. 15A to 15F are process sectional views schematically showing a method for manufacturing a solar cell according to the first embodiment of the present invention, which is a method for manufacturing a solar cell according to the first embodiment shown in FIG. 3 .

우선, 도 15a에서 알 수 있듯이, 소정의 전기 극성을 갖는 반도체 웨이퍼(100)를 준비한다. 예를 들어, 상기 반도체 웨이퍼(100)는 N형 실리콘 웨이퍼로 이루어질 수 있다.First, as can be seen from Fig. 15A, a semiconductor wafer 100 having a predetermined electric polarity is prepared. For example, the semiconductor wafer 100 may be an N-type silicon wafer.

그런 다음, 도 15b에서 알 수 있듯이, 상기 반도체 웨이퍼(100)의 상면으로부터 소정 폭과 소정 깊이를 가지는 복수의 상면 홈 라인(110)을 일정한 간격으로 형성한다.15B, a plurality of top surface groove lines 110 having a predetermined width and a predetermined depth from the top surface of the semiconductor wafer 100 are formed at regular intervals.

상기 복수의 상면 홈 라인(110) 각각은 레이저 또는 컷팅 휠을 이용한 홈 라인 형성 공정에 의해 "┗┛" 또는 "∪" 형태의 단면을 가지도록 형성된다. 예를 들어, 상기 상면 홈 라인(110)이 레이저에 의해 형성될 수 있으며, 이 경우, 상기 레이저는 1060±10㎚ 범위의 파장을 가짐과 아울러 수 ~ 수십㎑ 범위의 주파수를 가지는 적외선(IR) 레이저가 될 수 있다.Each of the plurality of top surface groove lines 110 is formed to have a cross-sectional shape of "┗┛" or "∪" shape by a groove line forming process using a laser or a cutting wheel. For example, the top surface groove line 110 may be formed by a laser, in which case the laser has a wavelength in the range of 1060 ± 10 nm, as well as an infrared (IR) laser having a frequency in the range of several to several tens of kHz, Can be a laser.

상기 각 상면 홈 라인(110)은 반도체 웨이퍼(100)의 두께 대비 0.1 ~ 0.5의 깊이를 가지도록 반도체 웨이퍼(100)로부터 오목하게 형성될 수 있다. 그리고, 각 상면 홈 라인(110)은 후술될 제 1 전극(150)을 형성할 수 있는 최소한의 폭을 가지도록 형성될 수 있으며, 예를 들어, 10㎛ ~ 80㎛의 폭을 가지도록 형성되는 것이 바람직하다.Each of the upper surface groove lines 110 may be recessed from the semiconductor wafer 100 to have a depth of 0.1 to 0.5 times the thickness of the semiconductor wafer 100. Each top surface groove line 110 may be formed to have a minimum width capable of forming a first electrode 150 to be described later, and may be formed to have a width of, for example, 10 to 80 탆 .

이어서, 건식 세정 공정, 습식 세정 공정 또는 에어(Air)를 이용한 세정 공정을 수행하여 상기 복수의 상면 홈 라인(110) 각각이 형성된 반도체 웨이퍼(100)를 세정한다. 이러한 세정 공정을 생략될 수도 있다.Then, the semiconductor wafer 100 on which the plurality of top surface groove lines 110 are formed is cleaned by performing a dry cleaning process, a wet cleaning process, or a cleaning process using air. Such a cleaning process may be omitted.

그런 다음, 도 15c에서 알 수 있듯이, 상기 복수의 상면 홈 라인(110) 각각이 형성된 반도체 웨이퍼(100)의 상면에 상면 요철 패턴(102)을 형성한다. 상기 상면 요철 패턴(102)은 텍스처(Texturing) 가공 공정에 의해 형성될 수 있다. 그리고, 상기 상면 요철 패턴(102)은 반도체 웨이퍼(100)의 상면뿐만 아니라 상기 복수의 상면 홈 라인(110)의 각 측면과 바닥면 각각에도 형성된다.15C, an upper surface irregularity pattern 102 is formed on the upper surface of the semiconductor wafer 100 having the plurality of upper surface groove lines 110 formed thereon. The upper surface concave-convex pattern 102 may be formed by a texturing process. The upper surface concave-convex pattern 102 is formed not only on the upper surface of the semiconductor wafer 100, but also on each of the side surfaces and the bottom surface of the plurality of upper surface groove lines 110.

텍스처 가공 공정은 반도체 웨이퍼(100)의 상면(또는 표면)을 울퉁불퉁한 요철 구조로 형성하여 마치 직물의 표면과 같은 형상으로 가공하는 공정으로서, 포토리소그라피법(Photolithography)을 이용한 에칭 공정, 화학용액을 이용한 이방성 에칭공정(Anisotropic Etching), 기계적 가공, 또는 물리적 가공을 이용한 홈 형성 공정 등을 통해 수행할 수 있다. 이와 같은 텍스처 가공 공정을 반도체 웨이퍼(100)에 수행할 경우 입사되는 태양 광이 태양전지 외부로 반사되는 비율은 감소하게 되며, 그와 더불어 입사되는 태양 광의 산란에 의해 태양전지 내부로 태양 광이 흡수되는 비율은 증가하게 되어, 태양전지의 효율이 증진되는 효과가 있다.The texturing process is a process of forming the upper surface (or the surface) of the semiconductor wafer 100 into a rugged concave-convex structure so as to process the same shape as the surface of the fabric. The texturing process is an etching process using photolithography, Anisotropic etching, mechanical processing, or grooving using physical processing, or the like. When such a texturing process is performed on the semiconductor wafer 100, the ratio of incident sunlight to the outside of the solar cell is reduced, and sunlight is absorbed into the solar cell due to scattering of incident sunlight. The efficiency of the solar cell is increased.

상기 텍스처 가공 공정 이후에는 상면 요철 패턴(102)이 형성된 반도체 웨이퍼(100)를 세정하는 습식 세정 공정을 수행한다.After the texturing process, a wet cleaning process is performed to clean the semiconductor wafer 100 having the upper surface relief pattern 102 formed thereon.

상기 습식 세정 공정은 미국 RCA사가 개발한 SC(Standard Cleaning)1 세정액을 이용한 1차 세정 공정과 SC2 세정액을 이용한 2차 세정 공정을 포함하여 이루어질 수 있다.The wet cleaning process may include a first cleaning process using a SC (Standard Cleaning) cleaning solution developed by RCA, USA, and a second cleaning process using a SC2 cleaning solution.

상기 1차 세정 공정은 수산화암모늄(NH4OH)과 과산화수소(H2O2) 및 물(H2O)이 소정 비율로 혼합된 SC1 세정액에 따라 상면 홈 라인 형성 공정에 의해 생성된 파티클을 제거한다.The primary cleaning step are ammonium hydroxide (NH 4 OH) and hydrogen peroxide (H 2 O 2) and water (H 2 O) to remove the particles produced by the upper surface of groove lines forming process according to the SC1 cleaning liquid mixed in a predetermined ratio do.

상기 2차 세정 공정은 염산(HCl)) 및 과산화수소수(H2O2) 및 물(H2O)이 소정 비율로 혼합된 SC2 세정액에 따라 상면 홈 라인 형성 공정에 의해 생성된 천이성 금속 오염물을 제거한다.The second washing step is hydrochloric acid (HCl)) and the hydrogen peroxide solution (H 2 O 2) and water (a thousand binary metal contaminants generated by the upper surface of groove lines forming process according to the SC2 cleaning liquid mixed with H 2 O) is a predetermined ratio .

한편, 전술한 상기 복수의 상면 홈 라인(110) 각각은 상기 상면 요철 패턴(102)의 형성 공정 이전 또는 이후에 형성될 수 있으나, 레이저에 의해 형성될 경우에는 상기 상면 요철 패턴(102)의 형성 공정 이전에 형성되는 것이 바람직하다.Each of the plurality of top surface groove lines 110 may be formed before or after the forming process of the top surface concave and convex pattern 102. When the top surface concave and convex pattern 102 is formed by a laser, It is preferable to be formed before the process.

그런 다음, 도 15d에서 알 수 있듯이, 상기 복수의 상면 홈 라인(110) 및 상기 상면 요철 패턴(102)을 포함하는 반도체 웨이퍼(100)의 상면에 상부 반도체층(130)을 박막 형태로 형성한다. 상기 상부 반도체층(130)은 P형 반도체층, 예로서 붕소(B)와 같은 3족 원소로 도핑된 P형 비정질 실리콘으로 이루어질 수 있다.15D, the upper semiconductor layer 130 is formed on the upper surface of the semiconductor wafer 100 including the plurality of upper surface groove lines 110 and the upper surface concavo-convex pattern 102 in a thin film form . The upper semiconductor layer 130 may be formed of a P-type semiconductor layer, for example, P-type amorphous silicon doped with a Group III element such as boron (B).

상기 상부 반도체층(130)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정에 의해 형성될 수 있다. 이에 따라, 공정 특성상 상기 상부 반도체층(130)은 상기 반도체 웨이퍼(100)의 상면뿐만 아니라 복수의 상면 홈 라인(110) 각각의 내측면 및 바닥면에 소정 두께로 형성된다. 이에 따라, 복수의 상면 홈 라인(110) 각각의 내부에는 상부 반도체층(130)에 의해 둘러싸이는 전극 형성용 홈 라인(132)이 마련된다. 이러한 상부 반도체층(130)의 표면은 반도체 웨이퍼(100)의 표면에 형성되는 상면 요철 패턴(102)으로 인하여 상기 상면 요철 패턴(102)과 동일한 요철 패턴을 가질 수 있다.The upper semiconductor layer 130 may be formed by a PECVD (Plasma Enhanced Chemical Vapor Deposition) process. Accordingly, the upper semiconductor layer 130 is formed to have a predetermined thickness not only on the upper surface of the semiconductor wafer 100 but also on the inner surface and the bottom surface of each of the plurality of upper surface groove lines 110. Thus, in each of the plurality of top surface groove lines 110, an electrode forming groove line 132 surrounded by the upper semiconductor layer 130 is provided. The surface of the upper semiconductor layer 130 may have the same concavo-convex pattern as the upper surface concavo-convex pattern 102 due to the upper surface concavo-convex pattern 102 formed on the surface of the semiconductor wafer 100.

그런 다음, 도 15e에 도시된 바와 같이, 상기 상부 반도체층(130)에 전기적으로 접속되도록 복수의 상면 홈 라인(110) 각각에 제 1 전극(150)을 형성한다.15E, a first electrode 150 is formed on each of the plurality of top surface groove lines 110 so as to be electrically connected to the top semiconductor layer 130.

상기 복수의 제 1 전극(150)은 Cu, Ag, Al, Ag+Al, Ag+Mg, Ag+Mn, Ag+Sb, Ag+Zn, Ag+Mo, Ag+Ni, Ag+Cu, Ag+Al+Zn 등과 같은 금속 물질의 도전성 페이스트(Paste)를 이용한 전극 패턴 형성 공정, 및 소성 공정을 통해 복수의 상면 홈 라인(110) 각각, 즉 상부 반도체층(130)에 의해 둘러싸이는 전극 형성용 홈 라인(132) 각각에 충진 및 소성되어 형성된다.The plurality of first electrodes 150 may include at least one of Cu, Ag, Al, Ag + Al, Ag + Mg, Ag + Mn, Ag + Sb, Ag + Zn, Ag + The electrode forming grooves 110 surrounded by the upper semiconductor layers 130, that is, the upper semiconductor layers 130, are formed through the electrode pattern forming process using the conductive paste of a metal material such as Al + Zn, Lines 132, respectively.

상기 전극 패턴 형성 공정은 금속 물질의 도전성 페이스트(Paste)를 이용한 제팅(jetting) 방식, 프린팅(Printing) 방식, 디스펜싱(dispensing) 방식, 또는 도팅(dotting) 방식을 통해 복수의 상면 홈 라인(110) 각각에 도전성 페이스트를 형성한다. 특히, 상기 전극 패턴 형성 공정에서 제팅 방식은 전극의 단자를 이용한 주사기 방식으로써 10㎛ ~ 80㎛ 정도의 폭을 가지는 패턴을 용이하게 형성할 수 있다. 아울러, 상기 프린팅 공정은 스크린 프린팅(Screen Printing), 잉크젯 프린팅(Inkjet Printing), 그라비아 프린팅(Gravure Printing), 그라비아 오프셋 프린팅(Gravure Offset Printing), 리버스 프린팅(Reverse Printing), 플렉소 프린팅(Flexo Printing), 또는 마이크로 콘택 프린팅(Micro Contact Printing) 방법이 될 수 있다.The electrode pattern forming process may be performed by a plurality of top surface groove lines 110 (not shown) through a jetting method, a printing method, a dispensing method, or a dotting method using a conductive paste of a metal material, ) Are formed on the conductive paste. In particular, in the electrode pattern forming process, a pattern having a width of about 10 μm to 80 μm can be easily formed by a syringe method using a terminal of an electrode. In addition, the printing process may be performed by various methods such as screen printing, inkjet printing, gravure printing, gravure offset printing, reverse printing, flexo printing, , Or a micro contact printing method.

상기 소성 공정은 열풍 방식의 소성로를 이용해 복수의 상면 홈 라인(110) 각각에 형성된 전극 패턴을 소성하거나, 레이저 또는 다이오드 레이저를 복수의 상면 홈 라인(110) 각각에 형성된 전극 패턴을 국부적으로 소성할 수도 있다.The firing process may be performed by firing an electrode pattern formed on each of the plurality of top surface groove lines 110 using a hot air firing furnace or by locally firing an electrode pattern formed on each of the plurality of top surface groove lines 110 by laser or diode laser It is possible.

그런 다음, 도 15f에 도시된 바와 같이, 반도체 웨이퍼(100)의 하면 전영역에 제 2 전극(190)을 형성한다. 상기 제 2 전극(190)은 상기 제 1 전극(150)보다 먼저 형성될 수도 있다.Then, as shown in FIG. 15F, the second electrode 190 is formed in the entire lower surface of the semiconductor wafer 100. The second electrode 190 may be formed before the first electrode 150.

상기 제 2 전극(190)은 Cu, Ag, Al, Ag+Al, Ag+Mg, Ag+Mn, Ag+Sb, Ag+Zn, Ag+Mo, Ag+Ni, Ag+Cu, 또는 Ag+Al+Zn 등과 같은 금속 물질로 이루어지며, 스퍼터링(Sputtering) 공정, MOCVD(Metal Organic Chemical Vapor Deposition) 공정, 또는 상기 제 1 전극(150)과 동일한 전극 패턴 형성 공정에 의해 형성될 수 있다. 한편, 상기 제 2 전극(190)은 반도체 웨이퍼(100)의 하면에 일정한 간격을 가지도록 패턴 형태로 형성될 수 있다.The second electrode 190 may be formed of one selected from the group consisting of Cu, Ag, Al, Ag + Al, Ag + Mg, Ag + Mn, Ag + Sb, Ag + Zn, Ag + Mo, Ag + Ni, Ag + + Zn, etc., and may be formed by a sputtering process, an MOCVD (Metal Organic Chemical Vapor Deposition) process, or an electrode pattern forming process the same as the first electrode 150. The second electrode 190 may be formed in a pattern on the lower surface of the semiconductor wafer 100 so as to have a predetermined gap therebetween.

한편, 본 발명의 제 2 실시 예에 따른 태양 전지의 제조 방법에서, 도 15b에 도시된 복수의 상면 홈 라인(110)이 일정한 간격으로 가지도록 하나씩 형성되는 것으로 도시하고 설명하였지만, 이에 한정되지 않고, 도 5에 도시된 바와 같이, 인접하도록 나란한 2개의 상면 홈 라인이 하나의 홈 라인 그룹을 구성하도록 각 홈 라인 그룹을 일정한 간격으로 형성한 후, 전술한 텍스처 가공 공정, 세정 공정, 상부 반도체층 형성 공정, 제 1 및 제 2 전극 형성 공정 차례로 진행할 수 있다.
Meanwhile, in the method of manufacturing a solar cell according to the second embodiment of the present invention, the plurality of top surface groove lines 110 shown in FIG. 15B are formed to be formed one by one at regular intervals, but the present invention is not limited thereto , As shown in FIG. 5, the groove line groups are formed at regular intervals so that two top surface groove lines adjacent to each other constitute one groove line group, and then the texture processing step, the cleaning step, Forming process, and the first and second electrode forming processes.

도 16a 내지 도 16e는 본 발명의 제 3 실시 예에 따른 태양 전지의 제조 방법을 개략적으로 도시한 공정 단면도로서, 이는 전술한 도 7에 도시한 제 3 실시 예에 따른 태양 전지를 제조하기 위한 방법에 관한 것이다. 전술한 바와 동일한 공정에 대한 구체적인 설명은 생략하기로 한다.16A to 16E are process cross-sectional views schematically showing a manufacturing method of a solar cell according to a third embodiment of the present invention, which is a method for manufacturing a solar cell according to the third embodiment shown in Fig. 7 . A detailed description of the same process as that described above will be omitted.

우선, 도 16a에서 알 수 있듯이, 소정의 전기 극성을 갖는 반도체 웨이퍼(100)를 준비하고, 전술한 바와 같이, 상기 반도체 웨이퍼(100)의 상면으로부터 소정 폭과 소정 깊이를 가지는 복수의 상면 홈 라인(110)을 일정한 간격으로 형성한다. 한편, 도 16a에서는 복수의 상면 홈 라인(110)이 일정한 간격으로 가지도록 하나씩 형성되는 것으로 도시하고 설명하였지만, 이에 한정되지 않고, 도 5에 도시된 바와 같이, 인접하도록 나란한 2개의 상면 홈 라인이 하나의 홈 라인 그룹을 구성하도록 각 홈 라인 그룹을 일정한 간격으로 형성될 수 있다.First, as shown in FIG. 16A, a semiconductor wafer 100 having a predetermined electric polarity is prepared, and a plurality of top surface groove lines having a predetermined width and a predetermined depth from the upper surface of the semiconductor wafer 100, (110) are formed at regular intervals. 16A, the plurality of top surface groove lines 110 are formed one by one at regular intervals, but the present invention is not limited thereto. As shown in FIG. 5, Each of the groove line groups may be formed at regular intervals to form one groove line group.

그런 다음, 도 16b에서 알 수 있듯이, 전술한 텍스처 가공 공정 및 습식 세정 공정을 차례로 수행하여, 전술한 바와 같이, 상기 반도체 웨이퍼(100)의 상면과 상기 상면 홈 라인(110)의 각 측면과 바닥면에 상면 요철 패턴(102)을 형성한다.16B, the above-described texturing process and the wet cleaning process are sequentially performed so that the upper surface of the semiconductor wafer 100 and each side surface of the upper surface groove line 110 and the lower surface And an upper surface concave-convex pattern 102 is formed on the surface.

그런 다음, 도 16c에서 알 수 있듯이, 상기 복수의 상면 홈 라인(110) 및 상기 상면 요철 패턴(102)을 포함하는 반도체 웨이퍼(100)의 상면에 진성 반도체층(125)을 형성한다.16C, the intrinsic semiconductor layer 125 is formed on the upper surface of the semiconductor wafer 100 including the plurality of upper surface groove lines 110 and the upper surface concavo-convex pattern 102. Then, as shown in FIG.

상기 진성 반도체층(125)은 상기 반도체 웨이퍼(100)의 상면 상에 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 이용하여 I(Intrinsic)형 비정질 실리콘층을 형성하는 공정으로 이루어질 수 있다. 이에 따라, 공정 특성상 상기 진성 반도체층(125)은 반도체 웨이퍼(100)의 상면뿐만 아니라 복수의 상면 홈 라인(110) 각각의 내측면 및 바닥면에 소정 두께로 형성된다. 이러한 진성 반도체층(125)의 표면은 반도체 웨이퍼(100)의 표면에 형성되는 상면 요철 패턴(102)으로 인하여 상기 상면 요철 패턴(102)과 동일한 요철 패턴을 가질 수 있다.The intrinsic semiconductor layer 125 may be formed on the upper surface of the semiconductor wafer 100 by using a plasma enhanced chemical vapor deposition (PECVD) process to form an intrinsic amorphous silicon layer. Accordingly, the intrinsic semiconductor layer 125 is formed to have a predetermined thickness on the inner surface and the bottom surface of each of the plurality of top surface groove lines 110 as well as the top surface of the semiconductor wafer 100. The surface of the intrinsic semiconductor layer 125 may have the same concavo-convex pattern as the top surface concavo-convex pattern 102 due to the top surface concavo-convex pattern 102 formed on the surface of the semiconductor wafer 100.

그런 다음, 도 16d에서 알 수 있듯이, 상기 진성 반도체층(125)의 상면에 전술한 상부 반도체층(130)을 형성한다. 이에 따라, 복수의 상면 홈 라인(110) 각각의 내부에는 상부 반도체층(130)에 의해 둘러싸이는 전극 형성용 홈 라인(132)이 마련된다.Then, as shown in FIG. 16D, the above-described upper semiconductor layer 130 is formed on the intrinsic semiconductor layer 125. Thus, in each of the plurality of top surface groove lines 110, an electrode forming groove line 132 surrounded by the upper semiconductor layer 130 is provided.

그런 다음, 도 16e에서 알 수 있듯이, 전술한 바와 같이, 상기 상부 반도체층(130)에 전기적으로 접속되도록 복수의 상면 홈 라인(110), 즉 전극 형성용 홈 라인(132) 각각에 제 1 전극(150)을 형성하고, 상기 반도체 웨이퍼(100)의 하면 전영역에 제 2 전극(190)을 형성한다. 상기 제 2 전극(190)은 상기 제 1 전극(150)보다 먼저 형성될 수도 있다.
16E, a plurality of top surface groove lines 110, that is, the electrode formation groove lines 132 are formed in the upper semiconductor layer 130, respectively, And a second electrode 190 is formed on the entire lower surface of the semiconductor wafer 100. The second electrode 190 may be formed before the first electrode 150.

도 17a 내지 도 17d는 본 발명의 제 3 실시 예에 따른 태양 전지의 제조 방법을 개략적으로 도시한 공정 단면도로서, 이는 전술한 도 8에 도시한 제 4 실시 예에 따른 태양 전지를 제조하기 위한 방법에 관한 것이다. 전술한 바와 동일한 공정에 대한 구체적인 설명은 생략하기로 한다.17A to 17D are process sectional views schematically showing a method for manufacturing a solar cell according to a third embodiment of the present invention, which is a method for manufacturing a solar cell according to the fourth embodiment shown in Fig. 8 . A detailed description of the same process as that described above will be omitted.

우선, 도 17a에서 알 수 있듯이, 소정의 전기 극성을 갖는 반도체 웨이퍼(100)를 준비하고, 전술한 바와 같이, 상기 반도체 웨이퍼(100)의 상면으로부터 소정 폭과 소정 깊이를 가지는 복수의 상면 홈 라인(110)을 일정한 간격으로 형성한다. 한편, 도 17a에서는 복수의 상면 홈 라인(110)이 일정한 간격으로 가지도록 하나씩 형성되는 것으로 도시하고 설명하였지만, 이에 한정되지 않고, 도 5에 도시된 바와 같이, 인접하도록 나란한 2개의 상면 홈 라인이 하나의 홈 라인 그룹을 구성하도록 각 홈 라인 그룹을 일정한 간격으로 형성될 수 있다.First, as shown in FIG. 17A, a semiconductor wafer 100 having a predetermined electric polarity is prepared, and a plurality of top surface groove lines having a predetermined width and a predetermined depth from the upper surface of the semiconductor wafer 100, (110) are formed at regular intervals. 17A, the plurality of top surface groove lines 110 are formed one by one at regular intervals, but the present invention is not limited thereto. As shown in FIG. 5, Each of the groove line groups may be formed at regular intervals to form one groove line group.

그런 다음, 도 17b에서 알 수 있듯이, 전술한 텍스처 가공 공정 및 습식 세정 공정을 차례로 수행하여, 전술한 바와 같이, 상기 반도체 웨이퍼(100)의 상면과 상기 상면 홈 라인(110)의 각 측면과 바닥면에 상면 요철 패턴(102)을 형성한다.17B, the texturing process and the wet cleaning process described above are performed in order to form the upper surface of the semiconductor wafer 100 and each side surface of the upper surface groove line 110 and the bottom surface of the upper surface groove line 110. As described above, And an upper surface concave-convex pattern 102 is formed on the surface.

그런 다음, 도 17c에서 알 수 있듯이, 상기 복수의 상면 홈 라인(110) 및 상기 상면 요철 패턴(102)을 포함하는 반도체 웨이퍼(100)의 상면에 저농도 도핑된 상부 반도체층(130a)을 형성한 후, 상기 저농도 도핑된 상부 반도체층(130a) 상에 고농도 도핑된 상부 반도체층(130b)을 형성함으로써 상부 반도체층(130)을 형성한다.17C, a lightly doped upper semiconductor layer 130a is formed on the upper surface of the semiconductor wafer 100 including the plurality of upper surface groove lines 110 and the upper surface concavo-convex pattern 102 The upper semiconductor layer 130 is formed by forming the heavily doped upper semiconductor layer 130b on the lightly doped upper semiconductor layer 130a.

상기 저농도 도핑된 상부 반도체층(130a)과 고농도 도핑된 상부 반도체층(130b) 각각은 공정 특성상 반도체 웨이퍼(100)의 상면뿐만 아니라 복수의 상면 홈 라인(110) 각각의 내측면 및 바닥면에 소정 두께로 형성된다. 이에 따라, 복수의 상면 홈 라인(110) 각각의 내부에는 상부 반도체층(130)에 의해 둘러싸이는 전극 형성용 홈 라인(132)이 마련된다. 그리고, 이러한 상부 반도체층(130)의 표면은 반도체 웨이퍼(100)의 표면에 형성되는 상면 요철 패턴(102)으로 인하여 상기 상면 요철 패턴(102)과 동일한 요철 패턴을 가질 수 있다.The lightly doped upper semiconductor layer 130a and the heavily doped upper semiconductor layer 130b are formed on the inner surface and the bottom surface of each of the plurality of upper surface groove lines 110 as well as the upper surface of the semiconductor wafer 100 . Thus, in each of the plurality of top surface groove lines 110, an electrode forming groove line 132 surrounded by the upper semiconductor layer 130 is provided. The surface of the upper semiconductor layer 130 may have the same concavo-convex pattern as the upper surface concavo-convex pattern 102 due to the upper surface concavo-convex pattern 102 formed on the surface of the semiconductor wafer 100.

상기 저농도 도핑된 상부 반도체층(130a)과 고농도 도핑된 상부 반도체층(130b)은 하나의 챔버 내에서 연속 공정으로 수행할 수 있다. 즉, 하나의 PECVD(Plasma Enhanced Chemical Vapor Deposition) 챔버 내에서 붕소(B)와 같은 3족 원소의 도펀트 가스의 투입량을 조절하면서 상기 저농도 도핑된 P형의 상부 반도체층(130a)과 고농도 도핑된 P형의 상부 반도체층(130b)을 연속하여 형성할 수 있다. The lightly doped upper semiconductor layer 130a and the heavily doped upper semiconductor layer 130b may be continuously processed in one chamber. That is, while the amount of dopant gas of a Group III element such as boron (B) is controlled in a single PECVD (Plasma Enhanced Chemical Vapor Deposition) chamber, the lightly doped P-type upper semiconductor layer 130a and the heavily doped P Type upper semiconductor layer 130b can be continuously formed.

구체적으로 설명하면, 대량 생산하에서 최초의 태양 전지 생산을 위한 공정에서는, 상기 챔버 내에 소정량의 B2H6가스를 투입하여 챔버 내부를 P형 도펀트 분위기로 조성한 후, SiH4 및 H2 가스를 공급하여 상기 저농도 도핑된 P형의 상부 반도체층(130a), 구체적으로는 저농도 도핑된 P형 비정질 실리콘층을 형성한다. 이어서, SiH4 및 H2 가스와 더불어 도펀트 가스로서 B2H6가스를 공급하여 상기 고농도 도핑된 P형의 상부 반도체층(130b), 구체적으로는 고농도 도핑된 P형 비정질 실리콘층을 형성한다.Specifically, in a process for producing the first solar cell under mass production, a predetermined amount of B 2 H 6 gas is introduced into the chamber to form a P-type dopant atmosphere in the chamber, and SiH 4 and H 2 gas Thereby forming the lightly doped P-type upper semiconductor layer 130a, specifically, a lightly doped P-type amorphous silicon layer. Subsequently, B 2 H 6 gas is supplied as a dopant gas in addition to SiH 4 and H 2 gas to form the heavily doped P-type upper semiconductor layer 130b, specifically, heavily doped P-type amorphous silicon layer.

한편, 상기 고농도 도핑된 P형의 상부 반도체층(130b) 형성 공정을 완료한 이후 상기 챔버 내부에는 소정량의 B2H6가스가 잔존하게 된다. 따라서, 최초의 태양 전지 생산 이후 두 번째 태양 전지 생산부터는 챔버 내부가 이미 P형 도펀트 분위기로 조성되어 있기 때문에 추가적인 도펀트 가스, 즉, B2H6가스를 챔버 내부로 공급하지 않고 SiH4 및 H2 가스만을 공급하여 상기 저농도 도핑된 P형의 상부 반도체층(130a)을 형성할 수 있고, 이어서 SiH4 및 H2 가스와 더불어 B2H6가스를 공급하여 상기 고농도 도핑된 P형의 상부 반도체층(130b)을 형성하게 된다.On the other hand, after completing the process of forming the heavily doped P-type upper semiconductor layer 130b, a predetermined amount of B 2 H 6 gas remains in the chamber. Therefore, since the inside of the chamber is already formed in the P-type dopant atmosphere after the production of the second solar cell after the first solar cell production, additional dopant gas, that is, B 2 H 6 gas is not supplied into the chamber and SiH 4 and H 2 Type heavily doped P-type upper semiconductor layer 130a can be formed by supplying only gas to the heavily doped P-type upper semiconductor layer 130a. Subsequently, B 2 H 6 gas is supplied along with SiH 4 and H 2 gas to form the heavily doped P- (130b).

이상과 같이, 하나의 챔버 내에서 반응가스의 공급량 만을 조절함으로써 상기 저농도 도핑된 P형의 상부 반도체층(130a) 및 고농도 도핑된 P형의 상부 반도체층(130b)을 연장하여 형성할 수 있어, 장비가 추가되거나 공정이 추가되지 않아 생산성이 향상되는 장점이 있다.As described above, the lightly doped P-type upper semiconductor layer 130a and the heavily doped P-type upper semiconductor layer 130b can be formed by extending only the supply amount of the reaction gas in one chamber, There is an advantage that productivity is improved because equipment is not added or process is added.

그런 다음, 도 17d에서 알 수 있듯이, 전술한 바와 같이, 상기 상부 반도체층(130)에 전기적으로 접속되도록 복수의 상면 홈 라인(110), 즉 전극 형성용 홈 라인(132) 각각에 제 1 전극(150)을 형성하고, 상기 반도체 웨이퍼(100)의 하면 전영역에 제 2 전극(190)을 형성한다. 상기 제 2 전극(190)은 상기 제 1 전극(150)보다 먼저 형성될 수도 있다.
17D, the plurality of top surface groove lines 110, that is, the electrode formation groove lines 132 are electrically connected to the upper semiconductor layer 130, as described above, And a second electrode 190 is formed on the entire lower surface of the semiconductor wafer 100. The second electrode 190 may be formed before the first electrode 150.

도 18a 내지 도 18e는 본 발명의 제 4 실시 예에 따른 태양 전지의 제조 방법을 개략적으로 도시한 공정 단면도로서, 이는 전술한 도 9에 도시한 제 5 실시 예에 따른 태양 전지를 제조하기 위한 방법에 관한 것이다. 전술한 바와 동일한 공정에 대한 구체적인 설명은 생략하기로 한다.18A to 18E are process cross-sectional views schematically showing a method of manufacturing a solar cell according to a fourth embodiment of the present invention, which is a method for manufacturing a solar cell according to the fifth embodiment shown in Fig. 9 . A detailed description of the same process as that described above will be omitted.

우선, 도 18a에서 알 수 있듯이, 소정의 전기 극성을 갖는 반도체 웨이퍼(100)를 준비하고, 전술한 바와 같이, 상기 반도체 웨이퍼(100)의 상면으로부터 소정 폭과 소정 깊이를 가지는 복수의 상면 홈 라인(110)을 일정한 간격으로 형성한다. 한편, 도 18a에서는 복수의 상면 홈 라인(110)이 일정한 간격으로 가지도록 하나씩 형성되는 것으로 도시하고 설명하였지만, 이에 한정되지 않고, 도 5에 도시된 바와 같이, 인접하도록 나란한 2개의 상면 홈 라인이 하나의 홈 라인 그룹을 구성하도록 각 홈 라인 그룹을 일정한 간격으로 형성될 수 있다.First, as shown in FIG. 18A, a semiconductor wafer 100 having a predetermined electric polarity is prepared, and as described above, a plurality of top surface groove lines having a predetermined width and a predetermined depth from the upper surface of the semiconductor wafer 100 (110) are formed at regular intervals. 18A, a plurality of top surface groove lines 110 are formed one by one so as to have a constant interval. However, the present invention is not limited thereto. As shown in FIG. 5, Each of the groove line groups may be formed at regular intervals to form one groove line group.

그런 다음, 도 18b에서 알 수 있듯이, 전술한 텍스처 가공 공정 및 습식 세정 공정을 차례로 수행하여, 전술한 바와 같이, 상기 반도체 웨이퍼(100)의 상면과 상기 상면 홈 라인(110)의 각 측면과 바닥면에 상면 요철 패턴(102)을 형성한다.18B, the texturing process and the wet cleaning process described above are performed one after another so that the upper surface of the semiconductor wafer 100 and each side surface of the upper surface groove line 110 and the bottom surface And an upper surface concave-convex pattern 102 is formed on the surface.

그런 다음, 도 18c에서 알 수 있듯이, 상기 복수의 상면 홈 라인(110) 및 상기 상면 요철 패턴(102)을 포함하는 반도체 웨이퍼(100)의 상면에, 전술한 제 1 실시 예의 제조 방법과 같이 상부 반도체층(130)을 형성한다. 이때, 상부 반도체층(130)은 전술한 제 2 실시 예의 제조 방법과 같이 반도체 웨이퍼(100)의 상면에 형성된 진성 반도체층(125) 상에 형성되거나, 전술한 제 3 실시 예의 제조 방법과 같이 상기 저농도 도핑된 상부 반도체층(130a)과 고농도 도핑된 상부 반도체층(130b)을 포함하도록 형성될 수 있다.18C, on the upper surface of the semiconductor wafer 100 including the plurality of upper surface groove lines 110 and the upper surface concavo-convex pattern 102, as shown in the manufacturing method of the first embodiment, The semiconductor layer 130 is formed. At this time, the upper semiconductor layer 130 may be formed on the intrinsic semiconductor layer 125 formed on the upper surface of the semiconductor wafer 100 as in the manufacturing method of the above-described second embodiment, The lightly doped upper semiconductor layer 130a and the heavily doped upper semiconductor layer 130b.

그런 다음, 도 18d에서 알 수 있듯이, 상기 상부 반도체층(130)의 상면에 상부 도전층(140)을 형성한다.Then, as shown in FIG. 18D, the upper conductive layer 140 is formed on the upper surface of the upper semiconductor layer 130.

상기 상부 도전층(140)을 형성하는 공정은 스퍼터링(Sputtering) 공정 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 공정을 이용하여 ITO(Indium Tin Oxide), ZnOH, ZnO:B, ZnO:Al, SnO2, SnO2:F 등과 같은 투명한 도전 물질층을 형성하는 공정으로 이루어질 수 있다. 상기 상부 도전층(140)은 상기 상부 반도체층(130)의 상면뿐만 아니라 복수의 상면 홈 라인(110) 각각의 내측면 및 바닥면에 소정 두께로 형성된다. 이에 따라, 복수의 상면 홈 라인(110) 각각 상에는 상부 도전층(140)에 의해 둘러싸이는 전극 형성용 홈 라인(142)이 마련된다.The upper conductive layer 140 may be formed of ITO (Indium Tin Oxide), ZnO, B, ZnO, Al, SnO 2 , or SnO 2 using a sputtering process or a MOCVD (Metal Organic Chemical Vapor Deposition) SnO 2 : F, and the like. The upper conductive layer 140 is formed to have a predetermined thickness not only on the upper surface of the upper semiconductor layer 130 but also on the inner surface and the bottom surface of each of the plurality of upper surface groove lines 110. Thus, on each of the plurality of top surface groove lines 110, an electrode forming groove line 142 surrounded by the upper conductive layer 140 is provided.

그런 다음, 도 18e에서 알 수 있듯이, 상기 상부 도전층(140)에 전기적으로 접속되도록 복수의 상면 홈 라인(110) 각각, 즉 상부 도전층(140)에 의해 둘러싸이는 전극 형성용 홈 라인(142) 각각에 제 1 전극(150)을 형성한다. 이러한 제 1 전극(150)은 전술한 바와 같은 전극 패턴 형성 공정 및 소성 공정에 의해 형성된다.18E, a plurality of top surface groove lines 110, that is, a plurality of groove lines 142 for forming electrodes, which are surrounded by the upper conductive layer 140, are formed so as to be electrically connected to the upper conductive layer 140 The first electrode 150 is formed. The first electrode 150 is formed by the electrode pattern forming process and the baking process as described above.

이어서, 반도체 웨이퍼(100)의 하면 전영역에, 전술한 바와 같이, 제 2 전극(190)을 형성한다. 상기 제 2 전극(190)은 상기 제 1 전극(150)보다 먼저 형성될 수도 있다.
Next, the second electrode 190 is formed in the entire lower surface area of the semiconductor wafer 100, as described above. The second electrode 190 may be formed before the first electrode 150.

도 19a 내지 도 19e는 본 발명의 제 5 실시 예에 따른 태양 전지의 제조 방법을 개략적으로 도시한 공정 단면도로서, 이는 전술한 도 10에 도시한 제 6 실시 예에 따른 태양 전지를 제조하기 위한 방법에 관한 것이다. 전술한 바와 동일한 공정에 대한 구체적인 설명은 생략하기로 한다.19A to 19E are process cross-sectional views schematically showing a method for manufacturing a solar cell according to a fifth embodiment of the present invention, which is a method for manufacturing a solar cell according to the sixth embodiment shown in FIG. 10 . A detailed description of the same process as that described above will be omitted.

우선, 도 19a에서 알 수 있듯이, 소정의 전기 극성을 갖는 반도체 웨이퍼(100)를 준비하고, 전술한 바와 같이, 상기 반도체 웨이퍼(100)의 상면으로부터 소정 폭과 소정 깊이를 가지는 복수의 상면 홈 라인(110)을 일정한 간격으로 형성한다. 한편, 도 19a에서는 복수의 상면 홈 라인(110)이 일정한 간격으로 가지도록 하나씩 형성되는 것으로 도시하고 설명하였지만, 이에 한정되지 않고, 도 5에 도시된 바와 같이, 인접하도록 나란한 2개의 상면 홈 라인이 하나의 홈 라인 그룹을 구성하도록 각 홈 라인 그룹을 일정한 간격으로 형성될 수 있다.First, as shown in FIG. 19A, a semiconductor wafer 100 having a predetermined electric polarity is prepared, and a plurality of top surface home lines (not shown) having a predetermined width and a predetermined depth from the top surface of the semiconductor wafer 100 (110) are formed at regular intervals. 19A, a plurality of top surface groove lines 110 are formed one by one at regular intervals. However, the present invention is not limited thereto. As shown in FIG. 5, Each of the groove line groups may be formed at regular intervals to form one groove line group.

그런 다음, 도 19b에서 알 수 있듯이, 전술한 텍스처 가공 공정 및 습식 세정 공정을 차례로 수행하여 상기 반도체 웨이퍼(100)의 상면과 상기 상면 홈 라인(110)의 각 측면과 바닥면에 상면 요철 패턴(102)을 형성함과 아울러 상기 반도체 웨이퍼(100)의 하면과 상기 하면 홈 라인(120)의 각 측면과 바닥면에 하면 요철 패턴(104)을 형성한다.Then, as shown in FIG. 19B, the texturing process and the wet cleaning process described above are performed in order to form an upper surface concave-convex pattern (not shown) on the upper surface of the semiconductor wafer 100 and the side surfaces and the bottom surface of the upper surface groove line 110 102 and a bottom recessed and protruded pattern 104 is formed on the bottom surface of the semiconductor wafer 100 and the bottom surface of the bottom groove line 120.

그런 다음, 도 19c에서 알 수 있듯이, 상기 복수의 상면 홈 라인(110) 및 상기 상면 요철 패턴(102)을 포함하는 반도체 웨이퍼(100)의 상면에, 전술한 제 1 실시 예의 제조 방법과 같이 상부 반도체층(130)을 박막 형태로 형성한다. 이때, 상부 반도체층(130)은 전술한 제 2 실시 예의 제조 방법과 같이 반도체 웨이퍼(100)의 상면에 형성되는 진성 반도체층(125) 상에 형성되거나, 전술한 제 3 실시 예의 제조 방법과 같이 상기 저농도 도핑된 상부 반도체층(130a)과 고농도 도핑된 상부 반도체층(130b)을 포함하도록 형성될 수 있다.19C, on the upper surface of the semiconductor wafer 100 including the plurality of upper surface groove lines 110 and the upper surface concavo-convex pattern 102, as in the manufacturing method of the first embodiment described above, The semiconductor layer 130 is formed in a thin film form. At this time, the upper semiconductor layer 130 may be formed on the intrinsic semiconductor layer 125 formed on the upper surface of the semiconductor wafer 100 as in the manufacturing method of the second embodiment described above, or may be formed as in the manufacturing method of the third embodiment The lightly doped upper semiconductor layer 130a and the heavily doped upper semiconductor layer 130b may be formed.

이어서, 상기 하면 요철 패턴(104)을 포함하는 반도체 웨이퍼(100)의 하면에 하부 반도체층(160)을 박막 형태로 형성한다. 상기 하부 반도체층(160)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정에 의해 형성될 수 있다.Subsequently, the lower semiconductor layer 160 is formed in the form of a thin film on the lower surface of the semiconductor wafer 100 including the concave-convex pattern 104. The lower semiconductor layer 160 may be formed by a PECVD (Plasma Enhanced Chemical Vapor Deposition) process.

상기 하부 반도체층(160)은 상기 상부 반도체층(130)과 상이한 전기 전도 극성을 가지도록 형성된다. 즉, 상기 상부 반도체층(130)이 붕소(B)와 같은 3족 원소로 도핑된 P형 반도체층으로 이루어진 경우, 상기 하부 반도체층(160)은 인(P)과 같은 5족 원소로 도핑된 N형 반도체층으로 이루어진다. 특히, 상기 하부 반도체층(160)은 N형 비정질 실리콘으로 이루어질 수 있다.The lower semiconductor layer 160 is formed to have an electrical conduction polarity different from that of the upper semiconductor layer 130. That is, when the upper semiconductor layer 130 is a P-type semiconductor layer doped with a Group 3 element such as boron (B), the lower semiconductor layer 160 may be doped with a Group 5 element such as phosphorus And an N-type semiconductor layer. In particular, the lower semiconductor layer 160 may be formed of N-type amorphous silicon.

한편, 상기 하부 반도체층(160)의 형성 이전에 반도체 웨이퍼(100)의 하면에 진성 반도체층이 형성되는 경우, 상기 하부 반도체층(160)은 상기 진성 반도체층 상에 박막 형태로 형성된다. 다른 한편, 상기 하부 반도체층(160)은 전술한 제 3 실시 예의 제조 방법과 동일하게 상기 저농도 도핑된 하부 반도체층(미도시)과 고농도 도핑된 하부 반도체층(미도시)을 포함하도록 형성될 수도 있다.When an intrinsic semiconductor layer is formed on the lower surface of the semiconductor wafer 100 before the lower semiconductor layer 160 is formed, the lower semiconductor layer 160 is formed as a thin film on the intrinsic semiconductor layer. On the other hand, the lower semiconductor layer 160 may be formed to include the lightly doped lower semiconductor layer (not shown) and the heavily doped lower semiconductor layer (not shown), similarly to the manufacturing method of the third embodiment have.

그런 다음, 도 19d에서 알 수 있듯이, 상기 상부 반도체층(130)의 상면에, 전술한 제 5 실시 예의 제조 방법과 같이, 상부 도전층(140)을 형성한다.Then, as shown in FIG. 19D, the upper conductive layer 140 is formed on the upper surface of the upper semiconductor layer 130, similar to the manufacturing method of the above-described fifth embodiment.

이어서, 상기 하부 반도체층(160)의 상면에 상기 상부 도전층(140)과 동일한 공정을 이용하여 하부 도전층(170)을 형성한다. 상기 하부 도전층(170)은 상부 도전층(140)과 동일한 물질로 이루어진다.Subsequently, a lower conductive layer 170 is formed on the upper surface of the lower semiconductor layer 160 using the same process as the upper conductive layer 140. The lower conductive layer 170 is formed of the same material as the upper conductive layer 140.

그런 다음, 도 19e에서 알 수 있듯이, 상기 상부 도전층(140)에 전기적으로 접속되도록 복수의 상면 홈 라인(110) 각각, 즉 상부 도전층(140)에 의해 둘러싸이는 전극 형성용 홈 라인(142) 각각에 제 1 전극(150)을 형성한다. 이러한 제 1 전극(150)은 전술한 바와 같은 전극 패턴 형성 공정 및 소성 공정에 의해 형성된다.19E, each of the plurality of top surface groove lines 110, that is, each of the groove lines 142 for forming an electrode surrounded by the upper conductive layer 140 is formed so as to be electrically connected to the upper conductive layer 140 The first electrode 150 is formed. The first electrode 150 is formed by the electrode pattern forming process and the baking process as described above.

이어서, 반도체 웨이퍼(100)의 하면에 형성된 하부 도전층(170)의 상면 전영역에 제 2 전극(190)을 형성하거나, 상기 하부 도전층(170)의 상면에 소정의 패턴 형태를 가지는 제 2 전극(190)을 형성한다. 상기 제 2 전극(190)은 상기 제 1 전극(150)보다 먼저 형성될 수도 있다.
A second electrode 190 may be formed on the entire upper surface of the lower conductive layer 170 formed on the lower surface of the semiconductor wafer 100 or a second electrode 190 may be formed on the upper surface of the lower conductive layer 170, Electrode 190 is formed. The second electrode 190 may be formed before the first electrode 150.

도 20a 내지 도 20d는 본 발명의 제 6 실시 예에 따른 태양 전지의 제조 방법을 개략적으로 도시한 공정 단면도로서, 이는 전술한 도 11에 도시한 제 7 실시 예에 따른 태양 전지를 제조하기 위한 방법에 관한 것이다. 전술한 바와 동일한 공정에 대한 구체적인 설명은 생략하기로 한다.20A to 20D are process cross-sectional views schematically showing a method of manufacturing a solar cell according to a sixth embodiment of the present invention, which is a method for manufacturing a solar cell according to the seventh embodiment shown in Fig. 11 . A detailed description of the same process as that described above will be omitted.

우선, 도 20a에서 알 수 있듯이, 소정의 전기 극성을 갖는 반도체 웨이퍼(100)를 준비한다.First, as can be seen from Fig. 20A, a semiconductor wafer 100 having a predetermined electric polarity is prepared.

이어서, 전술한 바와 같이, 상기 반도체 웨이퍼(100)의 상면으로부터 소정 폭과 소정 깊이를 가지는 복수의 상면 홈 라인(110)을 일정한 간격으로 형성하고, 상기 반도체 웨이퍼(100)의 하면으로부터 소정 폭과 소정 깊이를 가지는 복수의 하면 홈 라인(120)을 일정한 간격으로 형성한다. 이때, 복수의 상면 홈 라인(110)과 복수의 하면 홈 라인(120)은 서로 중첩되도록 형성된다. 한편, 도 20a에서는 복수의 상면 홈 라인(110)이 일정한 간격으로 가지도록 하나씩 형성되는 것으로 도시하고 설명하였지만, 이에 한정되지 않고, 도 5에 도시된 바와 같이, 인접하도록 나란한 2개의 상면 홈 라인이 하나의 홈 라인 그룹을 구성하도록 각 홈 라인 그룹을 일정한 간격으로 형성될 수 있다. 그리고, 복수의 하면 홈 라인(120) 역시 인접하도록 나란한 2개의 하면 홈 라인이 하나의 홈 라인 그룹을 구성하도록 각 홈 라인 그룹을 일정한 간격으로 형성될 수 있다.As described above, a plurality of upper surface groove lines 110 having a predetermined width and a predetermined depth from the upper surface of the semiconductor wafer 100 are formed at regular intervals, and a predetermined width and a predetermined width from the lower surface of the semiconductor wafer 100 A plurality of bottom groove lines 120 having a predetermined depth are formed at regular intervals. At this time, the plurality of upper surface groove lines 110 and the plurality of lower surface groove lines 120 are formed to overlap with each other. 20A, a plurality of top surface groove lines 110 are formed one by one at regular intervals. However, the present invention is not limited thereto. As shown in FIG. 5, Each of the groove line groups may be formed at regular intervals to form one groove line group. In addition, the plurality of lower surface groove lines 120 may be formed at regular intervals so that two lower surface groove lines adjacent to each other constitute one groove line group.

그런 다음, 도 20b에서 알 수 있듯이, 전술한 텍스처 가공 공정 및 습식 세정 공정을 차례로 수행하여 상기 반도체 웨이퍼(100)의 상면과 상기 상면 홈 라인(110)의 각 측면과 바닥면에 상면 요철 패턴(102)을 형성함과 아울러 상기 반도체 웨이퍼(100)의 하면과 상기 하면 홈 라인(120)의 각 측면과 바닥면에 하면 요철 패턴(104)을 형성한다.Then, as shown in FIG. 20B, the texturing process and the wet cleaning process described above are sequentially performed to sequentially form the upper surface concave-convex pattern (not shown) on the upper surface of the semiconductor wafer 100 and the side surfaces and the bottom surface of the upper surface groove line 110 102 and a bottom recessed and protruded pattern 104 is formed on the bottom surface of the semiconductor wafer 100 and the bottom surface of the bottom groove line 120.

그런 다음, 도 20c에서 알 수 있듯이, 전술한 바와 같이, 상기 복수의 상면 홈 라인(110) 및 상기 상면 요철 패턴(102)을 포함하는 반도체 웨이퍼(100)의 상면에 상부 반도체층(130)을 박막 형태로 형성한다. 이에 따라, 상기 복수의 상면 홈 라인(110) 각각에는 상부 반도체층(130)에 의해 둘러싸이는 제 1 전극 형성용 홈 라인(132)이 마련된다. 이때, 상부 반도체층(130)은, 전술한 바와 같이, 반도체 웨이퍼(100)의 상면에 형성된 진성 반도체층(125) 상에 형성되거나, 저농도 도핑된 상부 반도체층(130a)과 고농도 도핑된 상부 반도체층(130b)을 포함하도록 형성될 수 있다.20C, an upper semiconductor layer 130 is formed on the upper surface of the semiconductor wafer 100 including the plurality of upper surface groove lines 110 and the upper surface concavo-convex pattern 102, And is formed in a thin film form. Thus, each of the plurality of top surface groove lines 110 is provided with a first electrode formation groove line 132 surrounded by the upper semiconductor layer 130. As described above, the upper semiconductor layer 130 may be formed on the intrinsic semiconductor layer 125 formed on the upper surface of the semiconductor wafer 100, or may include an upper semiconductor layer 130a doped with a lower concentration, Layer 130b. ≪ / RTI >

이어서, 상기 복수의 하면 홈 라인(120) 및 상기 하면 요철 패턴(104)을 포함하는 반도체 웨이퍼(100)의 하면에 하부 반도체층(160)을 박막 형태로 형성한다. 이에 따라, 상기 복수의 하면 홈 라인(120) 각각에는 하부 반도체층(160)에 의해 둘러싸이는 제 2 전극 형성용 홈 라인(162)이 마련된다. 이때, 하부 반도체층(160) 역시 반도체 웨이퍼(100)의 하면에 형성된 진성 반도체층(미도시) 상에 형성되거나, 저농도 도핑된 하부 반도체층(미도시)과 고농도 도핑된 하부 반도체층(미도시)을 포함하도록 형성될 수 있다.Subsequently, the lower semiconductor layer 160 is formed in a thin film on the lower surface of the semiconductor wafer 100 including the plurality of lower surface groove lines 120 and the lower surface uneven pattern 104. Accordingly, each of the plurality of bottom groove lines 120 is provided with a second electrode formation groove line 162 surrounded by the bottom semiconductor layer 160. The lower semiconductor layer 160 may be formed on an intrinsic semiconductor layer (not shown) formed on the lower surface of the semiconductor wafer 100 or may be formed on a lower semiconductor layer (not shown) doped with a lower concentration and a lower semiconductor layer ). ≪ / RTI >

그런 다음, 도 20d에서 알 수 있듯이, 상기 상부 반도체층(130)에 전기적으로 접속되도록 복수의 상면 홈 라인(110) 각각, 즉 상기 제 1 전극 형성용 홈 라인(132) 각각에 제 1 전극(150)을 형성한다. 이러한 제 1 전극(150)은 전술한 바와 같은 전극 패턴 형성 공정 및 소성 공정에 의해 형성된다.20D, each of the plurality of top surface groove lines 110, that is, each of the first electrode forming groove lines 132 is electrically connected to the upper semiconductor layer 130, 150). The first electrode 150 is formed by the electrode pattern forming process and the baking process as described above.

이어서, 상기 하부 반도체층(160)에 전기적으로 접속되도록 복수의 하면 홈 라인(120) 각각, 즉 상기 제 2 전극 형성용 홈 라인(162) 각각에 제 2 전극(190)을 형성한다. 이러한 제 2 전극(190)은 제 1 전극(150)과 동일한 공정에 의해 형성된다. 상기 제 2 전극(190)은 상기 제 1 전극(150)보다 먼저 형성될 수도 있다.The second electrode 190 is formed on each of the plurality of bottom groove lines 120, that is, the second electrode formation groove lines 162, so as to be electrically connected to the lower semiconductor layer 160. The second electrode 190 is formed by the same process as the first electrode 150. The second electrode 190 may be formed before the first electrode 150.

이와 같은, 본 발명의 제 7 실시 예에 따른 태양 전지의 제조 방법에서, 상기 복수의 상면 홈 라인(110)과 복수의 하면 홈 라인(120)은 서로 중첩되는 것을 설명하였지만, 이에 한정되지 않고 복수의 상면 홈 라인(110)과 복수의 하면 홈 라인(120)은, 도 12에 도시된 바와 같이, 서로 엇갈리도록 형성될 수도 있다.
In the method of manufacturing a solar cell according to the seventh embodiment of the present invention, the plurality of upper surface groove lines 110 and the plurality of lower surface groove lines 120 are overlapped with each other. However, The upper surface groove line 110 and the plurality of lower surface groove lines 120 may be formed to be offset from each other as shown in FIG.

도 21a 내지 도 21e는 본 발명의 제 7 실시 예에 따른 태양 전지의 제조 방법을 개략적으로 도시한 공정 단면도로서, 이는 전술한 도 13에 도시한 제 8 실시 예에 따른 태양 전지를 제조하기 위한 방법에 관한 것이다. 전술한 바와 동일한 공정에 대한 구체적인 설명은 생략하기로 한다.FIGS. 21A to 21E are process sectional views schematically showing a manufacturing method of a solar cell according to a seventh embodiment of the present invention, which is a method for manufacturing a solar cell according to the eighth embodiment shown in FIG. 13 . A detailed description of the same process as that described above will be omitted.

우선, 도 21a에서 알 수 있듯이, 소정의 전기 극성을 갖는 반도체 웨이퍼(100)를 준비한다.First, as can be seen from Fig. 21A, a semiconductor wafer 100 having a predetermined electric polarity is prepared.

이어서, 전술한 바와 같이, 상기 반도체 웨이퍼(100)의 상면으로부터 소정 폭과 소정 깊이를 가지는 복수의 상면 홈 라인(110)을 일정한 간격으로 형성하고, 상기 반도체 웨이퍼(100)의 하면으로부터 소정 폭과 소정 깊이를 가지는 복수의 하면 홈 라인(120)을 일정한 간격으로 형성한다. 이때, 복수의 상면 홈 라인(110)과 복수의 하면 홈 라인(120)은 서로 중첩되도록 형성된다. 한편, 도 21a에서는 복수의 상면 홈 라인(110)이 일정한 간격으로 가지도록 하나씩 형성되는 것으로 도시하고 설명하였지만, 이에 한정되지 않고, 도 5에 도시된 바와 같이, 인접하도록 나란한 2개의 상면 홈 라인이 하나의 홈 라인 그룹을 구성하도록 각 홈 라인 그룹을 일정한 간격으로 형성될 수 있다. 그리고, 복수의 하면 홈 라인(120) 역시 인접하도록 나란한 2개의 하면 홈 라인이 하나의 홈 라인 그룹을 구성하도록 각 홈 라인 그룹을 일정한 간격으로 형성될 수 있다.As described above, a plurality of upper surface groove lines 110 having a predetermined width and a predetermined depth from the upper surface of the semiconductor wafer 100 are formed at regular intervals, and a predetermined width and a predetermined width from the lower surface of the semiconductor wafer 100 A plurality of bottom groove lines 120 having a predetermined depth are formed at regular intervals. At this time, the plurality of upper surface groove lines 110 and the plurality of lower surface groove lines 120 are formed to overlap with each other. 21A, a plurality of top surface groove lines 110 are formed one by one at regular intervals. However, the present invention is not limited thereto. As shown in FIG. 5, Each of the groove line groups may be formed at regular intervals to form one groove line group. In addition, the plurality of lower surface groove lines 120 may be formed at regular intervals so that two lower surface groove lines adjacent to each other constitute one groove line group.

그런 다음, 도 21b에서 알 수 있듯이, 전술한 텍스처 가공 공정 및 습식 세정 공정을 차례로 수행하여 상기 반도체 웨이퍼(100)의 상면과 상기 상면 홈 라인(110)의 각 측면과 바닥면에 상면 요철 패턴(102)을 형성함과 아울러 상기 반도체 웨이퍼(100)의 하면과 상기 하면 홈 라인(120)의 각 측면과 바닥면에 하면 요철 패턴(104)을 형성한다.Then, as shown in FIG. 21B, the texturing process and the wet cleaning process described above are performed in order to form an upper surface irregularity pattern (not shown) on the upper surface of the semiconductor wafer 100 and the side surfaces and the bottom surface of the upper surface groove line 110 102 and a bottom recessed and protruded pattern 104 is formed on the bottom surface of the semiconductor wafer 100 and the bottom surface of the bottom groove line 120.

그런 다음, 도 21c에서 알 수 있듯이, 전술한 바와 같이, 상기 복수의 상면 홈 라인(110) 및 상기 상면 요철 패턴(102)을 포함하는 반도체 웨이퍼(100)의 상면에 상부 반도체층(130)을 박막 형태로 형성한다. 이때, 상부 반도체층(130)은, 전술한 바와 같이, 반도체 웨이퍼(100)의 상면에 형성된 진성 반도체층(125) 상에 형성되거나, 저농도 도핑된 상부 반도체층(130a)과 고농도 도핑된 상부 반도체층(130b)을 포함하도록 형성될 수 있다.21C, an upper semiconductor layer 130 is formed on the upper surface of the semiconductor wafer 100 including the plurality of upper surface groove lines 110 and the upper surface concavo-convex pattern 102, And is formed in a thin film form. The upper semiconductor layer 130 may be formed on the intrinsic semiconductor layer 125 formed on the upper surface of the semiconductor wafer 100 or may be formed on the upper semiconductor layer 130a doped with a lower concentration, Layer 130b. ≪ / RTI >

이어서, 상기 복수의 하면 홈 라인(120) 및 상기 하면 요철 패턴(104)을 포함하는 반도체 웨이퍼(100)의 하면에 하부 반도체층(160)을 박막 형태로 형성한다. 이때, 하부 반도체층(160) 역시 반도체 웨이퍼(100)의 하면에 형성된 진성 반도체층(미도시) 상에 형성되거나, 저농도 도핑된 하부 반도체층(미도시)과 고농도 도핑된 하부 반도체층(미도시)을 포함하도록 형성될 수 있다.Subsequently, the lower semiconductor layer 160 is formed in a thin film on the lower surface of the semiconductor wafer 100 including the plurality of lower surface groove lines 120 and the lower surface uneven pattern 104. The lower semiconductor layer 160 may be formed on an intrinsic semiconductor layer (not shown) formed on a lower surface of the semiconductor wafer 100 or may be formed on a lower semiconductor layer (not shown) doped with a lower concentration and a lower semiconductor layer ). ≪ / RTI >

그런 다음, 도 21d에서 알 수 있듯이, 상기 상부 반도체층(130)의 상면에, 전술한 제 5 실시 예의 제조 방법과 같이, 상부 도전층(140)을 형성한다. 이에 따라, 상기 복수의 상면 홈 라인(110) 각각에는 상부 도전층(140)에 의해 둘러싸이는 제 1 전극 형성용 홈 라인(142)이 마련된다.21D, an upper conductive layer 140 is formed on the upper surface of the upper semiconductor layer 130, similar to the manufacturing method of the fifth embodiment described above. Thus, each of the plurality of top surface groove lines 110 is provided with a first electrode formation groove line 142 surrounded by an upper conductive layer 140.

이어서, 상기 하부 반도체층(160)의 상면에 상기 상부 도전층(140)과 동일한 공정을 이용하여 하부 도전층(170)을 형성한다. 상기 하부 도전층(170)은 상부 도전층(140)과 동일한 물질로 이루어진다. 이에 따라, 상기 복수의 하면 홈 라인(120) 각각에는 하부 도전층(170)에 의해 둘러싸이는 제 2 전극 형성용 홈 라인(172)이 마련된다.Subsequently, a lower conductive layer 170 is formed on the upper surface of the lower semiconductor layer 160 using the same process as the upper conductive layer 140. The lower conductive layer 170 is formed of the same material as the upper conductive layer 140. Accordingly, each of the plurality of bottom groove lines 120 is provided with a second electrode formation groove line 172 surrounded by the lower conductive layer 170.

그런 다음, 도 21e에서 알 수 있듯이, 상기 상부 도전층(140)에 전기적으로 접속되도록 복수의 상면 홈 라인(110) 각각, 즉 상기 제 1 전극 형성용 홈 라인(142) 각각에 제 1 전극(150)을 형성한다. 이러한 제 1 전극(150)은 전술한 바와 같은 전극 패턴 형성 공정 및 소성 공정에 의해 형성된다.21E, each of the plurality of top surface groove lines 110, that is, each of the first electrode forming groove lines 142 is electrically connected to the upper conductive layer 140, 150). The first electrode 150 is formed by the electrode pattern forming process and the baking process as described above.

이어서, 상기 하부 도전층(170)에 전기적으로 접속되도록 복수의 하면 홈 라인(120) 각각, 즉 상기 제 2 전극 형성용 홈 라인(172) 각각에 제 2 전극(190)을 형성한다. 이러한 제 2 전극(190)은 상기 제 1 전극(150)과 동일한 공정에 의해 형성된다. 상기 제 2 전극(190)은 상기 제 1 전극(150)보다 먼저 형성될 수도 있다.A second electrode 190 is formed on each of the plurality of bottom groove lines 120, that is, each of the second electrode formation groove lines 172, so as to be electrically connected to the lower conductive layer 170. The second electrode 190 is formed by the same process as the first electrode 150. The second electrode 190 may be formed before the first electrode 150.

이와 같은, 본 발명의 제 8 실시 예에 따른 태양 전지의 제조 방법에서, 상기 복수의 상면 홈 라인(110)과 복수의 하면 홈 라인(120)은 서로 중첩되는 것을 설명하였지만, 이에 한정되지 않고 복수의 상면 홈 라인(110)과 복수의 하면 홈 라인(120)은, 도 12에 도시된 바와 같이, 서로 엇갈리도록 형성될 수도 있다.
In the method of manufacturing a solar cell according to the eighth embodiment of the present invention, the plurality of upper surface groove lines 110 and the plurality of lower surface groove lines 120 are overlapped with each other. However, The upper surface groove line 110 and the plurality of lower surface groove lines 120 may be formed to be offset from each other as shown in FIG.

도 22a 내지 도 22g는 본 발명의 제 8 실시 예에 따른 태양 전지의 제조 방법을 개략적으로 도시한 공정 단면도로서, 이는 전술한 도 14에 도시한 제 9 실시 예에 따른 태양 전지를 제조하기 위한 방법에 관한 것이다. 전술한 바와 동일한 공정에 대한 구체적인 설명은 생략하기로 한다.22A to 22G are process cross-sectional views schematically showing a method of manufacturing a solar cell according to an eighth embodiment of the present invention, which is a method for manufacturing a solar cell according to the ninth embodiment shown in Fig. 14 . A detailed description of the same process as that described above will be omitted.

우선, 도 22a에서 알 수 있듯이, 소정의 전기 극성을 갖는 반도체 웨이퍼(100)를 준비하고, 전술한 바와 같이, 상기 반도체 웨이퍼(100)의 상면으로부터 소정 폭과 소정 깊이를 가지는 복수의 상면 홈 라인(110)을 일정한 간격으로 형성한다. 한편, 도 22a에서는 복수의 상면 홈 라인(110)이 일정한 간격으로 가지도록 하나씩 형성되는 것으로 도시하고 설명하였지만, 이에 한정되지 않고, 도 5에 도시된 바와 같이, 인접하도록 나란한 2개의 상면 홈 라인이 하나의 홈 라인 그룹을 구성하도록 각 홈 라인 그룹을 일정한 간격으로 형성될 수 있다.22A, a semiconductor wafer 100 having a predetermined electric polarity is prepared, and a plurality of top-surface groove lines having a predetermined width and a predetermined depth from the top surface of the semiconductor wafer 100, as described above, (110) are formed at regular intervals. 22A, the plurality of top surface groove lines 110 are formed one by one at regular intervals. However, the present invention is not limited thereto. As shown in FIG. 5, Each of the groove line groups may be formed at regular intervals to form one groove line group.

이어서, 상기 반도체 웨이퍼(100)의 상면 테두리 부분에 소정 깊이를 가지는 분리 홈 라인(106)을 형성한다.Then, a separation groove line 106 having a predetermined depth is formed on the upper surface of the semiconductor wafer 100.

상기 분리 홈 라인(106)은 반도체 웨이퍼(100)의 상면으로부터 소정 깊이를 가지도록 형성되는 것으로, "V"자 형태의 단면을 가질 수 있다. 이때, 반도체 웨이퍼(100)의 상면으로부터 상기 분리 홈 라인(106)의 중심부 깊이(D)는 반도체 웨이퍼(100) 두께의 1/2 ~ 3/4 범위로 설정될 수 있다.The separation groove line 106 is formed to have a predetermined depth from the upper surface of the semiconductor wafer 100 and may have a cross section of a "V" shape. At this time, the depth D of the central portion of the separation groove line 106 from the upper surface of the semiconductor wafer 100 may be set in a range of ½ to ¾ of the thickness of the semiconductor wafer 100.

상기 분리 홈 라인(106)의 중심부 깊이(D)가 반도체 웨이퍼(100) 두께의 1/2 이하일 경우 후술될 물리적인 분리 공정시 반도체 웨이퍼(100)의 테두리 부분을 제거하는데 어려움이 있다. 반면에, 상기 분리 홈 라인(106)의 중심부 깊이(D)가 반도체 웨이퍼(100) 두께의 3/4 이상일 경우 박막 증착 공정시 반도체 웨이퍼(100)의 테두리 부분이 쉽게 제거될 수 있다.If the center depth D of the separation groove line 106 is less than 1/2 of the thickness of the semiconductor wafer 100, it is difficult to remove the edge portion of the semiconductor wafer 100 during a physical separation process to be described later. On the other hand, when the center depth D of the separation groove line 106 is 3/4 or more of the thickness of the semiconductor wafer 100, the edge portion of the semiconductor wafer 100 can be easily removed during the thin film deposition process.

또한, 상기 분리 홈 라인(106)의 중심부와 반도체 웨이퍼(100)의 측면 사이의 거리(L)는 1 ~ 2mm 범위로 설정될 수 있다. 이때, 상기 분리 홈 라인(106)의 중심부와 반도체 웨이퍼(100)의 측면 사이의 거리(L)가 1mm 이하일 경우, 후술될 물리적인 분리 공정시 반도체 웨이퍼(100)의 테두리 부분을 제거하는데 어려움이 있다. 반면에, 상기 분리 홈 라인(106)의 중심부와 반도체 웨이퍼(100)의 측면 사이의 거리(L)가 2mm 이상일 경우, 후술될 물리적인 분리 공정에 의해 제거되는 반도체 웨이퍼(100)의 테두리 부분의 면적이 증가되어 태양 전지의 광전 변환 효율을 저하시킨다.The distance L between the central portion of the separation groove line 106 and the side surface of the semiconductor wafer 100 may be set in a range of 1 to 2 mm. At this time, when the distance L between the center of the separation groove line 106 and the side surface of the semiconductor wafer 100 is 1 mm or less, it is difficult to remove the rim portion of the semiconductor wafer 100 during a physical separation process to be described later have. On the other hand, when the distance L between the central portion of the separation groove line 106 and the side surface of the semiconductor wafer 100 is 2 mm or more, the edge portion of the semiconductor wafer 100, which is removed by a physical separation process, The area is increased to lower the photoelectric conversion efficiency of the solar cell.

한편, 반도체 기판(100)의 면적은 상기 분리 홈 라인(106)을 따라 제거될 반도체 웨이퍼(100)의 테두리 부분의 면적만큼 표준 면적보다 더 큰 면적을 갖는다. 즉, 반도체 기판(100)은 소정 크기의 잉곳(ingot)에서 절단되어 제조되는 것이므로, 잉곳의 절단 공정에서는 반도체 웨이퍼(100)의 테두리 부분의 면적을 반영해 잉곳을 절단함으로써 반도체 기판(100)은 반도체 웨이퍼(100)의 테두리 부분의 면적만큼 더 큰 면적을 가지게 된다.On the other hand, the area of the semiconductor substrate 100 is larger than the standard area by the area of the rim of the semiconductor wafer 100 to be removed along the separation groove line 106. That is, since the semiconductor substrate 100 is manufactured by cutting the ingot of a predetermined size, in cutting the ingot, the ingot is cut by reflecting the area of the rim of the semiconductor wafer 100, And has an area larger by the area of the rim portion of the semiconductor wafer 100.

전술한 상기 분리 홈 라인(106)은 컷팅 휠 또는 레이저를 이용한 분리 홈 라인 형성 공정에 의해 형성될 수 있다. 여기서, 상기 분리 홈 라인(106)이 레이저에 의해 형성될 경우, 상기 레이저(120)는 1060±10㎚ 범위의 파장을 가짐과 아울러 수 ~ 수십㎑ 범위의 주파수를 가지는 적외선(IR) 레이저가 될 수 있다.The separation groove line 106 may be formed by a separation groove line forming process using a cutting wheel or a laser. Here, when the separation groove line 106 is formed by a laser, the laser 120 may be an infrared (IR) laser having a wavelength in the range of 1060 ± 10 nm and a frequency in the range of several to several tens of kHz .

전술한 상기 상면 홈 라인(110) 및 상기 분리 홈 라인(106)의 형성 공정 이후에는 분리 홈 라인(106)을 포함하는 반도체 웨이퍼(100)를 세정하는 습식 세정 공정이 수행된다. 상기 습식 세정 공정은 미국 RCA사가 개발한 SC(Standard Cleaning)1 세정액을 이용한 1차 세정 공정과 SC2 세정액을 이용한 2차 세정 공정을 포함하여 이루어질 수 있다.A wet cleaning process for cleaning the semiconductor wafer 100 including the separation groove line 106 is performed after the formation of the above-described top surface groove line 110 and the separation groove line 106 described above. The wet cleaning process may include a first cleaning process using a SC (Standard Cleaning) cleaning solution developed by RCA, USA, and a second cleaning process using a SC2 cleaning solution.

그런 다음, 도 22b에서 알 수 있듯이, 전술한 텍스처 가공 공정 및 습식 세정 공정을 차례로 수행하여 상기 반도체 웨이퍼(100)의 상면과 상기 상면 홈 라인(110)의 각 측면과 바닥면 및 상기 분리 홈 라인(106)에 상면 요철 패턴(102)을 형성한다.Then, as shown in FIG. 22B, the texturing process and the wet cleaning process described above are performed in order, so that the upper surface of the semiconductor wafer 100, the side surfaces and the bottom surface of the upper surface groove line 110, The upper surface concave-convex pattern 102 is formed on the upper surface 106 of the substrate.

그런 다음, 도 22c에서 알 수 있듯이, 상기 복수의 상면 홈 라인(110)과 상기 분리 홈 라인(106) 및 상기 상면 요철 패턴(102)을 포함하는 반도체 웨이퍼(100)의 상면에, 전술한 제 1 실시 예의 제조 방법과 같이 상부 반도체층(130)을 형성한다. 이에 따라, 공정 특성상 상기 상부 반도체층(130)은 상기 복수의 상면 홈 라인(110)과 상기 분리 홈 라인(106) 및 상기 상면 요철 패턴(102)을 포함하는 반도체 웨이퍼(100)의 상면뿐만 아니라 상기 반도체 웨이퍼(100)의 상측면 부위까지 연장되어 형성된다.22C, on the upper surface of the semiconductor wafer 100 including the plurality of upper surface groove lines 110, the separation groove lines 106 and the upper surface concave-convex pattern 102, The upper semiconductor layer 130 is formed as in the manufacturing method of one embodiment. Accordingly, the upper semiconductor layer 130 is not only formed on the upper surface of the semiconductor wafer 100 including the upper surface groove lines 110, the separation groove lines 106, and the upper surface concave-convex pattern 102, And extends to an upper side portion of the semiconductor wafer 100.

한편, 상기 상부 반도체층(130)은 전술한 제 2 실시 예의 제조 방법과 같이 반도체 웨이퍼(100)의 상면에 형성된 진성 반도체층(125) 상에 형성되거나, 전술한 제 3 실시 예의 제조 방법과 같이 상기 저농도 도핑된 상부 반도체층(130a)과 고농도 도핑된 상부 반도체층(130b)을 포함하도록 형성될 수 있다.The upper semiconductor layer 130 may be formed on the intrinsic semiconductor layer 125 formed on the upper surface of the semiconductor wafer 100 as in the manufacturing method of the second embodiment described above, The lightly doped upper semiconductor layer 130a and the heavily doped upper semiconductor layer 130b may be formed.

그런 다음, 도 22d에서 알 수 있듯이, 전술한 제 4 실시 예의 제조 방법과 같이, 상기 상부 반도체층(130)의 상면에 상부 도전층(140)을 박막 형태로 형성한다. 이에 따라, 복수의 상면 홈 라인(110) 각각 상에는 상부 도전층(140)에 의해 둘러싸이는 전극 형성용 홈 라인(142)이 마련된다. 또한, 공정 특성상 상기 상부 도전층(140)은 상부 반도체층(130)의 상면뿐만 아니라 상기 반도체 웨이퍼(100)의 상측면 부위까지 연장되어 형성된다.22D, the upper conductive layer 140 is formed in the form of a thin film on the upper surface of the upper semiconductor layer 130, as in the manufacturing method of the fourth embodiment described above. Thus, on each of the plurality of top surface groove lines 110, an electrode forming groove line 142 surrounded by the upper conductive layer 140 is provided. The upper conductive layer 140 is formed not only on the upper surface of the upper semiconductor layer 130 but also on the upper surface side of the semiconductor wafer 100.

그런 다음, 도 22e에서 알 수 있듯이, 상기 상부 도전층(140)에 전기적으로 접속되도록 복수의 상면 홈 라인(110) 각각, 즉 상기 전극 형성용 홈 라인(142) 각각에 제 1 전극(150)을 형성한다. 이러한 제 1 전극(150)은 전술한 바와 같은 전극 패턴 형성 공정 및 소성 공정에 의해 형성된다.22E, each of the plurality of top surface groove lines 110, that is, the first electrode 150 is formed in each of the electrode forming groove lines 142 so as to be electrically connected to the upper conductive layer 140, . The first electrode 150 is formed by the electrode pattern forming process and the baking process as described above.

이어서, 반도체 웨이퍼(100)의 하면 전영역에, 전술한 바와 같이, 제 2 전극(190)을 형성한다. 상기 제 2 전극(190)은 상기 제 1 전극(150)보다 먼저 형성될 수도 있다. 이때, 공정 특성상 상기 제 2 전극(190)은 반도체 웨이퍼(100)의 하면뿐만 아니라 반도체 웨이퍼(100)의 하측면 부위까지 연장되어 형성됨으로써 반도체 웨이퍼(100)의 상측면 부위에 형성된 상부 반도체층(130)과 상부 도전층(140)에 전기적으로 접속된다.Next, the second electrode 190 is formed in the entire lower surface area of the semiconductor wafer 100, as described above. The second electrode 190 may be formed before the first electrode 150. The second electrode 190 may be formed not only on the bottom surface of the semiconductor wafer 100 but also on the bottom surface of the semiconductor wafer 100 to form an upper semiconductor layer 130 and the upper conductive layer 140, respectively.

그런 다음, 도 22f 및 도 22g에서 알 수 있듯이, 물리적인 분리 공정을 이용하여 분리 홈 라인(106)을 따라 반도체 웨이퍼(100)의 각 변 테두리 부분(108)을 제거함으로써 반도체 웨이퍼(100)의 상면 및 하면을 전기적으로 분리한다. 이러한 물리적인 분리 공정에 의해 반도체 웨이퍼(100)의 각 변의 상측 모서리 부분에는 분리 홈 라인(106)의 일부분인 경사면(106a)이 형성된다. 상기 경사면(106a)에는 광전 변환 영역, 즉 상기 상부 반도체층(130)이 형성되어 있다.Then, as can be seen in FIGS. 22F and 22G, by removing each side edge portion 108 of the semiconductor wafer 100 along the separation groove line 106 by using a physical separation process, The upper and lower surfaces are electrically separated. By this physical separation process, the slope 106a, which is a part of the separation groove line 106, is formed at the upper corner of each side of the semiconductor wafer 100. [ A photoelectric conversion region, that is, the upper semiconductor layer 130 is formed on the inclined surface 106a.

상기 물리적인 분리 공정은 반도체 웨이퍼(100)의 각 변 테두리 부분을 진공 흡착하거나 가압하여 반도체 웨이퍼(100)로부터 반도체 웨이퍼(100)의 각 변 테두리 부분(108)을 분리할 수 있다.The physical separation process may separate the edge portions 108 of the semiconductor wafer 100 from the semiconductor wafer 100 by vacuum suction or pressurization of the edge portions of the semiconductor wafer 100.

한편, 전술한 본 발명의 제 8 실시 예에 따른 태양 전지의 제조 방법에서 반도체 웨이퍼(100)의 각 변 테두리 부분에 분리 홈 라인(106)을 형성하는 공정과 상기 분리 홈 라인(106)을 이용하여 반도체 웨이퍼(100)의 각 변 테두리 부분(108)을 반도체 웨이퍼(100)에서 분리하는 공정은 전술한 제 1 내지 제 7 실시 예에 따른 태양 전지의 제조 방법 각각에 동일하게 적용될 수 있다.In the manufacturing method of the solar cell according to the eighth embodiment of the present invention, the separation groove line 106 is formed at each edge of the semiconductor wafer 100, and the separation groove line 106 is used The process of separating the rim portions 108 of the semiconductor wafer 100 from the semiconductor wafer 100 can be applied to each of the manufacturing methods of the solar cells according to the first to seventh embodiments.

이상과 같은, 전술한 본 발명의 실시 예들에 따른 태양 전지 및 그의 제조 방법에서, 상기 복수의 상면 홈 라인(110)이 반도체 웨이퍼(100)의 상면에 일정한 간격을 가지도록 형성되는 것으로 설명하였지만, 이에 한정되지 않고, 반도체 웨이퍼(100)의 중앙 부분에 형성되는 상기 상면 홈 라인(110)들의 간격과 반도체 웨이퍼(100)의 가장자리 부분에 형성되는 상기 상면 홈 라인(110)들의 간격이 상이하게 형성될 수 있다. 즉, 반도체 웨이퍼(100)의 가장자리 부분에 형성되는 상면 홈 라인(110)들의 간격은 상대적으로 더 넓게 형성되고, 반도체 웨이퍼(100)의 중앙 부분에 형성되는 상면 홈 라인(110)들의 간격은 상대적으로 더 좁게 형성될 수 있다. 이 경우, 반도체 웨이퍼(100)의 가장자리 부분보다 중앙 부분이 낮은 저항을 가짐으로써 저항 차이에 의해서 전하가 중앙 부분으로 잘 흐르게 되고, 중앙 부분에 있는 버스 바에서의 전하 수집을 더 용이하게 할 수 있다. 나아가, 반도체 웨이퍼(100)의 가장자리 부분에 형성되는 하면 홈 라인(120)들의 간격은 상대적으로 더 넓게 형성되고, 반도체 웨이퍼(100)의 중앙 부분에 형성되는 하면 홈 라인(120)들의 간격은 상대적으로 더 좁게 형성될 수도 있다.In the above-described solar cell according to the embodiments of the present invention and the method of manufacturing the same, the plurality of top surface groove lines 110 are formed on the top surface of the semiconductor wafer 100 at a predetermined interval. However, The distance between the upper surface groove lines 110 formed at the central portion of the semiconductor wafer 100 and the gap between the upper surface groove lines 110 formed at the edge portion of the semiconductor wafer 100 are different from each other . That is, the interval of the upper surface groove lines 110 formed at the edge portion of the semiconductor wafer 100 is relatively wider, and the interval of the upper surface groove lines 110 formed at the center portion of the semiconductor wafer 100 is relatively As shown in Fig. In this case, since the center portion of the semiconductor wafer 100 has a lower resistance than the edge portion of the semiconductor wafer 100, the charge can flow to the central portion well due to the difference in resistance, and the charge collection at the bus bar at the center portion can be made easier . The interval between the bottom groove lines 120 formed in the edge portion of the semiconductor wafer 100 is relatively wider and the interval between the bottom groove lines 120 formed in the center portion of the semiconductor wafer 100 is relatively large. As shown in FIG.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100: 반도체 웨이퍼 110: 상면 홈 라인
120: 하면 홈 라인 125: 진성 반도체층
130: 상부 반도체층 140: 상부 도전층
150: 제 1 전극 160: 하부 반도체층
170: 하부 도전층 190: 제 2 전극100: semiconductor wafer 110: upper surface groove line
120: bottom groove line 125: intrinsic semiconductor layer
130: upper semiconductor layer 140: upper conductive layer
150: first electrode 160: lower semiconductor layer
170: lower conductive layer 190: second electrode

Claims (26)

반도체 웨이퍼;
상기 반도체 웨이퍼의 상면으로부터 일정 깊이로 형성된 복수의 상면 홈 라인;
상기 반도체 웨이퍼의 상면과 상기 복수의 상면 홈 라인에 형성된 상부 반도체층;
상기 각 상면 홈 라인에 형성된 상기 상부 반도체층에 형성되어 상기 반도체 웨이퍼의 내부로 삽입된 복수의 제 1 전극; 및
상기 반도체 웨이퍼의 하면에 형성된 제 2 전극을 포함하여 구성되는 것을 특징으로 하는 태양 전지.A semiconductor wafer;
A plurality of top surface groove lines formed at a predetermined depth from the top surface of the semiconductor wafer;
An upper semiconductor layer formed on the upper surface of the semiconductor wafer and the plurality of upper surface groove lines;
A plurality of first electrodes formed in the upper semiconductor layer formed in the upper surface groove lines and inserted into the semiconductor wafer; And
And a second electrode formed on a lower surface of the semiconductor wafer. 제 1 항에 있어서,
상기 복수의 상면 홈 라인 중 서로 인접한 2개의 상면 홈 라인은 하나의 홈 라인 그룹을 구성하고, 인접한 홈 라인 그룹은 서로 이격된 것을 특징으로 하는 태양 전지.The method according to claim 1,
Wherein two top surface groove lines adjacent to each other of the plurality of top surface groove lines constitute one groove line group, and adjacent groove line groups are spaced apart from each other. 제 1 항에 있어서,
상기 상부 반도체층의 상면에 형성된 상부 도전층을 더 포함하며,
상기 제 1 전극은 상기 각 상면 홈 라인 상에 형성된 상기 상부 도전층에 형성되어 상기 반도체 웨이퍼의 내부로 삽입된 것을 특징으로 하는 태양 전지.The method according to claim 1,
And an upper conductive layer formed on an upper surface of the upper semiconductor layer,
Wherein the first electrode is formed in the upper conductive layer formed on each of the upper surface groove lines and inserted into the semiconductor wafer. 제 3 항에 있어서,
상기 반도체 웨이퍼의 하면에 형성된 하부 반도체층; 및
상기 하부 반도체층의 상면에 형성된 하부 도전층을 더 포함하며,
상기 제 2 전극은 상기 하부 도전층의 상면에 형성된 것을 특징으로 하는 태양 전지.The method of claim 3,
A lower semiconductor layer formed on a lower surface of the semiconductor wafer; And
And a lower conductive layer formed on the upper surface of the lower semiconductor layer,
And the second electrode is formed on the upper surface of the lower conductive layer. 제 3 항에 있어서,
상기 반도체 웨이퍼의 하면으로부터 일정 깊이로 형성된 복수의 하면 홈 라인; 및
상기 반도체 웨이퍼의 하면과 상기 복수의 하면 홈 라인에 형성된 하부 반도체층을 더 포함하며,
상기 제 2 전극은 상기 각 하면 홈 라인에 형성된 상기 하부 반도체층에 형성되어 상기 반도체 웨이퍼의 내부로 삽입된 것을 특징으로 하는 태양 전지.The method of claim 3,
A plurality of bottom groove lines formed at a predetermined depth from the bottom surface of the semiconductor wafer; And
And a lower semiconductor layer formed on the lower surface of the semiconductor wafer and the plurality of lower surface groove lines,
And the second electrode is formed in the lower semiconductor layer formed in the bottom groove line and inserted into the semiconductor wafer. 제 5 항에 있어서,
상기 하부 반도체층의 상면에 형성된 하부 도전층을 더 포함하며,
상기 제 2 전극은 상기 각 하면 홈 라인 상에 형성된 상기 하부 도전층에 형성되어 상기 반도체 웨이퍼의 내부로 삽입된 것을 특징으로 하는 태양 전지.6. The method of claim 5,
And a lower conductive layer formed on the upper surface of the lower semiconductor layer,
And the second electrode is formed in the lower conductive layer formed on the bottom groove line and inserted into the semiconductor wafer. 제 5 항에 있어서,
상기 복수의 하면 홈 라인은 상기 복수의 상면 홈 라인 각각과 중첩되도록 형성되거나, 상기 복수의 상면 홈 라인 사이사이에 형성된 것을 특징으로 하는 태양 전지.6. The method of claim 5,
And the plurality of lower surface groove lines are formed to overlap with the plurality of upper surface groove lines or between the plurality of upper surface groove lines. 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 반도체 웨이퍼와 상기 상부 반도체층 사이 및 상기 반도체 웨이퍼와 상기 하부 반도체층 사이 중 적어도 하나에는 진성 반도체층이 추가로 형성된 것을 특징으로 하는 태양 전지.8. The method according to any one of claims 4 to 7,
Wherein an intrinsic semiconductor layer is further formed on at least one of the semiconductor wafer and the upper semiconductor layer, and between the semiconductor wafer and the lower semiconductor layer. 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 상부 반도체층 및 하부 반도체층 중 적어도 하나의 반도체층은 상기 반도체 웨이퍼 상에 저농도 도핑된 반도체층 및 상기 저농도 도핑된 반도체층에 형성된 고농도 도핑된 반도체층을 포함하여 구성되는 것을 특징으로 하는 태양 전지.8. The method according to any one of claims 4 to 7,
Wherein at least one of the upper semiconductor layer and the lower semiconductor layer includes a semiconductor layer which is lightly doped on the semiconductor wafer and a heavily doped semiconductor layer formed on the lightly doped semiconductor layer, . 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 반도체 웨이퍼는 각 변의 상측 모서리 부분에 경사지게 형성된 경사면을 가지고,
상기 상부 반도체층은 상기 반도체 웨이퍼의 경사면에도 형성된 것을 특징으로 하는 태양 전지.8. The method according to any one of claims 1 to 7,
Wherein the semiconductor wafer has an inclined surface formed obliquely at an upper corner portion of each side,
Wherein the upper semiconductor layer is also formed on an inclined surface of the semiconductor wafer. 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 반도체 웨이퍼의 상면과 상기 상면 홈 라인에 형성되거나, 상기 반도체 웨이퍼의 상하면과 상기 상면 홈 라인 및 상기 하면 홈 라인에 형성된 요철 패턴을 더 포함하여 구성되는 것을 특징으로 하는 태양 전지.8. The method according to any one of claims 4 to 7,
And a concavity and convexity pattern formed on the upper surface of the semiconductor wafer and the upper surface groove line or formed on the upper and lower surfaces of the semiconductor wafer, the upper surface groove line and the lower surface groove line. 상기 반도체 웨이퍼의 상면에 일정 깊이를 가지는 복수의 상면 홈 라인을 형성하는 공정;
상기 반도체 웨이퍼의 상면과 상기 복수의 상면 홈 라인에 상부 반도체층을 형성하는 공정;
상기 반도체 웨이퍼의 내부로 삽입되도록 상기 각 상면 홈 라인에 형성된 상기 상부 반도체층에 제 1 전극을 형성하는 공정; 및
상기 반도체 웨이퍼의 하면에 제 2 전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 태양 전지의 제조 방법.Forming a plurality of upper surface groove lines having a predetermined depth on an upper surface of the semiconductor wafer;
Forming an upper semiconductor layer on the upper surface of the semiconductor wafer and the plurality of upper surface groove lines;
Forming a first electrode on the upper semiconductor layer formed in each of the upper surface groove lines so as to be inserted into the semiconductor wafer; And
And forming a second electrode on a lower surface of the semiconductor wafer. 제 12 항에 있어서,
상기 복수의 상면 홈 라인 각각은 상기 반도체 웨이퍼의 두께 대비 0.1 ~ 0.5의 깊이를 가지도록 상기 반도체 웨이퍼의 상면으로부터 오목하게 형성되는 것을 특징으로 하는 태양 전지의 제조 방법.13. The method of claim 12,
Wherein each of the plurality of top surface groove lines is recessed from an upper surface of the semiconductor wafer so as to have a depth of 0.1 to 0.5 times the thickness of the semiconductor wafer. 제 12 항에 있어서,
상기 복수의 상면 홈 라인 중 서로 인접한 2개의 상면 홈 라인은 하나의 홈 라인 그룹을 구성하고, 인접한 홈 라인 그룹은 서로 이격된 것을 특징으로 하는 태양 전지의 제조 방법.13. The method of claim 12,
Wherein two top surface groove lines adjacent to each other of the plurality of top surface groove lines constitute one groove line group, and adjacent groove line groups are spaced apart from each other. 제 12 항에 있어서,
상기 상부 반도체층의 상면에 상부 도전층을 형성하는 공정을 더 포함하여 이루어지며,
상기 제 1 전극은 상기 각 상면 홈 라인 상에 형성된 상기 상부 도전층에 형성되어 상기 반도체 웨이퍼의 내부로 삽입된 것을 특징으로 하는 태양 전지의 제조 방법.13. The method of claim 12,
And forming an upper conductive layer on the upper surface of the upper semiconductor layer,
Wherein the first electrode is formed in the upper conductive layer formed on each of the upper surface groove lines and inserted into the semiconductor wafer. 제 15 항에 있어서,
상기 반도체 웨이퍼의 하면에 하부 반도체층을 형성하는 공정; 및
상기 하부 반도체층의 상면에 하부 도전층을 형성하는 공정을 더 포함하여 이루어지며,
상기 제 2 전극은 상기 하부 도전층의 상면에 형성되는 것을 특징으로 하는 태양 전지의 제조 방법.16. The method of claim 15,
Forming a lower semiconductor layer on a lower surface of the semiconductor wafer; And
And forming a lower conductive layer on the upper surface of the lower semiconductor layer,
And the second electrode is formed on the upper surface of the lower conductive layer. 제 15 항에 있어서,
상기 반도체 웨이퍼의 하면에 일정 깊이를 가지는 복수의 하면 홈 라인을 형성하는 공정; 및
상기 반도체 웨이퍼의 하면과 상기 복수의 하면 홈 라인에 하부 반도체층을 형성하는 공정을 더 포함하여 이루어지며,
상기 제 2 전극은 상기 각 하면 홈 라인에 형성된 상기 하부 반도체층에 형성되어 상기 반도체 웨이퍼의 내부로 삽입된 것을 특징으로 하는 태양 전지의 제조 방법.16. The method of claim 15,
Forming a plurality of bottom groove lines having a predetermined depth on a lower surface of the semiconductor wafer; And
Further comprising forming a lower semiconductor layer on the lower surface of the semiconductor wafer and the plurality of lower surface groove lines,
Wherein the second electrode is formed on the lower semiconductor layer formed on the bottom groove line and inserted into the semiconductor wafer. 제 17 항에 있어서,
상기 하부 반도체층의 상면에 하부 도전층을 형성하는 공정을 더 포함하여 이루어지며,
상기 제 2 전극은 상기 각 하면 홈 라인 상에 형성된 상기 하부 도전층에 형성되어 상기 반도체 웨이퍼의 내부로 삽입된 것을 특징으로 하는 태양 전지의 제조 방법.18. The method of claim 17,
And forming a lower conductive layer on the upper surface of the lower semiconductor layer,
Wherein the second electrode is formed in the lower conductive layer formed on the bottom groove line and inserted into the semiconductor wafer. 제 17 항에 있어서,
상기 복수의 하면 홈 라인은 상기 복수의 상면 홈 라인 각각과 중첩되도록 형성되거나, 상기 복수의 상면 홈 라인 사이사이에 형성된 것을 특징으로 하는 태양 전지의 제조 방법.18. The method of claim 17,
And the plurality of lower surface groove lines are formed to overlap with the plurality of upper surface groove lines or between the plurality of upper surface groove lines. 제 19 항에 있어서,
상기 복수의 상면 홈 라인 각각은 레이저 또는 컷팅 휠에 의해 형성되는 것을 특징으로 하는 태양 전지의 제조 방법.20. The method of claim 19,
Wherein each of the plurality of top surface groove lines is formed by a laser or a cutting wheel. 제 17 항 내지 제 20 항 중 어느 한 항에 있어서,
상기 반도체 웨이퍼와 상기 상부 반도체층 사이 및 상기 반도체 웨이퍼와 상기 하부 반도체층 사이 중 적어도 하나에 진성 반도체층을 형성하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 태양 전지의 제조 방법.21. The method according to any one of claims 17 to 20,
Further comprising the step of forming an intrinsic semiconductor layer on at least one of the semiconductor wafer and the upper semiconductor layer and between the semiconductor wafer and the lower semiconductor layer. 제 17 항 내지 제 20 항 중 어느 한 항에 있어서,
상기 상부 반도체층 및 하부 반도체층 중 적어도 하나의 반도체층을 형성하는 공정은,
상기 반도체 웨이퍼 상에 저농도 도핑된 반도체층을 형성하는 공정; 및
상기 저농도 도핑된 반도체층 상에 고농도 도핑된 반도체층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 태양 전지의 제조 방법.21. The method according to any one of claims 17 to 20,
Wherein the step of forming at least one of the upper semiconductor layer and the lower semiconductor layer comprises:
Forming a lightly doped semiconductor layer on the semiconductor wafer; And
And forming a heavily doped semiconductor layer on the lightly doped semiconductor layer. 제 12 항 내지 제 20 항 중 어느 한 항에 있어서,
상기 제 1 전극은 제팅(jetting) 방식, 프린팅(Printing) 방식, 디스펜싱(dispensing) 방식, 또는 도팅(dotting) 방식에 의해 형성되는 것을 특징으로 하는 태양 전지의 제조 방법.21. The method according to any one of claims 12 to 20,
Wherein the first electrode is formed by a jetting method, a printing method, a dispensing method, or a dotting method. 제 12 항 내지 제 20 항 중 어느 한 항에 있어서,
반도체 웨이퍼의 상측 테두리 부분에 분리 홈 라인을 형성하는 공정; 및
상기 분리 홈 라인을 이용해 상기 반도체 웨이퍼에서 상기 반도체 웨이퍼의 테두리 부분을 분리하는 공정을 더 포함하여 이루어지며,
상기 상부 반도체층은 상기 분리 홈 라인에도 형성되는 것을 특징으로 하는 태양 전지의 제조 방법.21. The method according to any one of claims 12 to 20,
Forming a separation groove line in an upper edge portion of the semiconductor wafer; And
Further comprising the step of separating the rim portion of the semiconductor wafer from the semiconductor wafer by using the separation groove line,
Wherein the upper semiconductor layer is also formed in the separation groove line. 제 24 항에 있어서,
상기 분리 홈 라인의 깊이는 상기 반도체 웨이퍼 두께의 1/2 ~ 3/4인 것을 특징으로 하는 태양 전지의 제조 방법.25. The method of claim 24,
Wherein the depth of the separation groove line is 1/2 to 3/4 of the thickness of the semiconductor wafer. 제 24 항에 있어서,
상기 분리 홈 라인과 상기 반도체 웨이퍼의 측면 사이의 거리는 1 ~ 2mm인 것을 특징으로 하는 태양 전지의 제조 방법.25. The method of claim 24,
Wherein a distance between the separation groove line and a side surface of the semiconductor wafer is 1 to 2 mm.
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