KR20120126436A

KR20120126436A - 반도체 메모리 장치 및 반도체 메모리 장치의 프로그램 방법

Info

Publication number: KR20120126436A
Application number: KR1020110044208A
Authority: KR
Inventors: 최재원
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-05-11
Filing date: 2011-05-11
Publication date: 2012-11-21
Also published as: US20120287720A1; US8897075B2

Abstract

본 발명은 프로그램 동작 중에 메모리 셀들의 프로그램 상태에 따라 셀들을 분류하여 비트라인 프로그램 전압을 제어하여 프로그램 정확성을 향상시킬 수 있는 반도체 메모리 장치 및 이의 프로그램 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법은 프로그램이 수행될 메모리 셀들의 프로그램 특성에 따라 메모리 셀들을 분류하는 단계, 및 분류된 메모리 셀들에 대하여 상이한 워드라인 프로그램 전압 및 비트라인 프로그램 전압을 단계적으로 제공하는 단계를 포함한다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 프로그램 방법 {Semiconductor memory device and method of programming the semiconductor memory device}

본 발명은 반도체 메모리 장치의 프로그램 방법에 관한 것으로, 더욱 상세하게는 메모리 셀의 프로그램 전압을 상이하게 조정함으로써, 프로그램 정확성을 향상시킬 수 있는 반도체 메모리 장치 및 반도체 메모리 장치의 프로그램 방법에 관한 것이다.

반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 비휘발성 메모리 장치는 전기적으로 소거 및 프로그램이 가능한 EEPROM (Electrically Erasable and Programmable ROM)을 포함한다.

본 발명이 이루고자 하는 기술적 과제는 각 메모리 셀들의 프로그램 특성에 따라 비트라인과 워드라인에 제공되는 프로그램 전압을 조정하여 메모리 셀의 프로그램 정확성을 향상시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.

본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법은 프로그램이 수행될 메모리 셀들의 프로그램 특성에 따라 메모리 셀들을 분류하는 단계, 및 상기 분류된 메모리 셀들에 대하여 상이한 워드라인 프로그램 전압 및 비트라인 프로그램 전압을 단계적으로 제공하는 단계를 포함한다.

본 발명의 일 실시예에 따른 반도체 메모리 장치는, 프로그램 되어야 하는 메모리 셀들의 상태를 분류하여 로우 전압 제어 신호 및 칼럼 전압 제어 신호를 생성하는 프로그램 제어부, 워드라인 프로그램 전압들 및 비트라인 프로그램 전압들을 생성하는 전압 생성기, 상응하는 워드라인들에 하나의 프로그램 루프 내에서 순차적으로 증가하는 상기 워드라인 프로그램 전압들을 상기 로우 전압 제어 신호에 응답하여 제공하는 로우 디코더, 상응하는 비트라인들에 상기 분류된 메모리 셀들의 상태에 따라 상이한 비트라인 프로그램 전압들을 상기 칼럼 전압 제어 신호에 응답하여 제공하는 칼럼 디코더, 및 상기 워드라인과 비트라인 사이에 연결되는 복수의 비휘발성 메모리 셀들을 포함하는 메모리 셀 어레이를 포함한다.

본 발명의 실시예들에 따른 반도체 메모리 장치의 프로그램 방법은 메모리 셀의 상태에 따라 워드라인 및 비트라인 프로그램 전압들을 조절하여, 메모리 셀들에 대한 프로그램의 정확성을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 셀 어레이의 일부를 나타내는 회로도이다.
도 3a는 메모리 셀들의 프로그램 상태를 설명하기 위한 도면이고, 도 3b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법에 있어서, 프로그램을 수행하는 동안에 메모리 셀들의 상태를 분류하는 기준을 설명하기 위한 도면이다.
도 4a는 메모리 셀들의 프로그램 상태를 설명하기 위한 도면이고, 도 4b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법에 있어서, 프로그램을 수행하는 동안에 메모리 셀들의 상태를 분류하는 기준을 설명하기 위한 도면이다.
도 5는 메모리 셀 어레이의 워드라인과 비트라인에 제공되는 전압 레벨을 도시한 도면이고, 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 나타내는 흐름도이다.
도 7은 도 1의 프로그램 제어부의 일 실시예를 나타내는 블록도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법의 단계 별로 문턱 전압 산포를 나타낸 도면이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

플래시 메모리 장치는 메모리 셀에 데이터를 기입(write)하는 프로그램 동작, 기입된 데이터를 판독하는 독출 동작 및 기입된 데이터를 삭제하는 소거 동작을 수행할 수 있다. 플래시 메모리 장치에서는 블록 또는 섹터 단위로 소거 동작이 수행될 수 있다. 또한, 플래시 메모리 장치는 메모리 셀 어레이의 구조에 따라, 비트 라인과 접지 전압 사이에 셀 트랜지스터들이 직렬로 배치된 NAND형 플래시 메모리 장치와 병렬로 배치된 NOR형 플래시 메모리 장치로 구분될 수 있다. NOR형 플래시 메모리 장치와 비교할 때, NAND형 플래시 메모리 장치는 독출 동작 및 프로그램 동작 시 바이트 단위의 접근이 불가능한 단점이 있으나, 프로그램 및 소거 동작이 빠른 속도로 수행될 수 있는 장점이 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.

도 1을 참조하면, 반도체 메모리 장치(10)는 어드레스 버퍼(100), 전압 생성기(200), 로우 디코더(300), 메모리 셀 어레이(400), 칼럼 디코더(500), 데이터 입출력부(600), 및 프로그램 제어부(700)를 포함할 수 있다.

어드레스 버퍼(100)는 호스트와 같은 외부 장치 또는 도시되지 않은 반도체 메모리 장치의 제어 수단으로부터 어드레스 신호(ADDR)를 수신하여 로우 디코더(300), 칼럼 디코더(500), 및 프로그램 제어부(700)에 제공할 수 있다.

전압 생성기(200)는 전압 제어 신호(VC)에 기초하여 워드라인 프로그램 전압(Vpgm) 및 비트라인 프로그램 전압(Vb)을 생성할 수 있다. 워드라인 프로그램 전압(Vpgm)은 프로그램 루프마다 △Vpgm 만큼 증가할 수 있다. 또한, 본 발명의 일 실시예에 따른 워드라인 프로그램 전압(Vpgm)은 하나의 프로그램 루프에서 순차적으로 증가하는 스텝 펄스일 수 있다.

예를 들어, 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program) 방식과 비교하였을 경우, 본 발명의 일 실시예에 따른 워드라인 프로그램 전압(Vpgm)은 하나의 프로그램 루프마다 프로그램 전압이 증가하는 것은 유사하나, 본 발명에서는 하나의 프로그램 루프 내에서도 워드라인에 제공되는 워드라인 프로그램 전압(Vpgm)이 순차적으로 증가하면서 각각의 프로그램 루프에서도 프로그램 전압이 증가할 수 있다. 예를 들어, 하나의 프로그램 루프에서 워드라인 프로그램 전압(Vpgm)은 3단계로 증가하는 값을 가질 수 있다.

본 발명에서는, 3단계로 증가하는 워드라인 프로그램 전압(Vpgm)과 메모리 셀들의 상태에 따라 비트라인에 제공되는 전압이 조절되어 각 메모리 셀들의 채널이 형성되는 전압이 상이하게 제공될 수 있다.

비트라인 프로그램 전압(Vb)은 제1 내지 제3 비트라인 프로그램 전압들(Vb1, Vb2, Vb3)을 포함할 수 있다. 예를 들어, 제1 내지 제3 비트라인 프로그램 전압들(Vb1, Vb2, Vb3)은 순차적으로 감소하는 값을 가질 수 있다.

본 발명의 일 실시예에 따른 반도체 메모리 장치(10)는 프로그램을 수행할 메모리 셀들을 제1 내지 제3 상태 셀들로 분류하여 각각의 메모리 셀들을 프로그램 하는 동안에 상이한 비트라인 프로그램 전압들(Vb1, Vb2, Vb3)을 제공한다.

전압 생성기(200)에서 생성된 워드라인 프로그램 전압(Vpgm)은 로우 디코더(300)를 통하여 메모리 셀 어레이(400)에 제공될 수 있다.

반도체 메모리 장치(10)에서 프로그램 단위는 페이지 또는 섹터 단위로 이루어질 수 있으며, 하나의 선택 워드라인에는 워드라인 프로그램 전압(Vpgm)이 제공되고, 이외의 비선택 워드라인들에는 패스 전압(Vpass)이 제공될 수 있다.

로우 디코더(300)는 로우 전압 제어 신호(RV)에 기초하여 선택 워드라인을 통하여 순차적으로 증가하는 제1 내지 제3 워드라인 프로그램 전압들(Vpgm1, Vpgm2, Vpgm3)을 제공한다. 하나의 프로그램 루프 동안에 제공된 워드라인 프로그램 전압들(Vpgm1, Vpgm2, Vpgm3)은 다음 프로그램 루프 동안에 크기가 증가할 수 있으며, 실시예에 따라, 현재 프로그램 루프에서 가장 작은 전압 레벨을 가지는 제1 워드라인 프로그램 전압(Vpgm1)은 직전 프로그램 루프에서 가장 큰 전압 레벨을 가지는 제3 워드라인 프로그램 전압(Vpgm3)으로부터 △Vpgm 만큼 증가한 값을 가질 수 있다. 워드라인 프로그램 전압(Vpgm)은 로우 디코더(300)를 통하여 펄스 형태로 메모리 셀 어레이(400)에 제공될 수 있다.

다만, 동일한 워드라인에 연결된 메모리 셀들 중에서 프로그램 수행되지 않는 메모리 셀, 또는 동일한 워드라인 프로그램 전압(Vpgm)을 인가하더라도 각 메모리 셀들이 프로그램이 완료되는 시간이 상이할 수 있으므로 각 메모리 셀에 연결된 비트라인을 통하여 상이한 비트라인 프로그램 전압(Vb)이 제공되어 프로그램 동작을 제어할 수 있다.

메모리 셀 어레이(400)는 워드라인들과 비트라인들 사이에 연결된 복수의 메모리 셀들을 포함하며, 워드라인들과 비트라인들을 통하여 제공되는 전압에 기초하여 데이터를 저장하거나, 기입된 데이터를 출력할 수 있다.

실시예에 따라 메모리 셀 어레이(400)에 포함된 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있으며, 메모리 셀 트랜지스터의 게이트, 제1 및 제2 단자에 제공되는 전압의 레벨에 기초하여 FN 터널링 효과에 의하여 플로팅 게이트에 전자가 주입되어 문턱 전압(Threshold voltage)이 상이해지는 현상에 따라 데이터를 저장할 수 있다.

데이터 입출력부(600)는 데이터(DT)에 기초하여 비트라인 프로그램 전압(Vb) 중에서 하나를 선택하여 칼럼 디코더(500)에 제공할 수 있으며, 칼럼 디코더(500)는 수신된 비트라인 프로그램 전압(Vb)을 비트라인을 통하여 메모리 셀 어레이(400)에 포함된 메모리 셀들에 제공할 수 있다. 다만, 실시예에 따라 비트라인 프로그램 전압(Vb)이 칼럼 디코더(500)에 바로 제공되어 메모리 셀 어레이(400)에 제공될 수도 있다.

데이터 입출력부(600)는 반도체 메모리 장치(10)의 독출 동작 동안에는 비트라인들을 통하여 메모리 셀 어레이(400)로부터 데이터를 수신하여 외부로 제공하거나, 프로그램 동작에 포함되는 검증 동작 동안에 독출 동작과 유사한 방식으로 워드라인에 검증 전압을 제공하여 비트라인을 통하여 데이터를 독출하고, 수신된 데이터를 감지 신호(SENSE)로서 프로그램 제어부(700)에 제공할 수 있다.

프로그램 제어부(700)는 프로그램이 수행되어야 할 메모리 셀들에 대하여 1차 프로그램을 수행하고, 수행된 프로그램에 기초하여 프로그램이 수행된 메모리 셀들을 제1 내지 제3 상태 셀들로 분류하여 저장하고, 칼럼 전압 제어 신호(CV)를 생성하여 칼럼 디코더(500)로 하여금 각각의 상태 셀들에 대하여 상이한 비트라인 프로그램 전압들(Vb1, Vb2, Vb3)을 제공하도록 할 수 있다.

실시예에 따라, 프로그램 제어부(700)는 로우 전압 제어 신호(RV)를 생성하여, 메모리 셀 어레이(400)에 연결된 워드라인들을 통하여 프로그램 동작에 적합한 워드라인 프로그램 전압(Vpgm)을 제공하도록 할 수 있다.

프로그램 제어부(700)의 구체적인 동작에 대해서는 이하에서 도 7을 참조하여 후술하도록 한다.

도 2는 본 발명의 일 실시예에 따른 메모리 셀 어레이의 일부를 나타내는 회로도이다.

도 2를 참조하면, 메모리 셀 어레이(400)는 제1 내지 제4 비트라인들(BL0, BL1, BL2, BL3), 제1 내지 제4 워드라인들(WL0, WL1, WL2, WL3), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 공통 소스 라인(CSL), 및 복수의 메모리 셀들(MC)을 포함할 수 있다.

하나의 비트라인에 연결된 하나의 셀 스트링에는 접지 선택 트랜지스터(GST), 직렬로 연결된 복수의 메모리 셀들, 및 스트링 선택 트랜지스터(SST)가 직렬로 연결되어 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결되어 있고, 스트링 선택 트랜지스터(SST)는 비트라인(BL)에 연결되어 있다.

도 3a는 메모리 셀들의 프로그램 상태를 설명하기 위한 도면이고, 도 3b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법에 있어서, 프로그램을 수행하는 동안에 메모리 셀들의 상태를 분류하는 기준을 설명하기 위한 도면이다.

도 3a 및 도 3b에 있어서, X 축은 메모리 셀들의 문턱 전압을 나타내고, Y축은 문턱 전압 값을 가지는 메모리 셀들의 수를 나타낸다.

도 3a를 참조하면, 메모리 셀들은 프로그램에 따라 두 가지 상태를 가질 수 있다. 메모리 셀들의 두 가지 상태는 음(negative)의 값을 가지는 문턱 전압을 가지는 소거 상태(E)와 양(positive)의 값을 가지는 문턱 전압을 가지는 프로그램 상태(P)로 나타낼 수 있다. 프로그램이 수행되기 이전에 메모리 셀 어레이(400)에 포함된 모든 메모리 셀들은 소거 상태(E)를 가지도록 각 플로팅 게이트에 남은 전자들을 모두 벌크(bulk)를 통하여 방출시킬 수 있다. 실시예에 따라 소거 상태(E)와 프로그램 상태(P)는 데이터 '0' 및 '1'에 상응할 수 있다.

프로그램이 수행되어야 할 메모리 셀들에 대하여 프로그램 상태(P)가 되었는지 여부를 판단하기 위하여 검증 전압(Vvrf)이 사용될 수 있다. 검증 전압(Vvrf)이상의 문턱 전압 값을 가지는 메모리 셀들은 모두 프로그램 상태가 된 것으로 판단한다.

다만, 복수의 메모리 셀들이 모두 검증 전압(Vvrf) 이상의 문턱 전압을 가지도록 프로그램 되는 데에는 상당한 시간이 소요될 수 있으며, 도 3a에서 나타나듯이, 각각의 소거 상태(E) 및 프로그램 상태(P)에 있어서, 가우스(Gauss) 분포를 보이게 되어 가장자리 부분에 분포된 메모리 셀들의 프로그램 수행 시간은 평균적인 메모리 셀들의 프로그램 수행 시간과 편차가 있을 수 있다.

본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법에 있어서, 소거 상태(E)에 있던 메모리 셀들에 대하여 기 설정된 전압 레벨을 가지는 프로그램 워드라인 전압을 인가하여 1차 프로그램을 수행할 수 있다.

도 3b를 참조하면, 1차 프로그램이 수행된 이후의 메모리 셀들의 분포를 나타낼 수 있다. 각각의 메모리 셀들에 대하여 제1 및 제2 분류 검증 전압들(Va, Vb)에 기초하여 제3 영역(III)에 해당하는 메모리 셀들을 제1 상태 셀, 제2 영역(II)에 해당하는 메모리 셀들을 제2 상태 셀, 제1 영역(I)에 해당하는 메모리 셀들을 제3 상태 셀로 분류할 수 있다. 실시예에 따라, 제1 상태 셀은 Fast 셀, 제2 상태 셀은 Typical 셀, 제3 상태 셀은 Slow 셀로 나타낼 수 있다.

1차 프로그램이 수행된 메모리 셀들의 문턱 전압 분포에 기초하여 각각의 메모리 셀들에 대하여 예상되는 프로그램 시간을 예측하여 제1 내지 제3 상태 셀들에 대하여 이후 프로그램 동작에 있어서 상이한 비트라인 프로그램 전압을 제공할 수 있다.

도 4a는 메모리 셀들의 프로그램 상태를 설명하기 위한 도면이고, 도 4b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법에 있어서, 프로그램을 수행하는 동안에 메모리 셀들의 상태를 분류하는 기준을 설명하기 위한 도면이다.

도 4a 및 도 4b에 있어서, 각 메모리 셀(MC)의 제1 단자(T1) 및 제2 단자(T2)는 각각 드레인 단자 및 소스 단자이거나 그 반대일 수 있으며, 워드라인(WL)과 연결된 게이트 단자(G)를 포함할 수 있다.

상기한 바와 같이 메모리 셀 어레이(400)에 포함된 복수의 메모리 셀들은 플로팅 게이트에 전하를 저장함으로써 상이한 문턱 전압을 가지게 된다. 상이한 문턱 전압은 일반적으로 게이트 단자 및 드레인 단자에 인가되는 전압에 의하여 형성되는 채널(Channel)의 길이에 따라 형성될 수 있다.

도 4a에서는 워드라인(WL)을 통하여 기 설정된 값을 가지는 워드라인 프로그램 전압(Vpgm)을 제공하고, 워드라인 프로그램 전압(Vpgm)이 제공되는 동안에 비트라인(BL)을 통하여 제1 설정 비트라인 전압(Vbg1) 및 제2 설정 비트라인 전압(Vbg2)의 두 가지 레벨을 가지는 전압들을 제공할 수 있다.

이러한 경우, 프로그램이 수행될 메모리 셀들에 있어서, 게이트 및 드레인 단자들에는 두 가지 상태의 전압이 제공될 수 있으며, 검증 동작이 수행됨으로써 하나의 프로그램 루프가 완료된다.

즉, 도 4a에 나타난 프로그램 방법에서는, 프로그램 루프가 진행되는 동안에 메모리 셀들엘 대하여 프로그램 동작을 빠르게 하거나 또는 느리게 하는 두 가지 방법 중에 하나를 선택하게 되어 프로그램 완료 시간을 예측하기 힘들고 프로그램 정확성을 기하기가 어렵다.

도 4b를 참조하면, 워드라인(WL)을 통하여 순차적으로 증가하는 제1 내지 제3 워드라인 프로그램 펄스들(Vpgm1, Vpgm2, Vpgm3)이 인가되고, 제1 내지 제3 워드라인 프로그램 펄스들(Vpgm1, Vpgm2, Vpgm3)이 인가되는 동안, 비트라인(BL)을 통하여 제1 비트라인 프로그램 전압(Vb1)이 일정하게 유지되거나, 제1 비트라인 프로그램 전압(Vb1)에서 제2 비트라인 프로그램 전압(Vb2)으로 감소하거나, 제1 비트라인 프로그램 전압(Vb1)에서 제2 비트라인 프로그램 전압(Vb2), 및 제3 비트라인 프로그램 전압(Vb3)으로 순차적으로 감소하는 값을 가질 수 있다.

도 4b와 같이 프로그램 동작을 수행하는 경우, 메모리 셀에는 Vpgm1-Vb1, Vpgm1-Vb2, Vpgm1-Vb3, Vpgm2-Vb1, Vpgm2-Vb2, Vpgm2-Vb3, Vpgm3-Vb1, Vpgm3-Vb2, 및 Vpgm3-Vb3의 전압에 기초하여 채널 길이가 형성될 수 있으므로, 플로팅 게이트에 주입되는 전압을 미세하게 제어할 수 있다.

예를 들어, 드레인 단자와 게이트 단자 사이에 동일한 전압 차이가 발생하더라도 플로팅 게이트에 주입되는 전자의 양이 많은 제3 상태 셀의 경우, 제1 상태 셀보다 작은 전압 차이를 주더라도 프로그램 동작이 원활하게 수행될 수 있다.

워드라인(WL)은 프로그램 동작이 수행되는 메모리 셀들에 공통으로 연결되어 있기 때문에 워드라인 프로그램 전압(Vpgm)을 셀 상태에 따라 상이하게 인가하기는 어려우므로, Slow 셀인 제3 상태 셀에 대하여 순차적으로 증가하는 프로그램 전압(Vpgm)과 반대로 순차적으로 감소하는 비트라인 프로그램 전압을 제공하며, Fast 셀인 제1 상태 셀에 대하여 일정한 값을 가지는 비트라인 프로그램 전압을 제공한다. Typical 셀인 제2 상태 셀에 대해서는 제1 상태 셀과 제3 상태 셀의 중간 정도에 해당하도록 비트라인 프로그램 전압을 제공할 수 있다.

또한, 하나의 프로그램 루프마다 상이한 검증 전압에 기초하여 메모리 셀들의 상태를 분류하여 프로그램 루프마다 각 메모리 셀들에 대한 프로그램 정도를 제어할 수 있어, 프로그램 시간을 단축시킬 수 있다.

도 5 및 도 6을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 구체적으로 설명하도록 한다.

도 5는 메모리 셀 어레이(400)의 워드라인(WL)과 비트라인(BL)에 제공되는 전압 레벨을 도시한 도면이고, 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 나타내는 흐름도이다.

도 5에서 VWL은 선택 워드라인에 인가되는 전압 레벨을 나타내고, VBL1, VBL2, VBL3, 및 VBL4는 도 2의 제1 내지 제4 비트라인들(BL0, BL1, BL2, BL3)에 인가되는 전압 레벨을 나타낸다. 이하에서는 도 2에서 제2 워드 라인(WL1)이 선택되어 MC11, MC12, MC13, 및 MC14가 모두 프로그램 되는 경우를 설명하도록 한다.

메모리 셀 어레이(400)에 포함된 메모리 셀들에 대하여 1차 프로그램을 수행하여 제1 내지 제3 상태 셀들로 분류한다 (단계 S610). t1 시점에서 기 설정된(predetermined) 전압 레벨을 가지는 프로그램 워드라인 전압(Vpgm1)을 t2 시점까지 제2 워드라인(WL1)을 통하여 인가한다.

각각의 메모리 셀들에 대하여 제1 및 제2 분류 검증 전압(Va, Vb)을 인가하여 메모리 셀들이 턴 온 되었는지 여부를 감지하여 제1 내지 제3 상태 셀들로 분류한다. 1차 프로그램 동작을 수행하는 구간은 t1 시점에서부터 t5 시점까지이다.

예를 들어, 1차 프로그램 동작의 결과, MC11은 제3 상태 셀, MC12 및 MC13은 제2 상태 셀, MC14는 제1 상태 셀로 분류된다.

t5 시점에서 t6 시점까지 제2 워드라인(WL1)에 제1 워드라인 프로그램 전압(Vpgm21)가 인가된다. 제1 워드라인 프로그램 펄스 전압(Vpgm21)은 1차 프로그램이 수행되는 동안에 제2 워드라인(WL1)에 제공된 분류 워드라인 전압(Vpgm1)보다 큰 전압 레벨을 가질 수 있다.

제1 워드라인 프로그램 전압(Vpgm21)은 도 1의 전압 생성기(200)에서 생성된 제1 워드라인 프로그램 전압(Vpgm21)을 수신한 로우 디코더(300)가 프로그램 제어부(700)에서 제공된 로우 전압 제어 신호(RV)에 기초하여 스위칭 동작을 수행하여 제2 워드라인(WL1)에 제공할 수 있다.

제1 워드라인 프로그램 전압(Vpgm21)이 제공되는 동안에는 프로그램이 수행되는 메모리 셀들에는 제1 내지 제3 상태 셀들로 분류되었는지 여부에 관계 없이 제1 비트라인 프로그램 전압(Vb1)이 제공된다.

t6 시점에서 t7 시점까지는 제1 워드라인 프로그램 전압(Vpgm21)보다 큰 전압 값을 가지는 제2 워드라인 프로그램 전압(Vpgm22)이 인가된다. 이 구간 동안에 제2 상태 셀 및 제3 상태 셀인 MC11, MC12, MC13에는 제2 비트라인 프로그램 전압(Vb2)이 제공되며, 제1 상태 셀인 MC14에는 제1 비트라인 프로그램 전압(Vb1)이 유지된다. 따라서 제2 및 제3 상태 셀들에는 제1 상태 셀보다 상대적으로 큰 전압 차이가 발생하여 플로팅 게이트에 주입되는 전자의 양이 많아질 수 있다.

t7 시점에서 t8 시점까지는 제2 워드라인 프로그램 전압(Vpgm22)보다 큰 전압 값을 가지는 제3 워드라인 프로그램 전압(Vpgm23)이 인가된다. 제1 및 제2 상태 셀들에는 직전과 동일한 전압 레벨이 제2 내지 제4 비트라인들(BL1, BL2, BL3)을 통하여 인가되며, 제3 상태 셀에는 제3 비트라인 프로그램 전압(Vb3)이 인가된다. 따라서 Slow 셀인 제3 상태 셀에 대하여 가장 큰 전압 차이가 인가될 수 있다 (단계 S620).

메모리 셀의 상태 분류 결과에 기초하여 비트라인에 인가되는 프로그램 전압을 조절하여 프로그램 동작이 수행된 이후, 프로그램된 메모리 셀들에 대하여 검증 동작이 수행된다 (단계 S630).

검증 동작은 제1 내지 제3 검증 전압(Vc, Vd, Vf)에 기초하여 수행될 수 있다. 제1 내지 제3 검증 전압(Vc, Vd, Vf)은 1차 프로그램이 수행되고 셀 상태를 분류하는 제1 및 제2 분류 검증 전압(Va, Vb)과는 상이한 값을 가질 수 있다.

검증 동작 동안에, 각 메모리 셀에 연결된 워드라인에 문턱 전압보다 높은 전압이 인가되는 경우, 메모리 셀에 턴 온되어 비트라인에 일정한 전압이 제공된다.

제1 내지 제3 검증 전압(Vc, Vd, Vf)에 기초하여 제1 내지 제3 상태 셀들이 재분류 되는 동시에, 메모리 셀들의 패스(pass) 혹은 페일(fail) 여부를 판단할 수 있다. 즉, 제1 비트라인(BL0)에 연결된 MC11은 제1 내지 제3 검증 전압(Vc, Vd, Vf)이 인가되는 경우, 모두 턴-온되어 제3 상태 셀로 재분류되고, 제2 비트라인(BL1)에 연결된 MC12는 제1 검증 전압(Vc)이 인가된 경우는 턴-오프되어 제1 검증 전압(Vc)보다는 큰 문턱 전압을 가지지만, 제2 및 제3 검증 전압(Vd, Vf)이 인가되는 경우에는 턴-온 되어 제1 검증 전압(Vc)과 제2 검증 전압(Vd) 사이의 문턱 전압을 가지는 것으로 판단되어 제2 상태 셀로 재분류된다.

제3 비트라인(BL2)에 연결된 MC13은 제1 및 제2 검증 전압(Vc, Vd)이 인가된 경우에 턴-오프되고 제3 검증 전압(Vf)이 인가된 경우에 턴-온 되어 제2 및 제3 검증 전압(Vd, Vf)의 사이의 문턱 전압 값을 가지는 것으로 판단되어 제1 상태 셀로 재분류된다.

제4 비트라인(BL3)에 연결된 MC14는 제1 내지 재3 검증 전압들(Vc, Vd, Vf)이 인가되는 모든 경우에 턴-오프되어 패스된 메모리 셀로 판단된다. 따라서 이후의 프로그램 진행 과정에서 제4 비트라인(BL3)에는 프로그램 금지 전압(Vinb)이 인가된다.

실시예에 따라 검증 전압들(Vc, Vd, Vf)은 프로그램 루프에 따라 상이한 값을 가지도록 조절될 수 있으며, 검증 전압들(Vc, Vd, Vf)은 프로그램 제어부(700)에 의하여 전압 생성기(200)에서 생성되어 메모리 셀 어레이(400)의 워드라인들에 제공될 수 있다.

검증 동작은 로우 디코더(300)를 통하여 메모리 셀 어레이(400)에 검증 전압을 제공하여 칼럼 디코더(500) 및 데이터 입출력부(600)를 통하여 프로그램 제어부(700)에 감지 신호(SENSE)가 제공되어 수행될 수 있다. 검증 동작 동안에 프로그램 제어부(700)는 메모리 셀의 주소와 재분류된 상태를 저장할 수 있다.

검증 결과, 프로그램이 수행되어야 할 모든 메모리 셀들이 패스된 것으로 판단되는 경우 (단계 S640: YES), 전체 프로그램 동작이 종료된다.

검증 결과, 프로그램이 수행되어야 할 메모리 셀들 중에서 적어도 하나가 페일된 것으로 판단되는 경우 (단계 S640: NO), 워드라인 프로그램 전압(Vpgm)이 증가되고 (단계 S650), 프로그램 루프가 다시 수행된다.

프로그램 되어야 하는 메모리 셀들 중에서 적어도 하나의 메모리 셀이 페일되었기 때문에 다음 프로그램 루프가 t12 시점에서부터 시작된다.

t12 시점에서부터 t15 시점까지 순차적으로 증가하는 제1 내지 제3 워드라인 프로그램 전압들(Vpgm31, Vpgm32, Vpgm33)이 제2 워드라인(WL1)에 제공되며, 제3 상태 셀로 분류된 MC11이 연결된 제1 비트라인(BL0)을 통하여 순차적으로 감소하는 제1 내지 제3 비트라인 프로그램 전압들(Vb1, Vb2, Vb3)이 제공되며, 제2 상태 셀로 분류된 MC12가 연결된 제2 비트라인(BL1)을 통하여 제1 및 제2 비트라인 프로그램 전압들(Vb1, Vb2)이 제공된다.

제1 상태 셀로 분류된 MC13이 연결된 제3 비트라인(BL2)을 통하여 제1 비트라인 프로그램 전압(Vb1)이 일정한 값을 유지하며 제공되며, 패스된 것으로 판단된 MC14가 연결된 제4 비트라인(BL3)에는 프로그램 금지 전압(Vinb)이 제공된다.

직전 프로그램 루프와 비교하였을 경우, 제1 내지 제3 워드라인 프로그램 전압들(Vpgm31, Vpgm32, Vpgm33)은 모두 증가된 값을 가질 수 있다. 따라서 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법에서는 프로그램 전압의 증가 폭을 용이하게 제어할 수 있다. 예를 들어, Slow 셀로 판단된 경우에는 워드라인과 비트라인 사이의 전압 차이를 크게 하여 빠르게 문턱 전압을 증가시키다가 프로그램 루프를 따라 Fast 셀로 판단된 경우에는 워드라인과 비트라인 사이의 전압차이를 작게 조절하여 문턱 전압의 분포를 정밀하게 제어할 수 있다.

도 7은 도 1의 프로그램 제어부의 일 실시예를 나타내는 블록도이다.

도 7을 참조하면, 프로그램 제어부(700)는 프로그램 제어 회로(710), 검증 회로(720), 및 셀 상태 저장 회로(730)를 포함할 수 있다.

프로그램 제어 회로(710)는 어드레스 신호(ADDR) 및 데이터 신호(DT)를 수신하여 로우 디코더(300) 및 칼럼 디코더(500)에 대하여 특정한 데이터를 기입하도록 할 수 있다. 실시예에 따라 프로그램 제어 회로(710)는 검증 신호(VRF)를 수신하여 프로그램이 수행되어야 할 메모리 셀들의 상태를 분류하고 분류된 셀들의 상태에 따라 상이한 비트라인 프로그램 전압을 제공하도록 하는 칼럼 전압 제어 신호(CV)를 칼럼 디코더(500)에 제공할 수 있다. 또한, 프로그램 루프의 진행에 따라 증가하는 값을 가지는 워드라인 프로그램 펄스를 제공하도록 로우 전압 제어 신호(RV)를 로우 디코더(300)에 제공할 수 있다.

프로그램 제어 회로(710)는 검증 결과에 따라 상이한 전압 레벨을 가지는 검증 전압을 제공하도록 검증 회로(720)에 검증 제어 신호(VCON)를 제공할 수 있다.

또한, 프로그램 제어 회로(710)는 셀 상태 저장 회로(730)에 프로그램이 수행되는 메모리 셀들의 주소 및 상태를 저장할 수 있다. 셀 상태 저장 회로(730)에 저장된 메모리 셀들의 상태는 프로그램 루프가 진행됨에 따라 각각의 상태가 지속적으로 재분류되기 때문에 실시간으로 갱신될 수 있다.

따라서 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법에 사용되는 프로그램 제어부(700)는 프로그램이 수행되어야 하는 메모리 셀의 상태를 분류하여 각각의 메모리 셀들에 제공되는 워드라인 프로그램 전압(Vpgm) 및 비트라인 프로그램 전압(Vb)을 제어한다.

실시예에 따라 워드라인 프로그램 전압(Vpgm)은 하나의 프로그램 루프에서 메모리 셀들의 분류 상태의 수만큼 순차적으로 증가할 수 있으며, 비트라인 프로그램 전압(Vb)은 메모리 셀들의 분류 상태의 수만큼 상이한 종류로 제공될 수 있다. 예를 들어 비트라인 프로그램 전압(Vb)은 워드라인 프로그램 전압(Vpgm)과 상이하게 순차적으로 감소되거나, 일정한 값을 유지하는 값일 수 있다. 비트라인 프로그램 전압(Vb)이 메모리 셀의 분류 상태에 따라 상이하게 조절되어 동일한 프로그램 동작 동안에도 각각의 메모리 셀들에 제공되는 비트라인과 워드라인 사이의 전압 차이가 메모리 셀들의 상태에 따라 상이하게 조절될 수 있다.

따라서 프로그램의 진행 과정에서 프로그램이 완료되기 까지 많은 시간이 소요될 것으로 예상되는, 즉 프로그램이 완료되는 문턱 전압보다 상대적으로 낮은 문턱 전압을 가지는 메모리 셀에 대해서는 큰 전압 차이를 인가하여 플로팅 게이트에 대한 전자 주입을 가속시킨다. 다만, 이러한 메모리 셀이 프로그램 하고자 하는 문턱 전압과 비교적 가까운 값의 문턱 전압을 가지게 된 경우에는 워드라인 프로그램 전압(Vpgm)과 비트라인 프로그램 전압(Vb)이 작은 전압 차이 가지도록 하여 플로팅 게이트에 주입되는 전자의 양을 적게 제어할 수 있다.

결론적으로 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법은 프로그램의 정확성을 향상시킬 수 있으며, 문턱 전압 산포를 개선하여 다치(Multiple value)의 데이터를 저장하는 반도체 메모리 장치에 유용하게 사용될 수 있다.

도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법의 단계 별로 문턱 전압 산포를 나타낸 도면이다.

도 8을 참조하면, 초기 상태에서 소거 상태에 있었던 메모리 셀들은 1차 프로그램 이후에 제1 및 제2 분류 검증 전압(Va, Vb)에 기초하여 제1 내지 제3 영역들(I, II, III)로 구분될 수 있다. 제1 내지 제3 영역의 메모리 셀들은 제1 내지 제3 상태 셀들로 분류되어 프로그램 동작 수행 중에는 서로 상이한 분포 특성을 가진다.

프로그램 상태 동안에 워드라인을 통하여 동일한 워드라인 프로그램 펄스가 제공되나, 제1 상태 셀(F)은 제1 비트라인 프로그램 전압(Vb1)이 일정하게 유지되어 비교적 작은 전압 차이의 인가에 의하여 1차 프로그램 이후보다 문턱 전압의 증가 폭이 크지 않다. 이와 비교하였을 때, 대부분의 메모리 셀들이 포함된 제2 상태 셀(T)은 워드라인 프로그램 펄스가 제공되는 동안에 제1 비트라인 프로그램 전압(Vb1) 및 제1 비트라인 프로그램 전압(Vb1)보다 작은 전압 레벨을 가지는 제2 비트라인 프로그램 전압(Vb2)이 순차적으로 인가되어 제1 상태 셀(F)보다 문턱 전압 증가 폭이 크다. 마지막으로 제3 상태 셀(S)은 워드라인 프로그램 펄스가 제공되는 동안에 순차적으로 감소하는 값을 가지는 제1, 제2, 및 제3 비트라인 프로그램 전압들(Vb1, Vb2, Vb3)이 연속적으로 제공되어 가장 큰 문턱 전압 증가 폭을 가진다.

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

10: 반도체 메모리 장치
100: 어드레스 버퍼
700: 프로그램 제어부
710: 프로그램 제어 회로
720: 셀 상태 저장 회로
730: 로우 전압 제공 회로
740: 칼럼 전압 제공 회로
750: 검증 회로

Claims

프로그램이 수행될 메모리 셀들의 프로그램 특성에 따라 메모리 셀들을 분류하는 단계; 및
상기 분류된 메모리 셀들에 대하여 상이한 워드라인 프로그램 전압 및 비트라인 프로그램 전압을 단계적으로 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프로그램 방법.
청구항 1에 있어서,
상기 메모리 셀들을 분류하는 단계는,
어드레스 신호에 기초하여 메모리 셀들에 대하여 1차 프로그램을 수행하여, 상기 1차 프로그램이 수행된 메모리 셀들을 제1 내지 제3 상태 셀들로 분류하는 제1 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프로그램 방법.
청구항 2에 있어서,
상기 워드라인 프로그램 전압 및 비트라인 프로그램 전압을 단계적으로 제공하는 단계는,
순차적으로 증가하는 제1 내지 제3 워드라인 프로그램 펄스들을 선택 워드라인을 통하여 인가하는 제2 단계;
상기 제1 상태 셀들에 대하여 상기 제1 내지 제3 워드라인 프로그램 펄스들이 인가되는 동안에 제1 비트라인 프로그램 전압을 제공하는 제3 단계;
상기 제2 상태 셀들에 대하여, 상기 제1 프로그램 펄스가 인가되는 동안에 제1 비트라인 프로그램 전압을 제공하고 상기 제2 및 제3 프로그램 펄스들이 인가되는 동안에 제2 비트라인 프로그램 전압을 제공하는 제4 단계; 및
상기 제3 상태 셀들에 대하여, 상기 제1 프로그램 펄스가 인가되는 동안에 제1 비트라인 프로그램 전압을 제공하고 상기 제2 프로그램 펄스가 인가되는 동안에 제2 비트라인 프로그램 전압을 제공하며 상기 제3 프로그램 펄스가 인가되는 동안에 제3 비트라인 프로그램 전압을 제공하는 제5 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프로그램 방법.
청구항 2에 있어서,
상기 제1 내지 제3 상태 셀들은 Slow 셀, Typical 셀, 및 Fast 셀에 상응하는 것을 특징으로 하는 반도체 메모리 장치의 프로그램 방법
청구항 2에 있어서,
상기 제1 내지 제3 상태 셀들로 분류하는 단계는,
상기 프로그램이 수행될 메모리 셀들에 대하여 기 설정된 전압 레벨을 가지는 프로그램 워드라인 전압을 인가하여 상기 1차 프로그램을 수행하는 단계; 및
상기 1차 프로그램이 수행된 메모리 셀들에 대하여 제1 및 제2 분류 검증 전압에 기초하여 상기 제1 내지 제3 상태 셀들로 분류하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프로그램 방법.
청구항 5에 있어서,
상기 제2 내지 제5 단계는 하나의 프로그램 루프를 구성하며,
상기 하나의 프로그램 루프가 완료된 이후, 상기 프로그램 된 셀들에 대하여 제1 내지 제3 검증 전압에 기초하여 검증 동작을 수행하여 상기 제1 내지 제3 상태 셀들을 재분류하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프로그램 방법.
청구항 6에 있어서,
상기 프로그램이 수행될 메모리 셀들이 모두 패스될 때까지 상기 제1 내지 제3 워드라인 프로그램 펄스들을 증가시키면서 상기 프로그램 루프를 반복하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프로그램 방법.
청구항 7에 있어서,
상기 프로그램 루프에 사용되는 제1 워드라인 프로그램 펄스는 직전 프로그램 루프에서 사용된 제3 워드라인 프로그램 펄스보다 큰 전압 레벨을 가지는 것을 특징으로 하는 반도체 메모리 장치의 프로그램 방법.
청구항 6에 있어서,
검증 결과 패스된 메모리 셀들에 대해서는 다음 프로그램 루프가 진행되는 동안에 비트라인을 통하여 프로그램 금지 전압을 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프로그램 방법.
청구항 2에 있어서,
상기 제1 내지 제3 상태 셀들로 분류하는 단계는,
상기 프로그램이 수행된 메모리 셀들의 주소와 상기 셀의 상태를 저장하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프로그램 방법.
청구항 3에 있어서,
제1 내지 제3 비트라인 프로그램 전압은 순차적으로 작아지는 것을 특징으로 하는 반도체 메모리 장치의 프로그램 방법.
프로그램 되어야 하는 메모리 셀들의 상태를 분류하여 로우 전압 제어 신호 및 칼럼 전압 제어 신호를 생성하는 프로그램 제어부;
워드라인 프로그램 전압들 및 비트라인 프로그램 전압들을 생성하는 전압 생성기;
상응하는 워드라인들에 하나의 프로그램 루프 내에서 순차적으로 증가하는 상기 워드라인 프로그램 전압들을 상기 로우 전압 제어 신호에 응답하여 제공하는 로우 디코더;
상응하는 비트라인들에 상기 분류된 메모리 셀들의 상태에 따라 상이한 비트라인 프로그램 전압들을 상기 칼럼 전압 제어 신호에 응답하여 제공하는 칼럼 디코더; 및
상기 워드라인과 비트라인 사이에 연결되는 복수의 비휘발성 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
청구항 12에 있어서,
상기 프로그램 제어부는,
상기 프로그램 되어야 하는 메모리 셀들에 대하여 프로그램 결과를 검증하여 검증 신호를 생성하는 검증 회로;
상기 검증 신호에 기초하여 메모리 셀들의 상태를 분류하여 상기 로우 전압 제어 신호 및 상기 칼럼 전압 제어 신호를 생성하는 프로그램 제어 회로; 및
상기 메모리 셀들의 분류 상태에 기초하여 메모리 셀들의 주소 및 셀 상태를 저장하는 셀 상태 저장 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
청구항 12에 있어서,
상기 메모리 셀들은 Fast 셀, Typical 셀, 및 Slow 셀로 분류되며,
상기 칼럼 디코더는 상기 칼럼 전압 제어 신호에 기초하여 상기 워드라인 프로그램 펄스가 인가되는 동안,
상기 Fast 셀에 대하여, 제1 비트라인 프로그램 전압을 제공하고,
상기 Typical 셀에 대하여, 상기 제1 비트라인 프로그램 전압에 이어 제2 비트라인 프로그램 전압을 제공하며,
상기 Slow 셀에 대하여, 상기 제1 비트라인 프로그램 전압에 이어 제2 비트라인 프로그램 전압, 및 제3 비트라인 프로그램 전압을 제공하는 것을 특징으로 하며,
상기 제1 비트라인 프로그램 전압, 제2 비트라인 프로그램 전압, 및 제3 비트라인 프로그램 전압은 순차적으로 감소하는 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
청구항 14에 있어서,
상기 로우 디코더는 상기 로우 전압 제어 신호에 기초하여 프로그램 루프 마다 순차적으로 증가하는 제1 내지 제3 워드라인 프로그램 전압들을 제공하는 것을 특징으로 하는 반도체 메모리 장치.