KR100967010B1 - 불휘발성 메모리 장치 및 그 프로그램 방법 - Google Patents

불휘발성 메모리 장치 및 그 프로그램 방법 Download PDF

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Abstract

본원 발명의 불휘발성 메모리 장치는 임계 어드레스를 기준으로 구분되는 제1 블록 그룹 및 제2 블록 그룹을 포함하는 메모리 셀 어레이와, 프로그램 대상이 되는 블록의 어드레스와 임계 어드레스를 비교하여 제1 제어신호 또는 제2 제어신호를 출력하는 어드레스 비교부와, 상기 제1 제어신호에 따라 제1 패스 전압을 해당 블록에 인가하거나, 상기 제2 제어신호에 따라 제1 패스 전압보다 큰 제2 패스 전압을 해당 블록에 인가하는 고전압 제어부를 포함하는 것을 특징으로 한다.
프로그램 금지, 패스 전압

Description

불휘발성 메모리 장치 및 그 프로그램 방법{Non volatile memory device and program method thereof}
본원 발명은 불휘발성 메모리 장치 및 그 프로그램 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.
이러한 불휘발성 메모리 장치의 각 메모리 셀은 전기적인 프로그램 및 소거 동작이 가능한 소자로서, 약 100Å의 얇은 산화막(이하, 터널 산화막)에 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그햄 및 소거 기능을 수행한다.
한편, 상기 프로그램 동작 중에는 프로그램 대상인 셀과 동일한 스트링에 속한 셀에 대해서는 프로그램 동작이 일어나지 않도록 패스전압을 인가하여 프로그램 금지 동작을 수행하게 되며, 이러한 셀의 분포는 이상적으로는 소거 셀과 동일한 분포를 가지고 있어야 한다. 그러나, 소거 동작과 프로그램 동작이 수회 반복된 후의 메모리 셀들의 문턱전압 분포를 살펴보면, 프로그램 대상이 아닌 셀임에도 불구하고 독출전압(0V) 이상으로 프로그램된 셀들이 발견되고 있다.
본원 발명에서는 이러한 프로그램 금지 동작의 특성을 개선하여, 프로그램 금지 동작이 수행된 셀들의 분포가 소거동작이 수행된 셀들의 분포와 거의 동일하게 유지되도록 하는 개선된 구조의 불휘발성 메모리 장치를 제공하는 것을 목적으로 한다. 또한, 상기 불휘발성 메모리 장치를 이용한 불휘발성 메모리 장치의 프로그램 방법을 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본원 발명의 불휘발성 메모리 장치는 임계 어드레스를 기준으로 구분되는 제1 블록 그룹 및 제2 블록 그룹을 포함하는 메모리 셀 어레이와, 프로그램 대상이 되는 블록의 어드레스와 임계 어드레스를 비교하여 제1 제어신호 또는 제2 제어신호를 출력하는 어드레스 비교부와, 상기 제1 제어신호에 따라 제1 패스 전압을 해당 블록에 인가하거나, 상기 제2 제어신호에 따라 제1 패스 전압보다 큰 제2 패스 전압을 해당 블록에 인가하는 고전압 제어부를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 선택된 워드라인에 대하여 프로그램 전압을 인가하는 단계와, 프로그램 대상이 되는 블록이 제1 블록 그룹에 속하는 경우 비선택된 워드라인에 대하여 제1 패스 전압을 인가하는 단계와, 프로그램 대상이 되는 블록이 제2 블록 그룹에 속하는 경우 비선택된 워드라인에 대하여 상기 제1 패스 전압보다 큰 제2 패스 전압을 인가하는 단계를 포함 하는 것을 특징으로 한다.
전술한 본원 발명의 구성에 따라, 프로그램 금지 동작이 수행된 셀들의 분포가 소거동작이 수행된 셀들의 분포와 거의 동일하게 유지되도록 할 수 있다. 이로 인해, 소거동작과 프로그램 동작이 수회 반복된 후에도 불휘발성 메모리 장치의 신뢰성을 높일 수 있다. 이는 NOP 특성의 개선으로 이어지므로 프로브 테스트(probe test) 수율이 높아지는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다.
도 1은 본 발명이 적용되는 불휘발성 메모리 장치의 전체 구성을 도시한 도면이다.
상기 불휘발성 메모리 장치(100)는 메모리 셀 어레이(102), 페이지 버퍼(108), X/Y-디코더(104, 106), 고전압 발생기(110), 명령어 인터페이스 로직부(112), 명령어 레지스터(114), 어드레스 레지스터/카운터(116), 데이터 레지스터(118), IO 버퍼부(120)를 포함한다.
상기 불휘발성 메모리 장치의 동작을 살펴보기로 한다.
먼저, 상기 명령어 인터페이스 로직부(112)에 대하여 칩 인에이블 신호(/CE)가 디스에이블되고, 라이트 인에이블 신호(/WE)가 토글되면, 이에 응답하여, 상기 명령어 인터페이스 로직부(112)가 상기 IO 버퍼부(110)와 명령어 레지스터(114)를 통하여 수신되는 명령어 신호를 수신하고, 그 명령어에 따라 프로그램 명령, 소거 명령 또는 독출 명령등을 발생시킨다. 이때, 상기 커맨드 신호는 상기 불휘발성 메모리 장치의 동작 모드를 결정하는 페이지 프로그램 셋업 코드(page program setup code)를 포함한다. 한편, 상기 명령어 인터페이스 로직부(112)에서 출력되는 동작상태 신호(/R/B)는 일정 시간 동안 디스에이블되는데, 외부의 메모리 컨트롤러(미도시)는 상기 동작상태 신호(/R/B)를 수신하고 상기 불휘발성 메모리 장치가 프로그램/소거/독출 등의 동작 상태임을 인식한다. 즉, 상기 동작상태 신호(/R/B)가 디스에이블되는 시간 동안, 상기 메모리 셀 어레이 중 하나의 페이지에 대한 프로그램/소거/독출 등이 실행된다.
또한, 어드레스 레지스터/카운터(116)는 상기 IO 버퍼부(120)를 통하여 수신되는 어드레스 신호를 수신하고, 로우 어드레스 신호 및 칼럼 어드레스 신호를 발생시킨다. 상기 어드레스 신호는 상기 메모리 셀 중 하나에 포함되는 페이지들 중 하나에 대응한다.
상기 데이터 레지스터(118)는 상기 IO 버퍼부(120)를 통하여 수신되는 각종 데이터들을 임시저장하고, Y-디코더(106)로 전달한다.
상기 고전압 발생기(110)는 상기 프로그램 명령, 소거 명령 또는 독출 명령에 응답하여 바이어스 전압들을 발생하고 이를 페이지 버퍼(108), X-디코더(104)등에 공급한다.
상기 X-디코더(104)는 상기 로우 어드레스 신호에 응답하여, 상기 메모리 셀 어레이의 블록들 중 하나에 상기 고전압 발생기(110)로 부터 공급받은 바이어스 전 압들을 메모리 셀 어레이(102)에 공급한다.
상기 Y-디코더(106)는 상기 컬럼 어드레스 신호에 응답하여, 상기 페이지 버퍼를 통하여 상기 메모리 셀 어레이의 블록들에 의해 공유되는 비트 라인들(미도시)에 데이터 신호를 공급한다.
상기 페이지 버퍼(108)는 상기 IO 버퍼부(110) 및 상기 Y-디코더(106)를 통하여 수신되는 데이터 신호를 래치하여 상기 메모리 셀 어레이의 블록들에 의해 공유되는 비트 라인들(미도시)에 출력한다.
이와 같은 불휘발성 메모리 장치의 프로그램 동작시에 메모리 셀 어레이에 인가되는 전압을 좀더 상세히 살펴보기로 한다.
도 2는 불휘발성 메모리 장치의 통상적인 프로그램 동작시에 인가되는 전압을 도시한 도면이다.
먼저 메모리 셀 어레이의 구조에 대해 살펴보면, 데이타를 저장하는 메모리 셀들(MC00~MC0m, MC10~MC1m)과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL0~WLm)과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BL)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀 어레이는 비트라인과 메모리 셀을 선택적으로 접속시키는 드레인 선택 트랜지스터(DSL), 공통 소스라인(CSL)과 메모리 셀을 선택적으로 접속시키는 소스 선택 트랜지스터(SSL)를 포함한다. 또한, 소스 선택 트랜지스터(SSL)와 드레인 선택 트랜지스터(DSL)들 사이에 다수의 메모리 셀들이 직렬 연 결되어 있는바 이를 셀 스트링(string) 이라 한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.
이제 프로그램 동작을 상세히 살펴보기로 한다.
프로그램 동작은 페이지 단위로 이루어지는바 프로그램 하고자 하는 셀(MC1n, 210)이 포함된 페이지와 접속된 워드라인, 즉 선택된 워드라인(WLn)에 대하여 프로그램 전압(17~19V)을 인가하고, 그 밖의 워드라인, 즉 비선택된 워드라인에는 패스전압(대략 10V)을 인가한다.
한편, 프로그램하고자 하는 셀과 동일한 페이지에 속하는 셀 중에서도 프로그램할 셀과 프로그램 하지 않을 셀을 구분할 수 있는데, 이는 비트라인에 인가되는 전압을 조절하여 구분할 수 있다. 즉, 프로그램 하고자 하는 셀과 접속된 비트라인, 즉 선택된 비트라인에 대해서는 로우레벨 전압(OV)을 인가하고, 프로그램 하지 않을 셀과 접속된 비트라인, 즉 비선택된 비트라인에 대해서는 하이레벨 전압(VCC)을 인가한다.
정리하면, 특정 셀을 프로그램하고자 하는 경우에는 해당 셀과 접속된 워드라인에 프로그램 전압을 인가하고, 해당 셀과 접속된 비트라인에 로우 레벨 전압을 인가한다.
한편, 프로그램 하고자 하는 특정 셀과 동일한 스트링에 속한 셀들의 경우 워드라인에 인가되는 전압에 따라 프로그램 대상이 되지 않는바, 이들을 제1 프로그램 금지셀(220) 이라 한다. 이 경우 컨트롤 게이트에 프로그램 전압보다 낮은 레벨의 패스 전압이 인가되어 프로그램이 일어나지 않게 된다.
또한, 프로그램 하고자 하는 특정 셀과 동일한 페이지에 속한 셀들의 경우 비트라인에 인가되는 전압에 따라 프로그램 대상이 되지 않는바, 이들을 제2 프로그램 금지셀(230) 이라 한다. 스트링의 모든 셀의 전압이 상승함에 따라 채널 전압은 비트라인에 인가한 전압의 영향으로 Vcc-Vt (Vt는 DSL 트랜지스터의 문턱전압)까지 상승하고 이때부터는 드레인 선택 트랜지스터가 턴오프 되어 스트링의 채널은 플로팅 상태가 된다. 이 때 채널과 콘트롤 게이트 간에는 터널 산화막 커패시턴스, ONO 커페시턴스가 존재하고 채널과 벌크 간에는 디플리션(Depletion) 커패시턴스가 존재하게 되어 이 세 가지의 커패시턴스의 커플링 만큼 채널의 전압이 부스팅되어 상승하게 된다. 이러한 이유로 비트라인에 하이레벨 전압이 인가된 셀은 프로그램이 되지 않는다
이들 두 가지 프로그램 금지 방법은 불휘발성 메모리 장치의 제품 수율에 가장 큰 영향을 끼치는 요소 중 하나이며, 제품의 가장 중요한 특성중 하나인 NOP (Number of Program, 하나의 셀을 몇 번 프로그램 할 수 있는가 하는 특성)를 결정 짓는다.
이제, 상기 불휘발성 메모리 장치의 소거 동작에 대해 살펴보기로 한다.
도 3은 불휘발성 메모리 장치의 통상적인 소거 동작시에 인가되는 전압을 도 시한 도면이다.
소거 동작 시에는 TP-Well에 소거전압 (~20V)를 인가하고 선택된 블록의 워드 라인에 모두 0V를 인가하여 플로팅 게이트에 프로그램된 전자를 소거시킨다.
이러한 불휘발성 메모리 장치의 프로그램 동작과 소거의 원리는 모두 F/N 터널링(F/N Tunneling) 효과이다. 즉, 터널 산화막(Tunnel Oxide,혹은 Tox)을 통한 전자의 이동으로 프로그램과 소거 동작을 하게 되므로 반복된 프로그램과 소거 동작 (Cycling) 시에는 터널 산화막의 열화가 발생하게 된다. 따라서 프로그램 동작 시 발생하는 제1 프로그램 금지 방법도 이러한 터널 산화막 열화로 인하여 프로그램과 소거 동작이 수회 반복된 후에는 그 특성이 나빠지게 된다.
도 4는 제1 프로그램 금지 동작에 따른 문턱전압의 분포를 도시한 도면이다.
소거 동작이 일어난 셀의 분포(410)를 볼 때, 해당 셀의 경우 모든 셀이 독출 전압(OV) 아래에 있는 것을 볼 수 있다.
이러한, 셀들에 대해 프로그램 동작이 일어날 경우 해당 셀들은 독출 전압 이상의 분포를 가질 것이다(미도시).
또한, 프로그램 동작시 제1 프로그램 금지 동작에 따라 프로그램 금지 대상이 되는 셀들(420)의 경우 일부 셀이 독출 전압이상으로 프로그램 되어 있지만, 전체적으로는 소거 셀과 거의 동일한 분포를 보이고 있다.
다만, 소거 동작과 프로그램 동작이 수회반복된 후의 제1 프로그램 금지 동 작에 따른 셀들의 문턱전압 분포(430)를 보면, 독출전압(0V) 이상으로 프로그램된 셀들이 상당수 있음을 볼 수 있다. 본원 발명에서는 이러한 프로그램 금지 동작의 특성을 개선하여, 프로그램 금지 동작이 수행된 셀들의 분포가 소거동작이 수행된 셀들의 분포와 거의 동일하게 유지되도록 하고자 한다.
이에 본원 발명에서는 전술한 문제점을 해결하기 위하여, 전체 블록을 사용빈도가 높은 블록 그룹과 사용빈도가 낮은 블록 그룹으로 구분하고 , 사용빈도가 높은 블록의 워드라인에 인가되는 패스 전압 바이어스를 다른 블록에 인가되는 패스 전압 바이어스보다 더 낮게 함으로써 프로그램 금지 동작이 수행된 셀들의 분포를 개선시키고자 한다.
도 5는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치를 도시한 회로도이다.
상기 불휘발성 메모리 장치는 메모리 셀 어레이에 포함된 메모리 블록들(BLK0~BLKN)중 사용빈도가 높은 제1 블록그룹(510)과, 상기 제1 블록그룹(510)보다 사용빈도가 낮은 제2 블록그룹(520)을 포함한다. 일반적으로 불휘발성 메모리 장치는 블록 어드레스 순으로 데이터를 프로그램하게 되므로 블록 어드레스가 작을수록 사용빈도가 높게 되어 프로그램-소거 동작에 따른 스트레스를 많이 받게 된다. 이러한 사용 빈도는 해당 메모리가 어떠한 용도로 사용되는지에 따라 달라질 수 있다. 즉, MP3 플레이어나 디지털 카메라등의 데이터 저장용 메모리로 사용되는 경우와, 프로그램 코드 저장용으로 사용되는 경우는 특정 블록의 사용빈도가 달라지게된다.
이와 같이, 제품이 사용되는 용도에 따라 사용빈도가 높은 블록가 낮은 블록을 통계적으로 산출할 수 있으며, 그것을 근거로 해서 사용빈도가 높은 블록과 낮은 블록을 구분하는 임계 어드레스 값을 정하게 된다.
이와 같은 임계 어드레스 값을 k라고 할때 0부터 k 번째 블록 까지는 제1 블록그룹으로 지정하고, k+1 번째 블록부터 나머지 블록 까지는 제2 블록그룹으로 지정한다.
한편, 본원 발명에서는 제1 블록 그룹과 제2 블록 그룹에 대하여 상이한 패스 전압을 인가하고자 한다.
이를 위해, 본원 발명의 불휘발성 메모리 장치는 프로그램 전압과 패스 전압등을 생성하는 고전압 발생부(550)와, 상기 프로그램 전압 또는 패스 전압이 인가되는 블록의 그룹에 따라 패스 전압의 레벨을 제어하여 인가하는 고전압 제어부(540)와, 상기 임계 어드레스와 블록 어드레스를 비교하여 상기 고전압 제어부(540)에 대한 제어신호를 출력하는 어드레스 비교부(560)를 포함한다.
상기 어드레스 비교부(560)는 현재 프로그램 진행중인 블록의 어드레스와 상기 임계 어드레스 k를 비교하여, 상기 블록 어드레스가 임계 어드레스 보다 작거나 같으면 해당 블록은 제1 블록 그룹에 해당하는 그룹인 것으로 판단하여, 제1 제어신호(EN1)를 상기 고전압 제어부(540)에 출력한다.
이때, 상기 블록 어드레스가 임계 어드레스 보다 크면 해당 블록은 제2 블록 그룹에 해당하는 그룹인 것으로 판단하여, 제2 제어신호(EN2)를 상기 고전압 제어부(540)에 출력한다.
상기 고전압 제어부(540)은 상기 제어신호(EN1, EN2)의 입력에 따라 고전압 발생부(550)에서 전달 받은 패스 전압의 레벨을 조절한다.
바람직하게는, 상기 제1 제어신호가 입력되는 경우 상기 패스 전압의 레벨을 낮춰서 X 디코더(530)를 통해 해당 블록에 공급한다. 그러나, 상기 제2 제어신호가 입력되는 경우에는 상기 패스 전압을 X 디코더(530)를 통해 그대로 해당 블록에 공급한다. 이때, 고전압 제어부(540)로 공급되는 패스전압을 10V라 할 때, 제1 제어신호에 따라 패스 전압의 레벨을 1V 정도 낮춰서 대략 9V 정도로 공급한다. 즉, 제1 제어신호에 의하여 공급되는 패스 전압은 제2 제어신호에 의하여 공급되는 패스 전압보다 낮게 한다.
또 다른 실시예에 따라, 상기 제1 제어신호가 입력되는 경우 상기 패스 전압을 X 디코더(530)를 통해 그대로 해당 블록에 공급한다. 그러나, 상기 제2 제어신호가 입력되는 경우 상기 패스 전압의 레벨을 상승시켜 해당 블록에 공급한다. 이때, 고전압 제어부(540)로 공급되는 패스전압을 9V라 할 때, 제2 제어신호에 따라 패스 전압의 레벨을 1V 정도 높혀서 대략 10V 정도로 공급한다. 즉, 제1 제어신호에 의하여 공급되는 패스 전압은 제2 제어신호에 의하여 공급되는 패스 전압보다 낮게 한다.
도 6은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작을 나타낸 순서도이다.
먼저 프로그램 동작을 실시하기 전에 프로그램 준비 동작이 수행된다(단계 610).
데이터가 임시 저장되는 페이지 버퍼를 초기화하거나, 해당 페이지 버퍼에 프로그램 시킬 데이터를 임시 저장하는 동작 등을 수행한다.
다음으로, 프로그램이 진행되는 블록이 제1 블록 그룹에 속하는지 제2 블록 그룹에 속하는지 판단한다(단계 620).
이를 위해, 현재 프로그램이 진행되는 블록의 어드레스와 임계 어드레스 k를 비교하여, 블록 어드레스가 임계 어드레스보다 작거나 같은 경우에는 해당 블록은 제1 블록 그룹에 속하는 것으로 판단한다. 그리고 블록 어드레스가 임계 어드레스 보다 큰 경우에는 해당 블록은 제2 블록 그룹에 속하는 것으로 판단한다.
다음으로, 해당 블록이 어느 그룹에 속하는지에 따라 해당 블록에 인가되는 패스 전압을 상이하게 설정한다(단계 630, 단계 640).
앞서 언급한 바와 같이, 제1 블록 그룹에 해당하는 블록에 대해서는 제1 제어신호(EN1)에 따라 고전압 제어부(540)를 통해 제1 패스전압이 인가되도록 설정한다.
그리고, 제2 블록 그룹에 해당하는 블록에 대해서는 제2 제어신호(EN2)에 따라 고전압 제어부(540)를 통해 제2 패스전압이 인가되도록 설정한다.
바람직하게는, 상기 제1 패스전압은 제2 패스전압보다 1V 정도 낮게 설정된다.
상기 설정된 패스전압과 그 밖의 프로그램 전압, 비트라인 전압, 드레인 선택 트랜지스터, 소스 선택 트랜지스터에 인가되는 전압에 따라 프로그램 동작을 수행한다(단계 650).
상기 프로그램 동작은 ISPP(Incremental step pulse programming)에 따라 진행된다.
상기 프로그램에 따라 프로그램 대상 셀이 모두 프로그램 되었는지를 검증한다(단계 660).
검증결과에 따라 프로그램이 되지 않은 셀이 있는 경우에는 프로그램 펄스 전압을 일정량 증가시켜 프로그램을 반복하고(단계 670), 프로그램이 완료된 경우에는 프로그램을 종료한다.
도 1은 본 발명이 적용되는 불휘발성 메모리 장치의 전체 구성을 도시한 도면이다.
도 2는 불휘발성 메모리 장치의 통상적인 프로그램 동작시에 인가되는 전압을 도시한 도면이다.
도 3은 불휘발성 메모리 장치의 통상적인 소거 동작시에 인가되는 전압을 도시한 도면이다.
도 4는 제1 프로그램 금지 동작에 따른 문턱전압의 분포를 도시한 도면이다.
도 5는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치를 도시한 회로도이다.
도 6은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작을 나타낸 순서도이다.
<도면의 주요 부분에 대한 설명>
510: 제1 블록 그룹
520: 제2 블록 그룹
530: X 디코더
540: 고전압 제어부
550: 고전압 발생부
560: 어드레스 비교부

Claims (8)

  1. 임계 어드레스를 기준으로 구분되는 제1 블록 그룹 및 제2 블록 그룹을 포함하는 메모리 셀 어레이와,
    프로그램 대상이 되는 블록의 어드레스와 임계 어드레스를 비교하여 제1 제어신호 또는 제2 제어신호를 출력하는 어드레스 비교부와,
    상기 제1 제어신호에 따라 제1 패스 전압을 상기 프로그램 대상이 되는 블록에 인가하거나, 상기 제2 제어신호에 따라 제1 패스 전압보다 큰 제2 패스 전압을 상기 프로그램 대상이 되는 블록에 인가하는 고전압 제어부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 어드레스 비교부는 프로그램 대상이 되는 블록의 어드레스가 임계 어드레스보다 작거나 같은 경우 제1 제어신호를 출력하고, 프로그램 대상이 되는 블록의 어드레스가 임계 어드레스보다 큰 경우 제2 제어신호를 출력하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 불휘발성 메모리 장치는 패스전압을 상기 고전압 제어부에 공급하는 고전압 발생부를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 고전압 제어부는 제1 제어신호에 따라 상기 패스전압의 레벨을 일정하게 감소시킨 제1 패스 전압을 상기 프로그램 대상이 되는 블록에 인가하는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제3항에 있어서, 상기 고전압 제어부는 제2 제어신호에 따라 상기 패스전압의 레벨을 일정하게 상승시킨 제2 패스 전압을 상기 프로그램 대상이 되는 블록에 인가하는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제1항에 있어서, 상기 제1 패스 전압은 제2 패스 전압보다 1V 더 작은 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 선택된 워드라인에 대하여 프로그램 전압을 인가하는 단계와,
    프로그램 대상이 되는 블록이 제1 블록 그룹에 속하는 경우 비선택된 워드라인에 대하여 제1 패스 전압을 인가하는 단계와,
    프로그램 대상이 되는 블록이 제2 블록 그룹에 속하는 경우 비선택된 워드라인에 대하여 상기 제1 패스 전압 보다 큰 제2 패스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  8. 제7항에 있어서, 상기 제1 패스 전압은 제2 패스 전압보다 1V 더 작은 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
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