KR102153017B1 - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

Info

Publication number
KR102153017B1
KR102153017B1 KR1020120141726A KR20120141726A KR102153017B1 KR 102153017 B1 KR102153017 B1 KR 102153017B1 KR 1020120141726 A KR1020120141726 A KR 1020120141726A KR 20120141726 A KR20120141726 A KR 20120141726A KR 102153017 B1 KR102153017 B1 KR 102153017B1
Authority
KR
South Korea
Prior art keywords
memory cells
soft program
voltage
threshold voltage
bit lines
Prior art date
Application number
KR1020120141726A
Other languages
English (en)
Other versions
KR20140073817A (ko
Inventor
구철희
김병렬
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120141726A priority Critical patent/KR102153017B1/ko
Publication of KR20140073817A publication Critical patent/KR20140073817A/ko
Application granted granted Critical
Publication of KR102153017B1 publication Critical patent/KR102153017B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 본 발명에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 소거 동작 및 소프트 프로그램 동작을 수행하기 위한 주변 회로, 및 상기 소프트 프로그램 동작시 상기 메모리 셀 어레이의 워드라인 중 선택된 워드라인에 리드 전압 및 소프트 프로그램 전압을 순차적을 인가하도록 상기 주변 회로를 제어하기 위한 제어 회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operation method thereof}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 소거 동작 후 소프트 프로그램 동작을 수행하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory: RAM)과 롬(Read Only Memory: ROM)으로 나누어진다. 램에 저장된 데이터는 전원 공급이 중단되면 소멸된다. 이러한 타입의 메모리를 휘발성(volatile) 메모리라고 한다. 반면에, 롬에 저장된 데이터는 전원 공급이 중단되더라도 소멸되지 않는다. 이러한 타입의 메모리를 비휘발성(nonvolatile) 메모리라고 한다.
반도체 메모리 장치의 프로그램 동작시 메모리 셀은 F-N 터널링 방식을 이용하여 프로그램된다. 프로그램 동작시에 메모리 셀의 컨트롤 게이트에 고전압을 인가하면, 플로팅 게이트로 전자가 축적된다. 반도체 메모리 장치의 리드 동작 시 플로팅 게이트에 축적된 전자의 양에 따라 달라지는 메모리 셀의 문턱전압을 검출하고 검출된 문턱전압의 레벨에 따라서 독출 데이터를 결정한다.
반도체 메모리 장치의 소거 동작은 선택된 블럭(block) 단위로 수행할 수 있다. 예를 들면, 소거 동작은 선택된 블럭에 포함된 모든 워드라인(wordline)들에 접지전압(예컨대, 0V)을 인가하고, 블럭의 웰(well)에는 소거 전압(예컨대, 20V)을 인가하여 수행할 수 있다.
한편, 소거 동작이 완료된 메모리 셀들의 문턱전압 분포는 일반적으로 넓게 분포되기 때문에 이후에 수행하는 프로그램 동작에 걸리는 시간이 길어질 수가 있다. 예를 들면, 소거된 메모리 셀들 중에서도 문턱전압 레벨이 가장 낮은 메모리 셀과 가장 높은 메모리 셀을 동시에 프로그램하는 경우, 두 메모리 셀들 간에 프로그램 동작 속도 차이가 발생하게 된다.
이를 개선하기 위하여 소거 동작 이후에 소프트 프로그램 동작을 실시한다.
도 1은 반도체 메모리 장치의 메모리 셀 어레이 중 하나의 스트링을 나타내는 회로도이다.
도 2는 종래 기술에 따른 소프트 프로그램 동작에 따른 문턱 전압 분포 변화를 설명하기 위한 그래프이다.
도 1 및 도 2를 참조하면, 소프트 프로그램 동작 시 비트라인(BL)에는 접지 전압을 인가하고 소스 라인(SL)에는 전원 전압을 연결한 상태에서 드레인 선택 라인(DSL)에는 전원 전압을 인가하고 소스 선택 라인(SSL)에는 접지 전압을 인가한다. 이때 다수의 워드라인(WL<0:n>)에 소프트 프로그램 전압을 동시에 인가하여 모든 메모리 셀들(MC0 내지 MCn)을 동시에 소프트 프로그램하여 소프트 프로그램 검증 전압(SEV)보다 높은 문턱 전압 값을 갖는 메모리 셀이 적어도 하나 이상이 되도록 프로그램한다. 즉, 소프트 프로그램 동작은 일반적인 프로그램 동작 방법과 유사한 방식의 프로그램 동작을 이용하여 실시한다. 그러나 모든 메모리 셀들을 프로그램할 경우, 모든 메모리 셀들의 문턱 전압이 상승하게 되어 문턱 전압 분포의 폭이 감소하는 효과가 미비하다. 즉, 소프트 프로그램 동작이 완료된 메모리 셀들의 문턱 전압 분포(B)는 소프트 프로그램 동작 이전의 메모리 셀들의 문턱 전압(A)에 비해 문턱 전압 분포가 상승할 뿐 분포 폭이 감소하지는 않는다.
본 발명의 실시 예는 반도체 메모리 장치의 소거 동작 후 메모리 셀들의 문턱 전압 분포를 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 소거 동작 및 소프트 프로그램 동작을 수행하기 위한 주변 회로, 및 상기 소프트 프로그램 동작시 상기 메모리 셀 어레이의 워드라인 중 선택된 워드라인에 리드 전압 및 소프트 프로그램 전압을 순차적을 인가하도록 상기 주변 회로를 제어하기 위한 제어 회로를 포함한다.
본 발명의 일실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 셀들을 소거시키는 단계와, 소프트 프로그램 동작을 실시하여 소거된 상태의 상기 다수의 메모리 셀들의 문턱 전압값을 상승시키되, 상기 소프트 프로그램 동작은 상기 다수의 메모리 셀들의 문턱 전압 값에 따라 프로그램되는 정도를 제어하여 프로그램하는 단계와, 소프트 프로그램 검증 동작을 실시하여 상기 다수의 메모리 셀들의 문턱 전압값이 목표 문턱 전압 값보다 큰지 검증하는 단계, 및 상기 소프트 프로그램 검증 동작의 결과 상기 다수의 메모리 셀들의 문턱 전압값이 상기 목표 문턱 전압값보다 작다고 판단된 경우 상기 소프트 프로그램 동작부터 재실시하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 셀들을 포함하는 메모리 셀 어레이가 배치된 반도체 기판에 소거 전압을 인가하여 상기 다수의 메모리 셀들을 소거하는 단계와, 상기 다수의 메모리 셀들에 대해 소거 검증 동작을 실시하는 단계, 및 상기 소거 검증 동작의 결과에 따라 상기 다수의 메모리 셀들의 문턱 전압이 목표 문턱 전압보다 낮다고 판단될 경우, 소프트 프로그램 동작을 실시하여 소거된 상태의 상기 다수의 메모리 셀들의 문턱 전압값을 상승시키되, 상기 소프트 프로그램 동작은 상기 다수의 메모리 셀들의 문턱 전압 값에 따라 프로그램되는 정도를 제어하여 프로그램하는 단계를 포함한다.
본 발명에 따르면, 반도체 메모리 장치의 소거 동작 후 메모리 셀들의 문턱 전압 분포를 개선할 수 있다.
도 1은 반도체 메모리 장치의 메모리 셀 어레이 중 하나의 스트링을 나타내는 회로도이다.
도 2는 종래 기술에 따른 소프트 프로그램 동작에 따른 문턱 전압 분포 변화를 설명하기 위한 그래프이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 블럭도이다.
도 4는 도 3에 도시된 메모리 셀 어레이의 상세 회로도이다.
도 5는 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 6은 도 5에 도시된 소프트 프로그램 동작을 설명하기 위한 순서도이다.
도 7은 소프트 프로그램 동작시 비트라인의 전위와 워드라인의 전위를 설명하기 위한 파형도이다.
도 8은 본 발명에 따른 소프트 프로그램 동작에 따른 문턱 전압 분포 변화를 설명하기 위한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 블럭도이다.
도 3을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼(120), X 디코더(130), 전압 제공부(140), 및 제어 회로(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 셀들을 포함한다. 메모리 셀 어레이(110)의 세부 구성은 후술하도록 한다.
페이지 버퍼(120)는 메모리 셀 어레이(110)의 다수의 비트라인(BL)과 연결된다. 페이지 버퍼(120)는 제어 회로(150)에서 출력되는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 소거 검증 동작 및 소프트 프로그램 검증 동작 시 비트라인들(BL)의 전위를 센싱하여 메모리 셀들의 소거 상태를 검증한다.
X 디코더(130)는 제어 회로(150)에서 출력되는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)의 다수의 워드라인(WL), 드레인 및 소스 선택 라인(DSL, SSL)에 전압 제공부(140)에서 생성된 동작 전압들을 인가한다.
전압 제공부(140)는 제어 회로(150)에서 출력되는 전압 제공부 제어 신호들(VC_signals)에 응답하여 소거 동작시 메모리 셀 어레이(110)가 형성된 반도체 기판의 P웰에 인가되는 소거 전압(Verase)을 생성하고, 소거 검증 동작 및 소프트 프로그램 검증 동작시 검증 전압(Vverify)을 생성한다. 또한 전압 제공부(140)는 소프트 프로그램 동작시 메모리 셀 어레이(110)의 메모리 셀들의 문턱 전압을 센싱하기 위한 리드 전압(Vread), 메모리 셀 어레이(110)의 메모리 셀들을 프로그램하기 위한 소프트 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 포함하는 동작 전압들을 생성한다.
제어 회로(150)는 소거 동작시 전압 제공부(140)가 소거 전압(Verase)을 생성하도록 제어 신호들(VC_signals)을 출력하고, 소프트 프로그램 동작시 전압 제공부(140)가 리드 전압(Vread), 소프트 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하도록 제어 신호들(VC_signals)을 출력하며, 소거 검증 동작 및 소프트 프로그램 검증 동작시 전압 제공부(140)가 검증 전압(Vverify)을 생성하도록 제어 신호들(VC_signals)을 출력한다.
또한 제어 회로(150)는 소프트 프로그램 동작시 비트라인들(BL)의 전위가 설정 레벨로 프리차지되고, 프리차지된 비트라인들(BL)의 전위가 선택된 메모리 셀의 문턱 전압에 따라 디스차지되는 전위량에 제어 되도록 페이지 버퍼(120), X 디코더(130) 및 전압 제공부(140)를 제어한다. 즉, 제어 회로(150)는 소프트 프로그램 동작시 소거된 메모리 셀들의 문턱 전압 값에 따라 메모리 셀들과 연결된 비트라인의 디스차지 전위량을 조절하고, 비트라인의 전위에 따라 메모리 셀의 프로그램 정도가 조절되도록 페이지 버퍼(120), X 디코더(130) 및 전압 제공부(140)를 제어한다.
또한 제어 회로(150)는 소거 검증 동작 및 소프트 프로그램 검증 동작시 페이지 버퍼(120)가 비트라인들(BL)의 전위를 센싱하여 소거 검증 동작 및 소프트 프로그램 검증 동작의 패스/페일 결과를 검출하도록 페이지 버퍼 제어 신호들(PB_signals)을 출력한다.
도 4는 도 3에 도시된 메모리 셀 어레이의 상세 회로도이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 다수의 스트링(ST0 내지 STk)을 포함한다. 다수의 스트링(ST0 내지 STk)은 유사한 구조를 갖으므로 하나의 스트링(ST0)를 예로 들어 상세히 설명한다.
스트링(ST0)은 소스 라인(SL)과 비트라인(BL0) 사이에 연결되는 소스 선택 트랜지스터(SST), 제1 더미 셀(DMC0), 다수의 메모리 셀(MC0 내지 MCn), 제 더미 셀(DMC1) 및 드레인 선택 트랜지스터(DST)를 포함한다. 제1 및 제2 더미 셀(DMC0 및 DMC1) 대신 제1 및 제2 더미 트랜지스터를 구성할 수 있으며, 제1 및 제2 더미 셀(DMC0 및 DMC1)를 각각 두개씩 배치할 수 있다.
소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)의 게이트는 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 각각 연결되고, 제1 및 제2 더미 셀(DMC0 및 DMC1)의 게이트에는 제1 및 제2 더미 워드라인(DWL<0>, DWL<1>)이 연결되고, 다수의 메모리 셀(MC0 내지 MCn)에는 다수의 워드라인(WL<n:0>)이 연결된다.
메모리 셀 어레이(110)의 다수의 메모리 셀들은 동일한 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의할 수 있다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성될 수 있다.
도 5는 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 3 내지 도 5를 참조하여 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
1) 소거 동작(S510)
전압 제공부(140)는 제어 회로(150)에서 출력된 전압 제공부 제어 신호들에 응답하여 소거 전압(Verase)을 생성한다. 생성된 소거 전압(Verase)은 메모리 셀 어레이(110)가 형성된 반도체 기판의 P웰에 인가된다. 이때 메모리 셀 어레이(110)의 워드라인들에는 0V를 인가할 수 있다.
이로 인하여 메모리 셀 어레이(110)의 프로그램된 다수의 메모리 셀들의 플로팅 게이트에 저장된 전하들이 터널 절연막을 통해 반도체 기판으로 터널링되어 빠져 나가 메모리 셀들의 문턱 전압 값이 낮아지게 된다.
2) 소거 검증(S520)
상기 소거 동작(S510) 후, 메모리 셀 어레이(110)의 비트라인들(BL)과 연결된 페이지 버퍼(120)를 이용하여 메모리 셀 어레이(110)의 메모리 셀들이 목표 문턱 전압(HEV)보다 낮은 문턱 전압 값을 갖는지 검증한다. 이때 소거 검증 동작은 VNR(Virtual negative read) 방식을 이용하여 메모리 셀들의 문턱 전압 값을 센싱하여 검증하는 것이 바람직하다. 이를 좀 더 상세하게 설명하면, 메모리 셀들의 문턱 전압 센싱 동작 시 비트라인 전압, P웰에 인가되는 전압들을 코어 전압(예를 들어 1V)만큼 상승시켜 인가한다. 이로 인해 메모리 셀들의 문턱 전압 값이 음의 전압 값(예를 들어 -1V)이어도 코어 전압(Vcore) 만큼 상승된 값으로 센싱할 수 있다.
3) 소거 검증 동작 판단(S530)
상술한 소거 검증 동작(S520)의 결과 모든 메모리 셀들의 문턱 전압 값이 목표 문턱 전압(HEV)보다 낮은 문턱 전압 값을 갖을 경우 이를 패스로 판단하고, 적어도 하나 이상의 메모리 셀의 문턱 전압 값이 목표 문턱 전압(HEV)보다 높을 경우 이를 페일로 판단한다.
4) 소거 전압 증가(S540)
상술한 소거 검증 동작 판단(S530) 결과 페일로 판단된 경우, 이전 소거 동작(S510)에서 사용된 소거 전압(Verase)을 스텝 전압만큼 상승시킨 전압을 새로운 소거 전압(Verase)으로 설정하고, 상술한 소거 동작(S510)부터 재수행한다. 전압 제공부(140)는 제어 회로(150)에서 출력된 전압 제공부 제어 신호들에 응답하여 이전 소거 동작(S510)에서 사용된 소거 전압(Verase)을 스텝 전압만큼 상승시킨 새로운 소거 전압(Verase)을 생성한다.
5) 소프트 프로그램 동작(S550)
상술한 소거 검증 동작 판단(S530) 결과 패스로 판단된 경우, 소프트 프로그램 동작을 수행한다.
소프트 프로그램 동작의 상세한 동작 설명은 후술하도록 한다.
6) 소프트 프로그램 검증 동작(S560)
소프트 프로그램 동작(S550)을 완료한 후, 소프트 프로그램 검증 동작을 실시한다. 소프트 프로그램 검증 동작은 페이지 버퍼를 이용하여 프로그램된 메모리 셀들의 문턱 전압 값을 센싱하고, 프로그램된 메모리 셀들 중 목포 문턱 전압 값(SEV)보다 높은 문턱 전압 값을 갖는 메모리 셀들의 유무를 검출한다.
상술한 소프트 프로그램 검증 동작은 VNR(Virtual negative read) 방식을 이용하여 메모리 셀들의 문턱 전압 값을 센싱하여 검증하는 것이 바람직하다.
7) 소프트 프로그램 검증 동작 판단(S570)
상술한 소프트 프로그램 검증 동작(S560)의 결과, 프로그램된 메모리 셀들 중 목포 문턱 전압 값(SEV)보다 높은 문턱 전압 값을 갖는 메모리 셀이 적어도 하나 이상인 경우 패스로 판단한 후, 페이지 어드레스를 변경하여 상술한 소프트 프로그램 동작(S550) 및 소프트 프로그램 검증 동작(S560)을 재수행한다. 또한 모든 페이지에 대하여 소프트 프로그램 동작(S550) 및 소프트 프로그램 검증 동작(S560)을 완료한 경우 반도체 메모리 소자의 동작을 종료한다.
모든 메모리 셀들의 문턱 전압 값이 목포 문턱 전압 값(SEV)보다 낮을 경우 해당 페이지의 소프트 프로그램 동작이 페일된 것으로 판단하여 상술한 소프트 프로그램 동작(S550)부터 재수행한다.
이때 하나의 페이지에 대한 소프트 프로그램 동작(S550) 및 소프트 프로그램 검증 동작(S560)이 반복 수행되는 사이클링 횟수를 카운트하여 카우트된 횟수가 설정된 횟수 이상일 경우, 메모리 셀 어레이(110)에 대한 동작을 페일로 판단하여 배드 블럭 처리할 수 있다.
도 6은 도 5에 도시된 소프트 프로그램 동작을 설명하기 위한 순서도이다.
도 7은 소프트 프로그램 동작시 비트라인의 전위와 워드라인의 전위를 설명하기 위한 파형도이다.
도 8은 본 발명에 따른 소프트 프로그램 동작에 따른 문턱 전압 분포 변화를 설명하기 위한 그래프이다.
도 3, 도 4, 도 6, 도 7, 및 도 8을 참조하여 본 발명에 따른 소프트 프로그램 동작을 상세히 설명하면 다음과 같다.
1) 비트라인들 프리차지(S551)
페이지 버퍼(120)는 제어 회로(150)에서 출력된 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 메모리 셀 어레이(110)의 비트라인들(BL0 내지 BLk)을 전원 전압 레벨(Vcc) 또는 설정된 전압 레벨로 프리차지한다.
2) 소거 셀 문턱 전압 센싱(S552)
전압 제공부(140)는 제어 회로(150)에서 출력되는 전압 제공부 제어 신호들(VC_signals)에 응답하여 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 리드 전압(Vread)은 소거 동작의 목표 문턱 전압(HEV)보다 낮은 전압으로 설정하는 것이 바람직하며, 패스 전압(Vpass)은 0V 보다 높은 전압으로 설정하는 것이 바람직하다.
X 디코더(130)는 제어 회로(150)에서 출력되는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)의 다수의 워드라인(WL), 드레인 및 소스 선택 라인(DSL, SSL)에 전압 제공부(140)에서 생성된 동작 전압들을 인가한다. 본 발명의 일 실시 예에서는 다수의 워드라인(WL<0;n>) 중 워드라인(WL<0>)을 선택하고 나머지 워드라인(WL<n;1>)을 비선택하여 소프트 프로그램 동작을 실시하는 것을 설명한다. X 디코더(130)는 로우 어드레스(RADD)에 따라 선택된 워드라인(WL<0>)에는 리드 전압(Vread)을 인가하고 나머지 비선택된 워드라인(WL<n;1>)에는 패스 전압(Vpass)을 인가한다. 이때 드레인 및 소스 선택 라인(DSL, SSL), 제1 및 제2 더미 워드라인(DWL<0>, DWL<1>)에 동작 전압(예를 들어 Vcc)을 인가하여 드레인 및 소스 선택 트랜지스터(DST, SST) 및 제1 및 제2 더미 셀(DMC0 및 DMC1)들을 턴온시킨다.
이로 인하여 메모리 셀 어레이(110)의 프리차지된 비트라인들(BL0 내지 BLk)은 선택된 워드라인(WL<0>)에 연결된 메모리 셀들(MC0)의 문턱 전압 값에 따라 전위가 디스차지된다. 좀 더 상세하게는 메모리 셀들(MC0)의 문턱 전압 값에 따라 비트라인의 디스차지 전류량이 조절된다. 이로 인하여 각 비트라인은 연결된 메모리 셀의 문턱 전압 값에 대응하는 전위를 갖도록 디스차지된다. 예를 들어 연결된 메모리 셀의 문턱 전압 값이 상대적으로 높을 경우 비트라인은 프리차지 레벨과 가까운 전위 레벨을 유지하고, 연결된 메모리 셀의 문턱 전압 값이 상대적으로 낮을 경우 0V와 가까운 전위 레벨로 디스차지된다.
3) 비선택 워드라인에 패스 전압 인가(S553)
전압 제공부(140)는 제어 회로(150)에서 출력되는 전압 제공부 제어 신호들(VC_signals)에 응답하여 패스 전압(Vpass)을 생성한다.
X 디코더(130)는 제어 회로(150)에서 출력되는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)의 다수의 워드라인(WL), 드레인 및 소스 선택 라인(DSL, SSL)에 전압 제공부(140)에서 생성된 동작 전압들을 인가한다. 즉, X 디코더(130)는 로우 어드레스(RADD)에 따라 비 선택된 워드라인들(WL<n;1>)에 패스 전압을 인가하고, 드레인 및 소스 선택 라인(DSL, SSL), 제1 및 제2 더미 워드라인(DWL<0>, DWL<1>)에 동작 전압(예를 들어 Vcc)을 인가하여 드레인 및 소스 선택 트랜지스터(DST, SST) 및 제1 및 제2 더미 셀(DMC0 및 DMC1)들을 턴온시킨다.
4) 선택 워드라인에 소프트 프로그램 전압 인가(S554)
전압 제공부(140)는 제어 회로(150)에서 출력되는 전압 제공부 제어 신호들(VC_signals)에 응답하여 소프트 프로그램 전압(Vpgm)을 생성한다.
X 디코더(130)는 제어 회로(150)에서 출력되는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)의 선택된 워드라인(WL<0>)에 소프트 프로그램 전압(Vpgm)을 인가한다.
선택된 메모리 셀들(MC0) 각각은 연결된 비트라인들(BL0 내지 BLk)의 전위에 따라 프로그램 동작이 제어된다.
비트라인의 전위가 프리차지 레벨과 상대적으로 가까운 경우, 좀 더 상세하게는 비트라인의 전위와 드레인 선택 라인(DSL)의 전위 차(Vgs)가 드레인 선택 트랜지스터의 문턱 전압(Vt)보다 작을 경우 드레인 선택 트랜지스터는 턴오프되며, 선택된 워드라인(WL<0>)에 인가되는 소프트 프로그램 전압(Vpgm)에 의해 메모리 셀(MC0)가 형성된 채널의 전위가 부스팅되어 메모리 셀(MC0)은 프로그램되지 않는다. 이때 전위 차(Vgs)가 드레인 선택 트랜지스터의 문턱 전압(Vt)보다 작은 정도에 따라 채널의 부스팅 정도가 변화하게 되어 메모리 셀의 문턱 전압이 상승할 수 있다. 즉, 전위 차(Vgs)가 드레인 선택 트랜지스터의 문턱 전압(Vt)보다 작더라도 전위 차(Vgs)의 레벨에 비례하여 메모리 셀의 문턱 전압이 상승될 수 있다.
반면, 비트라인의 전위가 프리차지 레벨과 상대적으로 멀고 0V와 가까운 경우, 좀 더 상세하게는 비트라인의 전위와 드레인 선택 라인(DSL)의 전위 차(Vgs)가 드레인 선택 트랜지스터의 문턱 전압(Vt)보다 클 경우 드레인 선택 트랜지스터는 턴온되며, 선택된 워드라인(WL<0>)에 인가되는 소프트 프로그램 전압(Vpgm)에 의해 메모리 셀(MC0)은 프로그램된다.
이로 인하여 낮은 문턱 전압을 갖는 메모리 셀들과 상대적으로 높은 문턱 전압을 갖는 메모리 셀들의 프로그램 정도를 다르게 하여 소프트 프로그램할 수 있어 메모리 셀들의 문턱 전압 분포 폭을 좁힐 수 있다. 즉, 비트라인의 전위와 드레인 선택 라인(DSL)의 전위 차(Vgs)이에 따라 채널이 부스팅되는 정도가 조절되어 각 메모리 셀들마다 비트라인 전위에 따라 프로그램되는 정도가 조절되어 균일한 문턱 전압값을 갖도록 프로그램할 수 있다.
상술한 소프트 프로그램 동작을 진행한 메모리 셀 어레이(110)의 다수의 메모리 셀들(MC0 내지 MCn)은 모두 0V이하의 문턱 전압 값 즉, 소거 상태의 문턱 전압 값을 갖는다. 즉, 소프트 프로그램 동작은 데이터를 저장하기 위한 동작이 아니며 다수의 메모리 셀들의 문턱 전압 값을 0V에 가깝게 상승시키는 동시에 문턱 전압 분포 폭을 감소시키기 위해 실시한다.
소프트 프로그램 동작을 완료한 반도체 메모리 장치는 데이터를 저장하기 위한 프로그램 동작을 수행할 수 있다.
100 : 반도체 메모리 장치
110 : 메모리 셀 어레이
120 : 페이지 버퍼
130 : X 디코더
140 : 전압 제공부
150 : 제어 회로

Claims (20)

  1. 다수의 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 블록에 대해서 소거 동작을 수행한 뒤, 소프트 프로그램 동작 및 소프트 프로그램 검증 동작을 수행하기 위한 주변 회로; 및
    상기 주변 회로의 동작을 제어하는 제어 회로를 포함하는 반도체 메모리 장치로서, 상기 제어 회로는 상기 소프트 프로그램 동작을 수행하고, 상기 소프트 프로그램 동작의 완료여부를 검증하는 소프트 프로그램 검증 동작을 수행하도록 상기 주변 회로를 제어하고,
    상기 소프트 프로그램 동작은,
    상기 다수의 메모리 셀들에 각각 연결된 복수의 비트라인들을 프리차지하고,
    상기 다수의 메모리 셀들에 공통 연결되는 선택된 워드라인에 리드 전압을 인가하고,
    상기 리드 전압의 인가에 따라 상기 다수의 메모리 셀들의 문턱 전압에 각각 대응되는 전압들로 상기 복수의 비트라인들의 전압이 디스차지된 상태에서, 상기 선택된 워드라인에 소프트 프로그램 전압을 인가하는, 반도체 메모리 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 비트라인들을 프리차지하기 위한 페이지 버퍼;
    상기 주변 회로는 상기 제어 회로에서 출력되는 전압 공급부 제어 신호들에 응답하여 상기 리드 전압 및 소프트 프로그램 전압을 생성하기 위한 전압 공급부; 및
    상기 제어 회로에서 출력되는 로우 어드레스 신호에 응답하여 상기 선택된 워드라인에 상기 리드 전압 및 상기 소프트 프로그램 전압을 순차적으로 인가하여 프리차지된 상기 비트라인의 전위가 상기 메모리 셀들의 문턱 전압 값에 따라 디스차지된 후 프로그램되도록 제어하기 위한 X 디코더를 포함하는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어 회로는 상기 소프트 프로그램 동작시 상기 메모리 블록을 페이지 단위로 프로그램하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    디스차지된 상기 비트라인들의 전위 레벨과 복수의 워드라인들 중 드레인 선택 라인의 전위 차이가 드레인 선택 트랜지스터의 문턱 전압보다 작을 경우 상기 비트라인들과 연결된 메모리 셀은 상기 소프트 프로그램 동작시 프로그램되는 정도가 조절되어 프로그램되는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    디스차지된 상기 비트라인들의 전위 레벨과 상기 드레인 선택 라인의 전위 차이가 상기 드레인 선택 트랜지스터의 문턱 전압보다 클 경우 상기 비트라인과 연결된 메모리 셀은 상기 소프트 프로그램 동작시 프로그램되는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 리드 전압은 소거 동작시의 목표 문턱 전압 값보다 낮은 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 페이지 버퍼는 상기 비트라인들의 전위를 센싱하여 소거 검증 동작 및 소프트 프로그램 검증 동작을 수행하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 소프트 프로그램 동작은 소거 동작이 완료된 후 진행되며, 소프트 프로그램 동작이 진행된 메모리 셀들은 모두 소거 상태의 문턱 전압 분포를 갖는 반도체 메모리 장치.
  11. 메모리 블록에 포함된 다수의 메모리 셀들을 소거시키는 단계;
    상기 다수의 메모리 셀들에 각각 연결된 복수의 비트라인들을 프리차지하는 단계;
    상기 다수의 메모리 셀들에 공통 연결되는 선택된 워드라인에 리드 전압을 인가하는 단계;
    상기 리드 전압의 인가에 따라 상기 다수의 메모리 셀들의 문턱 전압에 각각 대응되는 전압들로 상기 복수의 비트라인들의 전압이 디스차지된 상태에서, 상기 선택된 워드라인에 소프트 프로그램 전압을 인가하는 단계;
    소프트 프로그램 검증 동작을 실시하여 상기 다수의 메모리 셀들의 문턱 전압값이 목표 문턱 전압 값보다 큰지 여부를 검증하는 단계; 및
    상기 소프트 프로그램 검증 동작의 결과에 따라 상기 소프트 프로그램 전압을 재인가 하는 단계;를 포함하는 반도체 메모리 장치의 동작 방법.
  12. 삭제
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 선택된 워드라인에 소프트 프로그램 전압을 인가하는 단계는,
    디스차지된 상기 비트라인들의 전위 레벨과 상기 복수의 워드라인들 중 드레인 선택 라인의 전위 차이가 드레인 선택 트랜지스터의 문턱 전압보다 작을 경우 상기 비트라인들과 연결된 메모리 셀들은 프로그램되는 정도가 조절되는 반도체 메모리 장치의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 디스차지된 상기 비트라인들의 전위 레벨과 상기 드레인 선택 라인의 전위 차이가 상기 드레인 선택 트랜지스터의 문턱 전압보다 작을 경우, 상기 전위 차이에 따라 채널의 부스팅 레벨이 변화되는 반도체 메모리 장치의 동작 방법.
  16. 삭제
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 목표 문턱 전압값은 0V보다 낮은 반도체 메모리 장치의 동작 방법.
  18. 다수의 메모리 셀들을 포함하는 메모리 셀 어레이가 배치된 반도체 기판에 소거 전압을 인가하여 상기 다수의 메모리 셀들을 소거하는 단계;
    상기 다수의 메모리 셀들에 대해 소거 검증 동작을 실시하는 단계;
    상기 소거 검증 동작의 결과에 따라 상기 다수의 메모리 셀들의 문턱 전압이 목표 문턱 전압보다 낮으면, 상기 다수의 메모리 셀들에 연결된 복수의 비트 라인들을 프리차지하는 단계;
    상기 다수의 메모리 셀들에 공통 연결된 선택된 워드라인에 리드 전압을 인가하는 단계; 및
    상기 리드 전압의 인가에 따라 상기 다수의 메모리 셀들의 문턱 전압에 각각 대응되는 전압들로 상기 복수의 비트라인들의 전압이 디스차지된 상태에서, 상기 선택된 워드라인에 연결된 메모리 셀들에 소프트 프로그램 동작을 실시하는 단계;및
    상기 소프트 프로그램 동작의 완료여부를 검증하는 소프트 프로그램 검증 동작을 수행하는 단계;를 포함하는 반도체 메모리 장치의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 소거 검증 동작의 결과에 따라 상기 다수의 메모리 셀들의 문턱 전압이 목표 문턱 전압보다 높은 메모리 셀이 적어도 하나 이상일 경우, 상기 소거 전압을 스텝 전압만큼 상승시킨 후 상기 다수의 메모리 셀들을 소거하는 단계부터 재수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  20. 삭제
KR1020120141726A 2012-12-07 2012-12-07 반도체 메모리 장치 및 이의 동작 방법 KR102153017B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120141726A KR102153017B1 (ko) 2012-12-07 2012-12-07 반도체 메모리 장치 및 이의 동작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120141726A KR102153017B1 (ko) 2012-12-07 2012-12-07 반도체 메모리 장치 및 이의 동작 방법

Publications (2)

Publication Number Publication Date
KR20140073817A KR20140073817A (ko) 2014-06-17
KR102153017B1 true KR102153017B1 (ko) 2020-09-07

Family

ID=51127169

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120141726A KR102153017B1 (ko) 2012-12-07 2012-12-07 반도체 메모리 장치 및 이의 동작 방법

Country Status (1)

Country Link
KR (1) KR102153017B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102309841B1 (ko) 2015-08-24 2021-10-12 삼성전자주식회사 표면 실장 기술의 적용에 따른 메모리 셀의 문턱 전압 산포 변화 복구 기능을 갖는 데이터 스토리지 및 그것의 동작 방법
KR102626054B1 (ko) 2018-11-05 2024-01-18 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이를 포함하는 메모리 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763114B1 (ko) * 2006-05-10 2007-10-04 주식회사 하이닉스반도체 플래쉬 메모리 소자의 검증 방법
KR101198515B1 (ko) * 2010-12-15 2012-11-06 에스케이하이닉스 주식회사 반도체 메모리 소자의 동작 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101391361B1 (ko) * 2008-01-28 2014-05-07 삼성전자주식회사 플래시 메모리 장치 및 그것의 소거 방법
KR100953063B1 (ko) * 2008-05-23 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 장치의 소거 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763114B1 (ko) * 2006-05-10 2007-10-04 주식회사 하이닉스반도체 플래쉬 메모리 소자의 검증 방법
KR101198515B1 (ko) * 2010-12-15 2012-11-06 에스케이하이닉스 주식회사 반도체 메모리 소자의 동작 방법

Also Published As

Publication number Publication date
KR20140073817A (ko) 2014-06-17

Similar Documents

Publication Publication Date Title
KR101929091B1 (ko) 3d 비휘발성 메모리를 위한 동적 소거 전압 스텝 사이즈 선택
JP6400547B2 (ja) メモリデバイス
US7672166B2 (en) Method of programming in a non-volatile memory device and non-volatile memory device for performing the same
EP2867899B1 (en) Optimized erase operation for non-volatile memory with partially programmed block
KR101264019B1 (ko) 반도체 장치의 동작 방법
JP2010009733A (ja) 不揮発性半導体記憶装置
US9053793B2 (en) Semiconductor memory device and method of operating the same
KR101705294B1 (ko) 플래시 메모리 및 그 프로그램 방법
KR20120121170A (ko) 반도체 장치 및 이의 동작 방법
US20100124121A1 (en) Method of erasing flash memory device
US20090231923A1 (en) Reduction of punch-through disturb during programming of a memory device
KR101213729B1 (ko) 반도체 메모리 장치 및 그 구동 방법
KR101185552B1 (ko) 비휘발성 메모리 및 그 검증 방법
US9779830B2 (en) Non-volatile semiconductor memory device and erase method thereof
US9564230B2 (en) Semiconductor memory device and method of operating the same
CN106558342B (zh) 非易失性半导体存储装置及其擦除方法
KR20120059035A (ko) 반도체 메모리 장치의 프로그램 방법
US9218887B2 (en) Nonvolatile semiconductor memory device capable of improving retention/disturb characteristics of memory cells and method of operating the same
KR102153017B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR100972715B1 (ko) 플래시 메모리 소자 및 그의 프로그램 동작 방법
KR102064514B1 (ko) 반도체 메모리 장치의 동작 방법
JP5081755B2 (ja) 不揮発性半導体記憶装置とその読み出し方法
CN113241109A (zh) 非易失性存储器设备
KR20090052507A (ko) 플래시 메모리 소자의 동작 방법
KR20130072520A (ko) 반도체 메모리 장치 및 이의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant