JP5931822B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP5931822B2 JP5931822B2 JP2013186714A JP2013186714A JP5931822B2 JP 5931822 B2 JP5931822 B2 JP 5931822B2 JP 2013186714 A JP2013186714 A JP 2013186714A JP 2013186714 A JP2013186714 A JP 2013186714A JP 5931822 B2 JP5931822 B2 JP 5931822B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- word line
- verify operation
- write
- read pass
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Description
まず、第1の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図1は、本実施形態に係る不揮発性半導体記憶装置のブロック図である。
次に、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ1及びセンスアンプ/ラッチ回路3について説明する。図2は、メモリセルアレイ1及び周辺の回路を示す回路図である。図3は、メモリセルアレイ1を示す回路図である。
次に、本実施形態に係るNAND型フラッシュメモリのメモリセルのデータ記憶状態について説明する。図4は、本実施形態に係るNAND型フラッシュメモリのメモリセルMCの閾値電圧分布を示す図である。
不揮発性半導体記憶装置の書き込み動作時には、選択されたNANDストリング4内の選択メモリセルMCに対して、選択ワード線WLから所定の書き込み電圧を印加する。この書き込み電圧により、選択メモリセルMCのボディから電荷蓄積層に電荷が移動し、選択メモリセルMCが導通するために必要な閾値電圧が高くなる。不揮発性半導体記憶装置の消去動作時には、ブロックBLKのボディに消去電圧を印加してブロックBLKのメモリセルMCを一括して消去状態の負の閾値電圧に変化させる。
次に、図5A〜図5D及び図6を参照して、比較例の書き込みベリファイ動作と、比較例の書き込みベリファイ動作の問題点について説明する。ここで、書き込み動作においては、NANDストリング4内で共通ソース線CELSRC側のメモリセルMCから順番に書き込むものとする。すなわち、前半ワード線群、中央ワード線群、後半ワード線群に接続されたメモリセルMCに順に書き込み動作を行い、書き込み動作の行われたメモリセルMCに対して、閾値電圧が所望の値に到達したか否かを判定する書き込みベリファイ動作を行う。
図7A〜図7Dは、第1の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧・セル電流・閾値電圧分布・閾値電圧を示す図である。本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、選択ワード線WLのNANDストリング4内の位置に基づいて、ビット線電圧の電圧値を変更している。この動作は、コントローラ11の制御信号に基づき、上述のNANDチップ内の各種の制御回路により実行される。
図7A〜図7Dを参照して、本実施の形態の書き込みベリファイ動作の効果を説明する。本実施の形態の書き込みベリファイ動作でも、前半ワード線群に含まれる選択ワード線WLのうち、最後の選択ワード線WLに接続されたメモリセルMCの書き込みベリファイ動作を実行する際には、ある程度セル電流Icellが低下する。しかし、中央ワード線群に含まれる選択ワード線WLに接続されたメモリセルMCの書き込みベリファイ動作を実行する際には、ビット線BLに印加される電圧が、ビット線電圧Vbl2に増加する。その結果、NANDストリング4を流れるセル電流Icellも増加し、書き込み済みのメモリセルMCの増加に起因するセル電流Icellの減少を相殺する。後半ワード線群に含まれる選択ワード線WLに接続されたメモリセルMCの書き込みベリファイ動作を実行する際にも、ビット線BLに印加される電圧が、ビット線電圧Vbl3に増加し、書き込み済みのメモリセルMCの増加に起因するセル電流Icellの減少を相殺する。本実施の形態の書き込みベリファイ動作によれば、書き込みベリファイ動作時にNANDストリング4を流れるセル電流Icellの変動を抑制することができる。
次に、本発明の第2の実施の形態を、図8を参照して説明する。第2の実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の書き込みベリファイ動作は、選択ワード線WLのNANDストリング4内の位置に基づいて、読み出しパス電圧の電圧値を変更する点において、第1の実施の形態と異なる。以下、図8を参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。
図8は、第2の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧・セル電流・閾値電圧分布を示す図である。本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、選択ワード線WLのNANDストリング4内の位置に基づいて、読み出しパス電圧の電圧値を変更している。この動作は、コントローラ11の制御信号に基づき、上述のNANDチップ内の各種の制御回路により実行される。
図8を参照して、本実施の形態の書き込みベリファイ動作の効果を説明する。本実施の形態の書き込みベリファイ動作でも、前半ワード線群に含まれる選択ワード線WLのうち、最後の選択ワード線WLに接続されたメモリセルMCの書き込みベリファイ動作を実行する際には、ある程度セル電流Icellが低下する。しかし、中央ワード線群に含まれる選択ワード線WLに接続されたメモリセルMCの書き込みベリファイ動作を実行する際には、非選択ワード線WLに印加される電圧が、読み出しパス電圧Vread2に増加する。その結果、非選択メモリセルMCは導通しやすくなり、NANDストリング4を流れるセル電流Icellが増加し、書き込み済みのメモリセルMCの増加に起因するセル電流Icellの減少を相殺する。後半ワード線群に含まれる選択ワード線WLに接続されたメモリセルMCの書き込みベリファイ動作を実行する際にも、非選択ワード線WLに印加される電圧が、読み出しパス電圧Vread3に増加し、書き込み済みのメモリセルMCの増加に起因するセル電流Icellの減少を相殺する。本実施の形態の書き込みベリファイ動作によれば、書き込みベリファイ動作時にNANDストリング4を流れるセル電流Icellの変動を抑制することができる。
次に、本発明の第3の実施の形態を、図9を参照して説明する。第3の実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態は、ビット線電圧、又は読み出しパス電圧の電圧値を変更する際の選択ワード線の位置・電圧の変更値・電圧の変更回数を自由に設定することができる点において上述の実施の形態と異なる。以下、図9を参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。
図9は、第3の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、選択ワード線WLのNANDストリング4内の位置に基づいて、ビット線電圧及び読み出しパス電圧の電圧値を変更している。ビット線電圧及び読み出しパス電圧の電圧値の変更はいずれか一方でもよいし、両方行ってもよい。
本実施の形態の書き込みベリファイ動作でも、ビット線電圧及び読み出しパス電圧を変更することにより、書き込み済みのメモリセルMCの増加に起因するセル電流Icellの減少を相殺することができる。本実施の形態の書き込みベリファイ動作によれば、ビット線電圧及び読み出しパス電圧の変更条件を自由に設定することができ、書き込みベリファイ動作時にNANDストリング4を流れるセル電流Icellの変動をより確実に抑制することができる。その結果、セル電流Icellの変動により引き起こされる書き込みベリファイ後の閾値電圧分布のばらつきを低減することができる。本実施の形態の動作によれば、より正確な書き込みベリファイ動作を実行することができる。
次に、本発明の第4の実施の形態を、図10を参照して説明する。第4の実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態は、ビット線電圧、又は読み出しパス電圧の電圧値を変更する際の選択ワード線の位置・電圧の変更回数が上述の実施の形態と異なる。以下、図10を参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。
図10は、第4の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、選択ワード線WLのNANDストリング4内の位置に基づいて、ビット線電圧及び読み出しパス電圧の電圧値を変更している。ビット線電圧及び読み出しパス電圧の電圧値の変更はいずれか一方でもよいし、両方行ってもよい。なお、図10では、ビット線電圧及び読み出しパス電圧の電圧値を1つにまとめて表示している。これは、ビット線電圧及び読み出しパス電圧が同一の電圧であることを示しているわけではなく、以下に説明する実施の形態の動作がビット線電圧及び読み出しパス電圧のいずれにも適用可能であることを表している。後の実施の形態の図においても同様の方法で図示することがある。
本実施の形態の書き込みベリファイ動作でも、ビット線電圧及び読み出しパス電圧を変更することにより、書き込み済みのメモリセルMCの増加に起因するセル電流Icellの減少を相殺することができる。本実施の形態の書き込みベリファイ動作によれば、ビット線電圧及び読み出しパス電圧の変更条件を自由に設定することができ、書き込みベリファイ動作時にNANDストリング4を流れるセル電流Icellの変動をより確実に抑制することができる。その結果、セル電流Icellの変動により引き起こされる書き込みベリファイ後の閾値電圧分布のばらつきを低減することができる。本実施の形態の動作によれば、より正確な書き込みベリファイ動作を実行することができる。
次に、本発明の第5の実施の形態を、図11を参照して説明する。第5の実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の書き込みベリファイ動作は、ビット線電圧及び読み出しパス電圧に加えて、選択ワード線WLのNANDストリング4内の位置に基づいて、ベリファイ電圧の電圧値を変更する点において、上述の実施の形態と異なる。以下、図11を参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。
図11は、第5の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧・セル電流を示す図である。図11のビット線電圧及び読み出しパス電圧のグラフに示すように、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、選択ワード線WLのNANDストリング4内の位置に基づいて、ビット線電圧及び読み出しパス電圧の少なくともいずれか一方の電圧値を変更している。
本実施の形態の書き込みベリファイ動作でも、ビット線電圧及び読み出しパス電圧を変更することにより、書き込み済みのメモリセルMCの増加に起因するセル電流Icellの減少を相殺することができる。また、ベリファイ電圧を変更することによっても、セル電流Icellの変動を抑制することができる。本実施の形態の書き込みベリファイ動作によれば、ビット線電圧、読み出しパス電圧及びベリファイ電圧の変更条件を自由に設定することができ、書き込みベリファイ動作時にNANDストリング4を流れるセル電流Icellの変動をより確実に抑制することができる(図11下部のセル電流のグラフ参照)。その結果、セル電流Icellの変動により引き起こされる書き込みベリファイ後の閾値電圧分布のばらつきを低減することができる。本実施の形態の動作によれば、より正確な書き込みベリファイ動作を実行することができる。
次に、本発明の第6の実施の形態を、図12A及び図12Bを参照して説明する。第6の実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の書き込みベリファイ動作は、選択ワード線WLがある範囲に含まれる場合、ビット線電圧、読み出しパス電圧、及びベリファイ電圧のいずれか1つを固定値とし、残りの電圧値を可変とする点において、上述の実施の形態と異なる。以下、図12及び図12Bを参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。
図12Aは、第6の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧・セル電流を示す図である。図12Aの電圧のグラフに示すように、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、選択されるワード線WLの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあるかに基づいて、ベリファイ電圧の値を、ベリファイ電圧Vcgv1、Vcgv2、Vcgv3に変更している。なお、選択ワード線WLが前半ワード線群に含まれる場合は、ベリファイ電圧の値はベリファイ電圧Vcgv1に固定されている。同様に、選択ワード線WLが中央ワード線群に含まれる場合は、ベリファイ電圧の値はベリファイ電圧Vcgv2に固定され、選択ワード線WLが後半ワード線群に含まれる場合は、ベリファイ電圧の値はベリファイ電圧Vcgv3に固定されている。
本実施の形態の書き込みベリファイ動作でも、ビット線電圧、読み出しパス電圧、及びベリファイ電圧を変更することにより、書き込み済みのメモリセルMCの増加に起因するセル電流Icellの減少を相殺することができる。ビット線電圧、読み出しパス電圧、ベリファイ電圧のいずれか1つを固定する動作と、残りの電圧の電圧値を変更する動作を組み合わせることにより、書き込みベリファイ動作時にNANDストリング4を流れるセル電流Icellの変動をより確実に抑制することができる(図12A下部のセル電流のグラフ参照)。この場合、セル電流Icellは実線で示す状態になり、上述の実施の形態で示した破線の状態よりも変動が低減されている。その結果、セル電流Icellの変動により引き起こされる書き込みベリファイ後の閾値電圧分布のばらつきを低減することができる。本実施の形態の動作によれば、より正確な書き込みベリファイ動作を実行することができる。
次に、本発明の第7の実施の形態を、図13Aを参照して説明する。第7の実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の書き込みベリファイ動作は、既に書き込み動作が終了したメモリセルMCに接続された非選択ワード線WLと、まだ書き込み動作が行われていないメモリセルMCに接続された非選択ワード線WLとの読み出しパス電圧を異なる値にする点において、上述の実施の形態と異なる。以下、図13Aを参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。
図13Aの下部には、メモリセルMCnに対して書き込みベリファイ動作を実行する際の電圧印加状態を示している。選択ワード線WLnには、ベリファイ電圧Vcgvが印加される。また、選択ワード線WLnより共通ソース線CELSRC側に位置し、既に書き込み動作が終了した非選択メモリセルMC0〜MCn−1に接続された非選択ワード線WL0〜WLn−1には、非選択メモリセルMC0〜MCn−1の状態にかかわらず、非選択メモリセルMC0〜MCn−1を導通状態にさせるソース側読み出しパス電圧Vread_sが印加される。また、選択ワード線WLnよりビット線BL側に位置し、まだ書き込み動作が行われていない非選択メモリセルMCn+1〜MC63に接続された非選択ワード線WLn+1〜WL63には、非選択メモリセルMCn+1〜MC63の状態にかかわらず、非選択メモリセルMCn+1〜MC63を導通状態にさせるドレイン側読み出しパス電圧Vread_dが印加される。
本実施の形態の書き込みベリファイ動作でも、読み出しパス電圧を変更することにより、書き込み済みのメモリセルMCの増加に起因するセル電流Icellの減少を相殺することができる。その結果、セル電流Icellの変動により引き起こされる書き込みベリファイ後の閾値電圧分布のばらつきを低減することができる。なお、既に書き込み動作が終了した非選択メモリセルMCと、まだ書き込み動作が行われていない非選択メモリセルMCとでは、導通する条件が異なる。そのため、これらのメモリセルに印加する読み出しパス電圧をそれぞれ異なる値に設定することにより、書き込みベリファイ動作をより細かく制御することが可能となり、より正確な書き込みベリファイ動作を実行することができる。
図13Bは、第7の実施の形態の他の例の動作を示す図である。上述の実施の形態では、ドレイン側読み出しパス電圧Vread_dを固定値としていた。しかし、図13Bに示すように、ソース側読み出しパス電圧Vread_sを固定値とし、ドレイン側読み出しパス電圧を、ドレイン側読み出しパス電圧Vread_d1、Vread_d2、Vread_d3のように変更することも可能である。このようにしても、書き込みベリファイ動作をより細かく制御することが可能となり、より正確な書き込みベリファイ動作を実行することができる。
図14は、第7の実施の形態のさらに他の例の動作を示す図である。上述の実施の形態では、ソース側読み出しパス電圧Vread_s及びドレイン側読み出しパス電圧Vread_dのいずれか一方を固定値としていた。しかし、図14に示すように、ソース側読み出しパス電圧を、ソース側読み出しパス電圧Vread_s1、Vread_s2、Vread_s3のように変更し、ドレイン側読み出しパス電圧を、ドレイン側読み出しパス電圧Vread_d1、Vread_d2、Vread_d3のように変更することも可能である。このようにしても、書き込みベリファイ動作をより細かく制御することが可能となり、より正確な書き込みベリファイ動作を実行することができる。
次に、本発明の第8の実施の形態を、図15を参照して説明する。第8の実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の書き込みベリファイ動作は、メモリセルMCに1ビットデータを保持させるか、2ビット以上の多値データを保持させるかにより、ビット線電圧及び読み出しパス電圧を異なる値にする点において、上述の実施の形態と異なる。以下、図15を参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。
図15は、第8の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。図15の電圧のグラフに示すように、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、メモリセルMCが1ビットデータを保持するシングルレベルセル(SLC)であるか、2ビット以上の多値データを保持するマルチレベルセル(MLC)であるかに基づいて、ビット線電圧及び読み出しパス電圧の少なくともいずれか一方を変更している。
本実施の形態の書き込みベリファイ動作でも、ビット線電圧及び読み出しパス電圧を変更することにより、書き込み済みのメモリセルMCの増加に起因するセル電流Icellの減少を相殺することができる。その結果、セル電流Icellの変動により引き起こされる書き込みベリファイ後の閾値電圧分布のばらつきを低減することができる。なお、メモリセルMCに書き込まれるデータによっては、メモリセルMCの状態が異なることがある。そのため、書き込まれるデータが2値であるか多値であるかによって、ビット線電圧及び読み出しパス電圧をそれぞれ異なる値に設定することにより、書き込みベリファイ動作をより細かく制御することが可能となり、より正確な書き込みベリファイ動作を実行することができる。
次に、本発明の第9の実施の形態を、図16及び図17を参照して説明する。第9の実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の書き込みベリファイ動作は、2ビット以上の多値データを保持させる場合、各データに対する書き込みベリファイ動作の間で、ビット線電圧及び読み出しパス電圧を異なる値にする点において、上述の実施の形態と異なる。以下、図16及び図17を参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。
図16は、第9の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、メモリセルMCが2ビットの4値データを保持するものとして説明する。図16の電圧のグラフに示すように、選択されるワード線WLの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあるかに加えて、書き込まれるデータの状態に基づいて、ビット線電圧及び読み出しパス電圧の少なくともいずれか一方を変更している。
本実施の形態の書き込みベリファイ動作でも、ビット線電圧及び読み出しパス電圧を変更することにより、書き込み済みのメモリセルMCの増加に起因するセル電流Icellの減少を相殺することができる。その結果、セル電流Icellの変動により引き起こされる書き込みベリファイ後の閾値電圧分布のばらつきを低減することができる。また、メモリセルMCに書き込まれるデータに基づいて、書き込みベリファイ動作時のビット線電圧及び読み出しパス電圧をそれぞれ異なる値に設定することにより、書き込みベリファイ動作をより細かく制御することが可能となり、より正確な書き込みベリファイ動作を実行することができる。
Claims (3)
- 複数のメモリセルを直列接続してなるメモリストリング、並びに前記メモリストリングの両端にそれぞれ接続される第1の選択トランジスタ及び第2の選択トランジスタを含むNANDストリングを配列してなるメモリセルアレイと、
前記複数のメモリセルの制御ゲート電極にそれぞれ接続される複数のワード線と、
前記NANDストリングの第1の端部に前記第1の選択トランジスタを介してそれぞれ接続される複数のビット線と、
前記NANDストリングの第2の端部に前記第2の選択トランジスタを介して接続されるソース線と、
選択ワード線にベリファイ電圧を、非選択ワード線にセルデータによらず非選択メモリセルを導通させる読み出しパス電圧を、選択ビット線に所定の値のビット線電圧を印加して、選択メモリセルが所望のしきい値電圧を有するか否かを判定する書き込みベリファイ動作を実行する制御回路とを備え、
前記制御回路は、前記選択ワード線の前記NANDストリング内の位置に基づいて、前記ビット線電圧又は前記読み出しパス電圧の電圧値を変更可能に構成され、
前記制御回路は、前記NANDストリングにおける前記ソース線側の前記メモリセルから順番にデータが書き込まれるよう書き込み動作を実行し、前記選択ワード線が前記NANDストリング内の所定の位置よりも前記ソース線に近い範囲に含まれる場合、前記ビット線電圧又は前記読み出しパス電圧を同一の電圧値に設定し、前記選択ワード線が前記NANDストリング内の所定の位置よりも前記ビット線に近い範囲に含まれる場合、前記ビット線電圧又は前記読み出しパス電圧の電圧値を変更するよう構成されている
ことを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、前記選択ワード線が前記NANDストリング内の所定の位置よりも前記ビット線に近い範囲に含まれる場合、前記選択ワード線毎に、それぞれ前記ビット線電圧又は前記読み出しパス電圧の電圧値を変更するよう構成されている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記制御回路は、前記選択ワード線の前記NANDストリング内の位置に基づいて、前記ベリファイ電圧の電圧値を変更可能に構成されている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013186714A JP5931822B2 (ja) | 2013-09-09 | 2013-09-09 | 不揮発性半導体記憶装置 |
US14/138,314 US9449708B2 (en) | 2013-09-09 | 2013-12-23 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013186714A JP5931822B2 (ja) | 2013-09-09 | 2013-09-09 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015053099A JP2015053099A (ja) | 2015-03-19 |
JP5931822B2 true JP5931822B2 (ja) | 2016-06-08 |
Family
ID=52625452
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013186714A Expired - Fee Related JP5931822B2 (ja) | 2013-09-09 | 2013-09-09 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9449708B2 (ja) |
JP (1) | JP5931822B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102118979B1 (ko) * | 2013-09-13 | 2020-06-05 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
US10049758B2 (en) * | 2016-07-07 | 2018-08-14 | Sandisk Technologies Llc | Word line dependent pass voltages in non-volatile memory |
JP6684744B2 (ja) * | 2017-03-24 | 2020-04-22 | キオクシア株式会社 | メモリシステム、メモリコントローラ、およびメモリシステムの制御方法 |
US10134479B2 (en) * | 2017-04-21 | 2018-11-20 | Sandisk Technologies Llc | Non-volatile memory with reduced program speed variation |
US9887002B1 (en) * | 2017-05-02 | 2018-02-06 | Sandisk Technologies Llc | Dummy word line bias ramp rate during programming |
KR102530500B1 (ko) * | 2018-09-28 | 2023-05-09 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 그것의 동작 방법 |
JP2020149742A (ja) * | 2019-03-12 | 2020-09-17 | キオクシア株式会社 | 半導体記憶装置 |
KR20210012822A (ko) * | 2019-07-26 | 2021-02-03 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 동작 방법 |
TWI733626B (zh) * | 2020-07-07 | 2021-07-11 | 旺宏電子股份有限公司 | 記憶體裝置之操作方法 |
US11837296B2 (en) * | 2021-10-19 | 2023-12-05 | Sandisk Technologies Llc | Non-volatile memory with adjusted bit line voltage during verify |
US11935593B2 (en) * | 2022-05-25 | 2024-03-19 | Sandisk Technologies Llc | Dummy cell resistance tuning in NAND strings |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000285692A (ja) * | 1999-04-01 | 2000-10-13 | Sony Corp | 不揮発性半導体記憶装置、並びにデータ書き込み方法およびデータ読み出し方法 |
JP3829088B2 (ja) * | 2001-03-29 | 2006-10-04 | 株式会社東芝 | 半導体記憶装置 |
JP3884448B2 (ja) * | 2004-05-17 | 2007-02-21 | 株式会社東芝 | 半導体記憶装置 |
JP4828901B2 (ja) | 2005-09-22 | 2011-11-30 | 株式会社東芝 | 半導体集積回路装置 |
US7508713B2 (en) | 2007-03-29 | 2009-03-24 | Sandisk Corporation | Method of compensating variations along a word line in a non-volatile memory |
CN101675481A (zh) | 2007-03-29 | 2010-03-17 | 桑迪士克公司 | 非易失性存储器和补偿沿字线的压降的方法 |
JP5127350B2 (ja) * | 2007-07-31 | 2013-01-23 | 株式会社東芝 | 半導体記憶装置 |
JP4510060B2 (ja) | 2007-09-14 | 2010-07-21 | 株式会社東芝 | 不揮発性半導体記憶装置の読み出し/書き込み制御方法 |
JP2010009733A (ja) | 2008-06-30 | 2010-01-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP5159477B2 (ja) | 2008-07-08 | 2013-03-06 | 株式会社東芝 | 不揮発性半導体記憶装置およびその消去検証方法 |
JP2010092559A (ja) * | 2008-10-10 | 2010-04-22 | Toshiba Corp | Nand型フラッシュメモリ |
US8811077B2 (en) | 2011-01-19 | 2014-08-19 | Macronix International Co., Ltd. | Memory architecture of 3D array with improved uniformity of bit line capacitances |
TWI497496B (zh) * | 2011-01-19 | 2015-08-21 | Macronix Int Co Ltd | 三維記憶體陣列架構 |
KR101875142B1 (ko) * | 2011-02-17 | 2018-07-06 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 읽기 방법 |
-
2013
- 2013-09-09 JP JP2013186714A patent/JP5931822B2/ja not_active Expired - Fee Related
- 2013-12-23 US US14/138,314 patent/US9449708B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2015053099A (ja) | 2015-03-19 |
US20150070986A1 (en) | 2015-03-12 |
US9449708B2 (en) | 2016-09-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5931822B2 (ja) | 不揮発性半導体記憶装置 | |
JP4902002B1 (ja) | 不揮発性半導体記憶装置 | |
JP4856138B2 (ja) | 不揮発性半導体記憶装置 | |
US9818477B2 (en) | Methods of programming memory cells in non-volatile memory devices | |
KR101150645B1 (ko) | 비휘발성 반도체 메모리 장치 | |
TWI567744B (zh) | 半導體裝置的操作方法 | |
JP5565948B2 (ja) | 半導体メモリ | |
KR100882206B1 (ko) | 비휘발성 메모리 장치 및 그 동작 방법 | |
JP2018147535A (ja) | 半導体記憶装置及びメモリシステム | |
JP2008084471A (ja) | 半導体記憶装置 | |
US20130159610A1 (en) | Non-volatile semiconductor memory device related method of operation | |
JP5341965B2 (ja) | 不揮発性半導体記憶装置 | |
JP2018163727A (ja) | 半導体記憶装置 | |
JP2013069388A (ja) | 不揮発性半導体記憶装置 | |
JP2011150749A (ja) | 不揮発性半導体記憶装置 | |
US9202575B2 (en) | Nonvolatile semiconductor memory device | |
JP5259667B2 (ja) | 不揮発性半導体記憶装置 | |
JP2009301607A (ja) | 不揮発性半導体記憶装置およびその制御方法 | |
KR20120059035A (ko) | 반도체 메모리 장치의 프로그램 방법 | |
JP6042363B2 (ja) | 不揮発性半導体記憶装置 | |
JP2012123856A (ja) | 不揮発性半導体記憶装置 | |
JP2013069363A (ja) | 不揮発性半導体記憶装置 | |
JP2017054567A (ja) | 半導体記憶装置 | |
JP2015176612A (ja) | 不揮発性半導体記憶装置 | |
JP6240044B2 (ja) | 不揮発性半導体記憶装置及びその動作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150805 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160112 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160303 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160329 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160427 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5931822 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |