KR20120103001A - 파워 온 리셋 회로 및 그것을 포함하는 전자 장치 - Google Patents

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Abstract

본 발명의 파워 온 리셋 회로는, 온도에 따라서 가변되는 전류를 제1 노드로 공급하는 전류원 회로와, 상기 제1 노드와 접지 전압 사이에 연결되고, 전원 전압과 연결된 게이트를 갖는 제1 트랜지스터, 그리고 상기 제1 노드와 연결되고, 상기 제1 노드의 신호에 응답해서 파워 온 리셋 신호를 출력하는 출력 회로를 포함한다.

Description

파워 온 리셋 회로 및 그것을 포함하는 전자 장치{POWER ON RESET CIRCUIT AND ELECTRONIC DEVICE HAVING THEM}
본 발명은 파워 온 리셋 회로 및 그것을 포함하는 스마트 카드에 관한 것이다.
일반적으로 전자 장치는 파워 온 리셋 회로(power-on reset circuit)를 구비한다. 파워 온 리셋 회로는 외부로부터 공급되는 전원 전압이 안정화된 후에 전자 장치 내에 구성된 회로가 활성화되도록 동작한다. 최근 낮은 전원 전압을 사용하여 동작하는 전자 장치들이 개발됨에 따라서 낮은 전원 전압에서 동작하는 전자 장치들을 위한 파워 온 리셋 회로의 설계가 중요한 문제로 떠오르고 있다.
본 발명의 목적은 주변 환경과 무관하게 안정된 상태로 동작하는 파워 온 리셋 회로를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 파워 온 리셋 회로는, 온도에 따라서 가변되는 전류를 제1 노드로 공급하는 전류원 회로와, 상기 제1 노드와 접지 전압 사이에 연결되고, 전원 전압과 연결된 게이트를 갖는 제1 트랜지스터, 그리고 상기 제1 노드와 연결되고, 상기 제1 노드의 신호에 응답해서 파워 온 리셋 신호를 출력하는 출력 회로를 포함한다.
이 실시예에 있어서, 상기 전류원 회로는, 상기 전원 전압과 상기 제1 노드 사이에 연결되고, 바이어스 제어 신호와 연결된 게이트를 갖는 제2 트랜지스터, 그리고 상기 바이어스 제어 신호를 출력하는 기준 전압 발생기를 포함한다.
상기 기준 전압 발생기는, 상기 전원 전압과 기준 전압 노드 사이에 연결되고, 상기 바이어스 제어 신호와 연결된 게이트를 갖는 제3 트랜지스터, 그리고 상기 기준 전압 노드로 안정된 기준 전압이 출력되도록 상기 바이어스 제어 신호를 출력하는 바이어스 제어 회로를 포함한다.
이 실시예에 있어서, 상기 바이어스 제어 회로는, 상기 기준 전압 노드와 제2 노드 사이에 연결된 제1 저항과, 상기 제2 노드와 상기 접지 전압 사이에 연결된 제1 다이오드와, 상기 기준 전압 노드와 제3 노드 사이에 연결된 제2 저항과, 상기 제3 노드와 제4 노드 사이에 연결된 제3 저항과, 상기 제4 노드와 상기 접지 전압 사이에 연결된 제2 다이오드, 그리고 상기 제2 노드와 연결된 제1 입력단, 상기 제3 노드와 연결된 제2 입력단 그리고 상기 바이어스 제어 신호를 출력하는 출력단을 포함하는 연산 증폭기를 포함한다.
이 실시예에 있어서, 상기 제1 다이오드는 상기 제2 노드와 상기 접지 전압 사이에 병렬로 연결된 복수의 다이오드들을 포함한다.
본 발명의 다른 특징에 따른 전자 장치는, 주변 온도에 의존적인 바이어스 제어 신호를 출력하는 밴드갭 레퍼런스와, 전원 전압이 소정 레벨까지 상승할 때 파워 온 리셋 신호를 출력하는 파워 온 리셋 회로, 그리고 상기 파워 온 리셋 신호에 응답해서 동작하는 내부 회로를 포함한다. 상기 파워 온 리셋 회로는, 전원 전압과 제1 노드 사이에 연결되고, 상기 바이어스 제어 신호와 연결된 게이트를 갖는 제1 트랜지스터와, 상기 제1 노드와 접지 전압 사이에 연결되고, 상기 전원 전압과 연결된 게이트를 갖는 제2 트랜지스터, 그리고 상기 제1 노드의 신호를 반전해서 상기 파워 온 리셋 신호를 출력하는 인버터를 포함한다.
이 실시예에 있어서, 상기 밴드갭 레퍼런스는, 상기 전원 전압과 기준 전압 노드 사이에 연결되고, 상기 바이어스 제어 신호와 연결된 게이트를 갖는 제3 트랜지스터, 그리고 상기 기준 전압 노드와 제2 노드 사이에 연결된 제1 저항과, 상기 제2 노드와 상기 접지 전압 사이에 연결된 제1 다이오드와, 상기 기준 전압 노드와 제3 노드 사이에 연결된 제2 저항과, 상기 제3 노드와 제4 노드 사이에 연결된 제3 저항과, 상기 제4 노드와 상기 접지 전압 사이에 연결된 제2 다이오드, 그리고 상기 제2 노드와 연결된 제1 입력단, 상기 제3 노드와 연결된 제2 입력단 그리고 상기 바이어스 제어 신호를 출력하는 출력단을 포함하는 연산 증폭기를 포함한다.
이 실시예에 있어서, 상기 전원 전압을 입력받는 제1 단자, 그리고 상기 접지 전압을 입력받는 제2 단자를 더 포함한다.
이 실시예에 있어서, 상기 바이어스 제어 신호는 주변 온도에 비례하여 변화하는 신호이다.
이 실시예에 있어서, 상기 전자 장치는 스마트 카드를 포함한다.
이와 같은 본 발명에 의하면, 파워 온 리셋 회로는 주변 온도가 변화와 무관하게 외부로부터 공급되는 전원 전압이 소정 레벨로 상승했을 때 파워 온 리셋 신호를 출력한다. 그러므로 본 발명의 파워 온 리셋 회로를 구비한 전자 장치는 안정된 동작을 수행할 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 파워 온 리셋 회로를 보여주는 도면이다.
도 2는 주변 온도에 따라서 도 1에 도시된 제1 트랜지스터를 통해 흐르는 전류의 변화 및 그에 따른 파워 온 리셋 신호의 변화를 예시적으로 보여주는 도면이다.
도 3은 주변 온도에 따라서 도 1에 도시된 제1 트랜지스터를 통해 흐르는 전류 변화와 기준 전류의 변화를 예시적으로 보여주는 도면이다.
도 4는 도 1에 도시된 전류원 회로의 구체적인 회로 구성을 포함하는 파워 온 리셋 회로를 보여주는 회로도이다.
도 5는 본 발명의 바람직한 실시예에 따른 전자 장치의 일 예를 보여주는 도면이다.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 파워 온 리셋 회로를 보여주는 도면이다.
도 1을 참조하면, 파워 온 리셋 회로(100)는 전류원 회로(110), 출력 회로(120) 그리고 제1 트랜지스터(T1)를 포함한다. 전류원 회로(110)는 전원 전압(VDD)과 제1 노드(N1) 사이에 연결되고, 제1 노드(N1)로 기준 전류(I_REF)를 공급한다. 제1 트랜지스터(T1)는 제1 노드(N1)와 접지 전압(VSS) 사이 연결되고, 전원 전압(VDD)과 연결된 게이트를 갖는다. 이 실시예에서, 제1 트랜지스터(T1)는 NMOS 트랜지스터이다. 출력 회로(120)는 제1 노드(N1)와 연결되고, 제1 노드(N1)의 신호에 응답해서 파워 온 리셋 신호(POR)를 출력한다. 출력 회로(120)는 인버터(IV1)를 포함한다. 인버터(IV1)는 제1 노드(N1)의 신호를 반전시켜서 파워 온 리셋 신호(POR)를 출력한다.
파워 오프 상태에서 파워 온 상태로 천이할 때 외부로부터 공급되는 전원 전압(VDD)이 점진적으로 상승한다. 전원 전압(VDD)의 전압 레벨이 제1 트랜지스터(T1)의 드레솔드 전압보다 높아지면 제1 트랜지스터(T1)는 턴 온된다. 제1 트랜지스터(T1)가 턴 온된 상태에서 제1 노드(N1)의 전류는 제1 트랜지스터(T1)를 통해 디스챠지되므로, 인버터(IV1)는 하이 레벨의 파워 온 리셋 신호(POR)를 출력한다.
제1 트랜지스터(T1)의 드레솔드 전압은 주변 온도에 따라서 변화될 수 있다. 예컨대, 주변 온도가 높으면 제1 트랜지스터(T1)의 드레솔드 전압이 낮아져서 전원 전압(VDD)이 충분히 상승하기 전 파워 온 리셋 신호(POR)가 하이 레벨로 활성화된다. 반대로 주변 온도가 낮으면 제1 트랜지스터(T1)의 드레솔드 전압이 높아져서 전원 전압(VDD)이 충분히 상승했음에도 불구하고 파워 온 리셋 신호(POR)가 하이 레벨로 활성화되는 시간이 지연된다.
특히, 전원 전압(VDD)이 0V에서 소정 레벨로 상승하는 동안에는 제1 트랜지스터(T1)를 통해 흐르는 전류(I_L)의 양이 미세하므로(예컨대 수 ㎂) 주변 온도에 따라서 제1 트랜지스터(T1)를 통해 흐르는 전류(I_L)의 양이 선형적으로 변화하게 된다. 그러므로 주변 온도에 따라서 파워 온 리셋 신호(POR)의 활성화 시점이 변화될 수 있다.
도 2는 주변 온도에 따라서 도 1에 도시된 제1 트랜지스터를 통해 흐르는 전류의 변화 및 그에 따른 파워 온 리셋 신호의 변화를 예시적으로 보여주는 도면이다.
도 2를 참조하면, 제1 트랜지스터(T1)는 실온(room temperature)보다 높은 온도(hot temperature)에서 더 빠르게 턴 온되므로 전원 전압(VDD)이 충분히 상승하기 이전에 제1 트랜지스터(T1)를 통해 흐르는 전류(I_L)의 양이 증가한다. 그 결과 파워 온 리셋 신호(POR)의 활성화 시점(t1)이 빨라진다. 반대로, 제1 트랜지스터(T1)는 실온보다 낮은 온도(cool temperature)에서 느리게 턴 온되므로 전원 전압(VDD)이 충분히 상승하더라도 이전에 제1 트랜지스터(T1)를 통해 흐르는 전류(I_L)는 더 늦게 증가하기 시작한다. 따라서 파워 온 리셋 신호(POR)의 활성화 시점(t3)이 느려진다. 그러므로 주변 온도가 상승할수록 파워 온 리셋 신호(POR)의 활성화 시점은 빨라지고 주변 온도가 낮아질수록 파워 온 리셋 신호(POR)의 활성화 시점은 느려진다(t1<t2<t3).
다시 도 1을 참조하면, 전류원 회로(110)는 주변 온도 변화에 따라서 제1 트랜지스터(T1)를 통해 흐르는 전류(I_L)의 변화를 보상할 수 있는 기준 전류(I_REF)를 생성한다.
도 3은 주변 온도에 따라서 도 1에 도시된 제1 트랜지스터를 통해 흐르는 전류 변화와 기준 전류의 변화를 예시적으로 보여주는 도면이다.
도 1 및 도 3을 참조하면, 주변 온도가 상승하여 제1 트랜지스터(T1)를 통해 흐르는 전류(I_L)의 증가 시점이 빨라지면 기준 전류(I_REF)의 양이 증가한다. 반대로 주변 온도가 낮아져서 제1 트랜지스터(T1)를 통해 흐르는 전류(I_L)의 증가 시점이 느려지면 기준 전류(I_REF)의 양이 감소한다. 그러므로 인버터(IV1)를 통해 출력되는 파워 온 리셋 신호(POR)는 주변 온도와 무관하게 전원 전압(VDD)이 소정 레벨로 상승했을 때 하이 레벨로 천이한다.
도 4는 도 1에 도시된 전류원 회로의 구체적인 회로 구성을 포함하는 파워 온 리셋 회로를 보여주는 회로도이다.
도 4를 참조하면, 전류원 회로(110)는 밴드갭 레퍼런스(bandgap reference, 112)와 제2 트랜지스터(T2)를 포함한다. 제2 트랜지스터(T2)는 전원 전압(VDD)과 제1 노드(N1) 사이에 연결되고 바이어스 제어 신호(BCTRL)와 연결된 게이트를 갖는다. 밴드갭 레퍼런스(112)는 바이어스 제어 신호(BCTRL)를 출력한다.
밴드갭 레퍼런스(112)는 제3 트랜지스터(T3) 그리고 바이어스 제어 회로(210)를 포함한다. 제3 트랜지스터(T3)는 전원 전압(VDD)과 기준 전압 노드(NREF) 사이에 연결되고, 바이어스 제어 신호(BCTRL)에 의해서 제어되는 게이트를 갖는다. 바이어스 제어 회로(210)는 연산 증폭기(211), 제1 내지 제3 저항들(R1, R2, R3) 그리고 제1 다이오드 어레이(212) 및 제2 다이오드(213)를 포함한다.
제1 저항(R1)은 기준 노드(NREF)와 제2 노드(N2) 사이에 연결된다. 제2 저항(R2)은 기준 노드(NREF)와 제3 노드(N3) 사이에 연결된다. 제3 저항(R3)은 제3 노드(N3)와 제4 노드(N4) 사이에 연결된다. 제1 다이오드 어레이(212)는 제2 노드(N2)와 접지 전압(VSS) 사이에 연결된다. 제1 다이오드 어레이(212)는 병렬로 연결된 복수 개의 제1 다이오드들(D1-Dn)을 포함한다. 제2 다이오드(213)는 제4 노드(N4)와 접지 전압(VSS) 사이에 연결된다. 연산 증폭기(211)는 제2 노드(N2)와 연결된 제1 입력단(+) 및 제3 노드(N3)와 연결된 제2 입력단(-)을 포함한다. 기준 전압 노드(NREF)의 전압은 밴드갭 기준 전압(VREF)이다.
주변 온도가 상승하면 제1 다이오드 어레이(212) 및 제2 다이오드(213) 각각을 통해 흐르는 전류량이 증가한다. 바이어스 제어 회로(210)는 일정한 밴드갭 기준 전압(VREF)이 출력될 수 있도록 하기 위하여 제3 트랜지스터(T3)를 통해 흐르는 전류(I_BGR)가 증가하도록 바이어스 제어 신호(BCTRL)를 출력한다.
제3 트랜지스터(T3)를 통해 흐르는 전류(I_BGR)는 제2 노드(N2) 및 제3 노드(N3)를 통해 흐르는 전류량에 따라서 결정된다. 즉, 제3 트랜지스터(T3)를 통해 흐르는 전류(I_BGR)는 수학식 1과 같이 정리될 수 있다.
[수학식 1]
I_BGR = ln(n)/r1 * K/q * T
수학식 1에서 n은 제1 다이오드 어레이(212) 내 제1 다이오드들(D1-Dn)의 수이고, r1은 제1 저항(R1)의 저항값, K/q는 상수 그리고 T는 절대 온도이다.
수학식 1에서 알 수 있는 바와 같이, 주변 온도(T)가 상승하면 제3 트랜지스터(T3)를 통해 흐르는 전류(I_BGR)가 증가한다. 이때 바이어스 제어 신호(BCTRL)에 의해서 제어되는 제3 트랜지스터(T3)와 마찬가지로 제2 트랜지스터(T2)를 통해 흐르는 기준 전류(I_REF)도 증가한다.
따라서 주변 온도 상승으로 인해 제1 트랜지스터(T1)를 통해 흐르는 전류(I_L)의 양이 증가하면 제2 트랜지스터(T2)를 통해 노드(N1)로 공급되는 기준 전류(I_REF)가 증가한다. 반대로 주변 온도 저하로 인해 제1 트랜지스터(T1)를 통해 흐르는 전류(I_L)의 양이 감소하면 제2 트랜지스터(T2)를 통해 노드(N1)로 공급되는 기준 전류(I_REF)가 감소한다. 그러므로 파워 온 리셋 회로(100)는 주변 온도와 무관하게 전원 전압(VDD)이 소정 레벨로 상승했을 때 파워 온 리셋 신호(POR)를 하이 레벨로 천이시킨다.
도 5는 본 발명의 바람직한 실시예에 따른 전자 장치의 일 예를 보여주는 도면이다.
도 5를 참조하면, 전자 장치(300)는 제1 단자(301), 제2 단자(302), 밴드갭 레퍼런스(310), 파워 온 리셋 회로(320) 그리고 내부 회로(330)를 포함한다.
전자 장치(300)는 스마트 카드, 메모리 카드, 마이크로프로세서 칩, SoC(system on a chip), 집적 회로(IC) 카드 등과 같이 전원 전압을 공급받아 동작하며, 파워 온 리셋 회로(320)를 필요로 하는 어떠한 장치 중 하나일 수 있다.
제1 단자(301)는 외부로부터 전원 전압(VDD)을 공급받는 단자이고, 제2 단자(302)는 외부로부터 접지 전압(VDD)을 공급받는 단자이다.
밴드갭 레퍼런스(310)는 소정의 안정된 전압 레벨을 갖는 밴드갭 기준 전압(VREF) 그리고 주변 온도에 의존적인 바이어스 제어 신호(BCTRL)를 출력한다. 밴드갭 레퍼런스(310)는 도 4에 도시된 밴드갭 레퍼런스(112)와 동일한 회로 구성을 가질 수 있다.
파워 온 리셋 회로(320)는 밴드갭 레퍼런스(310)로부터의 바이어스 제어 신호(BCTRL)를 입력받고, 전원 전압(VDD)이 소정 레벨로 상승했을 때 파워 온 리셋 신호(POR)를 활성화(예를 들면, 하이 레벨)한다.
파워 온 리셋 회로(320)는 제1 트랜지스터(T11)와 제2 트랜지스터(T12) 그리고 인버터(321)를 포함한다. 제1 트랜지스터(T11)는 전원 전압(VDD)과 제1 노드(N11) 사이에 연결되고, 밴드갭 레퍼런스(310)로부터의 바이어스 제어 신호(BCTRL)에 의해서 제어되는 게이트를 갖는다. 제2 트랜지스터(T12)는 제1 노드(N11)와 접지 전압(VSS) 사이에 연결되고, 전원 전압과 연결된 게이트를 갖는다. 인버터(321)는 제1 노드(N11)의 신호를 반전시켜서 파워 온 리셋 신호(POR)를 출력한다.
내부 회로(330)는 파워 온 리셋 회로(320)로부터의 파워 온 리셋 신호(POR)가 하이 레벨로 활성화되면 동작을 개시한다. 내부 회로(330)는 밴드갭 레퍼런스(310)로부터의 밴드갭 기준 전압(VREF)을 공급받아 동작할 수 있다.
주변 온도가 변화함에 따라서 제2 트랜지스터(T12)를 통해 흐르는 전류(I_L)의 양이 변화할 수 있다. 이때 밴드갭 레퍼런스(310)는 앞서 도 4에서 설명한 바와 같이, 주변 온도에 의존적인 바이어스 제어 신호(BCTRL)를 출력한다. 밴드갭 레퍼런스(310)로부터 출력되는 바이어스 제어 신호(BCTRL)는 주변 온도에 비례해서 제1 트랜지스터(T11)를 통해 흐르는 기준 전류(I_REF)가 변화하도록 제어하기 위한 신호이다. 예컨대, 밴드갭 레퍼런스(310)는 주변 온도가 상승하면 제1 트랜지스터(T11)를 통해 흐르는 기준 전류(I_REF)가 증가하도록 바이어스 제어 신호(BCTRL)를 출력한다. 밴드갭 레퍼런스(310)는 주변 온도가 하강하면 제1 트랜지스터(T11)를 통해 흐르는 기준 전류(I_REF)가 감소하도록 바이어스 제어 신호(BCTRL)를 출력한다. 그러므로 주변 온도와 무관하게 파워 온 리셋 회로(320)는 전원 전압이 소정 레벨에 도달했을 때 파워 온 리셋 신호(POR)를 하이 레벨로 활성화할 수 있다.
특히, 스마트 카드와 같이, 밴드갭 레퍼런스(310)를 구비한 전자 장치에서 회로의 변경 및 비용 증가를 최소화하면서 파워 온 리셋 회로(320)의 안정된 동작을 달성할 수 있다.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예에 한정되지 않는다는 것이 잘 이해될 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
100, 320: 파워 온 리셋 회로 110: 전류원 회로
112, 310: 밴드갭 레퍼런스 120: 출력 회로
210: 바이어스 제어 회로 211: 연산 증폭기
212: 제1 다이오드 어레이 213: 제2 다이오드
300: 전자 장치 320: 내부 회로

Claims (10)

  1. 온도에 따라서 가변되는 전류를 제1 노드로 공급하는 전류원 회로와;
    상기 제1 노드와 접지 전압 사이에 연결되고, 전원 전압과 연결된 게이트를 갖는 제1 트랜지스터; 그리고
    상기 제1 노드와 연결되고, 상기 제1 노드의 신호에 응답해서 파워 온 리셋 신호를 출력하는 출력 회로를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  2. 제 1 항에 있어서,
    상기 전류원 회로는,
    상기 전원 전압과 상기 제1 노드 사이에 연결되고, 바이어스 제어 신호와 연결된 게이트를 갖는 제2 트랜지스터; 그리고
    상기 바이어스 제어 신호를 출력하는 기준 전압 발생기를 포함하되;
    상기 기준 전압 발생기는,
    상기 전원 전압과 기준 전압 노드 사이에 연결되고, 상기 바이어스 제어 신호와 연결된 게이트를 갖는 제3 트랜지스터; 그리고
    상기 기준 전압 노드로 안정된 기준 전압이 출력되도록 상기 바이어스 제어 신호를 출력하는 바이어스 제어 회로를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  3. 제 2 항에 있어서,
    상기 바이어스 제어 회로는,
    상기 기준 전압 노드와 제2 노드 사이에 연결된 제1 저항과;
    상기 제2 노드와 상기 접지 전압 사이에 연결된 제1 다이오드와;
    상기 기준 전압 노드와 제3 노드 사이에 연결된 제2 저항과;
    상기 제3 노드와 제4 노드 사이에 연결된 제3 저항과;
    상기 제4 노드와 상기 접지 전압 사이에 연결된 제2 다이오드; 그리고
    상기 제2 노드와 연결된 제1 입력단, 상기 제3 노드와 연결된 제2 입력단 그리고 상기 바이어스 제어 신호를 출력하는 출력단을 포함하는 연산 증폭기를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  4. 제 3 항에 있어서,
    상기 제1 다이오드는 상기 제2 노드와 상기 접지 전압 사이에 병렬로 연결된 복수의 다이오드들을 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  5. 제 1 항에 있어서,
    상기 출력 회로는,
    상기 제1 노드의 신호를 반전시켜서 상기 파워 온 리셋 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 파워 온 리셋 신호.
  6. 주변 온도에 의존적인 바이어스 제어 신호를 출력하는 밴드갭 레퍼런스와;
    전원 전압이 소정 레벨까지 상승할 때 파워 온 리셋 신호를 출력하는 파워 온 리셋 회로; 그리고
    상기 파워 온 리셋 신호에 응답해서 동작하는 내부 회로를 포함하되;
    상기 파워 온 리셋 회로는,
    전원 전압과 제1 노드 사이에 연결되고, 상기 바이어스 제어 신호와 연결된 게이트를 갖는 제1 트랜지스터와;
    상기 제1 노드와 접지 전압 사이에 연결되고, 상기 전원 전압과 연결된 게이트를 갖는 제2 트랜지스터; 그리고
    상기 제1 노드의 신호에 응답해서 상기 파워 온 리셋 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 전자 장치.
  7. 제 6 항에 있어서,
    상기 밴드갭 레퍼런스는,
    상기 전원 전압과 기준 전압 노드 사이에 연결되고, 상기 바이어스 제어 신호와 연결된 게이트를 갖는 제3 트랜지스터; 그리고
    상기 기준 전압 노드와 제2 노드 사이에 연결된 제1 저항과;
    상기 제2 노드와 상기 접지 전압 사이에 연결된 제1 다이오드와;
    상기 기준 전압 노드와 제3 노드 사이에 연결된 제2 저항과;
    상기 제3 노드와 제4 노드 사이에 연결된 제3 저항과;
    상기 제4 노드와 상기 접지 전압 사이에 연결된 제2 다이오드; 그리고
    상기 제2 노드와 연결된 제1 입력단, 상기 제3 노드와 연결된 제2 입력단 그리고 상기 바이어스 제어 신호를 출력하는 출력단을 포함하는 연산 증폭기를 포함하는 것을 특징으로 하는 전자 장치.
  8. 제 7 항에 있어서,
    상기 전원 전압을 입력받는 제1 단자; 그리고
    상기 접지 전압을 입력받는 제2 단자를 더 포함하는 것을 특징으로 하는 전자 장치.
  9. 제 6 항에 있어서,
    상기 바이어스 제어 신호는 주변 온도에 비례하여 변화하는 신호인 것을 특징으로 하는 전자 장치.
  10. 제 6 항에 있어서,
    상기 전자 장치는 스마트 카드를 포함하는 것을 특징으로 하는 전자 장치.
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