KR20120065673A - 액정표시장치 - Google Patents

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Abstract

화소의 충전속도를 향상시킬 수 있으며, 극성반전제어신호들간의 위상을 제어하여 화질을 향상시킬 수 있는 액정표시장치에 관한 것으로, 화상을 표시하기 위한 표시패널; 상기 표시패널의 데이터 라인들의 각 일측에 화소 전압들을 공급하는 다수의 상부 데이터 드라이브 집적회로들; 상기 데이터 라인들의 각 타측에 화소 전압들을 공급하는 다수의 하부 데이터 드라이브 집적회로들; 상기 상부 데이터 드라이브 집적회로들의 동작을 제어하기 위한 상부 데이터 제어신호를 생성하여 상기 상부 데이터 드라이브 집적회로들로 공급하는 제 1 타이밍 콘트롤러; 및, 상기 하부 데이터 드라이브 집적회로들의 동작을 제어하기 위한 하부 데이터 제어신호를 생성하여 상기 하부 데이터 드라이브 집적회로들로 공급하는 제 2 타이밍 콘트롤러를 포함하며; 상기 제 1 및 제 2 타이밍 콘트롤러들 중 적어도 하나가 자신에게 공급되는 화상 데이터들을 분석하여 상기 상부 데이터 드라이브 집적회로들 및 하부 데이터 드라이브 집적회로들로부터 출력될 화소 전압들의 극성을 제어함을 특징으로 한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정표시장치에 관한 것으로, 특히 화소의 충전속도를 향상시킬 수 있으며, 극성반전제어신호들간의 위상을 제어하여 화질을 향상시킬 수 있는 액정표시장치에 대한 것이다.
표시장치가 대형화됨에 따라 이 표시장치의 게이트 라인들 및 데이터 라인들의 길이도 상대적으로 증가하게 된다. 데이터 라인의 길이가 길어질 수록 이 데이터 라인의 저항 및 커패시터의 용량이 증가하기 때문에 데이터 드라이버의 출력단자로부터 멀리 위치한 데이터 라인 부분은 다른 부분에 비하여 상대적으로 왜곡이 큰 화소 전압을 공급받기 때문에 이 데이터 라인 부분에 접속된 화소의 충전율이 떨어질 수밖에 없다. 이로 인해 화질이 저하되는 문제점이 발생하였다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 데이터 라인들의 일측에 상부 데이터 드라이브 집적회로들로부터의 화소 전압들을 공급하고, 이 데이터 라인들의 타측에 하부 데이터 드라이브 집적회로들로부터의 화소 전압들을 공급함으로써 데이터 라인 및 화소의 충전속도를 높이고, 아울러 화상 데이터들의 특성에 따라 상부 데이터 드라이브 집적회로들로 공급되는 극성반전제어신호와 하부 데이터 드라이브 집적회로들로 공급되는 극성반전제어신호간의 위상을 조절함으로서 화질을 향상시킬 수 있는 액정표시장치를 제공하는데 그 목적이 있다.
상술된 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 화상을 표시하기 위한 표시패널; 상기 표시패널의 데이터 라인들의 각 일측에 화소 전압들을 공급하는 다수의 상부 데이터 드라이브 집적회로들; 상기 데이터 라인들의 각 타측에 화소 전압들을 공급하는 다수의 하부 데이터 드라이브 집적회로들; 상기 상부 데이터 드라이브 집적회로들의 동작을 제어하기 위한 상부 데이터 제어신호를 생성하여 상기 상부 데이터 드라이브 집적회로들로 공급하는 제 1 타이밍 콘트롤러; 및, 상기 하부 데이터 드라이브 집적회로들의 동작을 제어하기 위한 하부 데이터 제어신호를 생성하여 상기 하부 데이터 드라이브 집적회로들로 공급하는 제 2 타이밍 콘트롤러를 포함하며; 상기 제 1 및 제 2 타이밍 콘트롤러들 중 적어도 하나가 자신에게 공급되는 화상 데이터들을 분석하여 상기 상부 데이터 드라이브 집적회로들 및 하부 데이터 드라이브 집적회로들로부터 출력될 화소 전압들의 극성을 제어함을 특징으로 한다.
상기 제 1 타이밍 콘트롤러는 상부 데이터 드라이브 집적회로들로부터 출력될 화소 전압들의 극성을 제어하는 극성반전제어신호를 출력하여 상기 상부 데이터 드라이브 집적회로들로 공급하며; 상기 제 2 타이밍 콘트롤러는 하부 데이터 드라이브 집적회로들로부터 출력될 화소 전압들의 극성을 제어하는 극성반전제어신호를 출력하여 상기 하부 데이터 드라이브 집적회로들로 공급하며; 상기 제 1 타이밍 콘트롤러 및 제 2 타이밍 콘트롤러들 중 어느 하나는 마스터 모드로 구동되고, 나머지 다른 하나는 슬레이브 모드로 구동되며; 마스터 모드인 타이밍 콘트롤러는 자신에게 공급된 한 프레임의 화상 데이터들을 분석하고, 이 분석된 결과에 근거하여 자신으로부터 출력될 극성반전제어신호와 슬레이브 모드인 타이밍 콘트롤러로부터 출력될 극성반전제어신호를 선택함을 특징으로 한다.
마스터 모드인 타이밍 콘트롤러는 슬레이브 모드인 타이밍 콘트롤러를 제어하여, 이 슬레이브 모드인 타이밍 콘트롤러가 마스터 모드인 타이밍 콘트롤러와 동일한 위상의 극성반전제어신호를 선택하도록 하거나 또는 반대의 위상의 극성반전제어신호를 선택하도록 하는 것을 특징으로 한다.
상기 제 1 타이밍 콘트롤러는 상부 데이터 드라이브 집적회로들로부터 출력될 화소 전압들의 극성을 제어하는 극성반전제어신호를 출력하여 상부 데이터 드라이브 집적회로들로 공급함과 아울러, 하부 데이터 드라이브 집적회로들로부터 출력될 화소 전압들의 극성을 제어하는 극성반전제어신호를 출력하여 상기 하부 데이터 드라이브 집적회로들로 공급하며; 상기 제 1 타이밍 콘트롤러 및 제 2 타이밍 콘트롤러들 중 어느 하나는 마스터 모드로 구동되고, 나머지 다른 하나는 슬레이브 모드로 구동되며; 마스터 모드인 타이밍 콘트롤러는 자신에게 공급된 한 프레임의 화상 데이터들의 특성을 분석하고, 이 분석된 결과에 근거하여 상부 데이터 드라이브 집적회로들로 공급될 극성반전제어신호와 하부 데이터 드라이브 집적회로들로 공급될 극성반전제어신호를 함께 출력함을 특징으로 한다.
상기 제 1 타이밍 콘트롤러는 상부 데이터 드라이브 집적회로들로부터 출력될 화소 전압들의 극성을 제어하는 극성반전제어신호를 출력하여 상기 상부 데이터 드라이브 집적회로들로 공급하며; 상기 제 2 타이밍 콘트롤러는 하부 데이터 드라이브 집적회로들로부터 출력될 화소 전압들의 극성을 제어하는 극성반전제어신호를 출력하여 상기 하부 데이터 드라이브 집적회로들로 공급하며; 상기 제 1 타이밍 콘트롤러 및 제 2 타이밍 콘트롤러들 중 어느 하나는 마스터 모드로 구동되고, 나머지 다른 하나는 슬레이브 모드로 구동되며; 마스터 모드인 타이밍 콘트롤러는 자신에게 공급된 한 프레임의 화상 데이터들의 특성을 분석하고, 이 분석된 결과에 따라 극성반전제어신호를 생성하고, 이를 상부 데이터 드라이브 집적회로들 및 슬레이브 모드인 타이밍 콘트롤러로 공급하며; 슬레이브 모드인 타이밍 콘트롤러는 마스터 모드인 타이밍 콘트롤러로부터 극성반전제어신호를 공급받고, 이 마스터 모드인 타이밍 콘트롤러의 제어에 따라 이 극성반전제어신호를 그대로 출력하거나 또는 이의 위상을 반전시켜 출력함을 특징으로 한다.
본 발명에 따른 액정표시장치는 다음과 같은 효과를 갖는다.
첫째, 데이터 라인들을 양측에 동일한 화소 전압들을 공급함으로써 데이터 라인들 및 이에 접속된 화소들의 충전속도를 향상시킬 수 있다.
둘째, 화상 데이터들의 특성에 따라 제 1 타이밍 콘트롤러와 제 2 타이밍 콘트롤러로부터 출력되는 극성반전제어신호들의 위상을 조절함으로써 화질을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면
도 2는 상부 데이터 드라이버를 이용하여 하부 데이터 드라이버를 형성하는 과정을 나타낸 도면
도 3은 도 1의 상부 데이터 드라이브 집적회로들로 구성된 상부 데이터 드라이버의 상세 구성도
도 4는 타이밍 콘트롤러에 공급되는 읽기제어신호의 타이밍도를 나타낸 도면
도 5는 1도트 반전 방식의 화상을 나타낸 도면
도 6은 변종 수평 2도트 반전 방식의 화상을 나타낸 도면
도 7은 극성반전제어신호의 파형을 나타낸 도면
도 8은 도 5에 도시된 1도트 반전 방식의 화상을 표시하기 위한 극성반전제어신호들의 파형을 나타낸 도면
도 9는 도 6에 도시된 변종 2도트 반전 방식의 화상을 표시할 때 기수번째 수평기간에서 극성반전제어신호들의 파형을 나타낸 도면
도 10은 본 발명의 제 1 실시예에 따른 극성반전제어신호의 출력 방식을 나타낸 도면
도 11은 본 발명의 제 2 실시예에 따른 극성반전제어신호의 출력 방식을 나타낸 도면
도 12는 본 발명의 제 3 실시예에 따른 극성반전제어신호의 출력 방식을 나타낸 도면
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면이다.
본 발명의 실시예에 따른 액정표시장치는, 도 1에 도시된 바와 같이, 서로 교차하는 다수의 게이트 라인(GL)들 및 다수의 데이터 라인(DL)들에 의해 정의된 다수의 화소들을 갖는 표시패널(PN)과, 게이트 라인(GL)들을 순차적으로 구동하기 위한 스캔펄스들을 차례로 출력하는 다수의 게이트 드라이브 집적회로들(GD1 내지 GDm)과, 표시패널(PN)의 데이터 라인(DL)들의 각 일측에 화소 전압들을 공급하는 다수의 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)과, 데이터 라인(DL)들의 각 타측에 화소 전압들을 공급하는 다수의 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)과, 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)의 동작을 제어하기 위한 상부 데이터 제어신호를 생성하여 상기 상부 데이터 드라이브 집적회로들(UDD1 내지UDDn)로 공급하는 제 1 타이밍 콘트롤러(TC1)와, 그리고 상기 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)의 동작을 제어하기 위한 하부 데이터 제어신호를 생성하여 상기 하부 데이터 드라이브 집적회로들(BDD1 내지BDDn)로 공급하는 제 2 타이밍 콘트롤러(TC2)를 포함한다.
여기서, 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)을 포함하는 하부 데이터 드라이버(BDD)는 상부 데이터 드라이브 집적회로들(UDD1 내지UDDn)을 이용하여 구성할 수 있다.
즉, 도 2는 상부 데이터 드라이버(UDD)를 이용하여 하부 데이터 드라이버(BDD1 내지BDDn)를 형성하는 과정을 나타낸 도면으로서, 상부 데이터 드라이버(UDD)를 180도 회전시키고 이를 표시패널(PN)의 하측에 부착함으로써 하부 데이터 드라이버(BDD)를 형성할 수 있다. 다시 말하여, 같은 종류의 두 개의 데이터 드라이버를 준비하고, 하나의 데이터 드라이버는 표시패널(PN)의 상측에 부착하여 상부 데이터 드라이버(UDD)를 형성하고, 나머지 하나의 데이터 드라이버를 180도 회전시켜 표시패널(PN)의 하측에 부착하여 하부 데이터 드라이버(BDD)를 형성할 수 있다.
도 3은 도 1의 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)로 구성된 상부 데이터 드라이버(DD)의 상세 구성도로서, 이 데이터 드라이버(DD)는 쉬프트 레지스터 어레이(101), 래치 어레이(102), MUX 어레이(103), 디지털/아날로그 변환기 어레이(104; 이하, DAC 어레이) 및 버퍼 어레이(105)를 포함한다.
쉬프트 레지스터 어레이(101)는 제 1 타이밍 콘트롤러(TC1)로부터의 소스스타트펄스를 소스쉬프트클럭에 따라 순차적으로 쉬프트시켜 샘플링 클럭을 발생한다.
래치 어레이(102)는 쉬프트 레지스터 어레이(101)로부터의 샘플링클럭에 응답하여 제 1 타이밍 콘트롤러(TC1)로부터 입력되는 화상 데이터들을 샘플링한 후에 샘플링된 1 수평라인분의 화상 데이터들을 래치한다. 그리고 래치 어레이(102)는 제 1 타이밍 콘트롤러(TC1)로부터의 소스출력인에이블신호(SOE)에 응답하여 래치된 1 수평라인분의 화상 데이터들을 동시에 출력한다.
MUX 어레이(103)는 래치 어레이(102)로부터 공급되는 화상 데이터들을 수평기간 단위로 그대로 출력하거나 출력라인을 하나씩 오른쪽으로 쉬프트시켜 출력하게 된다. 래치 어레이(102)로부터의 화상 데이터들이 기수 수평기간의 데이터인 경우에, MUX 어레이(103)는 래치 어레이(102)로부터 입력되는 1 수평라인분의 화상 데이터들을 그대로 출력하게 된다. 이와 달리, 래치 어레이(102)로부터의 화상 데이터들이 우수 수평기간의 데이터이면, MUX 어레이(103)는 래치 어레이(102)로부터 입력되는 1 수평라인분의 화상 데이터들을 우측의 출력라인으로 하나씩 쉬프트시켜 출력하게 된다.
DAC 어레이(104)는 MUX 어레이(103)로부터 입력되는 화상 데이터들을 아날로그 값으로 디코딩하고, 디코딩된 아날로그값을 제 1 타이밍 콘트롤러(TC1)로부터의 극성반전제어신호(POL)에 응답하여 정극성 감마보상전압(GH)이나 부극성 감마보상전압(GL)을 선택하게 된다. 다시 말하여, DAC 어레이(104)는 MUX 어레이 (103)로부터의 디지털 데이터를 정극성 감마보상전압(GH)이나 부극성 감마보상전압(GL)으로 변환한 다음, MUX 어레이(103)에 의해 출력라인이 쉬프트된 디지털 데이터를 부극성 감마보상전압(GL)이나 정극성 감마보상전압(GH)으로 변환하게 된다.
MUX 어레이(103)와 DAC 어레이(104)에 의해 매 수평기간마다 출력라인이 쉬프트되고 극성이 반전되는 데이터는 버퍼 어레이(105)를 통하여 각 데이터라인들(DL1 내지DLi)에 공급된다.
한편, 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)로 구성된 하부 데이터 드라이버(DD) 역시 상술된 상부 데이터 드라이버(DD)와 동일한 구성을 갖는다. 단, 이 하부 데이터 드라이버(DD)는 제 1 타이밍 콘트롤러(TC1) 대신에 제 2 타이밍 콘트롤러(TC2)로부터의 제어를 받는다.
다수의 게이트 드라이브 집적회로들(GD1 내지 GDm)로 구성된 게이트 드라이버(GD)는 타이밍 콘트롤러로부터의 게이트스타트펄스(GSP), 게이트쉬프트클럭(GSC) 및 게이트출력인에이블(GOE)을 이용하여 게이트 라인(GL)들에 순차적으로 스캔펄스를 공급한다.
제 1 타이밍 콘트롤러(TC1)는 시스템(SYS)으로부터의 화상 데이터들을 재정렬하고 이들을 타이밍에 맞추어 상기 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)로 공급하며, 상기 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)은 상기 제 1 타이밍 콘트롤러(TC1)로부터의 화상 데이터들에 근거하여 상기 화소 전압들을 생성한다. 또한, 제 1 타이밍 콘트롤러(TC1)는 각각 시스템(SYS)으로부터 자신에게 입력되는 수평동기신호(Hsync), 수직동기신호(Vsync), 및 클럭신호(CLK)를 이용하여 상부 데이터 제어신호와 게이트 제어신호를 생성한다.
상부 데이터 제어신호는 도트클럭, 소스스타트펄스, 소스쉬프트클럭, 소스인에이블 및 극성반전제어신호(POL) 등을 포함한다. 그리고, 게이트 제어신호는 게이트 스타트 펄스(GSP), 게이트쉬프트클럭(GSC), 게이트출력인에이블(GOE) 등을 포함한다.
제 2 타이밍 콘트롤러(TC2)는 상기 시스템(SYS)으로부터의 화상 데이터들을 재정렬하고 이들을 타이밍에 맞추어 상기 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)로 공급하며, 상기 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)은 상기 제 2 타이밍 콘트롤러(TC2)로부터의 화상 데이터들에 근거하여 상기 화소 전압들을 생성한다. 또한, 제 2 타이밍 콘트롤러(TC2)는 각각 시스템(SYS)으로부터 자신에게 입력되는 수평동기신호(Hsync), 수직동기신호(Vsync), 및 클럭신호(CLK)를 이용하여 하부 데이터 제어신호와 게이트 제어신호를 생성한다.
하부 데이터 제어신호는 도트클럭, 소스스타트펄스, 소스쉬프트클럭, 소스인에이블 및 극성반전제어신호(POL) 등을 포함한다. 그리고, 게이트 제어신호는 게이트 스타트 펄스(GSP), 게이트쉬프트클럭(GSC), 게이트출력인에이블(GOE) 등을 포함한다.
제 1 타이밍 콘트롤러(TC1)는 상기 표시패널(PN)의 일측 가장자리에 위치한 상부 데이터 드라이브 집적회로부터 상기 표시패널(PN)의 타측 가장자리에 위치한 상부 데이터 드라이브 집적회로까지 순차적으로 화상 데이터들을 공급한다. 반면, 제 2 타이밍 콘트롤러(TC2)는 상기 표시패널(PN)의 타측 가장자리에 위치한 하부 데이터 드라이브 집적회로부터 상기 표시패널(PN)의 일측 가장자리에 위치한 하부 데이터 드라이브 집적회로까지 순차적으로 화상 데이터들을 공급한다. 예를 들어, 제 1 타이밍 콘트롤러(TC1)는 제 1 상부 데이터 드라이브 집적회로부터 제 n 상부 데이터 드라이브 집적회로까지 순차적으로 화상 데이터들을 공급하며, 제 2 타이밍 콘트롤러(TC2)는 제 1 하부 데이터 드라이브 집적회로부터 제 n 하부 데이터 드라이브 집적회로까지 순차적으로 화상 데이터들을 공급한다. 이때, 제 1 타이밍 콘트롤러(TC1)와 제 2 타이밍 콘트롤러(TC2)는 서로 반대의 순서로 화상 데이터들을 출력한다. 즉, 제 1 타이밍 콘트롤러(TC1)는 제 1 상부 데이터 드라이브 집적회로(UDD1)에 해당하는 화상 데이터들부터 제 n 상부 데이터 드라이브 집적회로(UDDn)에 해당하는 화상 데이터들까지 순차적으로 출력하며, 제 2 타이밍 콘트롤러(TC2)는 제 1 하부 데이터 드라이브 집적회로(BDD1)에 해당하는 화상 데이터들부터 제 n 하부 데이터 드라이브 집적회로(BDDn)에 해당하는 화상 데이터들까지 순차적으로 출력한다. 다른 실시예로서, 제 2 타이밍 콘트롤러(TC2)가 제 n 하부 데이터 드라이브 집적회로(BDDn)부터 제 1 하부 데이터 드라이브 집적회로(BDD1)까지 역순으로 구동하도록 하고, 이 제 2 타이밍 콘트롤러(TC2)가 제 1 타이밍 콘트롤러(TC1)와 동일한 순서로 화상 데이터들을 출력하도록 변경할 수도 있다
이때, 하나의 데이터 라인의 일측에 공급되는 화상 데이터와 이 하나의 데이터 라인의 타측에 공급되는 화상 데이터는 동일하다.
제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)는 외부로부터의 모드제어신호에 따라 각각 마스터 모드(master mode) 및 슬레이브 모드(slave mode) 중 어느 하나의 모드로 동작한다.
구체적으로, 제 1 타이밍 콘트롤러(TC1)는 마스터 모드로 구동시, 상기 화상 데이터들 및 상부 데이터 제어신호 외에 상기 게이트 드라이브 집적회로들(GD1 내지 GDm)의 동작을 제어하기 위한 게이트 제어신호를 더 생성하여 상기 게이트 드라이브 집적회로들(GD1 내지 GDm)로 출력한다. 반면, 제 1 타이밍 콘트롤러(TC1)는 슬레이브 모드로 구동시, 상기 화상 데이터 및 상부 데이터 제어신호를 상기 상부 데이터 드라이브 집적회로들(UDD1 내지UDDn)로 출력한다.
마찬가지로 제 2 타이밍 콘트롤러(TC2)는 마스터 모드로 구동시, 상기 화상 데이터들 및 하부 데이터 제어신호 외에 상기 게이트 드라이브 집적회로들(GD1 내지 GDm)의 동작을 제어하기 위한 게이트 제어신호를 더 생성하여 상기 게이트 드라이브 집적회로들(GD1 내지 GDm)로 출력한다. 반면, 제 2 타이밍 콘트롤러(TC2)는 슬레이브 모드로 구동시, 상기 화상 데이터 및 하부 데이터 제어신호를 상기 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)로 출력한다.
다시 말하여, 제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)는 마스터 모드로 구동시, 화상 데이터들, 데이터 제어신호 및 게이트 제어신호를 출력한다. 그러나, 슬레이브 모드로 구동시, 게이트 제어신호를 제외한 나머지 신호들, 즉 화상 데이터들 및 데이터 제어신호들을 출력한다.
이때, 제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)는 서로 상반된 모드로 구동된다. 즉, 제 1 타이밍 콘트롤러(TC1)가 마스터 모드로 구동시, 제 2 타이밍 콘트롤러(TC2)는 슬레이브 모드로 구동되며, 반대로 제 1 타이밍 콘트롤러(TC1)가 슬레이브 모드로 구동시 제 2 타이밍 콘트롤러(TC2)는 마스터 모드로 구동된다.
제 1 타이밍 콘트롤러(TC1)와 제 2 타이밍 콘트롤러(TC2) 사이에는 적어도 하나의 통신 라인(CML)이 접속되어 있다. 이 통신 라인(CML)을 통해 제 1 타이밍 콘트롤러(TC1)와 제 2 타이밍 콘트롤러(TC2)가 서로 통신함으로써 제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)간의 출력이 동기될 수 있다.
즉, 마스터 모드의 타이밍 콘트롤러는 통신 라인(CML)을 통해 슬레이브 모드의 타이밍 콘트롤러의 일부 동작을 제어할 수 있다. 예를 들어, 마스터 모드의 타이밍 콘트롤러는 자신의 화소 전압들을 데이터 라인(DL)들로 출력하는 출력 타이밍을 제어함과 아울러, 상기 통신 라인(CML)을 통해 슬레이브 모드의 타이밍 콘트롤러의 화소 전압들을 상기 데이터 라인(DL)들로 출력하는 출력 타이밍을 제어한다. 이를 위해, 마스터 모드의 타이밍 콘트롤러는 슬레이브 모드의 타이밍 콘트롤러를 제어하여 이 두 타이밍 콘트롤러가 동시에 소스아웃풋인에이블을 상부 및 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)로 공급하도록 한다.
도 1은 제 1 타이밍 콘트롤러(TC1)가 마스터 모드로 구동되고, 제 2 타이밍 콘트롤러(TC2)가 슬레이브 모드로 구동되는 하나의 예를 나타낸 것으로, 반대로 제 1 타이밍 콘트롤러(TC1)가 슬레이브 모드로 구동되고, 제 2 타이밍 콘트롤러(TC2)가 마스터 모드로 구동될 수도 있다.
또한, 본 발명의 실시예에 따른 액정표시장치는 제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)로부터의 화상 데이터들을 보정하기 위한 각종 보정 데이터들이 저장된 메모리(MR)를 더 포함할 수 있다. 이때, 마스터 모드의 타이밍 콘트롤러가 상기 메모리(MR)로부터의 보정 데이터를 읽어들이는 읽기 시간과 슬레이브 모드의 타이밍 콘트롤러 상기 메모리(MR)로부터의 보정 데이터를 읽어들이는 읽기 시간이 서로 다르다.
메모리(MR)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)이 사용될 수 있다.
도 4는 타이밍 콘트롤러에 공급되는 읽기제어신호의 타이밍도를 나타낸 도면이다.
도 4에 도시된 바와 같이, 타이밍 콘트롤러가 마스터 모드로 구동시, t1 기간 이후에 활성화되는 제 1 읽기제어신호(RS1)에 응답하여 t1 기간 이후부터 메모리(MR)로부터 보정 데이터를 읽어들인다. 반면, 이 타이밍 콘트롤러가 슬레이브 모드로 구성시, t2 기간 이후에 활성화되는 제 2 읽기제어신호(RS2)에 응답하여 t2 기간 이후부터 메모리(MR)로부터 보정 데이터를 읽어들인다. 예를 들어, 제 1 타이밍 콘트롤러(TC1)가 마스터 모드로 구동되고, 제 2 타이밍 콘트롤러(TC2)가 슬레이브 모드로 구동시 제 1 타이밍 콘트롤러(TC1)는 외부로부터 공급되는 제 1 읽기제어신호(RS1)에 응답하여 t1 기간 이후의 읽기기간동안 I2C통신 방식으로 메모리(MR)와 통신한다. 반면, 제 2 타이밍 콘트롤러(TC2)는 외부로부터 공급되는 제 2 읽기제어신호(RS2)에 응답하여 t2 기간 이후의 읽기기간동안 I2C통신 방식으로 메모리(MR)와 통신한다. 이때, 제 1 타이밍 콘트롤러(TC1)의 읽기기간과 제 2 타이밍 콘트롤러(TC2)의 읽기기간은 중첩되지 않는다. SCL은 소스클럭신호이고 SDA는 소스데이터신호이다. 제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)는 소스클럭신호에 따라 메모리(MR)로부터 보정 데이터에 해당하는 소스데이터신호를 읽어들인다.
다른 방식으로, 마스터 모드의 타이밍 콘트롤러가 자신이 상기 메모리(MR)로부터의 보정 데이터를 읽어들이는 읽기 시간을 제어함과 아울러, 상기 통신 라인(CML)을 통해 상기 슬레이브 모드의 타이밍 콘트롤러의 읽기 시간을 제어할 수도 있다.
한편, 도 4의 도번 reset은 리셋 신호로서, 이 리셋 신호(reset)가 로우에서 하이로 그 논리가 변화하는 순간 제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)가 메모리(MR)를 읽기 위한 준비 상태가 된다.
한편, 한 프레임의 화상 데이터들의 특성에 따라 표시패널(PN)의 화면에 표시되는 화소들의 극성패턴이 다르게 나타난다. 여기서, 상술된 화상 데이터들의 특성이란 한 프레임의 화상 데이터들의 극성패턴을 의미한다. 즉, 한 화면의 전체 화소들에 공급될 화소 전압들의 극성패턴을 의미한다. 이 화소 전압들의 극성패턴에 따라 1도트 반전 방식으로 화상이 표시될 수 있으며, 또는 2도트 반전 방식으로 화상이 표시될 수 있다.
도 5는 1도트 반전 방식의 화상을 나타낸 도면으로서, 도 5에 도시된 바와 같이, 수평방향(X축 방향)으로 배열된 화소(PXL)들에 공급되는 화소 전압들은 1개 화소(PXL)단위로 극성이 반전됨과 아울러, 수직방향(Y축 방향)으로 배열된 화소(PXL)들에 공급되는 화소 전압들은 1개 화소(PXL)단위로 극성이 반전된다.
도 6은 변종 수평 2도트 반전 방식의 화상을 나타낸 도면으로서, 도 6에 도시된 바와 같이, 수평방향(X축 방향)으로 배열된 화소(PXL)들에 공급되는 화소 전압들은 2개 화소(PXL)단위로 극성이 반전된다. 이때, 기수번째 수평라인의 화소(PXL)들 중 양쪽 가장 최외각에 위치한 두 개의 화소(PXL)들은 서로 동일한 극성의 화소 전압을 공급받는다. 반면, 수직방향(Y축 방향)으로 배열된 화소(PXL)들에 공급되는 화소 전압들은 1개 화소(PXL)단위로 극성이 반전되거나 또는 모두 동일한 극성을 갖는다. 예를 들어, 기수번째 수직라인의 화소(PXL)들에 공급되는 화소 전압들은 1개 화소(PXL)단위로 극성이 반전되며, 우수번째 수직라인의 화소(PXL)들에 공급되는 화소 전압들은 모두 동일한 극성을 갖는다.
도 5 및 도 6에 도시된 바와 같은 극성패턴을 화면에 정상적으로 표시하기 위해서는 제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)로부터 출력되는 극성반전제어신호(POL)들이 동일한 위상을 갖거나 또는 반전된 위상을 가져야 한다.
도 7은 극성반전제어신호(POL)의 파형을 나타낸 도면이다.
제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)로부터 출력되는 극성반전제어신호(POL)들은 도 7의 (a) 및 (b)에 도시된 파형들 중 어느 하나가 될 수 있다. 또는 제 1 타이밍 콘트롤러(TC1)로부터 출력된 극성반전제어신호(POL)와 제 2 타이밍 콘트롤러(TC2)로부터 출력된 극성반전제어신호(POL)가 서로 반대의 위상을 가질 수 있다. 예를 들어, 제 1 타이밍 콘트롤러(TC1)로부터 출력된 극성반전제어신호(POL)는 도 4의 (a)에 도시된 파형을 가질 수 있으며, 제 2 타이밍 콘트롤러(TC2)로부터 출력된 극성반전제어신호(POL)는 도 4의 (b)에 도시된 파형을 가질 수 있다.
도 5에 도시된 1도트 반전 방식의 화상을 표시하기 위해서는, 상부 데이터 드라이버(UDD)에 공급되는 극성반전제어신호(POL)와 하부 데이터 드라이버(BDD)에 공급되는 극성반전제어신호(POL)가 서로 반전된 위상을 가져야 한다. 이러한 이유를 구체적으로 설명하면 다음과 같다.
즉, 데이터 라인(DL)들은 항상 짝수로 설정되므로, 상부 데이터 드라이버(UDD)에 구비된 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)의 총 출력핀들의 수 및 하부 데이터 드라이버(BDD)에 구비된 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)의 총 출력핀들의 수 역시 모두 짝수로 설정된다. 따라서, 1도트 반전 방식으로 화상을 표시할 때 첫 번째 출력핀으로부터 출력된 화소 전압의 극성과 마지막 번째 출력핀으로부터 출력된 화소 전압의 극성은 항상 반대의 극성을 나타낸다. 이때, 도 2에 도시된 바와 같이, 하부 데이터 드라이버(BDD)는 상부 데이터 드라이버(UDD)를 180도 회전시킨 것이 사용되므로, 만약 상부 데이터 드라이버(UDD)와 하부 데이터 드라이버(BDD)에 모두 동일 위상을 갖는 극성반전제어신호(POL)들을 공급할 경우 상부 데이터 드라이버(UDD)로부터 출력되는 화소 전압들의 극성패턴과 하부 데이터 드라이버(BDD)로부터 출력되는 화소 전압들의 극성패턴이 일치하지 않게 되어 각 데이터 라인의 양측에 서로 다른 극성의 화소 전압이 인가되는 문제점이 발생할 수 있다. 예를 들어, 상부 데이터 드라이버(UDD)의 첫 번째 출력핀(도 1에서의 가장 좌측에 위치한 출력핀)과 하부 데이터 드라이버(BDD)의 마지막 번째 출력핀(도 1에서의 가장 좌측에 위치한 출력핀)은 첫 번째 데이터 라인의 양측에 접속되는 바, 상부 데이터 드라이버(UDD)의 첫 번째 출력핀으로부터 정극성의 화소 전압이 출력된다면 하부 데이터 드라이버(BDD)의 마지막 번째 출력핀으로부터는 부극성의 화소 전압이 출력된다. 이는 하부 데이터 드라이버(BDD)의 마지막 번째 출력핀의 출력이 상부 데이터 드라이버(UDD)의 마지막 번째 출력핀의 출력과 동일하기 때문이다.
이러한 이유로, 도 5에 도시된 1도트 반전 방식의 화상을 표시하기 위해서는, 상부 데이터 드라이버(UDD)에 공급되는 극성반전제어신호(POL)와 하부 데이터 드라이버(BDD)에 공급되는 극성반전제어신호(POL)가 서로 반전된 위상을 가져야 한다.
즉, 도 8은 도 5에 도시된 1도트 반전 방식의 화상을 표시하기 위한 극성반전제어신호(POL)들의 파형을 나타낸 것으로, 상부 데이터 드라이버(UDD)에는 도 7의 (a)에 도시된 극성반전제어신호(POL)가 인가되는 반면, 하부 데이터 드라이버(BDD)에는 도 7의 (b)에 도시된 극성반전제어신호(POL)가 인가됨을 알 수 있다. 이에 따라 상부 데이터 드라이버(UDD)로부터 출력되는 화소 전압들의 극성패턴과 하부 데이터 드라이버(BDD)로부터 출력되는 화소 전압들의 극성패턴이 일치함을 알 수 있다.
한편, 도 6에 도시된 변종 2도트 반전 방식의 화상을 표시하기 위해서는, 상부 데이터 드라이버(UDD)에 공급되는 극성반전제어신호(POL)와 하부 데이터 드라이버(BDD)에 공급되는 극성반전제어신호(POL)가 기수번째 수평기간에는 동일한 위상으로 유지되고, 우수번째 수평기간에는 상반된 위상으로 유지되어야 한다.
즉, 상술된 바와 같이, 데이터 라인들은 항상 짝수로 설정되므로, 상부 데이터 드라이버(UDD)에 구비된 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)의 총 출력핀들의 수 및 하부 데이터 드라이버(BDD)에 구비된 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)의 총 출력핀들의 수 역시 모두 짝수로 설정된다. 따라서, 변종 2도트 반전 방식으로 화상을 표시할 때, 기수번째 수평기간에서의 첫 번째 출력핀으로부터 출력된 화소 전압의 극성과 마지막 번째 출력핀으로부터 출력된 화소 전압의 극성은 항상 동일한 극성을 갖는 반면, 우수번째 수평기간에서의 첫 번째 출력핀으로부터 출력된 화소 전압의 극성과 마지막 번째 출력핀으로부터 출력된 화소 전압의 극성은 항상 반대의 극성을 나타낸다.
즉, 도 9는 도 6에 도시된 변종 2도트 반전 방식의 화상을 표시할 때 기수번째 수평기간에서 극성반전제어신호(POL)들의 파형을 나타낸 것으로, 상부 데이터 드라이버(UDD) 및 하부 데이터 드라이버(BDD) 모두 도 7의 (a)에 도시된 극성반전제어신호(POL)가 인가됨을 알 수 있다. 한편, 도시하지 않았지만, 도 6에 도시된 변종 2도트 반전 방식의 화상을 표시할 때 우수번째 수평기간에서의 상부 데이터 드라이버(UDD)에 공급되는 극성반전제어신호(POL)와 하부 데이터 드라이버(BDD)에 공급되는 극성반전제어신호(POL)는 상반된 위상을 갖는다.
한편, 도 6의 2도트 반전 방식에 사용되는 극성반전제어신호(POL)의 하이구간 및 로우구간은, 도 5의 1도트 반전 방식에 사용되는 극성반전제어신호(POL)의 하이구간 및 로우구간보다 더 긴 길이를 갖도록 설정될 수 있다.
상술된 바와 같이 본 발명에서는 화상 데이터들의 특성에 따라 극성반전제어신호(POL)의 형태를 제어하는 바, 이를 위해 본 발명에서의 제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)들 중 적어도 하나는 자신에게 공급되는 화상 데이터들(예를 들어 한 프레임의 화상 데이터들)을 분석하여 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn) 및 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)로부터 출력될 화소 전압들의 극성을 제어한다. 이를 위해, 적어도 하나의 타이밍 콘트롤러가 자신에게 공급되는 화상 데이터들을 분석하고, 이 분석된 결과에 따라 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)로부터 출력될 화소 전압들의 극성을 제어하는 극성반전제어신호(POL) 및 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)로부터 출력될 화소 전압들의 극성을 제어하는 극성반전제어신호(POL)를 출력한다. 이 극성반전제어신호(POL)들 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn) 및 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)로 공급된다.
이를 좀 더 구체적으로 설명하면 다음과 같다.
도 10은 본 발명의 제 1 실시예에 따른 극성반전제어신호(POL)의 출력 방식을 나타낸 도면이다.
본 발명의 제 1 실시예에 따르면, 두 개의 타이밍 콘트롤러들은 개별적으로 극성반전제어신호(POL)를 출력한다. 구체적으로, 제 1 타이밍 콘트롤러(TC1)는 자신에게 공급된 화상 데이터들(예를 들어 한 프레임의 화상 데이터들)의 특성을 분석하고, 이 분석된 결과에 근거하여 극성반전제어신호(POL)를 생성한다. 이 제 1 타이밍 콘트롤러(TC1)로부터 출력된 극성반전제어신호(POL)는 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)을 공급된다.
제 2 타이밍 콘트롤러(TC2) 역시 자신에게 공급된 화상 데이터들(예를 들어 한 프레임의 화상 데이터들)의 특성을 분석하고, 이 분석된 결과에 근거하여 극성반전제어신호(POL)를 생성한다. 이 제 2 타이밍 콘트롤러(TC2)로부터 출력된 극성반전제어신호(POL)는 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)을 공급된다.
여기서, 이 제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)에 공급되는 화상 데이터들은 동일한 화상 데이터들이다.
이때, 제 1 및 제 2 타이밍 콘트롤러(TC1, TC2)는 이들의 모드에 따라 아래와 같이 서로 다르게 동작한다.
예를 들어, 도 10에 도시된 바와 같이, 제 1 타이밍 콘트롤러(TC1)가 마스터 모드로 구동되고 제 2 타이밍 콘트롤러(TC2)가 슬레이브 모드로 구동될 때, 제 2 타이밍 콘트롤러(TC2)로부터 출력될 극성반전제어신호(POL)의 형태는 마스터 모드인 제 2 타이밍 콘트롤러(TC2)에 의해 제어될 수 있다. 이와 같은 경우, 마스터 모드인 제 1 타이밍 콘트롤러(TC1)는 자신에게 공급된 화상 데이터들을 분석하고, 이 분석된 결과에 근거하여 자신으로부터 출력될 극성반전제어신호(POL)와 제 2 타이밍 콘트롤러(TC2)로부터 출력될 극성반전제어신호(POL)를 선택한다. 즉, 마스터 모드인 제 1 타이밍 콘트롤러(TC1)는 제 2 타이밍 콘트롤러(TC2)가 자신으로부터 출력될 극성반전제어신호(POL)와 동일한 극성반전제어신호(POL)를 선택하도록 제 2 타이밍 콘트롤러(TC2)를 제어하거나 또는 자신으로부터 출력될 극성반전제어신호(POL)와 반전된 위상을 갖는 극성반전제어신호(POL)를 선택하도록 제 2 타이밍 콘트롤러(TC2)를 제어할 수 있다. 이때, 제 2 타이밍 콘트롤러(TC2)는 자신에게 공급된 화상 데이터들의 특성을 분석하지 않는다.
한편, 제 2 타이밍 콘트롤러(TC2)가 마스터 모드이고, 제 1 타이밍 콘트롤러(TC1)가 슬레이브 모드인 경우에, 마스터 모드인 제 2 타이밍 콘트롤러(TC2)는 자신에게 공급된 화상 데이터들을 분석하고, 이 분석된 결과에 근거하여 자신으로부터 출력될 극성반전제어신호(POL)와 제 2 타이밍 콘트롤러(TC2)로부터 출력될 극성반전제어신호(POL)를 선택한다. 이때, 제 2 타이밍 콘트롤러(TC2)는 자신에게 공급된 화상 데이터들의 특성을 분석하지 않는다.
도 11은 본 발명의 제 2 실시예에 따른 극성반전제어신호(POL)의 출력 방식을 나타낸 도면이다.
본 발명의 제 2 실시예에 따르면, 두 개의 타이밍 콘트롤러들 중 어느 하나가 두 개의 극성반전제어신호(POL)들을 출력하고, 나머지 하나의 타이밍 콘트롤러는 극성반전제어신호(POL)를 출력하지 않는다. 하나의 타이밍 콘트롤러로부터 출력된 극성반전제어신호(POL)들 중 하나는 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)로 공급되며, 나머지 하나의 극성반전제어신호(POL)는 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)로 공급된다.
예를 들어, 도 11에 도시된 바와 같이, 제 1 타이밍 콘트롤러(TC1)가 마스터 모드로 구동되고 제 2 타이밍 콘트롤러(TC2)가 슬레이브 모드로 구동될 때, 마스터 모드인 제 1 타이밍 콘트롤러(TC1)는 자신에게 공급된 화상 데이터들(예를 들어 한 프레임의 화상 데이터들)의 특성을 분석하고, 이 분석된 결과에 근거하여 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)로 공급될 극성반전제어신호(POL)와 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)로 공급될 극성반전제어신호(POL)를 함께 출력한다.
반면, 제 2 타이밍 콘트롤러(TC2)가 마스터 모드로 구동되고 제 1 타이밍 콘트롤러(TC1)가 슬레이브 모드로 구동될 때, 마스터 모드인 제 2 타이밍 콘트롤러(TC2)는 자신에게 공급된 화상 데이터들(예를 들어 한 프레임의 화상 데이터들)의 특성을 분석하고, 이 분석된 결과에 근거하여 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)로 공급될 극성반전제어신호(POL)와 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)로 공급될 극성반전제어신호(POL)를 함께 출력한다. 이때, 제 1 타이밍 콘트롤러(TC1)는 자신에게 공급된 화상 데이터들의 특성을 분석하지 않는다.
도 12는 본 발명의 제 3 실시예에 따른 극성반전제어신호(POL)의 출력 방식을 나타낸 도면이다.
본 발명의 제 3 실시예에 따르면, 두 개의 타이밍 콘트롤러들 중 어느 하나는 개별적으로 극성반전제어신호(POL)를 생성하여 출력하는 반면, 나머지 하나의 타이밍 콘트롤러는 상술된 어느 하나의 타이밍 콘트롤러로부터 출력된 극성반전제어신호(POL)를 공급받아 이를 그대로 출력하거나 또는 이의 위상을 반전시켜 출력한다.
예를 들어, 도 12에 도시된 바와 같이, 제 1 타이밍 콘트롤러(TC1)가 마스터 모드로 구동되고 제 2 타이밍 콘트롤러(TC2)가 슬레이브 모드로 구동될 때, 마스터 모드인 제 1 타이밍 콘트롤러(TC1)는 자신에게 공급된 화상 데이터들(예를 들어 한 프레임의 화상 데이터들)의 특성을 분석하고, 이 분석된 결과에 따라 극성반전제어신호(POL)를 생성하고, 이를 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn) 및 제 2 타이밍 콘트롤러(TC2)로 공급한다. 제 2 타이밍 콘트롤러(TC2)는 제 1 타이밍 콘트롤러(TC1)로부터 극성반전제어신호(POL)를 공급받고, 이 제 1 타이밍 콘트롤러(TC1)의 제어에 따라 이 극성반전제어신호(POL)를 그대로 출력하거나 또는 이의 위상을 반전시켜 출력한다. 이 제 2 타이밍 콘트롤러(TC2)로부터 출력된 극성반전제어신호(POL)는 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn)로 공급된다. 이때, 제 2 타이밍 콘트롤러(TC2)는 자신에게 공급된 화상 데이터들의 특성을 분석하지 않는다.
반면, 제 2 타이밍 콘트롤러(TC2)가 마스터 모드로 구동되고 제 1 타이밍 콘트롤러(TC1)가 슬레이브 모드로 구동될 때, 마스터 모드인 제 2 타이밍 콘트롤러(TC2)는 자신에게 공급된 화상 데이터들(예를 들어 한 프레임의 화상 데이터들)의 특성을 분석하고, 이 분석된 결과에 따라 극성반전제어신호(POL)를 생성하고, 이를 하부 데이터 드라이브 집적회로들(BDD1 내지 BDDn) 및 제 1 타이밍 콘트롤러(TC1)로 공급한다. 제 1 타이밍 콘트롤러(TC1)는 제 2 타이밍 콘트롤러(TC2)로부터 극성반전제어신호(POL)를 공급받고, 이 제 2 타이밍 콘트롤러(TC2)의 제어에 따라 이 극성반전제어신호(POL)를 그대로 출력하거나 또는 이의 위상을 반전시켜 출력한다. 이 제 1 타이밍 콘트롤러(TC1)로부터 출력된 극성반전제어신호(POL)는 상부 데이터 드라이브 집적회로들(UDD1 내지 UDDn)로 공급된다. 이때, 제 1 타이밍 콘트롤러(TC1)는 자신에게 공급된 화상 데이터들의 특성을 분석하지 않는다.
제 3 실시예에 따르면, 두 개의 타이밍 콘트롤러가 독립적으로 극성반전제어신호를 생성하지 않고, 하나의 타이밍 콘트롤러로부터 출력된 극성반전제어신호(POL)를 이용하여 나머지 하나의 타이밍 콘트롤러로부터 출력될 극성반전제어신호(POL)를 생성하므로 독립적으로 극성반전제어신호(POL)들을 생성할 때 발생될 수 있는 극성반전제어신호(POL)들간의 동기화 문제를 해결할 수 있다.
도 10 내지 도 12에서 설명된 극성반전제어신호(POL)의 출력 방식은 도 5에 도시된 1도트 반전 방식 및 도 6에 도시된 변종 2도트 반전 방식의 화상을 표시할 때 적용될 수 있다.
한편, 상술된 도 10 내지 도 12에서 설명된 극성반전제어신호(POL)의 출력 방식은 극성반전제어신호가 화상 데이터에 내재되어 함께 전송되는 인터페이스방식에도 적용될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
TC1: 제 1 타이밍 콘트롤러 TC2: 제 2 타이밍 콘트롤러
UDD: 상부 데이터 드라이버 BDD: 하부 데이터 드라이버
UDD1 내지 UDDn: 상부 데이터 드라이브 집적회로들
BDD1 내지 BDDn: 하부 데이터 드라이브 집적회로들

Claims (5)

  1. 화상을 표시하기 위한 표시패널;
    상기 표시패널의 데이터 라인들의 각 일측에 화소 전압들을 공급하는 다수의 상부 데이터 드라이브 집적회로들;
    상기 데이터 라인들의 각 타측에 화소 전압들을 공급하는 다수의 하부 데이터 드라이브 집적회로들;
    상기 상부 데이터 드라이브 집적회로들의 동작을 제어하기 위한 상부 데이터 제어신호를 생성하여 상기 상부 데이터 드라이브 집적회로들로 공급하는 제 1 타이밍 콘트롤러; 및,
    상기 하부 데이터 드라이브 집적회로들의 동작을 제어하기 위한 하부 데이터 제어신호를 생성하여 상기 하부 데이터 드라이브 집적회로들로 공급하는 제 2 타이밍 콘트롤러를 포함하며;
    상기 제 1 및 제 2 타이밍 콘트롤러들 중 적어도 하나가 자신에게 공급되는 화상 데이터들을 분석하여 상기 상부 데이터 드라이브 집적회로들 및 하부 데이터 드라이브 집적회로들로부터 출력될 화소 전압들의 극성을 제어함을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 제 1 타이밍 콘트롤러는 상부 데이터 드라이브 집적회로들로부터 출력될 화소 전압들의 극성을 제어하는 극성반전제어신호를 출력하여 상기 상부 데이터 드라이브 집적회로들로 공급하며;
    상기 제 2 타이밍 콘트롤러는 하부 데이터 드라이브 집적회로들로부터 출력될 화소 전압들의 극성을 제어하는 극성반전제어신호를 출력하여 상기 하부 데이터 드라이브 집적회로들로 공급하며;
    상기 제 1 타이밍 콘트롤러 및 제 2 타이밍 콘트롤러들 중 어느 하나는 마스터 모드로 구동되고, 나머지 다른 하나는 슬레이브 모드로 구동되며;
    마스터 모드인 타이밍 콘트롤러는 자신에게 공급된 한 프레임의 화상 데이터들을 분석하고, 이 분석된 결과에 근거하여 자신으로부터 출력될 극성반전제어신호와 슬레이브 모드인 타이밍 콘트롤러로부터 출력될 극성반전제어신호를 선택함을 특징으로 하는 액정표시장치.
  3. 제 2 항에 있어서,
    마스터 모드인 타이밍 콘트롤러는 슬레이브 모드인 타이밍 콘트롤러를 제어하여, 이 슬레이브 모드인 타이밍 콘트롤러가 마스터 모드인 타이밍 콘트롤러와 동일한 위상의 극성반전제어신호를 선택하도록 하거나 또는 반대의 위상의 극성반전제어신호를 선택하도록 하는 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서,
    상기 제 1 타이밍 콘트롤러는 상부 데이터 드라이브 집적회로들로부터 출력될 화소 전압들의 극성을 제어하는 극성반전제어신호를 출력하여 상부 데이터 드라이브 집적회로들로 공급함과 아울러, 하부 데이터 드라이브 집적회로들로부터 출력될 화소 전압들의 극성을 제어하는 극성반전제어신호를 출력하여 상기 하부 데이터 드라이브 집적회로들로 공급하며;
    상기 제 1 타이밍 콘트롤러 및 제 2 타이밍 콘트롤러들 중 어느 하나는 마스터 모드로 구동되고, 나머지 다른 하나는 슬레이브 모드로 구동되며;
    마스터 모드인 타이밍 콘트롤러는 자신에게 공급된 한 프레임의 화상 데이터들의 특성을 분석하고, 이 분석된 결과에 근거하여 상부 데이터 드라이브 집적회로들로 공급될 극성반전제어신호와 하부 데이터 드라이브 집적회로들로 공급될 극성반전제어신호를 함께 출력함을 특징으로 하는 액정표시장치.
  5. 제 1 항에 있어서,
    상기 제 1 타이밍 콘트롤러는 상부 데이터 드라이브 집적회로들로부터 출력될 화소 전압들의 극성을 제어하는 극성반전제어신호를 출력하여 상기 상부 데이터 드라이브 집적회로들로 공급하며;
    상기 제 2 타이밍 콘트롤러는 하부 데이터 드라이브 집적회로들로부터 출력될 화소 전압들의 극성을 제어하는 극성반전제어신호를 출력하여 상기 하부 데이터 드라이브 집적회로들로 공급하며;
    상기 제 1 타이밍 콘트롤러 및 제 2 타이밍 콘트롤러들 중 어느 하나는 마스터 모드로 구동되고, 나머지 다른 하나는 슬레이브 모드로 구동되며;

    마스터 모드인 타이밍 콘트롤러는 자신에게 공급된 한 프레임의 화상 데이터들의 특성을 분석하고, 이 분석된 결과에 따라 극성반전제어신호를 생성하고, 이를 상부 데이터 드라이브 집적회로들 및 슬레이브 모드인 타이밍 콘트롤러로 공급하며;
    슬레이브 모드인 타이밍 콘트롤러는 마스터 모드인 타이밍 콘트롤러로부터 극성반전제어신호를 공급받고, 이 마스터 모드인 타이밍 콘트롤러의 제어에 따라 이 극성반전제어신호를 그대로 출력하거나 또는 이의 위상을 반전시켜 출력함을 특징으로 하는 액정표시장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102218512B1 (ko) 2010-05-25 2021-02-19 더 리젠츠 오브 더 유니버시티 오브 캘리포니아 Ｂａｍｂａｍ：고처리율 서열분석 데이터의 병렬 비교 분석
KR101329970B1 (ko) * 2010-12-13 2013-11-13 엘지디스플레이 주식회사 액정표시장치
CN103065575B (zh) * 2011-10-20 2015-09-30 乐金显示有限公司 数字全息图像再现装置及其同步控制方法
CN102789772A (zh) * 2012-08-10 2012-11-21 京东方科技集团股份有限公司 液晶面板驱动装置及方法
CN102930845B (zh) * 2012-11-15 2015-06-03 深圳市华星光电技术有限公司 液晶显示时序驱动器
US20140132493A1 (en) * 2012-11-15 2014-05-15 Shenzhen China Star Optoelectronics Technology Co., Ltd Clock Driver of Liquid Crystal Display
JP2015087688A (ja) * 2013-11-01 2015-05-07 セイコーエプソン株式会社 液晶表示装置、液晶表示装置の駆動方法および電子機器
CN103927962B (zh) * 2013-12-31 2017-02-08 厦门天马微电子有限公司 一种显示装置的驱动电路及其驱动方法
KR102245640B1 (ko) * 2014-09-29 2021-04-29 삼성디스플레이 주식회사 데이터 구동 회로 및 이를 포함하는 표시 장치
KR102421580B1 (ko) * 2015-10-27 2022-07-18 삼성디스플레이 주식회사 표시 장치
KR102579682B1 (ko) * 2016-03-25 2023-09-19 삼성디스플레이 주식회사 표시 패널 구동 장치 및 이를 포함하는 표시 장치
CN107680554B (zh) * 2017-11-22 2020-04-28 深圳市华星光电技术有限公司 显示装置驱动***及方法
JP2023103680A (ja) * 2022-01-14 2023-07-27 ラピステクノロジー株式会社 表示装置及びデータドライバ

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11175028A (ja) * 1997-12-09 1999-07-02 Fujitsu Ltd 液晶表示装置、液晶表示装置の駆動回路、および液晶表示装置の駆動方法
US6310592B1 (en) * 1998-12-28 2001-10-30 Samsung Electronics Co., Ltd. Liquid crystal display having a dual bank data structure and a driving method thereof
KR100312760B1 (ko) * 1999-02-24 2001-11-03 윤종용 액정 표시 패널과 액정 표시 장치 및 그의 구동 방법
JP3691318B2 (ja) * 1999-09-30 2005-09-07 シャープ株式会社 表示用駆動装置の駆動用半導体素子、表示用駆動装置及びそれを用いた液晶モジュール
KR100706742B1 (ko) * 2000-07-18 2007-04-11 삼성전자주식회사 평판 디스플레이 장치
KR100381862B1 (ko) * 2000-11-22 2003-05-01 삼성전자주식회사 액정 표시 장치
KR100759967B1 (ko) * 2000-12-16 2007-09-18 삼성전자주식회사 플랫 패널 표시 장치
KR100733879B1 (ko) * 2000-12-30 2007-07-02 엘지.필립스 엘시디 주식회사 액정표시장치
KR100925453B1 (ko) * 2002-08-02 2009-11-06 삼성전자주식회사 액정 표시 장치 및 그의 구동 방법
JP4063800B2 (ja) * 2004-08-02 2008-03-19 沖電気工業株式会社 表示パネル駆動装置
CN1652193A (zh) 2005-03-18 2005-08-10 友达光电股份有限公司 显示面板及显示装置
KR20070036409A (ko) * 2005-09-29 2007-04-03 삼성전자주식회사 액정 표시 장치 및 이의 구동 방법
KR100728007B1 (ko) * 2005-10-26 2007-06-14 삼성전자주식회사 액정 표시 장치 및 액정 표시 장치의 구동 방법
JP4859464B2 (ja) * 2006-01-05 2012-01-25 株式会社 日立ディスプレイズ 液晶表示装置
CN101379538B (zh) * 2006-03-06 2010-12-15 夏普株式会社 有源矩阵基板、显示装置和电视接收机
WO2008111268A1 (ja) * 2007-03-13 2008-09-18 Sharp Kabushiki Kaisha 表示パネルおよび表示装置
CN100573649C (zh) 2007-10-16 2009-12-23 友达光电股份有限公司 显示器及其中传送影像数据的方法
US8169239B2 (en) * 2009-04-14 2012-05-01 Himax Technologies Limited Driver circuit of display device
KR101319350B1 (ko) * 2009-12-18 2013-10-16 엘지디스플레이 주식회사 액정표시장치
KR101329970B1 (ko) * 2010-12-13 2013-11-13 엘지디스플레이 주식회사 액정표시장치

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