JP4745782B2 - 半導体記憶装置 - Google Patents

Description

本発明は、レイテンシ・カウンタを備える半導体記憶装置に関する。

非特許文献１には、リード・コマンドをラッチする複数のラッチ部と、ラッチ部のいずれかからリード・コマンドを読み出すスイッチと、リード・コマンドをラッチさせるラッチ部を順に循環しながら選択する第１のリング・カウンタと、リード・コマンドを読み出すラッチ回路を順に循環しながら選択する第２のリング・カウンタとを備え、あるタイミングで入力したリード・コマンドを所定期間経過後の他のタイミングで出力するレイテンシ・カウンタを備えた半導体記憶装置がある。

Ｈｏ Ｙｏｕｎｇ Ｓｏｎｇ、外１５名、"Ａ １．２Ｇｂ／ｓ／ｐｉｎ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ ｗｉｔｈ Ｏｎ−Ｄｉｅ−Ｔｅｒｍｉｎａｔｉｏｎ"、ＩＳＳＣＣ ２００３／ＳＥＳＳＩＯＮ １７／ＳＲＡＭ ＡＮＤ ＤＲＡＭ／ＰＡＰＥＲ １７．８、（米国）、ＩＥＥＥ、２００３年、ｐ．３１４

しかしながら、高速でかつ異なるタイミングのクロックで動作している複数のリング・カウンタを設けた半導体記憶装置では、カウンタのリセット（初期設定）を同時に実施することが困難であり、十分なマージンを確保できないとリング・カウンタ間の同期が取れなくなり、さらにはレイテンシのカウントがずれて半導体記憶装置が誤動作する。

本発明は、ラッチ回路における内部コマンドのラッチと読み出しとの同期を高精度に行い、レイテンシを高精度にカウントすることのできるレイテンシ・カウンタを備えた半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、第１の内部コマンド信号と内部クロックとを入力し、第１の内部コマンド信号をレイテンシに応じた期間だけラッチして第２の内部コマンド信号として出力するレイテンシ・カウンタを備える。レイテンシ・カウンタは、内部コマンド入力端子と内部コマンド出力端子と循環信号生成回路とラッチ回路とゲート・セレクト回路とを有する。循環信号生成回路は、内部クロックを入力し、順に循環する第０から第ｎの循環信号（ｎは自然数）を出力する。ラッチ回路は、第０から第ｎのラッチ部と第０から第ｎの入力ゲートと第０から第ｎの出力ゲートとをもつ。第０から第ｎのラッチ部は、それぞれ、内部コマンド入力端子と内部コマンド出力端子との間に並列に接続されて入力される信号をラッチする。第０から第ｎの入力ゲートは、それぞれ、内部コマンド入力端子と第０から第ｎのラッチ部との間に位置し、入力ゲート制御信号が入力されたときに開く。第０から第ｎの出力ゲートは、それぞれ、第０から第ｎのラッチ部と内部コマンド出力端子との間に位置し、出力ゲート制御信号が入力されたときに開く。ゲート・セレクト回路は、第０から第ｎの循環信号のそれぞれに基づいて入力ゲート制御信号と出力ゲート制御信号とを生成し、第ｐ（ｐは０≦ｐ≦ｎの整数）の循環信号に基づいて生成される入力ゲート制御信号を第ｑ（ｑは０≦ｑ≦ｎの整数）の入力ゲートに出力すると共に、レイテンシのクロック数に応じて決定される所定のずれ数をｍ（ｍはｎ以下の自然数）とした場合に、第ｐの循環信号に基づいて生成される出力ゲート制御信号を第ｒ（ｒは０≦ｒ≦ｎの整数であって、ｒ＝ｑ＋ｍ（ｑ＋ｍ≦ｎの場合）又はｒ＝ｑ＋ｍ−（ｎ＋１）（ｑ＋ｍ＞ｎの場合）を満たす数）の出力ゲートに出力する。

本発明の半導体記憶装置によれば、ラッチ回路における内部コマンドのラッチと読み出しとの同期を高精度に行い、レイテンシ・カウンタを高精度に動作させることができる。

本実施形態では、半導体記憶装置の例としてＤｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＤＲ ＳＤＲＡＭ）について説明する。なお、本発明の半導体記憶装置には、クロックに同期するとともにコマンドにより動作を制御される各種ＳＤＲＡＭが含まれる。

図１の構成図に示すように本実施形態の半導体記憶装置１は、端子２とレイテンシ・カウンタ３とを備えており、複数のバンクを有するメモリ・セル・アレイに対し、データの読み出し及び書き込みを実行する。端子２は、外部クロック入力端子２０とコマンド入力端子２１とアドレス入力端子２２とデータ入出力端子２３とを備えている。外部クロック入力端子２０は、外部クロックを入力する。コマンド入力端子２１は、アクティブ・コマンド、リード・コマンド、ライト・コマンド等を含む各種コマンドを入力する。アドレス入力端子２２は、バンク・アドレス、カラム（列）・アドレス、及び、ロー（行）・アドレスを入力する。データ入出力端子２３は、メモリ・セル・アレイから読み出されたデータを出力するとともに、メモリ・セル・アレイに書き込むデータを入力する。

半導体記憶装置１の読み出し時における概略の動作を説明する。まず、コマンド入力端子２１からアクティブ・コマンドが入力されると同時にアドレス入力端子２２からバンク・アドレス及びロー・アドレスが入力されると、半導体記憶装置１は入力されたバンク・アドレスの入力されたロー・アドレスをアクティブにする。次に、半導体記憶装置１には、アクティブ・コマンドを入力してから所定クロック経過後に、コマンド入力端子２１からリード・コマンドが入力されると同時にアドレス入力端子２２からバンク・アドレス及び先頭カラム・アドレスが入力される。次に、半導体記憶装置１は、リード・コマンド入力後リード・レイテンシで決まる所定のクロック数が経過したときにデータ入出力端子２３にデータが出力されるように、入力された先頭カラム・アドレスから始まるバースト・データをメモリ・セル・アレイから読み出す。

リード・レイテンシは、カラム（列）・アドレスの入力からデータ入出力端子２３上でデータを読み出せるようになるまでの時間がクロックいくつ分であるかを表す。

図２の構成図に示すように本実施形態のレイテンシ・カウンタ３は、内部クロック入力端子３０と内部コマンド入力端子３１とずれ数設定端子３２と内部コマンド出力端子３３と、循環信号生成回路３４とラッチ回路３５とゲート・セレクト回路３６とレジスタ群３７とを備える。

内部クロック入力端子３０には、図１の外部クロック入力端子２０から入力された外部クロックを所定時間（ｔ３＋ｔ４）だけ早めた内部クロックが入力される。内部クロックは、半導体記憶装置１が備えるＤｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ（ＤＬＬ）等により生成される。内部コマンド入力端子３１には、第１の内部コマンドとしてのコマンド・パルスが入力される。コマンド・パルスは、図１のコマンド入力端子２１から入力されるコマンドを半導体記憶装置１が備えるデコーダ等によりデコードして生成される。ずれ数設定端子３２には、半導体記憶装置１が備える回路等により生成されるずれ数設定信号が入力される。内部コマンド出力端子３３からは、コマンド・パルスのタイミングを調整して生成される第２の内部コマンド信号としての調整後コマンド・パルスが出力される。

循環信号生成回路３４は、第０〜第８の循環信号を循環させながら順に出力する。具体的には、循環信号生成回路３４は、内部クロック入力端子３０から内部クロックを入力する第０〜８のフリップ・フロップ１００〜１０８を順に環状に接続した１つのリング・カウンタにより構成されている。第０〜第７のフリップ・フロップ１００〜１０７の出力は、第１〜第８のフリップ・フロップ１０１〜１０８にそれぞれ入力されるとともに、第８のフリップ・フロップ１０８の出力は第０のフリップ・フロップ１００に入力される。内部クロックのクロック・サイクルごとに第０〜８のフリップ・フロップ１００〜１０８の何れかからＨｉｇｈ（Ｈ）信号が出力されるとともに、他の全てのフリップ・フロップからＬｏｗ（Ｌ）信号が出力され、順にＨ信号の出力されるフリップ・フロップが循環する。第０〜第８のフリップ・フロップ１００〜１０８から出力されるＨ信号は、それぞれ、第０〜第８の循環信号としてラッチ回路３５及びゲート・セレクト回路３６にも出力される。

ラッチ回路３５は、第０〜第８のラッチ部２００〜２０８と、第０〜第８の入力ゲート２１０〜２１８と、第０〜第８の出力ゲート２２０〜２２８とを有する。第０〜第８のラッチ部２００〜２０８は、内部コマンド入力端子３１と内部コマンド出力端子３３との間に並列接続されており、内部コマンド入力端子３１から入力されるコマンド・パルスをラッチすることができる。第０〜第８の入力ゲート２１０〜２１８は、それぞれ、第０〜第８のラッチ部２００〜２０８と内部コマンド入力端子３１との間に設けられており、入力ゲート制御信号が入力されたときに個々に開かれてコマンド・パルスを通す。第０〜第８の出力ゲート２２０〜２２８は、それぞれ、第０〜第８のラッチ部２００〜２０８と内部コマンド出力端子３３との間に設けられており、出力ゲート制御信号が入力されたときに個々に開かれてコマンド・パルスを通す。

ゲート・セレクト回路３６は、第０〜第８の遅延回路３００〜３０８と、第０〜第８のセレクタ３１０〜３１８とを有し、第０〜第８の循環信号を入力して入力ゲート制御信号及び出力ゲート制御信号を出力する。

ゲート・セレクト回路３６は、第０〜第８の循環信号を入力し、それぞれ、第０〜第８の出力ゲート２２０〜２２８へ出力ゲート制御信号として出力する。第０〜第８の遅延回路３００〜３０８は、全て同じ遅延時間をもち、第０〜第８の循環信号を入力して所定の遅延時間分遅延させて第０〜第８の遅延循環信号として出力する。第０〜第８のセレクタ３１０〜３１８は、第０〜第８の遅延循環信号のいずれかを入力し、それぞれ、第０〜第８の入力ゲート２１０〜２１８に入力ゲート制御信号として入力する。第０〜第８のセレクタ３１０〜３１８が第０〜第８の遅延循環信号のいずれを入力するかは、ずれ数設定端子３２から入力されるずれ数設定信号によって切り替えられる。同一の循環信号により生成される入力ゲート制御信号及び出力ゲート制御信号の出力先は、対応する第０〜第８のラッチ部２００〜２０８で見た場合にずれ数ｍ（ｍは８以下の自然数）分ずれている。

より具体的に説明すると、ゲート・セレクト回路３６は、第ｐ（ｐは０≦ｐ≦８の整数）の循環信号に基づいて生成される入力ゲート制御信号を第ｑ（ｑは０≦ｑ≦８の整数）の入力ゲート（第０〜第８の入力ゲート２１０〜２１８のいずれか）に出力すると共に、第ｐの循環信号に基づいて生成される出力ゲート制御信号を第ｒ（ｒは０≦ｒ≦８の整数であって、ｑ＝ｒ＋ｍ（ｒ＋ｍ≦８の場合）又はｑ＝ｒ＋ｍ−（８＋１）（ｒ＋ｍ＞８の場合）を満たす数）の出力ゲート（第０〜第８の出力ゲート２２０〜２２８のいずれか）に出力する。

循環信号生成回路３４が、１つのリング・カウンタにより形成されていることから、複数のリング・カウンタを高速かつ異なるタイミングのクロックで動作させる半導体記憶装置のようなリセットを同時に実施することが困難であるという問題が生じず、第０〜第８のラッチ部２００〜２０８へのコマンド・パルスの入出力を高精度に行うことができる。さらに、循環信号生成回路３４が、１つのリング・カウンタにより形成されていることから、複数のリング・カウンタを使用する場合に比較して消費電力が小さい。

本実施形態のゲート・セレクト回路３６は、第０〜第８の循環信号を第０〜第８の出力ゲート２２０〜２２８に出力するが、これに限られるものではない。ゲート・セレクト回路３６は、第０〜第８の遅延回路３００〜３０８の出力を直接第０〜第８の入力ゲート２１０〜２１８に入力ゲート制御信号として出力するとともに、第０〜第８の循環信号を第０〜第８のセレクタ３１０〜３１８に入力して第０〜第８の出力ゲート２２０〜２２８に出力させるものであってもよい。

レジスタ群３７は、第１のレジスタ４０１と第２のレジスタ４０２とを有する。第１のレジスタ４０１及び第２のレジスタ４０２は、第０〜第８の出力ゲート２２０〜２２８と内部コマンド出力端子３３との間に設けられている。第２のレジスタ４０２は第１のレジスタ４０１より内部コマンド出力端子３３側に設けられている。第１のレジスタ４０１は、第０〜第８の出力ゲート２２０〜２２８から出力される中間コマンド・パルスを内部クロックに同期して第２のレジスタ４０２に出力する。第２のレジスタ４０２は、第１のレジスタ４０１から出力される中間コマンド・パルスを内部クロックに同期して調整後コマンド・パルスとして内部コマンド出力端子３３に出力する。

ずれ数ｍは、端子２から入力されるリード・レイテンシのクロック数に応じて決定されるものであり、ずれ数ｍとレジスタ群４７のレジスタの個数との和がリード・レイテンシのクロック数に等しくなる。

図３の信号波形図を参照しながらレイテンシ・カウンタ３の動作を説明する。本実施形態の半導体記憶装置１では、リード・レイテンシが１０に設定されているため、外部クロックの第０クロックで図１のコマンド入力端子２１からリード・コマンドを入力するとともに、アドレス入力端子２２からカラム・アドレスを入力し、外部クロックの第１０クロックで対応するバースト・データを図１のデータ入出力端子２３に出力し始める。本実施形態では、リード・レイテンシが１０クロックであり、レジスタ群３７で２クロック遅延させることから、ずれ数ｍが８となるようにずれ数設定信号が生成される。なお、リード・レイテンシは１０に限られるものではない。

半導体記憶装置１は、図１の外部クロック入力端子２０から入力される外部クロックに基づいて、外部クロックよりも時間（ｔ３＋ｔ４）だけ早いタイミングの内部クロックを生成する。時間ｔ３は、レイテンシ・カウンタ３の第２のレジスタ４０２を動作させる内部クロックのエッジと、実際に内部コマンド出力端子３３に調整後コマンド・パルスが出力されるタイミングとの差である。時間ｔ４は、レイテンシ・カウンタ３の内部コマンド出力端子３３に調整後コマンド・パルスが出力されてから、半導体記憶装置１のデータ入出力端子２３に実際にデータが出力されるまでの時間である。すなわち、内部クロックが外部クロックよりも時間（ｔ３＋ｔ４）だけ早いため、内部クロックの第１０クロックでレイテンシ・カウンタ３の第２のレジスタ４０２を動作させることにより、外部クロックの第１０クロックで半導体記憶装置１のデータ入出力端子２３にデータを出力することができる。

半導体記憶装置１は、外部クロックの第０クロックでコマンド入力端子２１からリード・コマンドを入力するとデコード等の処理を行い、レイテンシ・カウンタ３の内部コマンド入力端子３１にコマンド・パルスを出力する。外部クロックの第０クロックから内部コマンド入力端子３１にコマンド・パルスが出力されるまで時間ｔ１だけ遅延する。内部コマンド入力端子３１にコマンド・パルスが出力されてから、ラッチ回路３５の第０〜第８のラッチ部２００〜２０８でコマンド・パルスをラッチすることができるようになるまでにさらに時間ｔ２必要である。

レイテンシ・カウンタ３の循環信号生成回路３４は、内部クロックの第０クロックに基づいて第０の循環信号を生成する。ゲート・セレクト回路３６は、第０の循環信号を出力ゲート制御信号として直接第０の出力ゲート２２０に出力するとともに、第０の循環信号を第０の遅延回路３００に入力して第０の遅延循環信号として出力し、第０の遅延循環信号を入力ゲート制御信号として第８の入力ゲート２１８に出力する。内部クロックの第０クロックのエッジから第８の入力ゲート２１８に入力ゲート制御信号が入力されるまでの時間が、時間（ｔ１＋ｔ２＋ｔ３＋ｔ４）となるように第０の遅延回路３００の遅延時間が決定される。第０〜第８の遅延回路３００〜３０８は全て同じ遅延時間を有している。外部クロックの第０クロックから時間（ｔ１＋ｔ２）が経過し、内部コマンド入力端子３１から入力されたコマンド・パルス信号がラッチ可能となっている状態で、第８の入力ゲート２１８が開くことにより第８のラッチ部２０８にコマンド・パルスがラッチされる。

第０〜第８のセレクタ３１０〜３１８を、入力ゲート制御信号の生成側に設けることにより、遅延時間を時間（ｔ１＋ｔ２＋ｔ３＋ｔ４）に含ませることができ、出力ゲート制御信号の生成側に設ける場合に比較して、遅延量を小さくすることができる。

その後、内部クロックの第８クロックに基づいて第８の循環信号が生成されると、第８の循環信号が第８の出力ゲート２２８に出力ゲート制御信号として出力され、第８のラッチ部２０８にラッチされたコマンド・パルスが中間コマンド・パルスとして第１のレジスタ４０１に出力される。内部クロックの第９クロックに基づいて中間コマンド・パルスが第１のレジスタ４０１から第２のレジスタ４０２に出力され、内部クロックの第１０クロックに基づいて中間コマンド・パルスが第２のレジスタ４０２から内部コマンド出力端子３３に調整後コマンド・パルスとして出力される。内部クロックの第１０クロックのエッジから内部コマンド出力端子３３に調整後コマンド・パルスが実際に出力されるまでに時間ｔ３だけかかる。内部コマンド出力端子３３の前段にレジスタ群３７を設けることにより、ｔ３の時間を小さく揃えることができる。

内部コマンド出力端子３３に調整後コマンド・パルスが出力されてから時間ｔ４だけ経過したとき、すなわち外部クロックの第１０クロックのエッジに合わせてバースト・データがデータ入出力端子２３に出力される。本実施形態の半導体記憶装置１はＤＤＲ ＳＤＲＡＭであるため外部クロックの１クロック・サイクルに２つのデータが読み出されている。

これと並行して、半導体記憶装置１は、外部クロックの第４クロックでリード・コマンドを入力して第３のラッチ部２０３にラッチし、外部クロックの第８クロックでリード・コマンドを入力して第７のラッチ部２０７にラッチし、オーバーラップさせながら同様に処理することができる。

なお、図４の構成図に示すように、ラッチ回路３５は第０のラッチ部２００と第０の入力ゲート２１０と第０の出力ゲート２２０との組み合わせに、第０のリセット部２３０を加えたものであってもよい。第０のリセット部２３０は、第０の出力ゲート２２０が開いて第０のラッチ部２００からコマンド・パルスが出力された後しばらくしてから第０のラッチ部２００のラッチ内容をリセットする。第０のリセット部２３０は、リセット信号を入力されることにより第０のラッチ部２００の内容をリセットすることもできる。具体的には、立ち上げ時などにリセット信号としてＨ信号が入力されると第０のリセット部２３０の出力がＨ信号となって第０のラッチ部２００の内容がリセットされる。定常状態ではリセット信号として通常Ｌ信号が入力されており、第０のリセット部２３０からの出力はＬ信号であるため、第０のラッチ部２００のラッチ内容が保持される。第０の出力ゲート２２０に入力された出力ゲート制御信号がＨ信号からＬ信号に変化する際に、第０のリセット部２３０の出力が一時的にＨ信号となるため、第０のラッチ部２００の内容がリセットされる。すなわち、第０のリセット部２３０は、第０の出力ゲート２２０が開いて第０のラッチ部２００からコマンド・パルスが出力された後しばらくしてから第０のラッチ部２００の内容をリセットすることができる。第０のリセット部２３０を設けることにより、リード・レイテンシの切り替え時等に、第０のラッチ部２００内にコマンドが残ることを防止することができる。第１〜第８のラッチ部２０１〜２０８等についても同様である。

なお、半導体記憶装置１のレイテンシ・カウンタ３にレジスタ群３７を設けない他の実施形態においては、ずれ数ｍをリード・レイテンシに一致させるとよく、循環信号生成回路３４、ラッチ回路３５、ゲート・セレクト回路３６の構成要素の数を適宜調整する。

半導体記憶装置の概略の構成図である。 レイテンシ・カウンタの構成図である。 レイテンシ・カウンタの信号波形を示す図である。 リセット部を有するラッチ回路の構成図である。

符号の説明

１；半導体記憶装置、２；端子、３；レイテンシ・カウンタ、
２０；外部クロック入力端子、２１；コマンド入力端子、２２；アドレス入力端子、
２３；データ入出力端子、３０；内部クロック入力端子、３１；内部コマンド入力端子、
３２；ずれ数設定端子、３３；内部コマンド出力端子、３４；循環信号生成回路、
３５；ラッチ回路、３６；ゲート・セレクト回路、３７；レジスタ群、
１００〜１０８；第０〜第８のフリップ・フロップ、
２００〜２０８；第０〜第８のラッチ回路、２１０〜２１８；第０〜第８の入力ゲート、
２２０〜２２８；第０〜第８の出力ゲート、２３０；第０のリセット部、
３００〜３０８；第０〜第８のセレクタ、３１０〜３１８；第０〜第８の遅延回路、
４０１；第１のレジスタ、４０２；第２のレジスタ。

Claims (6)

1. 第１の内部コマンド信号と内部クロックとを入力し、前記第１の内部コマンド信号をレイテンシに応じた期間だけラッチして第２の内部コマンド信号として出力するレイテンシ・カウンタを備える半導体記憶装置であって、
   前記レイテンシ・カウンタは、
   内部コマンド入力端子と内部コマンド出力端子と循環信号生成回路とラッチ回路とゲート・セレクト回路とを有し、
   前記循環信号生成回路は、前記内部クロックを入力し、順に循環する第０から第ｎの循環信号（ｎは自然数）を出力し、
   前記ラッチ回路は、第０から第ｎのラッチ部と第０から第ｎの入力ゲートと第０から第ｎの出力ゲートとをもち、前記第０から第ｎのラッチ部は、それぞれ、前記内部コマンド入力端子と前記内部コマンド出力端子との間に並列に接続されて入力される信号をラッチし、前記第０から第ｎの入力ゲートは、それぞれ、前記内部コマンド入力端子と前記第０から第ｎのラッチ部との間に位置し、入力ゲート制御信号が入力されたときに開き、前記第０から第ｎの出力ゲートは、それぞれ、前記第０から第ｎのラッチ部と前記内部コマンド出力端子との間に位置し、出力ゲート制御信号が入力されたときに開き、
   前記ゲート・セレクト回路は、第０から第ｎの循環信号のそれぞれに基づいて入力ゲート制御信号と出力ゲート制御信号とを生成するゲート・セレクト回路であって、第ｐ（ｐは０≦ｐ≦ｎの整数）の循環信号に基づいて生成される入力ゲート制御信号を第ｑ（ｑは０≦ｑ≦ｎの整数）の入力ゲートに出力すると共に、 レイテンシのクロック数に応じて決定される所定のずれ数をｍ（ｍはｎ以下の自然数）とした場合に、前記第ｐの循環信号に基づいて生成される出力ゲート制御信号を第ｒ（ｒは０≦ｒ≦ｎの整数であって、ｑ＝ｒ＋ｍ（ｒ＋ｍ≦ｎの場合）又はｑ＝ｒ＋ｍ−（ｎ＋１）（ｒ＋ｍ＞ｎの場合）を満たす数）の出力ゲートに出力し、
   前記レイテンシ・カウンタは、更に、レジスタを有し、
   前記レジスタは、前記第０から第ｎの出力ゲートと前記内部コマンド出力端子との間に設けられ、前記内部クロックに合わせて所定のクロック数だけ前記第２の内部コマンド信号の出力を遅らせ、
   前記所定のクロック数と前記所定のずれ数ｍとの和は、レイテンシのクロック数に等しい、半導体記憶装置。
2. 前記循環信号生成回路は、ｎ＋１個のフリップ・フロップを接続した１台のリング・カウンタで構成されている、請求項１の半導体記憶装置。
3. 前記所定のクロック数は２である、請求項１又は請求項２の半導体記憶装置。
4. 前記ラッチ回路は、第０から第ｎのリセット部をもち、
   前記第０から第ｎのリセット部は、それぞれ、前記第０から第ｎの出力ゲートが開くごとに、前記第０から第ｎのラッチ部をリセットする機能をもつ、請求項１から請求項３のいずれかの半導体記憶装置。
5. 前記ゲート・セレクト回路は、前記所定のずれ数ｍを切り替えるセレクタを有する、請求項１から請求項４のいずれかの半導体記憶装置。
6. 前記ゲート・セレクト回路は、前記出力ゲート制御信号の出力先を固定し、前記所定のずれ数ｍに応じて前記入力ゲート制御信号の出力先を切り替えるセレクタを有する、請求項１から請求項５のいずれかの半導体記憶装置。

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