KR100673678B1 - 데이터 입력 도메인 크로싱 마진을 보장하는 반도체 메모리장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법 - Google Patents

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Abstract

본 발명은 데이터 입력 도메인 크로싱 마진을 보장하는 반도체 메모리 장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법에 관한 것으로, 본 발명에 따른 데이터 입력 회로 및 그 데이터 입력 동작 방법은 스트로브 신호의 기입 프리앰플 시간에 따라 입력 데이터의 래치 시점을 조절함으로써, 데이터 입력 마진을 안정적으로 보장할 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법은 스트로브 신호의 기입 프리앰플 시간이 짝수로 설정되더라도 안정적인 데이터 입력 동작을 실행할 수 있다.
스트로브 버퍼, 스트로브 신호, 데이터 정렬부, 입력 래치 데이터

Description

데이터 입력 도메인 크로싱 마진을 보장하는 반도체 메모리 장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법{Data input circuit of semiconductor memory device for guaranteeing input domain crossing margin of data and data input operation method of the same}
도 1은 종래의 반도체 메모리 장치의 데이터 입력 회로, 데이터 출력 회로, 및 내부 회로를 개략적으로 나타내는 블록도이다.
도 2는 도 1에 도시된 데이터 입력 회로의 데이터 입력 동작과 관련된 신호들의 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 입력 회로를 나타내는 블록도이다.
도 4는 도 3에 도시된 스트로브 분배기를 상세히 나타내는 도면이다.
도 5는 도 3에 도시된 데이터 정렬부를 상세히 나타내는 도면이다.
도 6은 도 3에 도시된 데이터 선택부를 상세히 나타내는 도면이다.
도 7은 도 3에 도시된 데이터 입력 회로의 데이터 입력 동작과 관련된 신호들의 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 데이터 입력 회로 110 : 데이터 버퍼
120 : 스트로브 버퍼 130 : 지연부
140 : 스트로브 분배기 150 : 데이터 정렬부
160 : 데이터 선택부 170 : 출력 래치부
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 데이터 입력 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치의 데이터 입력 회로는 데이터 스트로브(strobe) 신호에 동기하여, 외부 장치로부터의 입력 데이터를 수신한다. 따라서 상기 데이터 입력 회로는 상기 외부 장치로부터 상기 외부 입력 데이터와 함께 상기 데이터 스트로브 신호를 더 수신한다. 도 1은 종래의 반도체 메모리 장치의 데이터 입력 회로, 데이터 출력 회로, 및 내부 회로를 개략적으로 나타내는 블록도이다. 도 1을 참고하면, 데이터 입력 회로(10)와 데이터 출력 회로(30)는 GIO(Global Input and Output) 라인(40)을 통하여 내부 회로(20)에 각각 연결된다. 도 1에 도시되지는 않았지만, 상기 내부 회로(20)는 메모리 셀들을 포함하는 코아(core) 회로를 포함한다. 상기 데이터 입력 회로(10)는 데이터 버퍼(11), 스트로브 버퍼(12), 지연부(13), 스트로브 분배기(14), 데이터 정렬부(alignment unit)(15), 및 출력 래치부(16)를 포함한다.
상기 데이터 입력 회로(10)의 데이터 입력 동작을 간략히 설명하면 다음과 같다. 도 2를 참고하면, 상기 스트로브 버퍼(12)에 입력되는 데이터 스트로브 신호(DQSTB)와 관련하여, 기입 프리앰블 시간(write preamble time; tWPRE)과 기입 포스트앰블 시간(write postamble time; tWPST)이 도시되어 있다. 상기 기입 프리앰블 시간(tWPRE)과 상기 기입 포스트앰블 시간(tWPST)은 각각 상기 데이터 스트로브 신호(DQSTB)가 안정적으로 토글(toggle) 할 때, 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력되도록 하기 위해 설정된 시간들이다. 따라서, 상기 기입 프리앰블 시간(tWPRE)은 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력되기 이전에 데이터 스트로브 신호(DQSTB)의 토글 횟수를 규정하고, 상기 기입 포스트앰블 시간(tWPST)은 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력된 후 데이터 스트로브 신호(DQSTB)의 토글 횟수를 규정한다. 결국, 상기 기입 프리앰블 시간(tWPRE)에 따라, 외부 입력 데이터(DQDIN)(D0∼D7)가 상기 데이터 버퍼(11)에 입력되는 시점이 변화될 수 있다. 예를 들어, 상기 기입 프리앰블 시간(tWPRE)이 '1'로 설정된 경우, 도 2에서 'tWPRE1'로 표시된 것과 같이, 상기 데이터 스트로브 신호(DQSTB)의 첫 번째 라이징 에지(rising edge)에 동기하여, 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력된다. 또, 상기 기입 프리앰블 시간(tWPRE)이 '2'로 설정된 경우, 도 2에서 'tWPRE2'로 표시된 것과 같이, 상기 데이터 스트로브 신호(DQSTB)의 두 번째로 라이징 에지에 동기하여, 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력된다. 도 2에서는 도면의 간략화를 위해, 상기 기입 프리앰블 시간(tWPRE)이 '2'로 설정된 경우의 상기 외부 입력 데이터(DQDIN)의 타이밍도만이 도시되어 있다. 또, 상기 기입 포스트앰블 시간(tWPST)에 따라, 상기 외부 입력 데이터(DQDIN)의 마지막 비트(D7)가 상기 데이터 버퍼(11)에 입력된 이 후의 상기 데이터 스트로브 신호(DQSTB)의 토글 횟수가 결정된다. 예를 들어, 상기 기입 포스트앰블 시간(tWPST)이 '1'로 설정된 경우, 도 2에 도시된 것과 같이, 상기 데이터 스트로브 신호(DQSTB)는 상기 마지막 비트(D7)가 상기 데이터 버퍼(11)에 입력된 후, 한 번 토글한다. 또, 예를 들어, 상기 기입 포스트앰블 시간(tWPST)이 '2'로 설정된 경우, 상기 마지막 비트(D7)가 상기 데이터 버퍼(11)에 입력된 후, 상기 데이터 스트로브 신호(DQSTB)가 두 번 토글한다. 상기 기입 프리앰블 시간(tWPRE)과 상기 기입 포스트앰블 시간(tWPST)은 GDDR(Graphic dual data rate) SDRAM(Synchronous dynamic random access memory)과 같이 고주파수로 동작하는 반도체 메모리 장치에서 더 길게 설정된다. 그 이유는 반도체 메모리 장치의 동작 주파수가 증가할수록 클록 신호(CLK)의 주기가 더 짧아지므로, 반도체 메모리 장치의 안정적인 동작을 위해서는, 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력되기 전에 또는 입력된 후에, 상기 데이터 스트로브 신호(DQSTB)의 토글 횟수가 증가 되어야 하기 때문이다.
도 2에서는 상기 기입 프리앰블 시간(tWPRE)이 '2'로, 상기 기입 포스트앰블 시간(tWPST)이 '1'로 각각 설정되고, 8비트(D0∼D7)의 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력되는 경우, 상기 데이터 입력 회로(10)의 동작과 관련된 신호들의 타이밍 도가 일례로서 도시된다. 먼저, 입력 인에이블 신호(DIN_EN)가 로직 로우로 인에이블되면, 상기 입력 인에이블 신호(DIN_EN)에 응답하여, 상기 데이터 버퍼(11), 상기 스트로브 버퍼(12), 및 상기 스트로브 분배기 (14)가 각각 인에이블된다. 상기 스트로브 버퍼(12)는 상기 데이터 스트로브 신호(DQSTB)를 수신하고, 내부 스트로브 신호(DQSTB_OUT)를 출력한다. 좀 더 상세하게는, 상기 스트로브 버퍼(12)가 상기 데이터 스트로브 신호(DQSTB)의 전압 레벨을 CMOS 로직 레벨(즉, 상기 스트로브 분배기(14)의 동작에 적합한 전압 레벨)로 변환하고, 그 변환된 신호를 상기 내부 스트로브 신호(DQSTB_OUT)로서 출력한다. 상기 기입 프리앰블 시간(tWPRE)이 '2'이므로, 상기 시간(tWPRE2) 이 후, 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력된다. 상기 데이터 버퍼(11)는 상기 외부 입력 데이터(DQDIN)의 전압 레벨을 상기 CMOS 로직 레벨(즉, 상기 지연부(13)의 동작에 적합한 전압 레벨)로 변환하고, 그 변환된 신호를 내부 입력 데이터(DIN_OUT)로서 출력한다. 상기 지연부(13)는 상기 내부 입력 데이터(DIN_OUT)를 설정된 시간(△D) 동안 지연시키고, 지연 데이터(DLDIN)를 출력한다. 상기 스트로브 분배기(14)는 상기 내부 스트로브 신호(DQSTB_OUT)를 90°의 위상 차를 각각 가지는 네 개의 스트로브 신호들(DQSTRP1, DQSTFP1, DQSTRP2, DQSTFP2)로 분배하여 출력한다.
이를 좀 더 상세히 설명하면, 상기 스트로브 분배기(14)는 상기 내부 스트로브 신호(DQSTB_OUT)의 라이징 에지와 폴링 에지에 동기하여, 상기 스트로브 신호들(DQSTRP1, DQSTFP1, DQSTRP2, DQSTFP2)을 각각 발생한다. 즉, 상기 스트로브 분배기(14)는 상기 내부 스트로브 신호(DQSTB_OUT)의 라이징 에지에 동기하여, 상기 스트로브 신호들(DQSTRP1, DQSTRP2)을 발생하고, 상기 내부 스트로브 신호(DQSTB_OUT)의 폴링(falling) 에지에 동기하여, 상기 스트로브 신호들(DQSTFP1, DQSTFP2)을 발생한다. 하지만, 도 2에서는 상기 스트로브 신호들(DQSTRP1, DQSTRP2)이 상기 내부 스트로브 신호(DQSTB_OUT)의 폴링 에지에 동기하고, 상기 스트로브 신호들(DQSTFP1, DQSTFP2)이 상기 내부 스트로브 신호(DQSTB_OUT)의 라이징 에지에 동기하는 것처럼 보인다. 이처럼 도시된 이유는 상기 스트로브 분배기(14)에서 출력된 상기 스트로브 신호들(DQSTRP1, DQSTRP2, DQSTFP1, DQSTFP2)이 상기 데이터 정렬부(15)에 도달할 때까지 걸리는 지연 시간이 고려되었기 때문이다. 상기 스트로브 신호(DQSTRP1)의 위상은 상기 스트로브 신호(DQSTRP2)의 위상보다 클록 신호(CLK)의 한 주기만큼 앞서고, 상기 스트로브 신호(DQSTFP1)의 위상은 상기 스트로브 신호(DQSTFP2)의 위상보다 상기 클록 신호(CLK)의 한 주기만큼 앞선다. 상기 데이터 정렬부(15)는 상기 스트로브 신호들(DQSTRP1, DQSTRP2, DQSTFP1, DQSTFP2)의 라이징 에지들에 각각 동기하여, 상기 지연 데이터(DLDIN)의 비트들(D0∼D7)을 각각 래치하여 정렬시킨다. 좀 더 상세하게는, 상기 데이터 정렬부(15)는 상기 비트들(D0∼D3)을 각각 래치하여 정렬하고, 2tCK(즉, 상기 클록 신호(CLK)의 두 사이클(cycles))의 데이터 유효(Valid) 구간을 가지는 정렬된 상기 비트들(D0∼D3)을 시점(T1)에 동시에 출력한다. 이 후, 상기 데이터 정렬부(15)는 상기 비트들(D4∼D7)을 각각 래치하여 정렬시키고, 2tCK의 데이터 유효 구간을 가지는 정렬된 상기 비트들(D4∼D7)을 시점(T2)에 동시에 출력한다.
상기 기입 프리앰블 시간(tWPRE)이 '1'로 설정될 경우, 상기 지연 데이터(DIN_OUT)의 상기 비트(D0)가 상기 데이터 정렬부(15)에 입력되는 시점이, 상기 스트로브 신호(DQSTRP1)가 상기 데이터 정렬부(15)에 입력되는 시점('P1')과 동일하 다. 이 경우, 상기 데이터 정렬부(15)는 상기 시점(P1)에 상기 비트(D0)를 정확하게 래치할 수 있으므로, 상술한 데이터 정렬 동작을 정상적으로 실행할 수 있다. 하지만, 상기 기입 프리앰블 시간(tWPRE)이 '2'로 설정된 경우, 상기 지연 데이터(DIN_OUT)가 상기 데이터 정렬부(15)에 입력되는 시점이 'P3'으로 변경되므로, 상기 데이터 정렬부(15)가 비정상적으로 동작하게 되는 문제점이 있다. 이를 좀 더 상세히 설명하면, 상기 외부 입력 데이터(DQDIN)가 상기 데이터 버퍼(11)에 입력되지 않는 상기 시간(tWPRE2) 동안에도 상기 내부 스트로브 신호(DQSTB_OUT)는 토글한다. 따라서, 상기 스트로브 분배기(14)는 상기 시간(tWPRE2) 동안 상기 내부 스트로브 신호(DQSTB_OUT)에 동기하여, 상기 스트로브 신호들(DQSTRP1, DQSTFP1)을 발생하게 된다. 하지만, 상기 지연 데이터(DIN_OUT)의 상기 비트(D0)가 상기 시점(P3)에 입력되기 때문에, 상기 데이터 정렬부(15)는 상기 시간(tWPRE2) 동안 발생된 상기 스트로브 신호들(DQSTRP1, DQSTFP1)의 라이징 에지들(P1, P2)에 동기하여, 잘못된 데이터를 래치하게 된다. 결국, 상기 데이터 정렬부(15)는 데이터의 정렬 동작을 정상적으로 실행하지 못하게 된다.
즉, 첫 번째 정렬 데이터들(DINEV0, DINOD0, DINEV1, DINOD1)로서 각각 DO, D1, D2, D3가 각각 래치되어야 하지만, 시점들(P1, P2)에 상기 데이터 정렬부(15)에 상기 비트들(D0, D1)이 입력되지 않기 때문에, 상기 데이터 정렬부(15)가 상기 정렬 데이터들(DINEV0, DINOD0)로서 정렬되어야할 데이터들을 래치할 수 없게 된다. 또, 시점들(P3, P4)에, 상기 데이터 정렬부(15)는 상기 비트들(D2, D3)을 래치하여 상기 정렬 데이터들(DINEV1, DINOD1)로서 정렬해야 한다. 하지만, 상기 시점 들(P3, P4)에, 상기 비트들(D0, D1)이 상기 데이터 정렬부(15)에 입력되므로, 상기 데이터 정렬부(15)는 상기 비트들(D0, D1)을 각각 래치하여, 상기 정렬 데이터들(DINEV1, DINOD1)로서 정렬하게 된다. 결국, 상기 데이터 정렬부(15)는 시점(T1)에 잘못된 상기 정렬 데이터들(DINEV0, DINOD0, DINEV1, DINOD1)을 출력하게 된다. 이와 유사하게, 시점들(P5∼P8)에서 상기 데이터 정렬부(15)가 상기 비트들(D4∼D7)을 각각 래치해야 한다. 하지만, 상기 시점들(P5∼P8)에, 상기 비트들(D2∼D5)이 상기 데이터 정렬부(15)에 입력되므로, 상기 데이터 정렬부(15)가 상기 비트들(D2∼D5)을 각각 래치하여, 상기 정렬 데이터들(DINEV0, DINOD0, DINEV1, DINOD1)로서 정렬하게 된다. 상기 데이터 정렬부(15)는 3.5tCK 동안 상기 비트들(D0∼D7)의 래치 동작을 완료하여, 총 4tCK의 데이터 유효 구간을 가지는 상기 정렬 데이터들(DINEV0, DINOD0, DINEV1, DINOD1)을 출력하는 것이 바람직하다. 도 2에서 상세하게 도시되지는 않았지만, 상기 데이터 정렬부(15)가 상기 비트들(D0∼D7)의 래치 동작을 완료하기 위해서는 5.5tCK의 시간이 걸리게 된다. 이처럼 상기 데이터 정렬부(15)의 래치 동작에 걸리는 시간이 증가하면, 데이터 입력 도메인 크로싱(domain crossing) 마진이 감소하게 된다.
상술한 것과 같이, 상기 기입 프리앰블 시간(tWPRE)이 홀수(즉, 1, 3, 5,...)로 설정될 경우, 상기 데이터 입력 회로(10)는 데이터 입력 동작을 정상적으로 실행할 수 있다. 하지만, 상기 기입 프리앰블 시간(tWPRE)이 짝수(즉, 2, 4, 6,...)로 설정될 경우, 상기 지연 데이터(DLDIN)가 상기 데이터 정렬부(15)에 입력되지 않는 구간에서, 상기 데이터 정렬부(15)가 비정상적인 래치 동작을 실행하므 로, 상기 데이터 입력 회로(10)가 정상적으로 동작할 수 없는 문제점이 있다. 또한, 상기 데이터 정렬부(15)의 비정상적인 래치 동작으로 인하여, 입력 데이터의 데이터 입력 도메인 크로싱 마진이 보장될 수 없는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 스트로브 신호의 기입 프리앰블 시간에 따라 입력 데이터의 래치 시점을 조절함으로써, 데이터 입력 도메인 크로싱 마진을 안정적으로 보장할 수 있는 반도체 메모리 장치의 데이터 입력 회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 스트로브 신호의 기입 프리앰블 시간에 따라 입력 데이터의 래치 시점을 조절함으로써, 데이터 입력 도메인 크로싱 마진을 안정적으로 보장할 수 있는 데이터 입력 회로의 입력 동작 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로는, 스트로브 분배기, 지연부, 데이터 정렬부, 데이터 선택부, 및 출력 래치부를 포함한다. 스트로브 분배기는 내부 스트로브 신호에 기초하여, 다중 위상(multi-phase) 스트로브 신호들을 발생한다. 지연부는 내부 입력 데이터를 설정 시간 동안 지연시키고, 지연 입력 데이터를 출력한다. 데이터 정렬부는 다중 위상 스트로브 신호들에 응답하여, 지연 입력 데이터를 래치하고, 제1 입력 래치 데이터와 제2 입력 래치 데이터를 발생한다. 데이터 선택부는 프리앰블 제어 신호에 응답하여, 제1 입력 래치 데이터와 제2 입력 래치 데이터 중 어느 하나를 선택하고, 그 선택된 데이터를 정렬 데이터로서 출력한다. 출력 래치부는 출력 래치 제어 신호에 응답하여, 정렬 데이터를 래치하고, 그 래치된 데이터를 기입 데이터로서 글로벌 입출력 라인에 출력한다. 바람직하게, 제1 입력 래치 데이터의 위상은 제2 입력 래치 데이터의 위상보다 더 빠르다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 데이터 입력 회로의 입력 동작 방법은, 내부 스트로브 신호에 기초하여, 다중 위상 스트로브 신호들을 발생하는 단계; 내부 입력 데이터를 설정 시간 동안 지연시키고, 지연 입력 데이터를 출력하는 단계; 다중 위상 스트로브 신호들에 응답하여, 지연 입력 데이터를 래치하고, 제1 입력 래치 데이터와 제2 입력 래치 데이터를 발생하는 단계; 프리앰블 제어 신호에 응답하여, 제1 입력 래치 데이터와 제2 입력 래치 데이터 중 어느 하나를 선택하고, 그 선택된 데이터를 정렬 데이터로서 출력하는 단계; 및 출력 래치 제어 신호에 응답하여, 정렬 데이터를 래치하고, 그 래치된 데이터를 기입 데이터로서 글로벌 입출력 라인에 출력하는 단계를 포함한다. 바람직하게, 제1 입력 래치 데이터의 위상은 제2 입력 래치 데이터의 위상보다 더 빠르다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 입력 회로를 나타내는 블록도이다. 데이터 입력 회로(100)는 데이터 버퍼(110), 스트로브 버퍼(120), 지연부(130), 스트로브 분배기(140), 데이터 정렬부(150), 데이터 선택부(160), 및 출력 래치부(170)를 포함한다. 상기 데이터 버퍼(110)는 입력 인에이블 신호(DEN)에 응답하여, 외부 입력 데이터(DQ)를 수신하고, 상기 내부 입력 데이터(ODQ)를 출력한다. 좀 더 상세하게는, 상기 데이터 버퍼(110)는 상기 입력 인에이블 신호(DEN)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 데이터 버퍼(110)는 인에이블될 때 상기 외부 입력 데이터(DQ)를 수신하면, 상기 외부 입력 데이터(DQ)의 전압 레벨을 CMOS 로직 레벨로 변환하고, 그 변환된 신호를 상기 내부 입력 데이터(ODQ)로서 출력한다. 바람직하게, 상기 외부 입력 데이터(DQ)와 상기 내부 입력 데이터(ODQ) 각각은 복수의 비트들(예를 들어, D0∼D7)을 포함한다. 상기 스트로브 버퍼(120)는 입력 인에이블 신호(DEN)에 응답하여, 외부 스트로브 신호(DQS)를 수신하고, 내부 스트로브 신호(ODQS)를 출력한다. 좀 더 상세하게는, 상기 스트로브 버퍼(120)는 입력 인에이블 신호(DEN)에 응답하여, 인에이블되거나 또는 디세이블된다. 상기 스트로브 버퍼(120)는 인에이블될 때, 상기 외부 스트로브 신호(DQS)를 수신하면, 상기 외부 스트로브 신호(DQS)의 전압 레벨을 CMOS 로직 레벨로 변환하고, 그 변환된 신호를 상기 내부 스트로브 신호(ODQS)로서 출력한다. 상기 지연부(130)는 상기 내부 입력 데이터(ODQ)를 설정된 시간(△T, 도 7 참고) 동안 지연시키고, 지연 입력 데이터(DIN)를 출력한다. 바람직하게, 상기 지연 입력 데이터(DIN)은 상기 내부 입력 데이터(ODQ)의 비트들과 동일한 수의 비트들(예를 들어, D0∼D7)을 포함한다. 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)에 기초하여, 다중 위상(multi-phase) 스트로브 신호들(이하, 스트로브 신호들이라 함)(DQSRP1, DQSFP1, DQSRP2, DQSFP2)을 발생한다. 바람직하게, 상기 스트로브 분배기(140)가 발생하는 상기 다중 위상 스트로브 신호의 수는 상기 데이터 입력 회로(100)를 포함하는 반도체 메모리 장치의 프리페치(prefetch) 비트 수가 변경될 때, 상기 프리페치 비트 수에 비례하여 변경된다. 예를 들어, 상기 반도체 메모리 장치의 프리페치 비트 수가 8비트일 때, 상기 스트로브 분배기(140)는 8개의 상기 다중 위상 스트로브 신호들을 발생한다.
상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 라이징 에지(rising edge)에 동기하여, 상기 스트로브 신호들(DQSRP1, DQSRP2)을 발생하고, 상기 내부 스트로브 신호(ODQS)의 폴링 에지(falling edge)에 동기하여, 상기 스트로브 신호들(DQSFP1, DQSFP2)을 발생한다. 바람직하게, 상기 스트로브 신호(DQSRP1)의 위상은 상기 스트로브 신호(DQSFP1)의 위상보다 더 빠르고, 상기 스트로브 신호(DQSFP1)의 위상은 상기 스트로브 신호(DQSRP2)의 위상보다 더 빠르다. 또, 상기 스트로브 신호(DQSRP2)의 위상은 상기 스트로브 신호(DQSFP2)의 위상보다 더 빠르다. 도 4를 참고하여, 상기 스트로브 분배기(140)의 구성 및 구체적인 동작을 좀 더 상세히 설명한다. 상기 스트로브 분배기(140)는 토글(toggle) 회로(141)와 쉬프트 회로들(142, 143)을 포함한다. 상기 토글 회로(141)는 상기 내부 스트로브 신호(ODQS)가 토글 할 때, 상기 내부 스트로브 신호(ODQS)에 응답하여, 상기 스트로브 신호(DQSRP1)를 발생한다. 상기 토글 회로(141)는 D 플립플롭들(DFF1, DFF2)을 포 함한다. 상기 D 플립플롭(DFF1)의 클록 입력 단자에는 상기 내부 스트로브 신호(ODQS)의 반전된 신호가 입력되고, 상기 D 플립플롭(DFF1)의 D 입력 단자는 상기 D 플립플롭(DFF2)의 제2 출력 단자(/Q)에 연결된다. 상기 D 플립플롭(DFF1)은 상기 내부 스트로브 신호(ODQS)의 반전된 신호가 토글할 때, 출력 신호(Q1)를 토글시킨다. 상기 D 플립플롭(DFF2)의 D 입력 단자에는 상기 출력 신호(Q1)가 입력되고, 그 클록 입력 단자에는 상기 내부 스트로브 신호(ODQS)가 입력된다. 상기 D 플립플롭(DFF2)은 상기 내부 스트로브 신호(ODQS)가 토글할 때, 상기 출력 신호(Q1)에 응답하여, 상기 스트로브 신호(DQSRP1)를 토글시킨다. 결과적으로, 상기 내부 스트로브 신호(ODQS)가 토글할 때, 상기 D 플립플롭들(DFF1, DFF2)에 의해 상기 스트로브 신호(DQSRP1)가 토글한다. 한편, 상기 D 플립플롭들(DFF1, DFF2)은 상기 입력 인에이블 신호(DEN)에 응답하여, 리셋된다. 좀 더 상세하게는 상기 입력 인에이블 신호(DEN)가 로직 하이로 될 때, 상기 D 플립플롭들(DFF1, DFF2)이 리셋되어, 상기 스트로브 신호(DQSRP1)를 로직 로우 상태로 유지한다.
상기 쉬프트 회로(142)는 상기 스트로브 신호(DQSRP1)의 위상을 상기 내부 스트로브 신호(ODQS)의 1/2주기 만큼 쉬프트시키고, 그 쉬프트 된 신호를 상기 스트로브 신호(DQSFP1)로서 출력한다. 또, 상기 쉬프트 회로(142)는 상기 스트로브 신호(DQSFP1)의 위상을 상기 내부 스트로브 신호(ODQS)의 1/2주기 만큼 쉬프트시키고, 그 쉬프트 된 신호를 상기 스트로브 신호(DQSRP2)로서 출력한다. 상기 쉬프트 회로(142)는 D 플립플롭들(DFF3, DFF4)로서 구현될 수 있다. 상기 D 플립플롭(DFF3)의 D 입력 단자에는 상기 스트로브 신호(DQSRP1)가 입력되고, 그 클록 입력 단자에는 상기 내부 스트로브 신호(ODQS)의 반전된 신호가 입력된다. 상기 D 플립플롭(DFF3)은 상기 내부 스트로브 신호(ODQS)의 반전된 신호가 토글할 때, 상기 스트로브 신호(DQSRP1)에 응답하여, 상기 스트로브 신호(DQSFP1)를 출력한다. 상기 D 플립플롭(DFF4)의 D 입력 단자에는 상기 스트로브 신호(DQSFP1)가 입력되고, 그 클록 입력 단자에는 상기 내부 스트로브 신호(ODQS)가 입력된다. 상기 D 플립플롭(DFF4)은 상기 내부 스트로브 신호(ODQS)가 토글할 때, 상기 스트로브 신호(DQSFP1)에 응답하여, 상기 스트로브 신호(DQSRP2)를 출력한다. 이때, 상기 D 플립플롭(DFF3)은 상기 내부 스트로브 신호(ODQS)의 반전된 신호에 응답하여 동작하고, 상기 D 플립플롭(DFF4)은 상기 내부 스트로브 신호(ODQS)에 응답하여 동작하므로, 상기 D 플립플롭들(DFF3, DFF4)이 교대로 동작하게 된다. 그 결과, 상기 스트로브 신호(DQSRP1)의 위상이 상기 내부 스트로브 신호(ODQS)의 1/2주기만큼 쉬프트 된 위상을 가지는 상기 스트로브 신호(DQSFP1)와, 상기 스트로브 신호(DQSFP1)의 위상이 상기 내부 스트로브 신호(ODQS)의 1/2주기만큼 쉬프트 된 위상을 가지는 상기 스트로브 신호(DQSRP2)가 얻어진다. 한편, 상기 D 플립플롭들(DFF3, DFF4)은 상기 입력 인에이블 신호(DEN)에 응답하여, 리셋된다. 좀 더 상세하게는 상기 입력 인에이블 신호(DEN)가 로직 하이로 될 때, 상기 D 플립플롭들(DFF3, DFF4)이 리셋되어, 상기 스트로브 신호들(DQSFP1, DQSRP2)을 로직 로우 상태로 유지한다.
상기 쉬프트 회로(143)는 상기 스트로브 신호(DQSRP2)의 위상을 상기 내부 스트로브 신호(ODQS)의 1/2주기만큼 쉬프트시키고, 그 쉬프트 된 신호를 상기 스트로브 신호(DQSFP2)로서 출력한다. 바람직하게, 상기 쉬프트 회로(143)는 D 플립플 롭으로 구현될 수 있다. 이 경우, 상기 D 플립플롭(143)의 D 입력 단자에는 상기 스트로브 신호(DQSRP2)가 입력되고, 그 클록 입력 단자에는 상기 내부 스트로브 신호(ODQS)의 반전된 신호가 입력된다. 또, 상기 D 플립플롭(143)은 상기 입력 인에이블 신호(DEN)에 응답하여, 리셋된다. 좀 더 상세하게는 상기 입력 인에이블 신호(DEN)가 로직 하이로 될 때, 상기 D 플립플롭(143)이 리셋되어, 상기 스트로브 신호(DQSFP2)를 로직 로우 상태로 유지한다.
다시 도 3을 참고하면, 상기 데이터 정렬부(150)는 상기 다중 위상 스트로브 신호들(DQSRP1, DQSFP1, DQSRP2, DQSFP2)에 응답하여, 상기 지연 입력 데이터(DIN)를 래치하고, 제1 입력 래치 데이터(FDLAT)와 제2 입력 래치 데이터(SDLAT)를 발생한다. 상기 제1 입력 래치 데이터(FDLAT)는 래치 비트들(DIEVN0, DIODD0, DIEVN1, DIODD1)을 포함하고, 상기 제2 입력 데이터(SDLAT)는 래치 비트들(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1)를 포함한다. 여기에서, 상기 제1 및 제2 입력 래치 데이터들(FDLAT, SDLAT) 각각의 래치 비트 수는 상기 외부 입력 데이터(DQ)의 비트 수가 증가 또는 감소할 때, 상기 외부 입력 데이터(DQ)의 비트 수에 비례하여 증가 또는 감소할 수 있다. 도 5를 참고하여, 상기 데이터 정렬부(150)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 데이터 정렬부(150)는 제1 래치부(151)와 제2 래치부(152)를 포함한다. 상기 제1 래치부(151)는 데이터 래치들(LA1∼LA7)을 포함하고, 상기 제2 래치부(152)는 데이터 래치들(LA8∼LA14)을 포함한다. 본 실시예에서는, 예를 들어, 상기 지연 입력 데이터(DIN)가 비트들(D0∼D7)을 포함하는 경우, 상기 데이터 정렬부(150)의 동작을 중심으로 설명하기로 한 다. 상기 데이터 래치(LA1)는 상기 스트로브 신호(DQSRP1)의 라이징 에지에 동기하여, 상기 비트(D0 또는 D4)를 래치하고, 래치 신호(L1)를 출력한다. 상기 데이터 래치(LA2)는 상기 스트로브 신호(DQSFP1)의 라이징 에지에 동기하여, 상기 래치 신호(L1)를 래치하고, 상기 래치 비트(PMDIEV1)를 출력한다. 상기 데이터 래치(LA3)는 상기 스트로브 신호(DQSFP1)의 라이징 에지에 동기하여, 상기 비트(D1 또는 D5)를 래치하고, 그 래치된 신호를 상기 래치 비트(PMDIOD1)로서 출력한다.
상기 데이터 래치(LA4)는 상기 스트로브 신호(DQSRP1)의 라이징 에지에 동기하여, 상기 래치 비트(DIEVN1)를 래치하고, 래치 신호(L2)를 출력한다. 상기 데이터 래치(LA5)는 상기 스트로브 신호(DQSFP1)의 라이징 에지에 동기하여, 상기 래치 신호(L2)를 래치하고, 상기 래치 비트(PMDIEV0)를 출력한다. 상기 데이터 래치(LA6)는 상기 스트로브 신호(DQSRP1)의 라이징 에지에 동기하여, 상기 래치 비트(DIODD1)를 래치하고, 래치 신호(L3)를 출력한다. 상기 데이터 래치(LA7)는 상기 스트로브 신호(DQSFP1)의 라이징 에지에 동기하여, 상기 래치 신호(L3)를 래치하고, 상기 래치 비트(PMDIOD0)를 출력한다. 결과적으로, 상기 제1 래치부(151)의 상기 데이터 래치들(LA1∼LA7)에 의해 상기 제2 입력 데이터(SDLAT)의 상기 래치 비트들(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1)이 발생된다.
한편, 상기 데이터 래치(LA8)는 상기 스트로브 신호(DQSRP2)의 라이징 에지에 동기하여, 상기 래치 비트(PMDIEV1)를 래치하고, 래치 신호(L4)를 출력한다. 상기 데이터 래치(LA9)는 상기 스트로브 신호(DQSFP2)의 라이징 에지에 동기하여, 상기 래치 신호(L4)를 래치하고, 상기 래치 비트(DIEVN0)를 출력한다. 상기 데이터 래치(LA10)는 상기 스트로브 신호(DQSRP2)의 라이징 에지에 동기하여, 상기 비트(D2 또는 D6)를 래치하고, 래치 신호(L6)를 출력한다. 상기 데이터 래치(LA13)는 상기 스트로브 신호(DQSFP2)의 라이징 에지에 동기하여, 상기 래치 신호(L6)를 래치하고, 그 래치된 신호를 상기 래치 비트(DIEVN1)로서 출력한다. 상기 데이터 래치(LA14)는 상기 스트로브 신호(DQSFP2)의 라이징 에지에 동기하여, 상기 비트(D3 또는 D7)를 래치하고, 그 래치된 신호를 상기 래치 비트(DIODD1)로서 출력한다.
다시 도 3을 참고하면, 상기 데이터 선택부(160)는 프리앰블 제어 신호(EVPM)에 응답하여, 상기 제1 입력 래치 데이터(FDLAT)와 상기 제2 입력 래치 데이터(SDLAT) 중 어느 하나를 선택하고, 그 선택된 데이터를 정렬 데이터(ALDAT)로서 출력한다. 바람직하게, 상기 정렬 데이터(ALDAT)는 정렬 비트들(EVD0, ODD0, EVD1, ODD1)을 포함한다. 상기 정렬 데이터(ALDAT)의 정렬 비트들의 수는 상기 외부 입력 데이터(DQ)의 비트 수가 증가 또는 감소할 때, 상기 외부 입력 데이터(DQ)의 비트 수에 비례하여 증가 또는 감소할 수 있다. 도 6을 참고하여, 상기 데이터 선택부(160)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 데이터 선택부(160)는 선택 회로들(161∼164)을 포함한다. 상기 선택 회로(161)는 상기 프리앰블 제어 신호(EVPM)에 응답하여, 상기 래치 비트들(DIEVN0, PMDIEV0) 중 하나를 선택하고, 그 선택된 비트를 상기 정렬 비트(EVD0)로서 출력한다. 바람직하게, 상기 프리앰블 제어 신호(EVPM)는 상기 외부 스트로브 신호(DQS)의 기입 프리앰블 시간(tWPRE)이 짝수(tWPRE=2, 4, 6,...)로 설정될 때, 인에이블되고, 상기 외부 스트로브 신호(DQS)의 기입 프리앰블 시간(tWPRE)이 홀수(tWPRE=1, 3, 5,...)로 설정될 때, 디세이블된다. 한편, 상기 프리앰블 제어 신호(EVPM)는 반도체 메모리 장치의 MRS(Mode Register Set) 제어부(미도시)에 의해 발생될 수 있다. 이 경우, 상기 MRS 제어부는 설정된 상기 기입 프리앰블 시간(tWPRE)에 따라, 반도체 메모리 장치의 데이터 입력 동작시, 상기 프리앰블 제어 신호(EVPM)를 인에이블시키거나 또는 디세이블시킨다.
상기 선택 회로(162)는 상기 프리앰블 제어 신호(EVPM)에 응답하여, 상기 래치 비트들(DIODD0, PMDIOD0) 중 하나를 선택하고, 그 선택된 비트를 상기 정렬 비트(ODD0)로서 출력한다. 상기 선택 회로(163)는 상기 프리앰블 제어 신호(EVPM)에 응답하여, 상기 래치 비트들(DIEVN1, PMDIEV1) 중 하나를 선택하고, 그 선택된 비트를 상기 정렬 비트(EVD1)로서 출력한다. 상기 선택 회로(164)는 상기 프리앰블 제어 신호(EVPM)에 응답하여, 상기 래치 비트들(DIODD1, PMDIOD1) 중 하나를 선택하고, 그 선택된 비트를 상기 정렬 비트(ODD1)로서 출력한다. 바람직하게, 상기 프리앰블 제어 신호(EVPM)가 인에이블될 때, 상기 선택 회로들(161∼164)이 상기 래치 비트들(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1)을 상기 정렬 비트들(EVD0, ODD0, EVD1, ODD1)로서 각각 출력한다. 또, 상기 프리앰블 제어 신호(EVPM)가 디세이블될 때, 상기 선택 회로들(161∼164)이 상기 래치 비트들(DIEVN0, DIODD0, DIEVN1, DIODD1)을 상기 정렬 비트들(EVD0, ODD0, EVD1, ODD1)로서 각각 출력한다.
상기 선택 회로들(161∼164)의 구성을 좀 더 상세히 설명하면 다음과 같다. 상기 선택 회로들(161∼164) 각각은 인버터(IV)와 스위칭 회로들(TG1, TG2)을 포함한다. 상기 인버터(IV)는 상기 프리앰블 제어 신호(EVPM)를 반전시켜 출력한다. 바 람직하게, 상기 스위칭 회로들(TG1, TG2) 각각은 전송 게이트로서 구현될 수 있다. 이하, 상기 스위칭 회로들(TG1, TG2) 각각은 전송 게이트로서 참조된다. 상기 전송 게이트(TG1)는 상기 래치 비트(DIEVN0, DIODD0, DIEVN1, DIODD1 중 하나)를 수신하고, 상기 전송 게이트(TG2)는 상기 래치 비트(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1 중 하나)를 수신한다. 상기 전송 게이트들(TG1, TG2)은 상기 프리앰블 제어 신호(EVPM)와 상기 인버터(IV)의 출력 신호에 응답하여, 턴 온 또는 오프된다. 상기 프리앰블 제어 신호(EVPM)가 인에이블될 때, 상기 전송 게이트(TG2)가 턴 온되고, 상기 전송 게이트(TG1)는 턴 오프된다. 반대로, 상기 프리앰블 제어 신호(EVPM)가 디세이블될 때, 상기 전송 게이트(TG1)가 턴 온되고, 상기 전송 게이트(TG2)는 턴 오프된다. 상기 전송 게이트(TG1)가 턴 온될 때, 상기 래치 비트(DIEVN0, DIODD0, DIEVN1, DIODD1 중 하나)를 상기 정렬 비트(EVD0, ODD0, EVD1, ODD1 중 하나)로서 출력한다. 또, 상기 전송 게이트(TG2)가 턴 온될 때, 상기 래치 비트(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1 중 하나)를 상기 정렬 비트(EVD0, ODD0, EVD1, ODD1 중 하나)로서 출력한다. 다시 도 3을 참고하면, 상기 출력 래치부(170)는 출력 래치 제어 신호(LCTL)에 응답하여, 상기 정렬 데이터(ALDAT)의 상기 정렬 비트들(EVD0, ODD0, EVD1, ODD1)을 래치하고, 그 래치된 데이터를 기입 데이터(WDAT)의 비트들(WEVD0, WODD0, WEVD1, WODD1)로서 글로벌 입출력 라인들(GI00∼GIO3)에 각각 출력한다. 바람직하게, 상기 출력 래치 제어 신호(LCTL)는 클록 신호(CLK)에 기초하여 발생된 내부 클록 신호(미도시)에 동기한다. 따라서, 상기 출력 래치부(170)는 상기 내부 클록 신호에 동기하여, 상기 기입 데이터(WDAT)를 글로벌 입출력 라인들 (GI00∼GIO3)에 출력한다.
다음으로, 도 7을 참고하여, 상기 데이터 입력 회로(100)의 데이터 입력 동작을 상세히 설명한다. 도 7에서는 상기 외부 입력 데이터(DQ)가 비트들(D0∼D7)을 포함하는 경우, 상기 데이터 입력 회로(100)의 동작과 관련된 신호들의 타이밍도가 도시되어 있다. 본 실시예에서는, 상기 외부 스트로브 신호(DQS)의 기입 프리앰블 시간(tWPRE)이 짝수(tWPRE=2)로 설정된 경우, 상기 데이터 입력 회로(100)의 데이터 입력 동작을 중심으로 설명하기로 한다.
먼저, 상기 데이터 입력 회로(100)를 포함하는 반도체 메모리 장치에, 기입 명령(WT)이 입력되면, 상기 입력 인에이블 신호(DEN)가 로직 로우로 인에이블된다. 그 결과, 상기 입력 인에이블 신호(DEN)에 응답하여, 상기 데이터 버퍼(110), 상기 스트로브 버퍼(120), 및 상기 스트로브 분배기(140)가 각각 인에이블된다. 이 후, 상기 데이터 버퍼(110)는 상기 외부 입력 데이터(DQ)를 수신하고, 내부 입력 데이터(ODQ)를 출력한다. 상기 지연부(130)는 상기 내부 입력 데이터(ODQ)를 설정된 시간(△T) 동안 지연시키고, 지연 입력 데이터(DIN)를 출력한다. 상기 스트로브 버퍼(120)는 상기 외부 스트로브 신호(DQS)를 수신하고, 내부 스트로브 신호(ODQS)를 출력한다. 이때, 상기 외부 스트로브 신호(DQS)의 위상과 상기 내부 스트로브 신호(ODQS)의 위상은 실질적으로 동일하다. 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 첫 번째 라이징 에지에 동기하여, 상기 스트로브 신호(DQSRP1)를 인에이블시킨다. 이 후, 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 라이징 에지마다 상기 스트로브 신호(DQSRP1)의 디세이블 및 인 에이블 동작을 반복적으로 실행한다. 또, 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 두 번째 라이징 에지에 동기하여, 상기 스트로브 신호(DQSRP2)를 인에이블시킨다. 이 후, 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 라이징 에지마다 상기 스트로브 신호(DQSRP2)의 디세이블 및 인에이블 동작을 교대로 실행한다. 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 첫 번째 폴링 에지에 동기하여, 상기 스트로브 신호(DQSFP1)를 인에이블시킨다. 이 후, 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 폴링 에지마다 상기 스트로브 신호(DQSFP1)의 디세이블 및 인에이블 동작을 반복적으로 실행한다. 또, 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 두 번째 폴링 에지에 동기하여, 상기 스트로브 신호(DQSFP2)를 인에이블시킨다. 이 후, 상기 스트로브 분배기(140)는 상기 내부 스트로브 신호(ODQS)의 폴링 에지마다 상기 스트로브 신호(DQSFP2)의 디세이블 및 인에이블 동작을 교대로 실행한다. 결과적으로, 상기 스트로브 신호들(DQSRP1, DQSFP1, DQSRP2, DQSFP2)의 위상들이 90°씩의 위상 차를 가지고 순차적으로 각각 인에이블된다. 도 7에서는 상기 스트로브 신호들(DQSRP1, DQSRP2)이 상기 내부 스트로브 신호(ODQS)의 폴링 에지에 동기하고, 상기 스트로브 신호들(DQSFP1, DQSFP2)이 상기 내부 스트로브 신호(ODQS)의 라이징 에지에 동기하는 것처럼 보인다. 이처럼 도시된 이유는 상기 스트로브 분배기(140)에서 출력된 상기 스트로브 신호들(DQSRP1, DQSFP1, DQSRP2, DQSFP2)이 상기 데이터 정렬부(150)에 도달할 때까지 걸리는 지연 시간이 고려되었기 때문이다.
한편, 도 7에 도시되지는 않았지만, 상기 기입 프리앰블 시간(tWPRE)이 짝수(tWPRE=2)이므로, 상기 데이터 입력 회로(100)의 데이터 입력 동작시, 상기 프리앰블 제어 신호(EVPM)가 인에이블 된다. 그 결과, 상기 데이터 선택부(160)가 상기 프리앰블 제어 신호(EVPM)에 응답하여, 상기 제2 입력 래치 데이터(SDLAT)를 선택하여 상기 정렬 데이터(ALDAT)로서 출력한다. 따라서, 상기 데이터 정렬부(150)의 동작 설명은 상기 데이터 정렬부(150)가 상기 제2 입력 래치 데이터(SDLAT)의 래치 비트들(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1)을 출력하는 동작을 중심으로 설명하기로 한다. 먼저, 상기 데이터 래치(LA12)가 상기 스트로브 신호(DQSRP2)의 라이징 에지(즉, 시점 'S1')에, 상기 지연 입력 데이터(DIN)의 비트(D0)를 래치하고, 래치 신호(L6)를 출력한다. 이 후, 상기 스트로브 신호(DQSFP2)의 라이징 에지(즉, 시점 'S2')에, 상기 데이터 래치(LA14)가 상기 지연 입력 데이터(DIN)의 비트(D1)를 래치하고, 상기 비트(D1)를 상기 래치 비트(DIODD1)로서 출력한다. 또, 상기 시점(S2)에, 상기 데이터 래치(LA13)가 상기 래치 신호(L6)를 래치하고, 상기 래치 비트(DIEVN1)를 출력한다.
한편, 상기 스트로브 신호(DQSRP1)의 라이징 에지(즉, 시점 'S3')에, 상기 데이터 래치(LA1)가 상기 지연 입력 데이터(DIN)의 비트(D2)를 래치하고, 래치 신호(L1)를 출력한다. 또, 상기 시점(S3)에, 상기 데이터 래치(LA4)가 상기 래치 비트(DIEVN1)를 래치하고, 래치 신호(L2)를 출력한다. 또, 상기 시점(S3)에, 상기 데이터 래치(LA6)가 상기 래치 비트(DIODD1)를 래치하고, 래치 신호(L3)를 출력한다.
상기 데이터 래치(LA3)는 상기 스트로브 신호(DQSFP1)의 라이징 에지(즉, 시 점 'S4')에, 상기 지연 데이터(DIN)의 비트(D3)를 래치하고, 상기 비트(D3)를 상기 래치 비트(PMDIOD1)로서 출력한다. 또, 상기 시점(S4)에, 상기 데이터 래치(LA2)가 상기 래치 신호(L1)를 래치하여, 상기 래치 비트(PMDIEV1)를 출력하고, 상기 데이터 래치(LA5)가 상기 래치 신호(L2)를 래치하여, 상기 래치 비트(PMDIEV0)를 출력한다. 또, 상기 시점(S4)에, 상기 데이터 래치(LA7)가 상기 래치 신호(L3)를 래치하여, 상기 래치 비트(PMDIOD0)를 출력한다. 결과적으로, 상기 데이터 정렬부(150)가 상기 비트들(D0, D1, D2, D3)을 각각 래치하여, 상기 시점(S4)에 상기 래치 비트들(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1)로서 각각 출력한다. 도 7에 상세하게 도시되지는 않았지만, 상기 데이터 정렬부(150)가 상기 비트들(D0, D1, D2, D3)을 각각 래치하여 정렬하고, 2tCK의 데이터 유효 구간을 가지는 상기 래치 비트들(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1)로서 각각 출력할 때까지 걸리는 시간은 (외부) 클록 신호(CLK)에 기초하여 발생된 내부 클록 신호의 1.5주기에 해당한다.
한편, 상기 데이터 선택부(160)가 상기 제2 입력 래치 데이터(SDLAT)를 상기 정렬 데이터(ALDAT)로서 출력하기 때문에, 상기 정렬 데이터(ALDAT)로서 잘못된 데이터가 출력되는 것이 방지될 수 있다. 이를 좀 더 상세히 설명하면, 상기 데이터 정렬부(150)가 실제로 상기 지연 입력 데이터(DIN)를 수신하지 않는 구간에서 발생하는 상기 스트로브 신호들(DQSRP1, DQSFP1)의 라이징 에지들(즉, 시점들(R1, R2))에 동기하여, 잘못된 데이터들을 래치하여, 상기 래치 데이터들(DIEVN0, DIODD0)로서 출력하더라도, 상기 데이터 선택부(160)는 상기 래치 데이터들(DIEVN0, DIODD0)을 상기 정렬 데이터(ALDAT)로서 선택하지 않는다. 결국, 상기 데이터 정렬부(150) 에 의해 비정상적으로 래치된 상기 래치 데이터들(DIEVN0, DIODD0)이 상기 정렬 데이터(ALDAT)에 아무런 영향을 미치지 않는다.
상기 출력 래치부(170)는 상기 출력 래치 제어 신호(LCTL)에 응답하여, 상기 정렬 데이터(ALDAT)를 래치하고, 그 래치된 데이터를 상기 기입 데이터(WDAT)로서 글로벌 입출력 라인(GIO)에 출력한다. 그 후, 상기 데이터 정렬부(150)는 상술한 것과 유사한 동작을 반복적으로 실행하여, 시점들(S5, S6, S7, S8)에, 상기 지연 입력 데이터(DIN)의 비트들(D4, D5, D6, D7)을 각각 래치하고, 상기 시점(S8)에, 상기 비트들(D4, D5, D6, D7)을 각각 상기 래치 비트들(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1)로서 출력한다. 상기 데이터 정렬부(150)가 상기 비트들(D4, D5, D6, D7)을 각각 래치하여 정렬하고, 2tCK의 데이터 유효 구간을 가지는 상기 래치 비트들(PMDIEV0, PMDIOD0, PMDIEV1, PMDIOD1)로서 각각 출력할 때까지 걸리는 시간은 상기 내부 클록 신호의 1.5주기에 해당한다. 따라서, 상기 데이터 정렬부(150)는 상기 내부 클록 신호의 3.5주기 동안, 상기 지연 입력 데이터(DIN)의 상기 비트들(D0∼D7)의 래치 및 정렬 동작을 실행하게 되므로, 데이터 입력 도메인 크로싱 마진(즉, 상기 정렬 데이터(ALDAT)와 상기 출력 래치 제어 신호(LCTL)간의 셋업 홀드 마진))이 안정적으로 보장될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법은 스트로브 신호의 기입 프리앰블 시간에 따라 입력 데이터의 래치 시점을 조절함으로써, 데이터 입력 도메인 크로싱 마진을 안정적으로 보장할 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법은 스트로브 신호의 기입 프리앰블 시간이 짝수로 설정되더라도 안정적인 데이터 입력 동작을 실행할 수 있다.

Claims (25)

  1. 내부 스트로브 신호에 기초하여, 다중 위상(multi-phase) 스트로브 신호들을 발생하는 스트로브 분배기;
    내부 입력 데이터를 설정 시간 동안 지연시키고, 지연 입력 데이터를 출력하는 지연부;
    상기 다중 위상 스트로브 신호들에 응답하여, 상기 지연 입력 데이터를 래치하고, 제1 입력 래치 데이터와 제2 입력 래치 데이터를 발생하는 데이터 정렬부;
    프리앰블 제어 신호에 응답하여, 상기 제1 입력 래치 데이터와 상기 제2 입력 래치 데이터 중 어느 하나를 선택하고, 그 선택된 데이터를 정렬 데이터로서 출력하는 데이터 선택부; 및
    출력 래치 제어 신호에 응답하여, 상기 정렬 데이터를 래치하고, 그 래치된 데이터를 기입 데이터로서 글로벌 입출력 라인에 출력하는 출력 래치부를 포함하고,
    상기 제1 입력 래치 데이터의 위상은 상기 제2 입력 래치 데이터의 위상보다 더 빠른 반도체 메모리 장치의 데이터 입력 회로.
  2. 제1항에 있어서,
    입력 인에이블 신호에 응답하여, 외부 스트로브 신호를 수신하고, 상기 내부 스트로브 신호를 출력하는 스트로브 버퍼; 및
    상기 입력 인에이블 신호에 응답하여, 외부 입력 데이터를 수신하고, 상기 내부 입력 데이터를 출력하는 데이터 버퍼를 더 포함하는 반도체 메모리 장치의 데이터 입력 회로.
  3. 제1항에 있어서,
    상기 제1 입력 래치 데이터의 위상은 상기 제2 입력 래치 데이터의 위상보다 다중 위상 스트로브 신호들 중 하나의 1/2주기만큼 더 빠른 반도체 메모리 장치의 데이터 입력 회로.
  4. 제1항에 있어서,
    상기 프리앰블 제어 신호는 상기 외부 스트로브 신호의 기입 프리앰블 시간이 짝수로 설정될 때, 인에이블되고, 상기 외부 스트로브 신호의 기입 프리앰블 시간이 홀수로 설정될 때, 디세이블되고,
    상기 데이터 선택부는 상기 프리앰블 제어 신호가 인에이블될 때, 상기 제2 입력 래치 데이터를 상기 정렬 데이터로서 출력하고, 상기 프리앰블 제어 신호가 디세이블될 때, 상기 제1 입력 래치 데이터를 상기 정렬 데이터로서 출력하는 반도체 메모리 장치의 데이터 입력 회로.
  5. 제1항에 있어서,
    상기 지연 입력 데이터, 상기 제1 입력 래치 데이터, 및 상기 제2 입력 래치 데이터 각각은 2K(K는 정수) 비트들을 포함하는 반도체 메모리 장치의 데이터 입력 회로.
  6. 제5항에 있어서,
    상기 다중 위상 스트로브 신호들은 서로 다른 위상들을 각각 가지는 K/2개의 제1 스트로브 신호들과, 서로 다른 위상들을 각각 가지는 K/2개의 제2 스트로브 신호들을 포함하고, 상기 제1 스트로브 신호들의 위상들과 상기 제2 스트로브 신호들의 위상들은 서로 다르며,
    상기 스트로브 분배기는, 상기 내부 스트로브 신호의 라이징 에지에 동기하여, 상기 제1 스트로브 신호들을 발생하고, 상기 내부 스트로브 신호의 폴링 에지에 동기하여, 상기 제2 스트로브 신호들을 발생하는 반도체 메모리 장치의 데이터 입력 회로.
  7. 제6항에 있어서, 상기 데이터 정렬부는,
    상기 제1 스트로브 신호들 중 일부와, 상기 제2 스트로브 신호들 중 일부에 각각 동기하여, 상기 지연 입력 데이터의 K비트들 중 K/2비트들과, 상기 제1 입력 래치 데이터의 K비트들 중 K/2비트들을 각각 래치하고, 그 래치된 신호들들을 상기 제2 입력 래치 데이터의 K비트들로서 각각 출력하는 제1 래치부; 및
    상기 제1 스트로브 신호들 중 나머지들과, 상기 제2 스트로브 신호들 중 나머지들에 각각 동기하여, 상기 제2 입력 래치 데이터의 K비트들 중 K/2비트들과, 상기 지연 입력 데이터의 K비트들 중 나머지 K/2비트들을 각각 래치하고, 그 래치된 신호들을 상기 제1 입력 래치 데이터의 K비트들로서 각각 출력하는 제2 래치부를 포함하는 반도체 메모리 장치의 데이터 입력 회로.
  8. 제1항에 있어서,
    상기 다중 위상 스트로브 신호들은 제1 내지 제4 스트로브 신호들을 포함하고, 상기 스트로브 분배기는 상기 입력 인에이블 신호에 응답하여, 인에이블 되거나 또는 디세이블 되는 반도체 메모리 장치의 데이터 입력 회로.
  9. 제8항에 있어서, 상기 스트로브 분배기는,
    상기 내부 스트로브 신호가 토글(toggle) 할 때, 상기 내부 스트로브 신호에 응답하여, 상기 제1 스트로브 신호를 발생하는 토글 회로;
    상기 제1 스트로브 신호의 위상을 상기 내부 스트로브 신호의 1/2주기만큼 쉬프트시키고, 그 쉬프트 된 신호를 상기 제2 스트로브 신호로서 출력하고, 상기 제2 스트로브 신호의 위상을 상기 내부 스트로브 신호의 1/2주기만큼 쉬프트시키고, 그 쉬프트된 신호를 상기 제3 스트로브 신호로서 출력하는 제1 쉬프트 회로; 및
    상기 제3 스트로브 신호의 위상을 상기 내부 스트로브 신호의 1/2주기만큼 쉬프트시키고, 그 쉬프트 된 신호를 상기 제4 스트로브 신호로서 출력하는 제2 쉬프트 회로를 포함하는 반도체 메모리 장치의 데이터 입력 회로.
  10. 제9항에 있어서,
    상기 토글 회로와, 상기 제1 및 제2 쉬프트 회로들 각각은, 상기 입력 인에이블 신호에 응답하여 각각 리셋되는 반도체 메모리 장치의 데이터 입력 회로.
  11. 제8항에 있어서,
    상기 제1 스트로브 신호의 위상은 상기 제2 스트로브 신호의 위상보다 더 빠르고, 상기 제2 스트로브 신호의 위상은 상기 제3 스트로브 신호의 위상보다 더 빠르고, 상기 제3 스트로브 신호의 위상은 상기 제4 스트로브 신호의 위상보다 더 빠르고,
    상기 스트로브 분배기는 상기 내부 스트로브 신호의 라이징 에지에 동기하여, 상기 제1 및 제3 스트로브 신호들을 발생하고, 상기 내부 스트로브 신호의 폴링 에지에 동기하여, 상기 제2 및 제4 스트로브 신호들을 발생하는 반도체 메모리 장치의 데이터 입력 회로.
  12. 제11항에 있어서,
    상기 지연 입력 데이터는 제1 내지 제8 입력 비트들을 포함하고, 상기 제1 입력 래치 데이터는 제1 내지 제4 래치 비트들을 포함하고, 상기 제2 입력 래치 데이터는 제5 내지 제8 래치 비트들을 포함하고,
    상기 데이터 정렬부는,
    상기 제1 스트로브 신호와 상기 제2 스트로브 신호에 동기하여, 상기 제1 및 제2 입력 비트들, 또는 상기 제5 및 제6 입력 비트들을 각각 래치하여, 상기 제7 및 제8 래치 비트들로서 각각 출력하고, 상기 제3 및 제4 래치 비트들을 각각 래치하여, 상기 제5 및 제6 래치 비트들로서 각각 출력하는 제1 래치부; 및
    상기 제3 스트로브 신호와 상기 제4 스트로브 신호에 동기하여, 상기 제7 및 제8 래치 비트들을 각각 래치하여, 상기 제1 및 제2 래치 비트들로서 각각 출력하고, 상기 제3 및 제4 입력 비트들, 또는 상기 제7 및 제8 입력 비트들을 각각 래치하여, 상기 제3 및 제4 래치 비트들로서 각각 출력하는 제2 래치부를 포함하는 반도체 메모리 장치의 데이터 입력 회로.
  13. 제12항에 있어서, 상기 제1 래치부는,
    상기 제1 스트로브 신호에 동기하여, 상기 제1 또는 제5 입력 비트를 래치하고, 제1 래치 신호를 출력하는 제1 데이터 래치;
    상기 제2 스트로브 신호에 동기하여, 상기 제1 래치 신호를 래치하고, 상기 제7 래치 비트를 출력하는 제2 데이터 래치;
    상기 제2 스트로브 신호에 동기하여, 상기 제2 또는 제6 입력 비트를 래치하고, 상기 제8 래치 비트를 출력하는 제3 데이터 래치;
    상기 제1 스트로브 신호에 동기하여, 상기 제3 래치 비트를 래치하고, 제2 래치 신호를 출력하는 제4 데이터 래치;
    상기 제1 스트로브 신호에 동기하여, 상기 제4 래치 비트를 래치하고, 제3 래치 신호를 출력하는 제5 데이터 래치;
    상기 제2 스트로브 신호에 동기하여, 상기 제2 래치 신호를 래치하고, 상기 제5 래치 비트를 출력하는 제6 데이터 래치; 및
    상기 제2 스트로브 신호에 동기하여, 상기 제3 래치 신호를 래치하고, 상기 제6 래치 비트를 출력하는 제7 데이터 래치를 포함하는 반도체 메모리 장치의 데이터 입력 회로.
  14. 제12항에 있어서, 상기 제2 래치부는,
    상기 제3 스트로브 신호에 동기하여, 상기 제7 래치 비트를 래치하고, 제1 래치 신호를 출력하는 제1 데이터 래치;
    상기 제4 스트로브 신호에 동기하여, 상기 제1 래치 신호를 래치하고, 상기 제1 래치 비트를 출력하는 제2 데이터 래치;
    상기 제3 스트로브 신호에 동기하여, 상기 제8 래치 비트를 래치하고, 제2 래치 신호를 출력하는 제3 데이터 래치;
    상기 제4 스트로브 신호에 동기하여, 상기 제2 래치 신호를 래치하고, 상기 제2 래치 비트를 출력하는 제4 데이터 래치;
    상기 제3 스트로브 신호에 동기하여, 상기 제3 또는 제7 입력 비트를 래치하고, 제3 래치 신호를 출력하는 제5 데이터 래치;
    상기 제4 스트로브 신호에 동기하여, 상기 제3 래치 신호를 래치하고, 상기 제3 래치 비트를 출력하는 제6 데이터 래치; 및
    상기 제4 스트로브 신호에 동기하여, 상기 제4 또는 제8 입력 비트를 래치하고, 상기 제4 래치 비트를 출력하는 제7 데이터 래치를 포함하는 반도체 메모리 장치의 데이터 입력 회로.
  15. 제4항에 있어서,
    상기 제1 입력 래치 데이터는 제1 내지 제4 래치 비트들을 포함하고, 상기 제2 입력 래치 데이터는 제5 내지 제8 래치 비트들을 포함하고, 상기 정렬 데이터는 제1 내지 제4 정렬 비트들을 포함하고,
    상기 데이터 선택부는,
    상기 프리앰블 제어 신호에 응답하여, 상기 제1 및 제5 래치 비트들 중 어느 하나를 상기 제1 정렬 비트로서 출력하는 제1 선택 회로;
    상기 프리앰블 제어 신호에 응답하여, 상기 제2 및 제6 래치 비트들 중 어느 하나를 상기 제2 정렬 비트로서 출력하는 제2 선택 회로;
    상기 프리앰블 제어 신호에 응답하여, 상기 제3 및 제7 래치 비트들 중 어느 하나를 상기 제3 정렬 비트로서 출력하는 제3 선택 회로; 및
    상기 프리앰블 제어 신호에 응답하여, 상기 제4 및 제8 래치 비트들 중 어느 하나를 상기 제4 정렬 비트로서 출력하는 제4 선택 회로를 포함하는 반도체 메모리 장치의 데이터 입력 회로.
  16. 제15항에 있어서, 상기 제1 내지 제4 선택 회로들 각각은,
    상기 프리앰블 제어 신호를 반전시키고, 그 반전된 프리앰블 제어 신호를 출력하는 인버터;
    상기 프리앰블 제어 신호와 상기 반전된 프리앰블 제어 신호에 응답하여, 온 또는 오프되고, 온될 때, 상기 제1 내지 제4 래치 비트들 중 하나를 수신하여 상기 제1 내지 제4 정렬 비트들 중 하나로서 출력하는 제1 스위칭 회로; 및
    상기 프리앰블 제어 신호와 상기 반전된 프리앰블 제어 신호에 응답하여, 온 또는 오프되고, 온될 때, 상기 제5 내지 제8 래치 비트들 중 하나를 수신하여 상기 제1 내지 제4 정렬 비트들 중 하나로서 출력하는 제2 스위칭 회로를 포함하고,
    상기 제1 및 제2 전송 게이트들 중 어느 하나가 턴 온될 때, 나머지는 턴 오프되는 반도체 메모리 장치의 데이터 입력 회로.
  17. 반도체 메모리 장치에 포함되는 데이터 입력 회로의 입력 동작 방법에 있어서,
    내부 스트로브 신호에 기초하여, 다중 위상 스트로브 신호들을 발생하는 단계;
    내부 입력 데이터를 설정 시간 동안 지연시키고, 지연 입력 데이터를 출력하는 단계;
    상기 다중 위상 스트로브 신호들에 응답하여, 상기 지연 입력 데이터를 래치하고, 제1 입력 래치 데이터와 제2 입력 래치 데이터를 발생하는 단계;
    프리앰블 제어 신호에 응답하여, 상기 제1 입력 래치 데이터와 상기 제2 입 력 래치 데이터 중 어느 하나를 선택하고, 그 선택된 데이터를 정렬 데이터로서 출력하는 단계; 및
    출력 래치 제어 신호에 응답하여, 상기 정렬 데이터를 래치하고, 그 래치된 데이터를 기입 데이터로서 글로벌 입출력 라인에 출력하는 단계를 포함하고,
    상기 제1 입력 래치 데이터의 위상은 상기 제2 입력 래치 데이터의 위상보다 빠른 데이터 입력 회로의 입력 동작 방법.
  18. 제17항에 있어서,
    입력 인에이블 신호에 응답하여, 외부 스트로브 신호를 수신하고, 상기 내부 스트로브 신호를 출력하는 단계; 및
    상기 입력 인에이블 신호에 응답하여, 외부 입력 데이터를 수신하고, 상기 내부 입력 데이터를 출력하는 단계를 더 포함하는 데이터 입력 회로의 입력 동작 방법.
  19. 제17항에 있어서,
    상기 제1 입력 래치 데이터의 위상은 상기 제2 입력 래치 데이터의 위상보다 상기 다중 위상 스트로브 신호들 중 하나의 1/2주기만큼 더 빠른 데이터 입력 회로의 입력 동작 방법.
  20. 제17항에 있어서,
    상기 외부 스트로브 신호의 기입 프리앰블 시간이 짝수로 설정될 때, 상기 프리앰블 제어 신호를 인에이블시키는 단계; 및
    상기 외부 스트로브 신호의 기입 프리앰블 시간이 홀수로 설정될 때, 상기 프리앰블 제어 신호를 디세이블시키는 단계를 더 포함하는 데이터 입력 회로의 입력 동작 방법.
  21. 제20항에 있어서, 상기 정렬 데이터를 출력하는 단계는,
    상기 프리앰블 제어 신호가 인에이블될 때, 상기 제2 입력 래치 데이터를 상기 정렬 데이터로서 출력하는 단계; 및
    상기 프리앰블 제어 신호가 디세이블될 때, 상기 제1 입력 래치 데이터를 상기 정렬 데이터로서 출력하는 단계를 포함하는 데이터 입력 회로의 입력 동작 방법.
  22. 제17항에 있어서,
    상기 다중 위상 스트로브 신호들은 제1 내지 제4 스트로브 신호들을 포함하고,
    상기 제1 스트로브 신호의 위상은 상기 제2 스트로브 신호의 위상보다 더 빠르고, 상기 제2 스트로브 신호의 위상은 상기 제3 스트로브 신호의 위상보다 더 빠르고, 상기 제3 스트로브 신호의 위상은 상기 제4 스트로브 신호의 위상보다 더 빠른 데이터 입력 회로의 입력 동작 방법.
  23. 제22항에 있어서, 상기 다중 위상 스트로브 신호들을 발생하는 단계는,
    상기 내부 스트로브 신호의 라이징 에지에 동기하여, 상기 제1 및 제3 스트로브 신호들을 발생하는 단계; 및
    상기 내부 스트로브 신호의 폴링 에지에 동기하여, 상기 제2 및 제4 스트로브 신호들을 발생하는 단계를 포함하는 데이터 입력 회로의 입력 동작 방법.
  24. 제22항에 있어서,
    상기 지연 입력 데이터는 제1 내지 제8 입력 비트들을 포함하고, 상기 제1 입력 래치 데이터는 제1 내지 제4 래치 비트들을 포함하고, 상기 제2 입력 래치 데이터는 제5 내지 제8 래치 비트들을 포함하고,
    상기 제1 입력 래치 데이터와 제2 입력 래치 데이터를 발생하는 단계는,
    상기 제3 스트로브 신호와 상기 제4 스트로브 신호에 동기하여, 상기 제7 및 제8 래치 비트들을 각각 래치하여, 상기 제1 및 제2 래치 비트들로서 각각 출력하는 단계;
    상기 제3 스트로브 신호와 상기 제4 스트로브 신호에 동기하여, 상기 제3 및 제4 입력 비트들, 또는 상기 제7 및 제8 입력 비트들을 각각 래치하여, 상기 제3 및 제4 래치 비트들로서 각각 출력하는 단계;
    상기 제1 스트로브 신호와 상기 제2 스트로브 신호에 동기하여, 상기 제3 및 제4 래치 비트들을 각각 래치하여, 상기 제5 및 제6 래치 비트들로서 각각 출력하 는 단계; 및
    상기 제1 스트로브 신호와 상기 제2 스트로브 신호에 동기하여, 상기 제1 및 제2 입력 비트들, 또는 상기 제5 및 제6 입력 비트들을 각각 래치하여, 상기 제7 및 제8 래치 비트들로서 각각 출력하는 단계를 포함하는 데이터 입력 회로의 입력 동작 방법.
  25. 제17항에 있어서,
    상기 제1 입력 래치 데이터는 제1 내지 제4 래치 비트들을 포함하고, 상기 제2 입력 래치 데이터는 제5 내지 제8 래치 비트들을 포함하고, 상기 정렬 데이터는 제1 내지 제4 정렬 비트들을 포함하고,
    상기 정렬 데이터를 출력하는 단계는,
    상기 프리앰블 제어 신호에 응답하여, 상기 제1 및 제5 래치 비트들 중 어느 하나를 상기 제1 정렬 비트로서 출력하는 단계;
    상기 프리앰블 제어 신호에 응답하여, 상기 제2 및 제6 래치 비트들 중 어느 하나를 상기 제2 정렬 비트로서 출력하는 단계;
    상기 프리앰블 제어 신호에 응답하여, 상기 제3 및 제7 래치 비트들 중 어느 하나를 상기 제3 정렬 비트로서 출력하는 단계; 및
    상기 프리앰블 제어 신호에 응답하여, 상기 제4 및 제8 래치 비트들 중 어느 하나를 상기 제4 정렬 비트로서 출력하는 단계를 포함하는 데이터 입력 회로의 입력 동작 방법.
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