KR100751675B1 - 반도체 메모리 소자의 출력 인에이블 신호 및 ｏｄｔ디스에이블 신호 생성 장치 - Google Patents

반도체 메모리 소자의 출력 인에이블 신호 및 ｏｄｔ디스에이블 신호 생성 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 출력 인에이블 신호 및 ODT 디스에이블 신호 생성 장치에 관한 것으로, 노멀 동출 동작시와 스누핑 독출 동작시 각각 입력되는 동작 신호를 독출/디스에이블 신호 발생기를 사용하여 제1 및 제2 신호를 생성하고, 이를 분배기에 의해 출력 인에이블 신호 및 ODT 디스에이블 신호로 나누어 출력함으로써, 카스 레이턴시 신호마다 필요로 하는 쉬프트 레지스터를 제거하여 회로의 집적도를 높일수 있는 반도체 메모리 소자의 출력 인에이블 신호 및 ODT 디스에이블 신호 생성 장치를 개시한다.
SRD, 터미네이션, 출력 인에이블 신호, 쉬프트 레지스터

Description

반도체 메모리 소자의 출력 인에이블 신호 및 ＯＤＴ 디스에이블 신호 생성 장치{A output enable signal and on die termination disable signal generator in semiconductor memory device}
도 1은 종래 기술에 따른 출력 인에이블 및 ODT 디스에이블 신호 생성 장치의 블럭도이다.
도 2는 도 1의 내부 신호 발생기의 블럭도이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 소자의 출력 인에이블 및 ODT 디스에이블 신호 생성 장치의 블럭도이다.
도 4는 도 3의 출력 인에이블 신호 발생부의 블럭도이다.
도 5는 도 3의 제어부의 블럭도이다.
도 6은 도 5의 파이프 제어부의 세부 블럭도이다.
도 7은 도 6의 플립 플랍부의 세부 블럭도이다.
도 8은 도 6의 플립 플랍 제어부의 상세 회로도이다.
도 9는 도 5의 파이프 레지스터의 상세 회로도이다.
도 10은 도 5의 분배기의 상세 회로도이다.
도 11은 본 발명의 일실시 예에 따른 출력 인에이블 신호 생성 장치의 동작 과정과 관련된 신호들의 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
100, 200: 출력 인에이블 및 ODT 디스에이블 신호 생성 장치
110, 220 : 내부 신호 발생기 120 : 제1 멀티 플렉서
130 : 제2 멀티 플렉서 210 : 독출/디스에이블 신호 발생기
230 : 제어부 221 내지 22n : 신호 제어부
221A : 쉬프트 레지스터 221B : 딜레이 체인
231 : 파이프 제어부 232 : 파이프 레지스터
233 : 멀티 플렉서 234 : 분배기
231A : 플립 플랍부 231B : 플립 플랍 제어부
CB1 및 CB2 : 제1 및 제2 신호 조합부
231a 내지 231c : 제1 내지 제3 플립 플랍부
234A : 출력 인에이블부 234B : ODT 디스에이블부
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 출력 인에이블 및 ODT 디스에이블 신호 생성 장치에 관한 것이다.
일반적으로 반도체 메모리 소자에서 두 개의 디바이스(device)의 채널(channel)을 공유하여 제어하는 방식을 듀얼 랭크 시스템(dual rank system)이라 고 한다. 듀얼 랭크 시스템에서는 SRD(Snooping Read) 동작을 지원해야 하는데, SRD 동작은 채널을 공유하고 있는 다른 디바이스에서 독출 명령을 수행할 때, 칩 선택(chip select) 명령이 활성화되지 않은 다른 디바이스에서 독출 동작을 수행하지 않고 데이터 터미네이션(data termination)만 디스에이블 시키는 것이다. 데이터 터미네이션 동작은 ODT(on die termination) 회로를 통해 제어한다. 따라서 ODT 회로를 디스에이블 시켜야 한다.
도 1은 종래 기술에 따른 출력 인에이블 및 ODT 디스에이블 신호 생성 장치의 블럭도이다.
도 1을 참조하면, 출력 인에이블 및 ODT 디스에이블 신호 장치(100)는 내부 신호 발생기(110), 제1 멀티 플렉서(120), 및 제2 멀티 플렉서(130)를 포함한다.
내부 신호 발생기(110)는 노멀 독출 명령 신호(rd_cmd), SRD 명령 신호(dis_odt), 지연 루프의 클럭(DLL_clk), 및 카스 레이턴시 신호(CL<2:n>)에 응답하여 인에이블 신호(oe<2:n>) 및 디스에이블 신호(dis<2:n>)를 생성한다.
제1 멀티 플렉서(120)는 인에이블 신호(oe<2:n>)와 카스 레이턴시 신호(CL<2:n>)에 응답하여 데이터 출력 인에이블 신호(outen)를 생성한다.
제2 멀티 플렉서(130)는 디스에이블 신호(dis<2:n>)와 카스 레이턴시 신호(CL<2:n>)에 응답하여 ODT 디스에이블 신호(disodten)를 생성한다.
도 2는 도 1의 내부 신호 발생기(110)의 세부 블럭도이다.
도 2를 참조하면, 내부 신호 발생기(110)는 다수의 신호 제어부(111 내지 11N)를 포함한다. 내부 신호 생성부(111)는 제1 및 제2 쉬프트 레지스터(111A 및 111C)와 딜레이 체인(111B)를 포함한다.
딜레이 체인(111B)은 카스 레이턴시 신호(CL<2>)에 응답하여 인에이블되어 입력된 지연 루프의 클럭(DLL_clk)에 기초하여 제1 및 제2 쉬프트 레지스터(111A 및111C)를 제어한다.
제1 쉬프트 레지스터(111A)는 딜레이 체인(111B)에 의해 제어되어 노멀 독출 명령 신호(Rd_cmd)를 인에이블 신호(oe<2>)로 출력한다. 제2 쉬프트 레지스터(111C)는 딜레이 체인(111B)에 의해 제어되어 SRD 명령 신호(dis_odt)를 디스에이블 신호(dis<2>)로 출력한다.
제1 및 제2 멀티 플렉서(120 및 130)는 인에이블 신호(oe<2:n>)와 디스에이블 신호(dis<2:n>)를 각각 출력 인에이블 신호(outen)와 ODT 디스에이블 신호(disodten)로 출력한다.
종래 기술에 따른 카스 레이턴시 신호(CL<2:n>)에 따라 제1 및 제2 쉬프트 레지스터(111A 및 111C)가 배치되어야 한다. 따라서, 내부 신호 발생기(110)의 레이 아웃 사이즈(Lay out size)가 증가하게 된다. 이는 노멀 독출 명령과 SRD 명령이 연속적으로 출력 인에이블 및 ODT 디스에이블 신호 생성 장치(100)에 입력될 때, 두 개의 입력을 하나의 블럭에서 받아서 출력에서 입력에 따라 출력 인에이블 신호(outen) 또는 ODT 디스에이블 신호(disodten)로 구별하여야 하는데, 이는 새로운 입력 신호가 입력되어 출력 신호를 구별하기 어려운 문제점이 있기 때문이다. 또한 내부 신호 발생기(110)에서 출력된 인에이블 신호(oe<2:n>)와 디스에이블 신호(Dis<2:n>)를 입력받는 제1 및 제2 멀티 플렉서(120 및 130)가 필요하게 되어 레 이아웃 사이즈는 더욱더 증가하게 된다.
본 발명이 이루고자 하는 기술적 과제는 노멀 동출 동작시와 스누핑 독출 동작시 각각 입력되는 동작 신호를 독출/디스에이블 신호 발생기를 사용하여 제1 및 제2 신호를 생성하고, 이를 분배기에 의해 출력 인에이블 신호 및 ODT 디스에이블 신호로 나누어 출력함으로써, 카스 레이턴시 신호마다 필요로 하는 쉬프트 레지스터를 제거하여 회로의 집적도를 높일수 있는 반도체 메모리 소자의 출력 인에이블 신호 및 ODT 디스에이블 신호 생성 장치를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 출력 인에이블 및 ODT 디스에이블 신호 발생 장치는 독출/디스에이블 신호 발생기와, 내부 신호 발생기, 및 제어부를 포함한다.
독출/디스에이블 신호 발생기는 노멀 독출 동작 신호에 응답하여 제1 신호를 생성하고, SRD 독출 동작 신호에 응답하여 제1 신호 및 제2 신호를 생성한다. 내부 신호 발생기는 제1 신호와 지연 루프의 클럭과 카스 레이턴시 신호에 응답하여 내부 신호를 생성한다. 제어부는 제1 및 제2 신호와 지연 루프의 클럭과 카스 레이턴시 신호에 응답하여 출력 인에이블 신호와 ODT 디스에이블 신호를 출력한다.
상기 출력 인에이블 신호와 ODT 디스에이블 신호는 신호 레벨이 서로 다른 반도체 메모리 소자의 출력 인에이블 신호 및 ODT 디스에이블 신호 생성 장치.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 소자의 출력 인에이블 및 ODT 디스에이블 신호 발생 장치의 블럭도이다.
도 3을 참조하면, 출력 인에이블 및 ODT 디스에이블 신호 발생 장치(200)는 독출/디스에이블 신호 발생기(210)와 내부 신호 발생기(220)와 제어부(230)를 포함한다.
독출/디스에이블 신호 발생기(210)는 노멀 독출 명령 신호(Rd_cmd)와 SRD 명령 신호(Dis_odt)에 응답하여 제1 신호(Rd/disp)와 제2 신호(Rd/disb)를 생성한다.
내부 신호 발생기(220)는 지연 루프의 클럭(DLL_clk)과 카스 레이턴시 신호(CL<2:n>)에 응답하여 내부 신호(oe<2:n>)를 생성한다.
제어부(230)는 제1 신호(Rd/disp)와 제2 신호(Rd/disb)와 카스 레이턴시 신호(CL<2:n>) 및 지연 루프의 클럭(DLL_clk)에 응답하여 출력 인에이블 신호(outen)와 ODT 디스에이블 신호(disodten)를 생성한다.
도 4는 도 3의 내부 신호 발생기(220)의 세부 블럭도이다.
도 4를 참조하면, 내부 신호 발생기(220)는 다수의 신호 제어부(221 내지 22n)를 포함한다. 다수의 신호 제어부(221 내지 22n)는 유사한 구조 및 동작을 실시하므로 하나의 신호 제어부(221)를 예로 들어 설명한다.
신호 제어부(221)는 쉬프트 레즈스터(221A) 및 딜레이 체인(221B)를 포함한다. 딜레이 체인(221B)는 카스 레이턴시 신호(CL<2>)에 응답하여 인에이블되어 입력되는 지연 루프의 클럭(DLL_clk)에 기초한 제어 신호(ctrl)를 생성한다. 쉬프트 레지스터(221B)는 제어 신호(ctrl)에 응답하여 제1 신호(Rd/disp)를 내부 신호(oe<2>)로 출력한다. 카스 레이턴시 신호(CL<2>)가 인에이블 상태이면 나머지 카스 레이턴시 신호(CL<3:n>)는 디스에이블 상태를 유지하여 신호 제어부(222 내지 22n)는 디스에이블 상태를 유지한다.
도 5는 도 3의 제어부(230)의 상세 블럭도이다.
도 5를 참조하면, 제어부(230)는 파이프 제어부(231)와 파이프 레지스터(232)와 멀티 플렉서(233) 및 분배기(234)를 포함한다.
파이프 제어부(231)는 리셋 신호(rst)에 의해 초기화 되고, 제1 신호(Rd/disp)와 지연 루프의 클럭(DLL_clk)와 인에이블 신호(oe)에 응답하여 다수의 제어 신호(stb<0:2>)를 출력한다.
파이프 레지스터(232)는 제2 신호(Rd/disb)와 다수의 제어 신호(stb<0:2>)에 응답하여 파이프 출력 신호(Pipe_out)를 출력한다.
멀티 플렉서(233)는 내부 신호(oe<2:n>)와 카스 레인턴시 신호(CL<2:n>)에 응답하여 인에이블 신호(oe)를 생성한다.
분배기(234)는 파이프 출력 신호(Pipe_out)와 지연 루프의 클럭(DLL_clk)와 신호(oe)에 응답하여 출력 인에이블 신호(outen)와 ODT 디스에이블 신호(disodten)를 출력한다.
도 6은 도 5의 파이프 제어부(231)의 세부 블럭도이다.
도 6을 참조하면, 파이프 제어부(231)는 플립 플랍부(231A)와 플립 플랍 제어부(231B)를 포함한다.
플립 플랍부(231A)는 리셋 신호(rst)에 응답하여 초기화되고, 제1 신호(Rd/disp)와 지연 루프의 클럭 신호(DLL_clk) 및 파이프 제어 신호(P0, /P0)에 응답하여 제어 신호(stb0 내지 stb2)를 출력한다. 플립 플랍 제어부(231B)는 제어 신호(stb1)와 인에이블 신호(oe)에 응답하여 파이프 제어 신호(P0, /P0)를 출력한다.
도 7은 도 6의 플립 플랍부(231A)의 세부 블럭도이다.
도 7을 참조하면, 플립 플랍부(231A)는 제1 내지 제3 플립 플랍부(231a 내지 231c)를 포함한다. 제1 플립 플랍부(231a)는 리셋 신호(rst)에 응답하여 초기화되고, 제1 신호(Rd/disp)와 지연 루프의 클럭 신호(DLL_clk)에 응답하여 제어 신호(stb0)를 출력한다. 또한 제1 신호(Rd/disp)를 지연시켜 제1 신호(Rd/disp1)를 출력한다. 제2 플립 플랍부(231b)는 리셋 신호(rst)에 응답하여 초기화되고, 지연 제1 신호(Rd/disp1)와 지연 루프의 클럭 신호(DLL_clk)에 응답하여 제어 신호(stb1)를 출력한다. 또한 지연된 제1 신호(Rd/disp1)를 지연시켜 지연 제1 신호(Rd/disp2)를 출력한다. 제3 플립 플랍부(231c)는 리셋 신호(rst)에 응답하여 초 기화되고, 지연된 제1 신호(Rd/disp2)와 지연 루프의 클럭 신호(DLL_clk)에 응답하여 제어 신호(stb2)를 출력한다. 제3 플립 플랍(231c)에 인가되는 지연된 제1 신호(Rd/disp2)는 파이프 제어 신호(P0, /P0)에 응답하여 동작하는 전송 게이트(GT1)에 의해 제어된다.
도 8은 도 6의 플립 플랍 제어부(231B)의 상세 회로도이다.
도 8을 참조하면, 플립 플랍 제어부(231B)는 다수의 전송 게이트(GT11 내지GT14)와 제1 신호 조합부(CB1)와 제2 신호 조합부(CB2)와 래치(LA1 및 LA2)를 포함한다.
전송 게이트(GT11)는 파이프 제어 신호(P3, /P3)에 응답하여 제어 신호(stb1)를 패스시키거나 차단한다.
제1 신호 조합부(CB1)는 낸드 게이트(ND11)와 인버터(I11)를 포함한다. 낸드 게이트(ND11)는 전송 게이트(GT11)에 연결되어 패싱된 제어 신호(stb1)와 인에이블 신호(oe)를 논리 조합하여 파이프 제어 신호(P0)를 출력한다. 인버터(I11)는 파이프 제어 신호(P0)를 반전하여 반전된 파이프 제어 신호(/P0)를 출력한다.
전송 게이트(GT12)는 제1 신호 조합부(CB1)에 연결되어 파이프 제어 신호(P0, /P0)에 응답하여 반전된 파이프 제어 신호(/P0)를 패스시키거나 차단한다.
래치(LA1)는 전송 게이트(GT12)에 연결되어 반전된 파이프 제어 신호(/P0)를 래치한 후 반전시켜 파이프 제어 신호(/P1)로 출력한다.
전송 게이트(GT13)는 파이프 제어 신호(P1, /P1)에 응답하여 제어 신호(stb2)를 패스시키거나 차단한다.
제2 신호 조합부(CB2)는 낸드 게이트(ND12)와 인버터(I114)를 포함한다. 낸드 게이트(ND14)는 전송 게이트(GT13)에 연결되어 패싱된 제어 신호(stb2)와 인에이블 신호(oe)를 논리 조합하여 파이프 제어 신호(P2)를 출력한다. 인버터(I14)는 파이프 제어 신호(P2)를 반전하여 반전된 파이프 제어 신호(/P2)를 출력한다.
전송 게이트(GT14)는 제2 신호 조합부(CB2)에 연결되어 파이프 제어 신호(P2, /P2)에 응답하여 반전된 파이프 제어 신호(/P2)를 패스시키거나 차단한다.
래치(LA2)는 전송 게이트(GT14)에 연결되어 반전된 파이프 제어 신호(/P2)를 래치한 후 반전시켜 파이프 제어 신호(/P3)로 출력한다.
도 9는 도 5의 파이프 레지스터(232)의 상세 회로도이다.
도 9를 참조하면, 파이프 레지스터(232)는 다수의 래치(232A, 232B, 232C)와 다수의 전송 게이트(GT15 내지GT16) 및 인버터(I23)를 포함한다.
래치(232A)는 제2 신호(Rd/disb)를 래치한 후 반전시켜 래치 신호(LS1)를 전송 게이트(GT15)로 출력한다. 전송 게이트(GT15)는 제어 신호(stb0, stb0)에 응답하여 래치 신호(LS1)를 패싱시키거나 차단한다. 래치(232B)는 패싱된 래치 신호(LS1)를 래치한 후 반전시켜 래치 신호(LS2)를 전송 게이트(GT16)로 출력한다. 전송 게이트(GT16)는 제어 신호(stb1, stb1)에 응답하여 래치 신호(LS2)를 패싱시키거나 차단한다. 래치(232C)는 패싱된 래치 신호(LS2)를 래치한 후 반전시켜 래치 신호(LS3)를 전송 게이트(GT17)로 출력한다. 전송 게이트(GT17)는 제어 신호(stb2, stb2)에 응답하여 래치 신호(LS3)를 패싱시키거나 차단한다. 인버터(I23)는 래치 신호(LS3)를 반전시켜 파이프 출력 신호(Pipe_out)로 출력한다.
도 10은 도 5의 분배기(234)의 상세 회로도이다.
도 10을 참조하면, 분배기(234)는 출력 인에이블부(234A)와 ODT 디스에이블부(234B)를 포함한다.
출력 인에이블부(234A)는 낸드 게이트(ND13)와 인버터(I24) 및 제1 플립 플랍(234a)를 포함한다. 낸드 게이트(ND13)는 인에이블 신호(oe)와 파이프 출력 신호(Pipe_out)를 논리 조합하여 조합신호(cs1)을 출력한다. 인버터(I24)는 조합신호(cs1)를 반전시켜 반전 조합신호(cs2)를 출력한다. 제1 플립 플랍(234a)는 반전 조합신호(cs2)를 지연 루프의 클럭(DLL_clk)에 동기 시켜 출력 인에이블 신호(outen)로 출력한다.
ODT 디스에이블부(234B)는 낸드 게이트(ND14)와 인버터(I25 및 I26) 및 제2 플립 플랍(234b)를 포함한다. 인버터(I25)는 파이프 출력 신호(Pipe_out)를 반전시켜 낸드 게이트(ND14)로 출력한다. 낸드 게이트(ND14)는 인에이블 신호(oe)와 반전된 파이프 출력 신호(Pipe_out)를 논리 조합하여 조합신호(cs3)을 출력한다. 인버터(I26)는 조합신호(cs3)를 반전시켜 반전 조합신호(cs4)를 출력한다. 제2 플립 플랍(234b)는 반전 조합신호(cs4)를 지연 루프의 클럭(DLL_clk)에 동기 시켜 ODT 디스에이블 신호(disodten)로 출력한다.
도 11은 본 발명의 일실시 예에 따른 출력 인에이블 신호 생성 장치(200)와 관련된 신호들의 타이밍도이다.
도 3 내지 도 11를 참조하여 본 발명의 일실시 예에 따른 출력 인에이블 신호 및 ODT 디스에이블 신호 생성 과정을 설명하면 다음과 같다.
본 발명의 일실시예에서는 입력되는 지연 고정 루프 클럭에서 노멀 독출 동작(RD)이 먼저 들어오고 2클럭 후에 스누핑 독출 동작(SRD)이 들어오는 것을 가정하여 설명하도록 한다.
먼저, 노멀 동출 동작시 독출/디스에이블 신호 발생기(210)는 하이 레벨의 노멀 독출 명령 신호(Rd_cmd)에 응답하여 하이 레벨의 제1 신호(Rd/disp)를 생성한다. 또한 스누핑 독출 동작시 독출/디스에이블 신호 발생기(210)는 하이 레벨의 SRD 명령 신호(Dis_odt)에 응답하여 하이 레벨의 제1 신호(Rd/disp)와 로우 레벨의 제2 신호(Rd/disb)를 생성한다.
내부 신호 발생기(220)의 딜레이 체인(예를 들어 221B)는 카스 레이턴시 신호(예를 들어 CL<N>; N은 2 이상의 정수)에 응답하여 인에이블되어 지연 루프의 클럭(DLL_clk)에 기초한 제어 신호(ctrl)를 출력한다. 쉬프트 레지스터(221A)는 입력되는 제1 신호(Rd/disp)를 지연시켜 내부 신호(oe<N>)를 출력한다.
제어부(230)의 파이브 제어부(231)는 하이 레벨의 제1 신호(Rd/disp)와 지연 루프의 클럭(DLL_clk)에 응답하여 제어 신호(stb<0:1>)를 순차적으로 출력한다.
제어부(230)의 멀티 플렉서(233)는 카스 레이턴시 신호(CL<N>)와 내부 신호(oe<N>)에 응답하여 인에이블 신호(oe)를 출력한다. 생성된 인에이블 신호(oe)의 타이밍에 따라서 파이프 제어부(231)가 제어된다. 이를 좀더 상세히 설명하면, 플립 플랍 제어부(231B)는 인에이블 신호(oe)에 응답하여 파이프 제어 신호(P0, /P0)를 생성하게 된다. 예를 들어, 제어 신호(stb1)가 생성된 후 인에이블 신호(oe)가 생성되면 파이프 제어 신호(P0, /P0)에 의하여 전송 게이트(GT1)이 턴오프된다. 따 라서 제 3 플립 플랍(231c)은 디스에이블되어 제어 신호(stb2)는 생성되지 않는다.
파이프 레지스터(232)는 제어 신호(stb<0:2>)에 응답하여 로우 레벨의 제2 신호(Rd/disb)를 래치한 후 로우 레벨의 파이프 출력 신호(Pipe_out)로 출력한다.
분배기(234)의 출력 인에이블부(234A)는 로우 레벨의 파이프 출력 신호(Pipe_out)와 인에이블 신호(oe)를 논리 조합하여 조합 신호(cs1)를 생성하고, 반전된 조합 신호(cs2)를 지연 루프의 클럭(Dll_clk)에 동기시켜 출력 인에이블 신호(outen)로 출력한다. 출력 인에이블 신호(outen)는 데이터 출력 회로를 인에이블 시켜 데이터가 출력되도록 제어한다. 즉, 독출 동작을 제어한다.
분배기(234)의 ODT 디스에이블부(234B)는 반전된 레벨의 파이프 출력 신호(Pipe_out)와 인에이블 신호(oe)를 논리 조합하여 조합 신호(cs3)를 생성하고, 반전된 조합 신호(cs4)를 지연 루프의 클럭(Dll_clk)에 동기시켜 ODT 디스에이블 신호(disodten)로 출력한다. ODT 디스에이블 신호(disodten)는 ODT 회로로 출력되어 DT 회로를 디스에이블 시킨다. 즉, 스누핑 독출 동작시 데이터 터미네이션(data termination) 동작을 디스에이블 시킨다.
따라서 본 발명에서는 내부 신호 발생기(220)에서 내부 신호(oe<2:n>)만을 생성함으로써, 카스 레이턴시 신호(CL<2:n>)를 각각 입력받는 신호 제어부(221A 내지 22n)의 쉬프트 레지스터를 하나로 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 노멀 동출 동작시와 스누핑 독출 동작시 각각 입력되는 동작 신호를 독출/디스에이블 신호 발생기를 사용하여 제1 및 제2 신호를 생성하고, 이를 분배기에 의해 출력 인에이블 신호 및 ODT 디스에이블 신호로 나누어 출력함으로써, 카스 레이턴시 신호마다 필요로 하는 쉬프트 레지스터를 제거하여 회로의 집적도를 높일 수 있다.

Claims (10)

  1. 노멀 독출 동작 신호가 인에이블될 때 제1 신호가 생성되고, SRD 독출 동작 신호가 인에이블될 때 상기 제1 신호 및 제2 신호가 생성되는 독출/디스에이블 신호 발생기;
    상기 제1 신호와 지연 루프의 클럭과 다수의 카스 레이턴시 신호들에 응답하여 다수의 내부 신호를 생성하는 내부 신호 발생기; 및
    상기 제1 및 제2 신호와 상기 지연 루프의 클럭과 상기 카스 레이턴시 신호에 응답하여 출력 인에이블 신호와 ODT 디스에이블 신호를 출력하는 제어부를 포함하며,
    상기 출력 인에이블 신호와 상기 ODT 디스에이블 신호는 신호 레벨이 서로 다른 반도체 메모리 소자의 출력 인에이블 신호 및 ODT 디스에이블 신호 생성 장치.
  2. 제 1 항에 있어서, 상기 내부 신호 발생기는
    병렬 접속된 다수의 신호 제어부를 포함하며, 상기 다수의 신호 제어부 각각은 카스 레이턴시 신호에 응답하여 인에이블되고, 상기 제1 신호를 상기 지연 루프의 클럭에 따라 쉬프트시켜 내부 신호를 출력하는 반도체 메모리 소자의 출력 인에이블 신호 및 ODT 디스에이블 신호 생성 장치.
  3. 제 2 항에 있어서, 상기 다수의 신호 제어부 각각은
    상기 다수의 카스 레이턴시 신호 중 어느 하나에 응답하여 인에이블되고, 상기 지연 루프의 클럭에 응답하여 제어 신호를 출력하는 딜레이 체인; 및
    상기 제어 신호에 응답하여 상기 제1 신호를 지연시켜 상기 다수의 내부 신호 중 하나로 출력하는 쉬프트 레지스터를 포함하는 반도체 메모리 소자의 출력 인에이블 신호 및 ODT 디스에이블 신호 생성 장치.
  4. 제 1 항에 있어서, 상기 제어부는
    상기 다수의 카스 레이턴시 신호와 상기 다수의 내부 신호에 응답하여 인에이블 신호를 생성하는 멀티 플렉서;
    상기 제1 신호와 상기 지연 루프의 클럭과 상기 인에이블 신호에 응답하여 다수의 제어 신호들을 생성하는 파이프 제어부;
    상기 제2 신호와 상기 제어 신호에 응답하여 파이프 출력 신호를 생성하는 파이프 레지스터; 및
    상기 지연 루프의 클럭과 상기 인에이블 신호와 싱기 파이프 출력 신호에 응답하여 상기 출력 인에이블 신호 및 상기 ODT 디스에이블 신호를 생성하는 분배기를 포함하는 반도체 메모리 소자의 출력 인에이블 신호 및 ODT 디스에이블 신호 생성 장치.
  5. 제 4 항에 있어서, 상기 파이프 제어부는
    리셋 신호에 응답하여 초기화 되고, 상기 제1 신호를 상기 지연 루프의 클럭에 동기시켜 상기 다수의 제어 신호들을 출력하는 플립 플랍부; 및
    상기 인에이블 신호와 상기 제어 신호 중 일부에 응답하여 플립 플랍 제어 신호를 생성하는 플립 플랍 제어부를 포함하는 반도체 메모리 소자의 출력 인에이블 신호 및 ODT 디스에이블 신호 생성 장치.
  6. 제 5 항에 있어서, 상기 플립 플랍부는
    상기 제1 신호를 상기 지연 루프의 클럭에 동기시켜 상기 제어 신호 중 제1 제어 신호와, 상기 제1 신호를 지연시켜 제1 지연 독출/디스에이블 신호를 출력하는 제1 플립 플랍;
    상기 제1 지연 독출/디스에이블 신호를 상기 지연 루프의 클럭에 동기시켜 상기 제어 신호 중 제2 제어 신호와, 상기 제1 지연 독출/디스에이블 신호를 지연시켜 제2 지연 독출/디스에이블 신호를 출력하는 제2 플립 플랍;
    상기 제2 지연 독출/디스에이블 신호를 상기 지연 루프의 클럭에 동기시켜 상기 제어 신호 중 제3 제어 신호를 출력하는 제3 플립 플랍; 및
    상기 플립 플랍 제어 신호에 응답하여 상기 상기 제2 지연 독출/디스에이블 신호를 상기 제3 플립 플랍으로 전송하는 전송 게이트를 포함하는 반도체 메모리 소자의 출력 인에이블 신호 및 ODT 디스에이블 신호 생성 장치.
  7. 제 6 항에 있어서, 상기 파이프 레지스터는
    상기 제2 신호를 래치하고 반전시켜 제1 래치 신호로 출력하는 제1 래치;
    상기 제1 제어 신호에 응답하여 상기 제1 래치 신호를 패싱시키는 제1 전송 게이트;
    상기 패싱된 제1 래치 신호를 래치하고 반전시켜 제2 래치 신호로 출력하는 제2 래치;
    상기 제2 제어 신호에 응답하여 상기 제2 래치 신호를 패싱시키는 제2 전송 게이트;
    상기 패싱된 제2 래치 신호를 래치하고 반전시켜 제3 래치 신호로 출력하는 제3 래치;
    상기 제3 제어 신호에 응답하여 상기 제3 래치 신호를 패싱시키는 제3 전송 게이트; 및
    상기 패싱된 제3 래치 신호를 반전시켜 상기 파이프 출력 신호로 출력하는 인버터를 포함하는 반도체 메모리 소자의 출력 인에이블 신호 및 ODT 디스에이블 신호 생성 장치.
  8. 제 4 항에 있어서, 상기 분배기는
    상기 인에이블 신호와 상기 파이프 출력 신호와 상기 지연 루프의 클럭 신호에 응답하여 상기 출력 인에이블 신호를 생성하는 출력 인에이블부;
    상기 인에이블 신호와 상기 파이프 출력 신호와 상기 지연 루프의 클럭 신호에 응답하여 상기 DT 디스에이블 신호를 생성하는 ODT 디스에이블부를 포함하는 반도체 메모리 소자의 출력 인에이블 신호 및 ODT 디스에이블 신호 생성 장치.
  9. 제 8 항에 있어서, 상기 출력 인에이블부는
    상기 인에이블 신호와 상기 파이프 출력 신호를 논리 조합하여 제1 조합신호를 생성하는 낸드 게이트;
    상기 제1 조합신호를 반전시켜 제2 조합신호로 출력하는 인버터; 및
    상기 제2 조합신호를 상기 지연 루프의 클럭 신호에 동기시켜 상기 출력 인에이블 신호로 출력하는 플립 플랍을 포함하는 반도체 메모리 소자의 출력 인에이블 신호 및 ODT 디스에이블 신호 생성 장치.
  10. 제 8 항에 있어서, 상기 ODT 디스에이블부는
    상기 파이프 출력 신호를 반전시키는 제1 인버터;
    상기 인에이블 신호와 상기 제1 인버터의 출력 신호를 논리 조합하여 제1 조합신호를 생성하는 낸드 게이트;
    상기 제1 조합신호를 반전시켜 제2 조합신호로 출력하는 제2 인버터; 및
    상기 제2 조합신호를 상기 지연 루프의 클럭 신호에 동기시켜 상기 ODT 디스에이블 신호로 출력하는 플립 플랍을 포함하는 반도체 메모리 소자의 출력 인에이블 신호 및 ODT 디스에이블 신호 생성 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107180653A (zh) * 2016-03-10 2017-09-19 中兴通讯股份有限公司 一种获取ddr odt参数的方法和装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990039594A (ko) * 1997-11-13 1999-06-05 윤종용 저 전력 소모형 반도체 메모리 장치
KR20050041612A (ko) * 2003-10-31 2005-05-04 주식회사 하이닉스반도체 데이터 출력에 관한 동작마진이 향상된 메모리 장치
KR20050101865A (ko) * 2004-04-20 2005-10-25 주식회사 하이닉스반도체 온-다이 터미네이션 제어 회로 및 온-다이 터미네이션제어 신호 생성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990039594A (ko) * 1997-11-13 1999-06-05 윤종용 저 전력 소모형 반도체 메모리 장치
KR20050041612A (ko) * 2003-10-31 2005-05-04 주식회사 하이닉스반도체 데이터 출력에 관한 동작마진이 향상된 메모리 장치
KR20050101865A (ko) * 2004-04-20 2005-10-25 주식회사 하이닉스반도체 온-다이 터미네이션 제어 회로 및 온-다이 터미네이션제어 신호 생성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107180653A (zh) * 2016-03-10 2017-09-19 中兴通讯股份有限公司 一种获取ddr odt参数的方法和装置

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