KR20110007964A - Ｔｆｔ-ｌｃｄ 어레이 기판 및 그 제조 방법 - Google Patents

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Abstract

TFT-LCD 어레이 기판 및 그 제조 방법에 관한 것이다. 어레이 기판에는, 기판에 형성된 복수의 게이트 라인 및 복수의 데이터 라인이 포함된다. 상기 게이트 라인과 데이터 라인에 의해 복수의 화소 영역이 이루어지고, 화소 영역마다 화소 전극 및 스위칭 소자로서의 박막 트랜지스터가 형성되어 있다. 상기 박막 트랜지스터의 게이트 전극은 투명 도전 박막으로 형성됨과 동시에, 연결 전극을 개재하여 대응한 게이트 라인에 전기적으로 접속되고, 상기 게이트 전극과 상기 게이트 라인은 다른 재료층으로 형성된다.

Description

ＴＦＴ-ＬＣＤ 어레이 기판 및 그 제조 방법{TFT-LCD array substrate and method of fabricating the same}
본 발명은 TFT-LCD 어레이 기판 및 그 제조 방법에 관한 것이다.
박막 트랜지스터 액정 표시 장치(Thin Film Transistor Liquid Crystal Display, 이하 TFT-LCD라고 약칭함)는, 부피가 작고 에너지 손실이 적으며 복사가 없는 등의 특징을 갖추어 현재의 플랫 패널 디스플레이의 마켓에 있어서 주도적 지위를 차지하고 있다. TFT-LCD는 주로 서로 대향하여 배치된 어레이 기판 및 컬러 필터 기판으로 구성된다. 어레이 기판에는 복수의 박막 트랜지스터와 화소 전극이 매트릭스 형상으로 배열되고, 각각의 화소 전극은 박막 트랜지스터에 의해 제어된다. 박막 트랜지스터가 온(on)된 경우, 온된 기간 내에 화소 전극이 충전되고, 충전이 끝난 후, 화소 전극은 그 전압이 박막 트랜지스터의 다음의 온될 때까지 유지된다.
종래의 박막 트랜지스터의 구성에 있어서, 드레인 전극과 게이트 전극 사이에 기생 용량이 존재하기 때문에, 화소 전극의 충전이 끝난 순간에 킥백 전압(
Figure pat00001
)이 생길 수 있다. 이 킥백 전압(
Figure pat00002
)은 하기의 수학식으로 나타낸다. 즉,
Figure pat00003
단,
Figure pat00004
는 게이트 전극의 온 전압이고,
Figure pat00005
는 게이트 전극의 오프(off) 전압이며,
Figure pat00006
는 액정 용량이고,
Figure pat00007
는 기생 용량이며,
Figure pat00008
는 축적 용량이다.
연구에 따르면, 기생 용량에 따른 킥백 전압(
Figure pat00009
)은 화소 전극의 극성을 바꾸고, 또 양·음극의 전압 차가 일치하지 않게 되며, 이에 의해 표시 화면에 플리커의 현상이 나타나 표시 품질에 심한 영향을 준다.
종래의 TFT-LCD 어레이 기판의 제조 방법에 있어서, 습식 에칭에 의해 게이트 전극을 형성할 때, 게이트 전극은 두께가 두꺼운(3000~6000Å의 두께) 금속 박막 재료를 채용하여 형성되고, 또한 습식 에칭에는 에칭 균일성이 나쁘다고 하는 결함이 존재하기 때문에, 동일한 기재의 다른 위치에서 게이트 전극 양측의 기울기 각도에 큰 차가 생겨 기울기가 차지하는 면적에도 큰 차가 존재한다. 게이트 전극의 측면의 기울기는 드레인 전극과 게이트 전극의 중합 영역에 위치되고, 게이트 전극 양측의 기울기 각도가 작은 경우, 드레인 전극과 게이트 전극의 중합면적이 커지며, 게이트 전극 양측의 기울기 각도가 큰 경우, 드레인 전극과 게이트 전극의 중합면적이 작아지므로, 기울기 각도는 바로 드레인 전극과 게이트 전극의 중합면적을 좌우한다. 용량의 수학식으로부터 알 수 있는 바와 같이, 기생 용량의 크기는 해당 중합면적에 비례하므로, 차이가 큰 기울기 각도는 동일한 기재의 다른 위치에서의 각 박막 트랜지스터의 기생 용량의 차가 커지도록 하고, 나아가서는 TFT-LCD 어레이 기판의 각 박막 트랜지스터의 킥백 전압(
Figure pat00010
)의 차가 커지도록 한다. 또한, 크기가 큰 액정 패널을 형성하는 경우, 기재의 크기가 더 커질 뿐만 아니라, 게이트 전극의 두께도 더 늘어나기 때문에, 동일한 기재의 다른 위치에서의 게이트 전극 양측의 기울기 각도의 차가 더 커져 각 박막 트랜지스터의 기생 용량의 차도 더 커짐과 동시에, 각 박막 트랜지스터의 킥백 전압(
Figure pat00011
)의 차도 더 커진다. 또한, 큰 킥백 전압(
Figure pat00012
)의 차는 구동 회로의 조정이 더 어려워지게 하고, 표시 화면의 플리커 현상이 더 심해지게 하여 TFT-LCD의 표시 품질에 더 심하게 영향을 준다.
본 발명의 실시예는, 기판에 형성된 복수의 게이트 라인 및 복수의 데이터 라인을 포함하고, 상기 게이트 라인과 데이터 라인에 의해 복수의 화소 영역이 이루어지며, 화소 영역마다 화소 전극 및 스위칭 소자로서의 박막 트랜지스터가 형성되는 TFT-LCD 어레이 기판으로서, 상기 박막 트랜지스터의 게이트 전극은 연결 전극을 개재하여 대응한 게이트 라인에 전기적으로 접속되고, 상기 게이트 전극과 상기 게이트 라인은 다른 재료층으로 형성되어 있는 것을 특징으로 하는 TFT-LCD 어레이 기판을 제공한다.
본 발명의 다른 실시예는, 기판에 게이트 금속 박막을 퇴적함과 동시에, 상기 게이트 금속 박막을 패터닝하여 게이트 라인을 형성하는 단계 11; 단계 11을 완성한 기판에 제1 절연층과 게이트 전극 및 화소 전극을 형성하는 구조층을 순차적으로 퇴적함과 동시에, 상기 구조층을 패터닝하여 게이트 전극과 화소 전극을 형성하는 단계 12; 단계 12를 완성한 기판에 제2 절연층, 반도체 박막 및 도프 반도체 박막을 순차적으로 퇴적함과 동시에, 이들의 적층구조를 패터닝함으로써, 반도체층과 도프 반도체층의 적층을 포함하여 게이트 전극의 상방에 위치되는 활성층과, 상기 제2 절연층에 있어서, 상기 화소 전극이 존재하는 개소에 위치되는 제1 비어 홀, 상기 게이트 전극이 존재하는 개소에 위치되는 제2 비어 홀, 상기 게이트 라인이 존재하는 개소에 위치되는 제3 비어 홀을 형성하는 단계 13; 단계 13을 완성한 기판에 소스·드레인 금속 박막을 퇴적함과 동시에, 상기 소스·드레인 금속 박막을 패터닝함으로써, 데이터 라인과, 활성층에 위치됨과 동시에 상기 제1 비어 홀을 개재하여 상기 화소 전극에 접속되는 드레인 전극과, 활성층에 위치됨과 동시에 데이터 라인에 접속되는 소스 전극, 일단은 상기 제2 비어 홀을 개재하여 게이트 전극에 접속됨과 동시에, 다른 일단은 상기 제3 비어 홀을 개재하여 게이트 라인에 접속되는 연결 전극을 형성하는 단계 14; 단계 14를 완성한 기판에 제3 절연층을 퇴적하는 단계 15;를 포함하는 TFT-LCD 어레이 기판의 제조 방법을 제공한다.
본 발명의 또 다른 실시예는, 기판에 차광 박막을 퇴적함과 동시에, 상기 차광 박막을 패터닝하여 차폐층을 형성하는 단계 21; 단계 21을 완성한 기판에 반도체 박막, 도프 반도체 박막 및 소스·드레인 금속 박막을 순차적으로 퇴적함과 동시에, 이들의 적층구조를 패터닝함으로써 활성층, 데이터 라인, 소스 전극 및 드레인 전극을 형성하는 단계 22; 단계 22를 완성한 기판에 제1 절연층을 퇴적함과 동시에, 상기 제1 절연층을 패터닝함으로써 드레인 전극이 존재하는 개소에 위치되어 있는 제1 비어 홀을 형성하는 단계 23; 단계 23을 완성한 기판에 투명 도전 박막과 게이트 금속 박막을 순차적으로 퇴적함과 동시에, 상기 투명 도전 박막과 게이트 금속 박막의 적층을 패터닝함으로써, 투명 도전 박막 재료를 채용하여 상기 차폐층의 상방에 위치되는 게이트 전극, 제1 비어 홀을 개재하여 드레인 전극에 접속되는 화소 전극, 게이트 라인, 일단은 게이트 전극에 압설됨과 동시에, 다른 일단은 게이트 라인에 접속되는 연결 전극을 형성하는 단계 24;를 포함하는 TFT-LCD 어레이 기판의 제조 방법을 제공한다.
도 1은 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 평면도이다.
도 2는 도 1의 A1-A1선의 단면도이다.
도 3은 도 1의 B1-B1선의 단면도이다.
도 4는 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제1회째의 패터닝 프로세스 후의 평면도이다.
도 5는 도 4의 A2-A2선의 단면도이다.
도 6은 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제2회째의 패터닝 프로세스 후의 평면도이다.
도 7은 도 6의 A3-A3선의 단면도이다.
도 8은 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스 후의 평면도이다.
도 9는 도 8의 A4-A4선의 단면도이다.
도 10은 도 8의 B4-B4선의 단면도이다.
도 11은 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스에 있어서, 포토레지스트가 현상·노광된 후의 A4-A4선의 단면도이다.
도 12는 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스에 있어서, 포토레지스트가 현상·노광된 후의 B4-B4선의 단면도이다.
도 13은 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스에 있어서, 제1회째의 에칭 프로세스 후의 A4-A4선의 단면도이다.
도 14는 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스에 있어서, 제1회째의 에칭 프로세스 후의 B4-B4선의 단면도이다.
도 15는 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스에 있어서, 애싱 프로세스 후의 A4-A4선의 단면도이다.
도 16은 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스에 있어서, 애싱 프로세스 후의 B4-B4선의 단면도이다.
도 17은 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스에 있어서, 제2회째의 에칭 프로세스 후의 A4-A4선의 단면도이다.
도 18은 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스에 있어서, 제2회째의 에칭 프로세스 후의 B4-B4선의 단면도이다.
도 19는 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제4회째의 패터닝 프로세스 후의 평면도이다.
도 20은 도 19의 A5-A5선의 단면도이다.
도 21은 도 19의 B5-B5선의 단면도이다.
도 22는 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 평면도이다.
도 23은 도 22의 C1-C1선의 단면도이다.
도 24는 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제1회째의 패터닝 프로세스 후의 평면도이다.
도 25는 도 24의 C2-C2선의 단면도이다.
도 26은 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제2회째의 패터닝 프로세스 후의 평면도이다.
도 27은 도 26의 C3-C3선의 단면도이다.
도 28은 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스 후의 평면도이다.
도 29는 도 28의 C4-C4선의 단면도이다.
도 30은 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제4회째의 패터닝 프로세스에 있어서, 포토레지스트가 현상·노광된 후의 구조의 개략도이다.
도 31은 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제4회째의 패터닝 프로세스에 있어서, 제1회째의 에칭 프로세스 후의 구조의 개략도이다.
도 32는 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제4회째의 패터닝 프로세스에 있어서, 애싱 프로세스 후의 구조의 개략도이다.
도 33은 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제4회째의 패터닝 프로세스에 있어서, 제2회째의 에칭 프로세스 후의 구조의 개략도이다.
이하, 도면을 참조하면서 실시예에 기초하여 본 발명의 기술안에 대해 더 상세하게 설명한다.
도 1은 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 평면도로서, 하나의 화소 유닛의 구조가 도시되었다. 도 2는 도 1의 A1-A1선의 단면도이고, 도 3은 도 1의 B1-B1선의 단면도이다.
도 1 내지 도 3에 도시된 바와 같이, 본 실시예에 관한 TFT-LCD 어레이 기판은 바텀 게이트형 구조로서, 기판(1)에 형성된 복수의 게이트 라인(11), 복수의 데이터 라인(12), 복수의 화소 전극(9) 및 복수의 박막 트랜지스터를 포함한다. 또한, 게이트 라인(11)과 데이터 라인(12)이 교차하여 복수의 화소 영역을 이루고, 화소 영역마다 하나의 스위칭 소자로 하는 박막 트랜지스터 및 하나의 화소 전극(9)이 형성되어 있다. 게이트 라인(11)은 박막 트랜지스터에 온 신호를 제공하기 위해 사용되고, 데이터 라인(12)은 화소 전극(9)에 데이터 신호를 제공하기 위해 사용된다. 또한, 박막 트랜지스터의 게이트 전극은 얇은 투명 도전 박막으로 형성되고, 투명 도전 박막은 300~600Å의 두께이다. 게이트 전극은 투명 도전 박막으로 형성되고, 또한 두께가 얇기(300~600Å의 두께) 때문에, 다른 장소에서의 게이트 전극의 양측의 기울기 각도의 차를 저감시킬 수 있음과 동시에, 게이트 전극의 양측의 기울기가 차지한 면적을 저감시킬 수 있다. 이에 의해, 게이트 전극의 양측의 기울기 각도의 차가 드레인 전극과 게이트 전극의 중합면적에 대한 영향이 작아지고, 따라서 다른 장소에서의 박막 트랜지스터의 기생 용량의 차가 저감되며, TFT-LCD 어레이 기판의 각 박막 트랜지스터의 킥백 전압(
Figure pat00013
)의 차가 유효하게 저감된다.
구체적으로 도면에 도시된 바와 같이, 본 실시예에 관한 TFT-LCD 어레이 기판에 있어서, 게이트 라인(11) 및 차폐층(14)은 기판(1)에 형성되고, 제1 절연층(3a)은 게이트 라인(11)과 차폐층(14)에 형성됨과 동시에 기판(1)의 전체를 덮으며, 투명 도전 박막 재료로 이루어진 게이트 전극(2)과 화소 전극(9)은 제1 절연층(3a)에 형성되고, 게이트 전극(2)은 차폐층(14)의 상방에 위치되며, 화소 전극(9)은 화소 영역에 위치된다. 또한, 제2 절연층(3b)은 게이트 전극(2)과 화소 전극(9)에 형성됨과 동시에 기판(1)의 전체를 덮음과 동시에, 제1 비어 홀(10a), 제2 비어 홀(10b) 및 제3 비어 홀(10c)이 개설되어 있다. 그 중에서 제1 비어 홀(10a)은 화소 전극(9)이 존재하는 장소에 위치되고, 제2 비어 홀(10b)은 게이트 전극(2)이 존재하는 장소에 위치되며, 제3 비어 홀(10c)은 게이트 라인(11)이 존재하는 장소에 위치된다. 또한, 활성층(예를 들면, 반도체층(4)과 도프 반도체층(5)의 적층을 포함함)은 제2 절연층(3b)에 형성됨과 동시에 게이트 전극(2)의 상방에 위치되고, 소스 전극(6), 드레인 전극(7), 데이터 라인(12), 연결 전극(13)은 상기 구조의 패턴으로 형성되며, 그 중에서 소스 전극(6)의 일단은 활성층에 위치됨과 동시에, 다른 일단은 데이터 라인(12)에 접속되어 있다. 또한, 드레인 전극(7)의 일단은 활성층에 위치됨과 동시에, 다른 일단은 제1 비어 홀(10a)을 개재하여 화소 전극(9)에 접속되고, 소스 전극(6)과 드레인 전극(7) 사이에 TFT 채널 영역이 형성되어 있다. TFT 채널 영역에 있어서, 도프 반도체층(5)은 완전히 에칭됨과 동시에, 반도체층(4)의 두께의 일부가 에칭되어 TFT 채널 영역의 반도체층(4)이 노출된다. 또한, 연결 전극(13)의 일단은 제2 비어 홀(10b)을 개재하여 게이트 전극(2)에 접속됨과 동시에, 다른 일단은 제3 비어 홀(10c)을 개재하여 게이트 라인(11)에 접속되어 게이트 전극(2)과 게이트 라인(11) 사이를 연결 전극(13)을 개재하여 접속시킨다. 또한, 제3 절연층(8)은 데이터 라인(12), 소스 전극(6), 드레인 전극(7), TFT 채널 영역에 형성됨과 동시에 기판(1)의 전체를 덮으며, 게이트 라인 패드 영역(게이트 라인 패드)에 게이트 라인 패드 비어 홀이 개설되고, 데이터 라인 패드 영역(데이터 라인 패드)에 데이터 라인 패드 비어 홀이 개설되어 있다. 게이트 전극(2), 활성층, 소스 전극(6), 연결 전극(13)이 박막 트랜지스터를 구성한다.
도 4 내지 도 21은 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제조 공정의 개략도로서, 이들의 도면을 참조하여 본 실시예의 기술안을 더 설명한다. 이하의 설명에 있어서, 본 발명의 패터닝 프로세스에는 포토레지스트의 도포, 포토레지스트의 노광과 현상, 포토레지스트 패턴을 이용하는 에칭 및 남겨진 포토레지스트의 제거 등의 프로세스가 포함되고, 포토레지스트로서 포지티브 포토레지스트를 예로 설명한다.
도 4는 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제1회째의 패터닝 프로세스 후의 평면도로서, 하나의 화소 유닛의 구조가 도시되었다. 도 5는 도 4의 A2-A2선의 단면도이다.
스퍼터링법 또는 증착법을 이용하여 기판(1)(예를 들면, 유리 기판 또는 석영 기판)에 1층의 3000~5000Å 두께의 게이트 금속 박막을 퇴적하고, 이 게이트 금속 박막에 Cr, W, Ti, Ta, Mo 등의 금속 또는 합금이 채용되어 복층의 금속 박막으로 이루어지는 복합 박막도 채용된다. 또한, 도 4와 도 5에 도시된 바와 같이, 상용 마스크를 채용하여 패터닝 프로세스에 의해 게이트 라인(11)과 차폐층(14)을 포함하는 패턴을 형성하고, 게이트 라인(11)과 차폐층(14)은 상호 이격시킨다.
도 6은 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제2회째의 패터닝 프로세스 후의 평면도로서, 하나의 화소 유닛의 구조가 도시되었다. 도 7은 도 6의 A3-A3선의 단면도이다.
상기 도 4에 도시된 구성의 패턴을 완성한 기판에 플라즈마 강화 화학적 기상 증착법(PECVD라고 약칭함)에 의해 1층의 1500~3000Å 두께의 제1 절연층(3a)을 퇴적하고, 제1 절연층(3a)으로 산화물, 질화물 또는 질소 산화물이 채용되며, 대응하는 반응 기체로서 SiH4, NH3, N2의 혼합 기체 또는 SiH2Cl2, NH3, N2의 혼합 기체가 있다. 다음에, 스퍼터링법 또는 증착법을 이용하여 1층의 300~600Å 두께의 투명 도전 박막을 퇴적하고, 투명 도전 박막에 산화 인듐 주석(ITO), 산화 인듐 아연(IZO) 또는 산화 알루미늄 아연 등이 채용되며, 다른 금속 및 금속 산화물이 채용되어도 된다. 도 6과 도 7에 도시된 바와 같이, 상용 마스크를 채용하여 패터닝 프로세스에 의해 게이트 전극(2)과 화소 전극(9)을 포함하는 패턴을 형성한다. 또한, 게이트 전극(2)의 일부와 게이트 라인(11)이 중합되도록, 게이트 전극(2)은 차폐층(14)의 상방에 위치됨과 동시에 인접한 게이트 라인(11)의 방향으로 연장되고, 화소 전극(9)은 대응한 화소 영역에 위치된다. 본 실시예의 제1 절연층에 상술에서 예시된 무기계 절연층 이외에 유기계 절연층도 채용된다. 제1 절연층으로서 유기계 절연층을 채용하는 경우, 도포를 채용할 수 있고, 형성된 제1 절연층을 평탄한 표면을 갖도록 하며, 이에 의해 후술하는 구조층의 단차를 저감하는 데에 유리하다.
도 8은 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스 후의 평면도로서, 하나의 화소 유닛의 구조가 도시되었다. 도 9는 도 8의 A4-A4선의 단면도이고, 도 10은 도 8의 B4-B4선의 단면도이다.
상기 도 6에 도시된 구성의 패턴을 완성한 기판에 PECVD에 의해 300~1000Å 두께의 제2 절연층(3b), 1000~3000Å 두께의 반도체 박막, 1000~3000Å 두께의 도프 반도체 박막을 순차적으로 퇴적하고, 제2 절연층(3b)으로 산화물, 질화물 또는 질소 산화물이 채용되며, 대응하는 반응 기체로서 SiH4, NH3, N2의 혼합 기체 또는 SiH2Cl2, NH3, N2의 혼합 기체가 있다. 반도체 박막에 대응하는 반응 기체로서 SiH4, H2의 혼합 기체 또는 SiH2Cl2, H2의 혼합 기체가 있고, 도프 반도체 박막에 대응하는 반응 기체로서 SiH4, PH3, H2의 혼합 기체 또는 SiH2Cl2, PH3, H2의 혼합 기체가 있다. 또한, 도 8과 도 10에 도시된 바와 같이, 하프톤 또는 그레이톤 마스크를 채용하여 패터닝 프로세스에 의해 활성층, 제1 비어 홀(10a), 제2 비어 홀(10b), 제3 비어 홀(10c)을 포함하는 패턴을 형성한다. 그 중에서 활성층은 반도체층(4)과 도프 반도체층(5)의 적층을 포함하여 게이트 전극(2)의 상방에 위치되고, 제1 비어 홀(10a)은 화소 전극(9)이 게이트 전극(2)에 옆에 대고 존재하는 장소에 위치되며, 제2 비어 홀(10b)은 게이트 전극(2)이 존재하는 장소에 위치되고, 제3 비어 홀(10c)은 게이트 라인(11)이 존재하는 장소에 위치된다. 이 패터닝 프로세스의 공정을 구체적으로 이하와 같이 서술한다. 즉,
도 11은 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스에 있어서, 포토레지스트가 현상·노광된 후의 A4-A4선의 단면도이다. 또한, 도 12는 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스에 있어서, 포토레지스트가 현상·노광된 후의 B4-B4선의 단면도이다. 상기 도 6에 도시된 구성의 패턴을 완성한 기판에 PECVD에 의해 제2 절연층(3b), 반도체 박막(21), 도프 반도체 박막(22)을 순차적으로 퇴적한다. 그리고, 도프 반도체 박막(21)에 1층의 포토레지스트(30)를 도포하고, 하프톤 또는 그레이톤 마스크를 채용하여 노광함으로써, 포토레지스트를 완전 노광 영역(A), 비노광 영역(B) 및 부분 노광 영역(C)으로 형성시킨다. 완전 노광 영역(A)은 제1 비어 홀, 제2 비어 홀 및 제3 비어 홀의 패턴이 존재하는 영역에 대응하고, 비노광 영역(B)은 활성층의 패턴이 존재하는 영역에 대응하며, 부분 노광 영역(C)은 상기 패턴 이외의 영역에 대응한다. 도 11과 도 12에 도시된 바와 같이, 현상 처리한 후, 비노광 영역(B)에서의 포토레지스트의 두께에는 기본적으로 변화가 없고, 포토레지스트 완전 보류 영역이 형성된다. 완전 노광 영역(A)에서의 포토레지스트가 완전히 제거되어 포토레지스트 완전 제거 영역이 형성된다. 부분 노광 영역(C)에서의 포토레지스트의 두께가 얇아져 포토레지스트 부분 보류 영역이 형성된다.
도 13은 본 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스에 있어서, 제1회째의 에칭 프로세스 후의 A4-A4선의 단면도이다. 또한, 도 14는 본 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스에 있어서, 제1회째의 에칭 프로세스 후의 B4-B4선의 단면도이다. 도 13과 도 14에 도시된 바와 같이, 제1회째의 에칭 프로세스에 의해, 완전 노광 영역(A)에서의 제1 비어 홀 및 제2 비어 홀의 패턴이 존재하는 위치에서 도프 반도체 박막(22), 반도체 박막(21) 및 제2 절연층(3b)이 완전히 에칭되어 제1 비어 홀(10a)과 제2 비어 홀(10b)을 포함하는 패턴이 형성된다. 제1 비어 홀(10a)과 제2 비어 홀(10b) 내의 도프 반도체 박막(22), 반도체 박막(21) 및 제2 절연층(3b)이 완전히 에칭되어 화소 전극(9)의 표면에 제1 비어 홀(10a)을 노출시키고, 게이트 전극(2)의 표면에 제2 비어 홀(10b)을 노출시킨다. 또한, 완전 노광 영역(A)에서의 제3 비어 홀이 존재하는 위치에서 도프 반도체 박막(22), 반도체 박막(21), 제2 절연층(3b) 및 제1 절연층(3a)이 완전히 에칭되어 제3 비어 홀(10c)을 포함하는 패턴이 형성된다. 제3 비어 홀(10c) 내의 도프 반도체 박막(22), 반도체 박막(21), 제2 절연층(3b) 및 제1 절연층(3a)이 완전히 에칭되어 게이트 라인(11)의 표면에 제3 비어 홀(10c)을 노출시킨다.
도 15는 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스에 있어서, 애싱 프로세스 후의 A4-A4선의 단면도이다. 또한, 도 16은 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스에 있어서, 애싱 프로세스 후의 B4-B4선의 단면도이다. 도 15와 도 16에 도시된 바와 같이, 애싱 프로세스에 의해 부분 노광 영역(C)에서의 포토레지스트를 제거하여 해당 영역의 도프 반도체 박막(22)이 노출되도록 한다. 비노광 영역(B)(포토레지스트 완전 보류 영역)의 포토레지스트의 두께는, 부분 노광 영역(C)(포토레지스트 부분 보류 영역)의 포토레지스트의 두께보다 두껍기 때문에, 애싱 프로세스 후, 비노광 영역(B)에 일정한 두께의 포토레지스트(30)가 역시 덮여 있다.
도 17은 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스에 있어서, 제2회째의 에칭 프로세스 후의 A4-A4선의 단면도이다. 또한, 도 18은 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스에 있어서, 제2회째의 에칭 프로세스 후의 B4-B4선의 단면도이다. 도 17과 도 18에 도시된 바와 같이, 제2회째의 에칭 프로세스에 의해 부분 노광 영역(C)에서의 도프 반도체 박막과 반도체 박막이 완전히 에칭되어 활성층을 포함하는 패턴이 형성된다. 그 중에서 활성층은 반도체층(4)과 도프 반도체층(5)을 포함하여 게이트 전극(2)의 상방에 위치된다.
마지막으로, 도 8 내지 도 10에 도시된 바와 같이, 남겨진 포토레지스트를 제거하여 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스가 완성된다.
도 19는 본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제4회째의 패터닝 프로세스 후의 평면도이고, 도 20은 도 19의 A5-A5선의 단면도이며, 도 21은 도 19의 B5-B5선의 단면도이다.
상기 도 8에 도시된 구성의 패턴을 완성한 기판에 스퍼터링 또는 증착법에 의해 1층의 2000~4000Å 두께의 소스·드레인 금속 박막을 퇴적하고, 소스·드레인 금속 박막으로 Cr, W, Ti, Ta, Mo 등의 금속 또는 합금이 채용되며, 복층의 금속 박막으로 이루어지는 복합 박막도 채용된다. 도 19 내지 도 21에 도시된 바와 같이, 상용 마스크를 채용하여 패터닝 프로세스에 의해 데이터 라인(12), 소스 전극(6), 드레인 전극(7), 연결 전극(13)을 포함하는 패턴을 형성한다. 그 중에서 소스 전극(6)의 일단은 활성층에 위치됨과 동시에, 다른 일단은 데이터 라인(12)에 접속된다. 또한, 드레인 전극(7)의 일단은 활성층에 위치됨과 동시에, 다른 일단은 제1 비어 홀(10a)을 개재하여 화소 전극(9)에 접속되고, 소스 전극(6)과 드레인 전극(7) 사이에 TFT 채널 영역이 형성되어 있다. TFT 채널 영역에서의 도프 반도체층(5)이 완전히 에칭됨과 동시에, 반도체층(4)의 두께의 일부가 에칭되어 TFT 채널 영역의 반도체층(4)이 노출된다. 또한, 연결 전극(13)의 일단은 게이트 전극(2)의 상방에 위치됨과 동시에, 제2 비어 홀(10b)을 개재하여 게이트 전극(2)에 접속되고, 다른 일단은 게이트 라인(11)의 상방에 위치됨과 동시에, 제3 비어 홀(10c)을 개재하여 게이트 라인(11)에 접속되어, 게이트 전극(2)과 게이트 라인(11) 사이를 연결 전극(13)을 개재하여 접속시킨다.
마지막으로, 상기 도 19에 도시된 구성의 패턴을 완성한 기판에 PECVD에 의해 제3 절연층(8)(도 2와 도 3에 도시된 바와 같이)을 퇴적한다. 제3 절연층(8)으로 산화물, 질화물 또는 질소 산화물이 채용되고, 대응한 반응 기체로서 SiH4, NH3, N2의 혼합 기체 또는 SiH2Cl2, NH3, N2의 혼합 기체가 있다. 또한, 상용 마스크를 채용하여 패터닝 프로세스에 의해, 게이트 라인 패드 영역의 게이트 라인 패드 비어 홀 및 데이터 라인 패드 영역의 데이터 라인 패드 비어 홀 등을 포함하는 패턴을 형성한다. 패터닝 프로세스에 의해, 게이트 라인 패드 영역의 게이트 라인 패드 비어 홀 및 데이터 라인 패드 영역의 데이터 라인 패드 비어 홀의 패턴을 형성하는 프로세스는 현재의 패터닝 프로세스에 있어서 널리 응용되어 있으므로, 여기서는 설명을 생략한다.
이상에서 설명한 4회의 패터닝 프로세스는, 본 발명에 관한 TFT-LCD 어레이 기판을 제조하는 일종의 실현 방법에 불과하다. 실제로는 패터닝 프로세스를 늘리거나 줄이거나 할 수 있다. 또한, 다른 재료를 선택하거나 또는 재료를 조립함으로써 본 발명을 실현할 수도 있다. 예를 들면, 본 발명에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스는 2회의 독립적인 패터닝 프로세스에 의해 완성해도 된다. 즉, 1회는 상용 마스크를 채용하는 패터닝 프로세스에 의해 활성층의 패턴을 형성하고, 1회는 상용 마스크를 채용하는 패터닝 프로세스에 의해 제1 비어 홀, 제2 비어 홀, 제3 비어 홀의 패턴을 형성한다. 또한, 예를 들면, 본 실시예의 게이트 전극은 다른 두께가 얇은 도전 박막을 채용하여 형성해도 된다. 이 경우, 제2회째의 패터닝 프로세스는 2회의 패터닝 프로세스로 나누어진다. 즉, 1회의 패터닝 프로세스에 의해 게이트 전극을 형성하고, 1회의 패터닝 프로세스에 의해 화소 전극을 형성한다. 게이트 전극을 예를 들어, 금속 박막과 같은 불투명한 도전 박막을 채용하여 형성하는 경우, 제1회째의 패터닝 프로세스에서의 차폐층을 생략할 수 있다.
게이트 전극으로 금속 박막을 채용하여 형성하는 경우, 얇은 게이트 전극이 형성되도록 그 두께의 범위는 300 ~ 1200 Å으로 한다. 두께의 범위는 400 ~ 600 Å이 바람직하다. 이 경우 게이트 전극과 화소 전극을 형성할 때 상기와 같은 2회의 독립된 패터닝 공정 이외에도 하프톤 또는 그레이톤 마스크를 이용하여 순차로 퇴적된 투명 도전 박막과 게이트 전극 금속 박막에 대하여 패터닝을 수행함으로써 게이트 전극과 화소 전극을 각기 형성하여도 좋다. 이렇게 얻어진 금속 게이트 전극으 하방에는 투명 도전 박막이 유지된다.
도 22는 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 평면도로서, 하나의 화소 유닛의 구조가 도시되었다. 또한, 도 23은 도 22의 C1-C1선의 단면도이다.
도 22와 도 23에 도시된 바와 같이, 본 실시예에 관한 TFT-LCD 어레이 기판은 톱 게이트형 구조로서, 본체의 구조는 기판(1)에 형성된 복수의 게이트 라인(11), 복수의 데이터 라인(12), 복수의 화소 전극(9) 및 복수의 박막 트랜지스터를 포함한다. 또한, 게이트 라인(11)과 데이터 라인(12)이 교차하여 복수의 화소 영역을 이루고, 화소 영역마다 하나의 스위칭 소자로 하는 박막 트랜지스터 및 하나의 화소 전극(9)이 형성되어 있다. 게이트 라인(11)은 박막 트랜지스터에 온 신호를 제공하기 위해 사용되고, 데이터 라인(12)은 화소 전극(9)에 데이터 신호를 제공하기 위해 사용된다. 또한, 박막 트랜지스터의 게이트 전극은 두께가 얇은 투명 도전 박막으로 형성되고, 투명 도전 박막은 300~600Å의 두께이다. 게이트 전극은 투명 도전 박막으로 형성되고, 또한 두께가 얇기(300~600Å의 두께) 때문에, 다른 장소에서의 게이트 전극의 양측의 기울기 각도의 차를 저감시킬 수 있음과 동시에, 게이트 전극의 양측의 기울기가 차지한 면적을 저감시킬 수 있다. 이에 의해, 게이트 전극의 양측의 기울기 각도의 차가 드레인 전극과 게이트 전극의 중합면적에 대한 영향이 적어지고, 따라서 다른 장소에서의 박막 트랜지스터의 기생 용량의 차가 저감되며, TFT-LCD 어레이 기판의 각 박막 트랜지스터의 킥백 전압(
Figure pat00014
)의 차가 유효하게 저감된다.
구체적으로 도면에 도시된 바와 같이, 본 실시예에 관한 TFT-LCD 어레이 기판에 있어서, 차폐층(14)은 기판(1)에 형성되고, 활성층(반도체층(4)과 도프 반도체층(5)을 포함함)은 차폐층(14)의 상방에 위치되며, 소스 전극(6)과 드레인 전극(7)은 활성층에 형성된다. 소스 전극(6)의 일단은 차폐층(14)의 상방에 위치되고, 다른 일단은 데이터 라인(12)에 접속되어 있다. 또한, 드레인 전극(7)의 일단은 차폐층(14)의 상방에 위치됨과 동시에 소스 전극(6)에 대향하여 배치된다. 또한, 소스 전극(6)과 드레인 전극(7) 사이에 TFT 채널 영역이 형성되어 있다. TFT 채널 영역에 있어서, 도프 반도체층(5)은 완전히 에칭됨과 동시에, 반도체층(4)의 두께의 일부가 에칭되어 TFT 채널 영역의 반도체층(4)이 노출된다. 또한, 제1 절연층(3a)은 상기한 구성 패턴으로 형성됨과 동시에 기판(1)의 전체를 덮고, 드레인 전극(7)이 존재하는 장소에 제1 비어 홀(10a)을 개설시킨다. 게이트 전극(2), 화소 전극(9), 게이트 라인(11) 및 연결 전극(13)은 제1 절연층(3a)에 형성되고, 화소 전극(9)은 화소 영역에 형성됨과 동시에, 제1 비어 홀(10a)을 개재하여 드레인 전극(7)에 접속된다. 또한, 투명 도전 박막 재료를 채용하는 게이트 전극(2)은 차폐층(14)의 상방에 위치되고, 연결 전극(13)의 일단은 게이트 전극(2)에 압설되며, 다른 일단은 게이트 라인(11)에 접속되어, 게이트 전극(2)과 게이트 라인(11) 사이는 연결 전극(13)을 개재하여 접속된다. 게이트 전극(2), 활성층, 소스 전극(6), 연결 전극(13)이 박막 트랜지스터를 구성한다.
도 24 내지 도 33은 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제조 공정의 개략도로서, 이들의 도면을 참조하여 본 실시예의 기술안을 더 설명한다. 또한, 각 박막의 재료는 제1 실시예와 같다.
도 24는 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제1회째의 패터닝 프로세스 후의 평면도로서, 하나의 화소 유닛의 구조가 도시되었다. 도 25는 도 24의 C2-C2선의 단면도이다.
우선, 도 24와 도 25에 도시된 바와 같이, 스퍼터링 또는 증착법을 이용하여 기판(1)에 500~2000Å 두께의 차폐 금속 박막을 퇴적하고, 차폐 금속 박막으로서 차폐성이 뛰어난 금속(예를 들면, Cr)을 채용할 수 있으며, 상용 마스크를 채용하여 패터닝 프로세스에 의해 차폐층(14)을 포함하는 패턴을 형성한다. 차폐층의 형성에는 차폐성이 뛰어난 비금속 재료의 차광 박막도 채용할 수 있다. 예를 들면, 검은 입자를 첨가한 수지가 채용된다.
도 26은 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제2회째의 패터닝 프로세스 후의 평면도로서, 하나의 화소 유닛의 구조가 도시되었다. 도 27은 도 26의 C3-C3선의 단면도이다.
상기 도 24에 도시된 구성의 패턴을 완성한 기판에 PECVD법에 의해 1000~3000Å 두께의 반도체 박막과 1000~3000Å 두께의 도프 반도체 박막을 순차적으로 퇴적하고, 나중에 스퍼터링법 또는 증착법에 의해 2000~4000Å 두께의 소스·드레인 금속 박막을 퇴적한다. 도 26과 도 27에 도시된 바와 같이, 하프톤 또는 그레이톤 마스크를 채용하여 패터닝 프로세스에 의해 활성층, 데이터 라인(12), 소스 전극(6), 드레인 전극(7), TFT 채널 영역을 포함하는 패턴을 형성한다. 이 패터닝 프로세스는 멀티 단계의 에칭 프로세스이고, 기본적으로 종래기술의 4회 패터닝 프로세스에 있어서 활성층, 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역의 패턴을 형성하는 공정과 동일하며, 구체적으로 이하의 단계를 구비한다. 즉, 우선 반도체 박막과 도프 반도체 박막을 퇴적하고, 다음에 소스·드레인 금속 박막을 퇴적한다. 또한, 소스·드레인 금속 박막에 1층의 포토레지스트를 도포한다. 하프톤 또는 그레이톤 마스크를 채용하여 노광함으로써, 포토레지스트를 완전 노광 영역, 비노광 영역 및 부분 노광 영역에 형성시킨다. 비노광 영역은 데이터 라인, 소스 전극 및 드레인 전극의 패턴이 존재하는 영역에 대응하고, 부분 노광 영역은 TFT 채널 영역의 패턴이 존재하는 영역에 대응하며, 완전 노광 영역은 상기 패턴 이외의 영역에 대응한다. 현상 처리한 후, 비노광 영역에서의 포토레지스트의 두께에는 기본적으로 변화가 없고, 포토레지스트 완전 보류 영역이 형성된다. 완전 노광 영역에서의 포토레지스트가 완전히 제거되어 포토레지스트 완전 제거 영역이 형성된다. 부분 노광 영역에서의 포토레지스트의 두께가 얇아져 포토레지스트 부분 보류 영역이 형성된다. 또한, 제1회째의 에칭 프로세스에 의해, 포토레지스트 완전 제거 영역에서의 소스·드레인 금속 박막, 도프 반도체 박막 및 반도체 박막을 완전히 에칭함으로써, 활성층과 데이터 라인의 패턴이 형성되어 있다. 또한, 애싱 프로세스에 의해 포토레지스트 부분 보류 영역에서의 포토레지스트를 제거함으로써, 해당 영역의 소스·드레인 금속 박막을 노출시키고, 포토레지스트 완전 보류 영역에서의 포토레지스트의 일부가 보류되어 두께가 얇아진다. 또한, 제2회째의 에칭 프로세스에 의해, 포토레지스트 부분 보류 영역에서의 소스·드레인 금속 박막과 도프 반도체 박막이 완전히 에칭됨과 동시에, 반도체 박막의 두께의 일부가 에칭되어 소스 전극, 드레인 전극 및 TFT 채널 영역의 패턴이 형성된다. 마지막으로, 남겨진 포토레지스트를 제거하고, 이 패터닝 프로세스가 완성된다. 이 패터닝 프로세스 후, 활성층(반도체층(4)과 도프 반도체층(5)을 포함함)이 차폐층(14)의 상방에 위치되고, 소스 전극(6)과 드레인 전극(7)은 활성층에 형성되며, 소스 전극(6)의 일단은 차폐층(14)의 상방에 위치됨과 동시에, 다른 일단은 데이터 라인(12)에 접속된다. 또한, 드레인 전극(7)의 일단은 차폐층(14)의 상방에 위치됨과 동시에, 소스 전극(6)에 대향하여 배치된다. 소스 전극(6)과 드레인 전극(7) 사이에 TFT 채널 영역이 형성되고, TFT 채널 영역에서의 도프 반도체층(5)은 완전히 에칭됨과 동시에, 반도체층(4)의 두께의 일부가 에칭되어 TFT 채널 영역의 반도체층(4)을 노출시킨다.
도 28은 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제3회째의 패터닝 프로세스 후의 평면도로서, 하나의 화소 유닛의 구조가 도시되었다. 도 29는 도 28의 C4-C4선의 단면도이다.
상기 도 26에 도시된 패턴을 완성한 기판에 PECVD법에 의해 3000~5000Å 두께의 제1 절연층(3a)을 퇴적한다. 도 28과 도 29에 도시된 바와 같이, 상용 마스크를 채용하여 패터닝 프로세스에 의해 제1 비어 홀(10a)을 포함하는 패턴을 형성한다. 제1 비어 홀(10a)은 드레인 전극(7)이 존재하는 장소에 위치되고, 제1 비어 홀(10a) 내의 제1 절연층(3a)은 완전히 에칭되어 드레인 전극(7)의 표면에 노출시킨다.
마지막으로, 상기 도 28에 도시된 패턴을 완성한 기판에 스퍼터링법 또는 증착법에 의해 300~600Å 두께의 투명 도전 박막과 500~4000Å 두께의 게이트 금속 박막을 순차적으로 퇴적한다. 도 22와 도 23에 도시된 바와 같이, 상용 마스크를 채용하여 패터닝 프로세스에 의해 게이트 전극(2), 화소 전극(9), 게이트 라인(11) 및 연결 전극(13)을 포함하는 패턴을 형성한다. 이 패터닝 프로세스의 공정은 구체적으로 이하와 같다. 즉,
도 30은 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제4회째의 패터닝 프로세스에 있어서, 포토레지스트가 현상·노광된 후의 구조의 개략도이고, 도 22의 C1-C1선의 단면도이다. 상기 도 28에 도시된 패턴을 완성한 기판에 스퍼터링법 또는 증착법에 의해, 투명 도전 박막(23)과 게이트 금속 박막(24)을 순차적으로 퇴적한다. 이어서, 게이트 금속 박막(24)에 1층의 포토레지스트(30)를 도포한다. 또한, 도 30에 도시된 바와 같이, 하프톤 또는 그레이톤 마스크를 채용하여 노광함으로써, 포토레지스트를 완전 노광 영역(A), 비노광 영역(B) 및 부분 노광 영역(C)에 형성시킨다. 비노광 영역(B)은 게이트 라인과 연결 전극의 패턴이 존재하는 영역에 대응하고, 부분 노광 영역(C)은 게이트 전극과 화소 전극의 패턴이 존재하는 영역에 대응하며, 완전 노광 영역(A)은 상기 패턴 이외의 영역에 대응한다. 현상 처리한 후, 비노광 영역에서의 포토레지스트의 두께에는 기본적으로 변화가 없고, 포토레지스트 완전 보류 영역이 형성된다. 완전 노광 영역에서의 포토레지스트가 완전히 제거되어 포토레지스트 완전 제거 영역이 형성된다. 부분 노광 영역에서의 포토레지스트의 두께가 얇아져 포토레지스트 부분 보류 영역이 형성된다.
도 31은 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제4회째의 패터닝 프로세스에 있어서, 제1회째의 에칭 프로세스 후의 구조의 개략도이고, 도 22의 C1-C1선의 단면도이다. 도 31에 도시된 바와 같이, 제1회째의 에칭 프로세스에 의해, 완전 노광 영역(A)에서의 게이트 금속 박막(24)과 투명 도전 박막(23)이 완전히 에칭되어 게이트 라인(2)을 포함하는 패턴이 형성된다. 이 패터닝 프로세스에 있어서, 데이터 인 패드 영역의 데이터 라인 패드 비어 홀의 패턴이 더 형성된다.
도 32는 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제4회째의 패터닝 프로세스에 있어서, 애싱 프로세스 후의 구조의 개략도이고, 도 22의 C1-C1선의 단면도이다.
도 32에 도시된 바와 같이, 애싱 프로세스에 의해 부분 노광 영역(C)에서의 포토레지스트가 제거되어, 해당 영역의 게이트 금속 박막(24)이 노출된다. 비노광 영역(B)(포토 완전 보류 영역)의 포토레지스트의 두께는, 부분 노광 영역(C)(포토레지스트 부분 보류 영역)의 포토레지스트의 두께보다 두껍기 때문에, 애싱 프로세스 후, 비노광 영역(B)에 일정한 두께의 포토레지스트(30)가 역시 덮여 있다.
도 33은 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제4회째의 패터닝 프로세스에 있어서, 제2회째의 에칭 프로세스 후의 구조의 개략도이고, 도 22의 C1-C1선의 단면도이다.
도 33에 도시된 바와 같이, 제2회째의 에칭 프로세스에 의해 부분 노광 영역(C)에서의 게이트 금속 박막이 완전히 에칭되고, 게이트 전극(2), 화소 전극(9) 및 연결 전극(13)을 포함하는 패턴이 형성된다. 그 중에서 투명 도전 박막 재료를 채용한 게이트 전극(2)은 차폐층(14)의 상방에 위치되고, 화소 전극(9)은 화소 영역에 위치됨과 동시에, 제1 비어 홀(10a)을 개재하여 드레인 전극(7)에 접속되며, 연결 전극(13)은 게이트 전극(2)에 위치되어 게이트 전극(2)을 연결 전극(13)을 개재하여 게이트 라인에 접속된다. 설명해 둘 것은, 연결 전극은 두꺼운 게이트 금속 박막에 의해 형성되고, 또한 게이트 라인과 게이트 전극의 연결을 위해서만 사용되므로, 연결 전극은 게이트 전극의 중부 위치에 배치될 수 있고, 연결 전극의 폭은 게이트 전극보다 좁다. 또한, 연결 전극이 드레인 전극과 게이트 전극의 중합영역의 이외에 위치되도록, 연결 전극의 폭을 TFT 채널 영역보다 좁게 함으로써, 연결 전극의 기생 용량에 대한 영향을 방지하는 것이 바람직하다.
마지막으로, 도 22와 도 23에 도시된 바와 같이, 남겨진 포토레지스트를 제거하여 본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제4회째의 패터닝 프로세스가 완성된다.
이상에서 설명한 4회의 패터닝 프로세스는, 본 발명에 관한 TFT-LCD 어레이 기판을 제조하는 일종의 실현 방법에 불과하다. 실제로는 패터닝 프로세스를 늘리거나 줄이거나 할 수 있다. 또한, 다른 재료를 선택하거나 또는 재료를 조립함으로써 본 발명을 실현할 수도 있다. 예를 들면, 본 발명에 관한 TFT-LCD 어레이 기판의 제2회째의 패터닝 프로세스는 2회의 패터닝 프로세스에 의해 완성해도 된다. 즉, 1회는 상용 마스크를 채용하는 패터닝 프로세스에 의해 활성층의 패턴을 형성하고, 1회는 상용 마스크를 채용하는 패터닝 프로세스에 의해 데이터 라인, 소스 전극, 드레인 전극의 패턴을 형성한다. 또한, 예를 들면, 본 발명에 관한 TFT-LCD 어레이 기판의 제4회째의 패터닝 프로세스는 2회의 패터닝 프로세스에 의해 완성해도 된다. 즉, 1회는 상용 마스크를 채용하는 패터닝 프로세스에 의해 게이트 전극과 화소 전극의 패턴을 형성하고, 1회는 상용 마스크를 채용하는 패터닝 프로세스에 의해 게이트 라인과 연결 전극의 패턴을 형성한다.
본 발명의 상기 실시예에 관한 TFT-LCD 어레이 기판에 있어서, 게이트 전극은 두께가 얇은 투명 도전 박막 재료로 형성되고, 또한 투명 도전 박막의 두께가 얇기 때문에, 게이트 전극을 형성하는 경우, 동일한 기재에서의 다른 위치의 게이트 전극 양측의 기울기 각도의 차를 저감할 수 있음과 동시에, 게이트 전극 양측의 기울기가 차지한 면적을 저감할 수 있다. 이에 의해, 게이트 전극 양측의 기울기 각도의 차가 드레인 전극과 게이트 전극의 중합면적에 대한 영향이 적어지기 때문에, 다른 위치에서의 박막 트랜지스터의 기생 용량의 차가 저감되고, TFT-LCD 어레이 기판에서의 각 박막 트랜지스터의 킥백 전압(
Figure pat00015
)의 차가 유효하게 저감되며, 킥백 전압에 의한 표시 화면의 플리커 현상이 감소되어 TFT-LCD의 표시 품질이 향상된다.
본 발명의 제1 실시예에 관한 TFT-LCD 어레이 기판의 제조 방법은 이하의 단계를 구비한다. 즉,
기판에 게이트 금속 박막을 퇴적하고, 패터닝 프로세스에 의해 게이트 라인과 차폐층을 포함하는 패턴을 형성하는 단계 11와,
단계 11을 완성한 기판에 제1 절연층과 투명 도전 박막을 순차적으로 퇴적하고, 패터닝 프로세스에 의해 게이트 전극과 화소 전극을 포함하는 패턴을 형성하며, 투명 도전 박막 재료를 채용한 게이트 전극은 상기 차폐층의 상방에 위치되는 단계 12와,
단계 12를 완성한 기판에 제2 절연층과 반도체 박막과 도프 반도체 박막을 순차적으로 퇴적하고, 패터닝 프로세스에 의해 반도체층과 도프 반도체층을 포함하여 게이트 전극의 상방에 위치되는 활성층, 상기 화소 전극이 존재하는 장소에 위치되는 제1 비어 홀, 상기 게이트 전극이 존재하는 장소에 위치되는 제2 비어 홀, 상기 게이트 라인이 존재하는 장소에 위치되는 제3 비어 홀을 포함하는 패턴을 형성하는 단계 13와,
단계 13을 완성한 기판에 소스·드레인 금속 박막을 퇴적하고, 패터닝 프로세스에 의해 데이터 라인, 일단은 활성층에 위치됨과 동시에, 다른 일단은 상기 제1 비어 홀을 개재하여 화소 전극에 접속되는 드레인 전극, 일단은 활성층에 위치됨과 동시에 다른 일단은 데이터 라인에 접속되는 소스 전극, 일단은 상기 제2 비어 홀을 개재하여 게이트 전극에 접속됨과 동시에, 다른 일단은 상기 제3 비어 홀을 개재하여 게이트 라인에 접속되는 연결 전극을 포함하는 패턴을 형성하는 단계 14와,
단계 14를 완성한 기판에 제3 절연층을 퇴적하고, 패터닝 프로세스에 의해 게이트 라인 패드 영역의 게이트 라인 패드 비어 홀 및 데이터 라인 패드 영역의 데이터 라인 패드 비어 홀을 포함하는 패턴을 형성하는 단계 15;를 구비한다.
또한, 상기 실시예에 있어서, 상기 단계 13은 이하와 같은 서브 단계를 구비한다. 즉,
플라즈마 강화 화학적 기상 증착법에 의해 제2 절연층, 반도체 박막 및 도프 반도체 박막을 순차적으로 퇴적하는 단계 131과,
상기 도프 반도체 박막에 1층의 포토레지스트를 도포하는 단계 132와,
하프톤 또는 그레이톤 마스크를 채용하여 노광을 행함과 동시에 노광된 후의 포토레지스트에 대하여 현상처리하는 것으로써, 포토레지스트를 제1 비어 홀, 제2 비어 홀 및 제3 비어 홀의 패턴이 존재하는 영역에 대응하는 포토레지스트 완전 제거 영역, 활성층의 패턴이 존재하는 영역에 대응하는 포토레지스트 완전 보류 영역, 상기 패턴 이외의 영역에 대응하여 포토레지스트 부분 보류 영역에 형성시키고, 포토레지스트 완전 보류 영역의 포토레지스트의 두께에 변화가 없고, 포토레지스트 완전 제거 영역의 포토레지스트가 완전히 제거되어, 포토레지스트 부분 보류 영역의 포토레지스트의 두께가 얇아지는 단계 133와,
제1회째의 에칭 프로세스에 의해, 화소 전극이 존재하는 장소에 위치되는 제1 비어 홀, 게이트 전극이 존재하는 장소에 위치되는 제2 비어 홀, 게이트 라인이 존재하는 장소에 위치되는 제3 비어 홀을 포함하는 패턴이 형성되는 단계 134와,
애싱 프로세스에 의해 포토레지스트 부분 보류 영역의 포토레지스트가 제거되고, 해당 영역의 도프 반도체 박막이 노출됨과 동시에 포토레지스트 완전 보류 영역에서의 포토레지스트를 보류하는 단계 135와,
제2회째의 에칭 프로세스에 의해, 포토레지스트 부분 보류 영역의 도프 반도체 박막과 반도체 박막이 제거되어, 반도체층과 도프 반도체층을 포함하여 상기 게이트 전극의 상방에 위치되는 활성층을 포함하는 패턴이 형성되는 단계 136과,
남겨진 포토레지스트를 제거하는 단계 137;을 구비한다.
상기 서브 단계에 있어서, 상기 단계 134는, 제1회째의 에칭 프로세스에 의해 포토레지스트 완전 제거 영역에서의 제1 비어 홀과 제2 비어 홀의 패턴이 존재하는 위치에서 도프 반도체 박막, 반도체 박막 및 제2 절연층이 완전히 에칭되어, 제1 비어 홀과 제2 비어 홀을 포함하는 패턴을 형성하고, 상기 제1 비어 홀과 제2 비어 홀 내의 도프 반도체 박막, 반도체 박막 및 제2 절연층이 완전히 에칭되어, 제1 비어 홀에 화소 전극의 표면을 노출시키고, 제2 비어 홀에 게이트 전극의 표면을 노출시키며, 포토레지스트 완전 제거 영역에서의 제3 비어 홀이 존재하는 위치에서 도프 반도체 박막, 반도체 박막, 제2 절연층 및 제1 절연층이 완전히 에칭되어 제3 비어 홀을 포함하는 패턴을 형성하고, 상기 제3 비어 홀 내의 도프 반도체 박막, 반도체 박막, 제2 절연층 및 제1 절연층이 완전히 에칭되어 제3 비어 홀에 게이트 라인의 표면을 노출시키는 단계이어도 된다.
본 실시예는 바텀 게이트형 구성의 TFT-LCD 어레이 기판을 형성하기 위한 기술안으로서, 제조 공정에 관해 이미 전술한 도 4 내지 도 21에 도시된 기술안에서 설명을 하고, 여기서는 그 설명을 생략한다.
또한 다른 실시예에서는, 바텀 게이트형 구조에 있어서 금속 박막을 사용하여 게이트 전극을 형성시킨다. 이것에 관하여 상술한 실시예와의 구별은 단계 12에 있다. 해당 실시예에 있어서, 2회의 패터닝 공정에 의해 화소 전극으로 사용되는 투명 도전 박막 및 게이트 전극으로 사용되는 게이트 전극 금속 박막에 대하여 각기 패터닝을 수행함에 의해, 화소 전극과 게이트 전극을 형성시키거나 또는 투명 도전 박막과 게이트 전극 금속 박막을 순차로 퇴적한 후 하프톤 또는 그레이톤 마스크를 이용하여, 투명 도전 박막과 게이트 전극 금속 박막의 적층에 대하여 패터닝을 수행하는 것에 의해 게이트 전극과 화소 전극을 형성시켜도 좋다.
본 발명의 제2 실시예에 관한 TFT-LCD 어레이 기판의 제조 방법은, 이하의 단계를 구비한다. 즉,
기판에 차광 박막을 퇴적하고, 패터닝 프로세스에 의해 차폐층을 포함하는 패턴을 형성하는 단계 21와,
단계 21을 완성한 기판에 반도체 박막, 도프 반도체 박막 및 소스·드레인 금속 박막을 순차적으로 퇴적하고, 패터닝 프로세스에 의해 활성층, 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 패턴을 형성하는 단계 22와,
단계 22를 완성한 기판에 제1 절연층을 퇴적하고, 패터닝 프로세스에 의해 제1 비어 홀을 포함하는 패턴을 형성하며, 상기 제1 비어 홀은 드레인 전극이 존재하는 장소에 위치되는 단계 23과,
단계 23을 완성한 기판에 투명 도전 박막과 게이트 금속 박막을 순차적으로 퇴적하고, 패터닝 프로세스에 의해 투명 도전 박막 재료를 채용하여 차폐층의 상방에 위치되는 게이트 전극, 제1 비어 홀을 개재하여 드레인 전극에 접속되는 화소 전극, 게이트 라인, 일단은 게이트 전극에 압설됨과 동시에, 다른 일단은 게이트 라인에 접속되는 연결 전극을 포함하는 패턴을 형성하는 단계 24;를 구비한다.
상기 실시예에 있어서, 상기 단계 21은 이하와 같은 서브 단계를 구비한다. 즉,
스퍼터링법 또는 증착법에 의해 기판에 차폐 금속 박막을 퇴적하는 단계 211과, 상용의 마스크를 채용하여 패터닝 프로세스에 의해 차폐층을 포함하는 패턴을 형성하는 단계 212;를 구비한다.
상기 실시예에 있어서, 상기 단계 22는 이하와 같은 서브 단계를 구비한다. 즉,
플라즈마 강화 화학적 기상 증착법에 의해 반도체 박막과 도프 반도체 박막을 순차적으로 퇴적하는 단계 221과,
스퍼터링법 또는 증착법에 의해 소스·드레인 금속 박막을 퇴적하는 단계 222와,
상기 소스·드레인 금속 박막에 1층의 포토레지스트를 도포하는 단계 223과,
하프톤 또는 그레이톤 마스크를 채용하여 노광을 행함과 동시에 노광되어진 후의 포토레지스트에 대하여 현상처리하는 것으로써, 포토레지스트를 데이터 라인, 소스 전극 및 드레인 전극의 패턴이 존재하는 영역에 대응하는 포토레지스트 완전 보류 영역, TFT 채널 영역의 패턴이 존재하는 영역에 대응하는 포토레지스트 부분 보류 영역, 상기 패턴 이외의 영역에 대응하는 포토레지스트 완전 제거 영역에 형성시키고, 포토레지스트 완전 보류 영역의 포토레지스트의 두께에 변화가 없고, 포토레지스트 완전 제거 영역의 포토레지스트가 완전히 제거되어, 포토레지스트 부분 보류 영역의 포토레지스트의 두께가 얇아지는 단계 224와,
제1회째의 에칭 프로세스에 의해, 포토레지스트 완전 제거 영역의 소스·드레인 금속 박막, 도프 반도체 박막 및 반도체 박막이 완전히 에칭되어, 활성층과 데이터 라인을 포함하는 패턴이 형성되는 단계 225와,
애싱 프로세스에 의해 포토레지스트 부분 보류 영역의 포토레지스트가 제거되어, 해당 영역의 소스·드레인 금속 박막이 노출되는 단계 226과,
제2회째의 에칭 프로세스에 의해, 포토레지스트 부분 보류 영역의 소스·드레인 금속 박막과 도프 반도체 박막이 완전히 에칭됨과 동시에, 반도체 박막의 두께의 일부가 에칭되어 소스 전극, 드레인 전극 및 TFT 채널 영역을 포함하는 패턴이 형성되는 단계 227과,
남겨진 포토레지스트를 제거하는 단계 228;을 구비한다.
상기 실시예에 있어서, 상기 단계 24는 이하와 같은 서브 단계를 구비한다. 즉,
스퍼터링법 또는 증착법에 의해 투명 도전 박막과 게이트 금속 박막을 순차적으로 퇴적하는 단계 241와,
상기 게이트 금속 박막에 1층의 포토레지스트를 도포하는 단계 242와,
하프톤 또는 그레이톤 마스크를 채용하여 노광을 행함과 동시에 노광된 후의 포토레지스트에 대하여 현상처리함으로써, 포토레지스트를 게이트 라인과 연결 전극의 패턴이 존재하는 영역에 대응하는 포토레지스트 완전 보류 영역, 게이트 전극과 화소 전극의 패턴이 존재하는 영역에 대응하는 포토레지스트 부분 보류 영역, 상기 패턴 이외의 영역에 대응하는 포토레지스트 완전 제거 영역에 형성시키고, 포토레지스트 완전 보류 영역의 포토레지스트의 두께에 변화가 없고, 포토레지스트 완전 제거 영역의 포토레지스트가 완전히 제거되어, 포토레지스트 부분 보류 영역의 포토레지스트의 두께가 얇아지는 단계 243과,
제1회째의 에칭 프로세스에 의해, 포토레지스트 완전 제거 영역의 게이트 금속 박막과 투명 도전 박막이 완전히 에칭되어, 게이트 라인을 포함하는 패턴이 형성되는 단계 244와,
애싱 프로세스에 의해 포토레지스트 부분 보류 영역의 포토레지스트가 제거되어, 해당 영역의 게이트 금속 박막이 노출되는 단계 245와,
제2회째의 에칭 프로세스에 의해 포토레지스트 부분 보류 영역의 게이트 금속 박막이 완전히 에칭되어, 투명 도전 박막 재료를 채용하여 차폐층의 상방에 위치되는 게이트 전극, 제1 비어 홀을 개재하여 드레인 전극에 접속되는 화소 전극, 일단은 게이트 전극에 압설됨과 동시에 다른 일단은 게이트 라인에 접속됨으로써, 게이트 전극을 게이트 라인에 접속시키는 연결 전극을 포함하는 패턴이 형성되는 단계 246과,
남겨진 포토레지스트를 제거하는 단계 247;을 구비한다.
본 실시예는 톱 게이트형 구성의 TFT-LCD 어레이 기판을 형성하기 위한 기술안으로서, 제조 공정에 관해 이미 전술한 도 24 내지 도 33에 도시된 기술안에서 설명을 하고, 여기서는 그 설명을 생략한다.
본 발명에 관한 TFT-LCD 어레이 기판의 제조 방법에 있어서, 게이트 전극은 두께가 얇은 투명 도전 박막 재료로 형성되기 때문에, 게이트 전극을 형성하는 경우, 동일한 기재에서의 다른 위치의 게이트 전극 양측의 기울기 각도의 차를 저감할 수 있음과 동시에, 게이트 전극 양측의 기울기가 차지한 면적을 저감할 수 있다. 이에 의해, 게이트 전극 양측의 기울기 각도의 차가 드레인 전극과 게이트 전극의 중합면적에 대한 영향이 적어지기 때문에, 다른 위치에서의 박막 트랜지스터의 기생 용량의 차가 저감되고, TFT-LCD 어레이 기판에서의 각 박막 트랜지스터의 킥백 전압(
Figure pat00016
)의 차가 유효하게 저감되며, 킥백 전압에 의한 표시 화면의 플리커 현상이 감소되어 TFT-LCD의 표시 품질이 향상된다.
상기 실시예는 본 발명의 기술안에 관해 설명했을 뿐이고, 이들에 한정되는 것은 아니다. 구체적인 실시예를 참고하면서 본 발명에 관해 상세하게 설명하였지만, 당업자로서 상기 각 실시예에 기재된 기술안에 대해 변형하거나 또는 그 중의 기술 특징에 균등한 기술적 요건을 채용하거나 할 수 있는 것은 물론이다. 이러한 변형이나 교체는 대응하는 기술안의 실질을 본 발명의 각 실시예의 기술안의 정신과 범위에서 벗어나지 않게 한다는 것을 이해해 두어야 한다.
1…기판 2…게이트 전극
3a…제1 절연층 3b…제2 절연층
4…반도체층 5…도프 반도체층
6…소스 전극 7…드레인 전극
8…제3 절연층 9…화소 전극
10a…제1 비어 홀 10b…제2 비어 홀
10c…제3 비어 홀 11…게이트 라인
12…데이터 라인 13…연결 전극
14…차폐층 21…반도체 박막
22…도프 반도체 박막 23…투명 도전 박막
24…게이트 금속 박막 30…포토레지스트

Claims (27)

  1. 기판에 형성된 복수의 게이트 라인 및 복수의 데이터 라인을 포함하고, 상기 게이트 라인과 데이터 라인에 의해 복수의 화소 영역이 이루어지며, 화소 영역마다 화소 전극 및 스위칭 소자로서의 박막 트랜지스터가 형성되는 TFT-LCD 어레이 기판으로서,
    상기 박막 트랜지스터의 게이트 전극은 연결 전극을 개재하여 대응한 게이트 라인에 전기적으로 접속되고, 상기 게이트 전극과 상기 게이트 라인은 다른 재료층으로 형성되어 있는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  2. 제1항에 있어서,
    상기 박막 트랜지스터는 바텀 게이트형 박막 트랜지스터인 것을 특징으로 하는 TFT-LCD 어레이 기판.
  3. 제2항에 있어서,
    상기 게이트 라인에 기판의 전체를 덮는 제1 절연층이 형성되고, 상기 게이트 전극과 상기 화소 전극은 상기 제1 절연층에 형성되어 있는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  4. 제3항에 있어서,
    상기 게이트 전극과 상기 화소 전극에 기판의 전체를 덮는 제2 절연층이 형성되고, 상기 박막 트랜지스터의 활성층은 상기 제2 절연층에 형성됨과 동시에 상기 게이트 전극의 상방에 위치되며, 소스 전극은 상기 활성층에 위치됨과 동시에 대응하는 상기 데이터 라인에 접속되고, 드레인 전극은 상기 활성층에 위치됨과 동시에 상기 제2 절연층에서의 제1 비어 홀을 개재하여 상기 화소 전극에 접속되어 있는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  5. 제3항에 있어서,
    상기 연결 전극은 상기 제2 절연층에 형성되고, 그 일단은 상기 제2 절연층에서의 제2 비어 홀을 개재하여 게이트 전극에 접속되며, 다른 일단은 상기 제1 절연층과 상기 제2 절연층에서의 제3 비어 홀을 개재하여 대응하는 게이트 라인에 접속되어 있는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  6. 제2항에 있어서,
    상기 박막 트랜지스터의 게이트 전극은 투명 도전 박막으로 형성됨과 동시에, 상기 화소전극과 동일층으로 배치되고, 상기 게이트 전극과 상기 화소 전극은 동일의 투명 도전 박막으로 형성되는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  7. 제6항에 있어서,
    상기 투명 도전 박막은 300~600Å의 두께인 것을 특징으로 하는 TFT-LCD 어레이 기판.
  8. 제6항에 있어서,
    상기 기판에 있어서 상기 게이트 전극의 하방에 차폐층이 형성되고, 상기 차폐층과 상기 게이트 라인은 동일층으로 배치되는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  9. 제2항에 있어서,
    상기 박막 트랜지스터의 게이트 전극은 금속 박막으로 형성되는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  10. 제9항에 있어서,
    상기 금속 게이트 전극은 300 ~ 1200Å의 두께인 것을 특징으로 하는 TFT-LCD 어레이 기판.
  11. 제1항에 있어서,
    상기 박막 트랜지스터는 톱 게이트형 박막 트랜지스터이며, 상기 박막 트랜지스터의 게이트 전극은 투명 도전 박막으로 형성된 것을 특징으로 하는 TFT-LCD 어레이 기판.
  12. 제11항에 있어서,
    상기 박막 트랜지스터의 활성층은 상기 기판에 위치되고, 소스 전극은 상기 활성층에 형성됨과 동시에 상기 데이터 라인에 접속되며, 드레인 전극은 상기 활성층에 형성됨과 동시에 상기 소스 전극에 대향하여 배치되고, 상기 소스 전극과 드레인 전극에 기판의 전체를 덮는 제1 절연층이 형성되어 있는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  13. 제12항에 있어서,
    상기 게이트 전극과 상기 화소 전극은 동일의 투명 도전 박막에 의해 형성됨과 동시에, 상기 게이트 전극과 상기 화소 전극은 상기 제1 절연층에 형성되고, 상기 화소 전극은 상기 제1 절연층에서의 제1 비어 홀을 개재하여 상기 드레인 전극에 접속되어 있는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  14. 제13항에 있어서,
    상기 게이트 라인과 상기 연결 전극은 상기 제1 절연층에 형성됨과 동시에, 상기 연결 전극의 일단은 게이트 전극에 배치되고, 다른 일단은 상기 게이트 라인에 접속되어 있는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  15. 제12항에 있어서,
    상기 기판에 차폐층이 배치되고, 상기 차폐층에 상기 활성층이 형성되어 있는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  16. 제11항에 있어서,
    상기 투명 도전 박막은 300~600Å의 두께인 것을 특징으로 하는 TFT-LCD 어레이 기판.
  17. 제11항에 있어서,
    상기 연결 전극의 폭은 게이트 전극보다 좁은 것을 특징으로 하는 TFT-LCD 어레이 기판.
  18. 기판에 게이트 금속 박막을 퇴적함과 동시에, 상기 게이트 금속 박막을 패터닝하여 게이트 라인을 형성하는 단계 11;
    단계 11을 완성한 기판에 제1 절연층과 게이트 전극 및 화소 전극을 형성하는 구조층을 순차적으로 퇴적함과 동시에, 상기 구조층을 패터닝하여 게이트 전극과 화소 전극을 형성하는 단계 12;
    단계 12를 완성한 기판에 제2 절연층, 반도체 박막 및 도프 반도체 박막을 순차적으로 퇴적함과 동시에, 이들의 적층구조를 패터닝함으로써, 반도체층과 도프 반도체층의 적층을 포함하여 게이트 전극의 상방에 위치되는 활성층과, 상기 제2 절연층에 있어서 상기 화소 전극이 존재하는 장소에 위치되는 제1 비어 홀, 상기 게이트 전극이 존재하는 장소에 위치되는 제2 비어 홀, 상기 게이트 라인이 존재하는 장소에 위치되는 제3 비어 홀을 형성하는 단계 13;
    단계 13을 완성한 기판에 소스·드레인 금속 박막을 퇴적함과 동시에, 상기 소스·드레인 금속 박막을 패터닝함으로써, 데이터 라인, 활성층에 위치됨과 동시에 상기 제1 비어 홀을 개재하여 상기 화소 전극에 접속되는 드레인 전극, 활성층에 위치됨과 동시에 데이터 라인에 접속되는 소스 전극, 일단은 상기 제2 비어 홀을 개재하여 게이트 전극에 접속됨과 동시에, 다른 일단은 상기 제3 비어 홀을 개재하여 게이트 라인에 접속되는 연결 전극을 형성하는 단계 14;
    단계 14를 완성한 기판에 제3 절연층을 퇴적하는 단계 15;를 포함하는 TFT-LCD 어레이 기판의 제조 방법.
  19. 제18항에 있어서,
    상기 게이트 금속 박막을 패터닝하여 상기 게이트 라인을 형성할 때, 나중에 형성되는 게이트 전극의 하방에 위치되어 있는 차폐층도 형성되는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조 방법.
  20. 제18항에 있어서,
    상기 제3 절연층을 패터닝하여, 게이트 라인 패드 영역의 게이트 라인 패드 비어 홀과 데이터 라인 패드 영역의 데이터 라인 패드 비어 홀을 포함하는 패턴을 형성하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조 방법.
  21. 제18항에 있어서,
    상기 단계 13은,
    하프톤 또는 그레이톤의 마스크를 이용하여 상기 제2 절연층, 반도체 박막 및 도프 반도체 박막의 적층을 패터닝하는 프로세스를 포함하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조 방법.
  22. 제18항에 있어서,
    상기 단계 12에 있어서, 상기 구조층은 투명 도전 박막으로 되며, 상기 투명 도전 박막에 대한 패터닝을 행함으로써 상기 게이트 전극과 상기 화소 전극이 형성되는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조 방법.
  23. 제18항에 있어서,
    상기 단계 12에 있어서, 상기 구조층에는 상기 게이트 전극을 형성하기 위한 게이트 전극 금속 박막과, 상기 화소 전극을 형성하기 위한 투명 도전 박막을 포함하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조 방법.
  24. 제23항에 있어서,
    상기 단계 12에 있어서, 상기 투명 도전 박막과 상기 게이트 전극 금속 박막을 순차로 퇴적한 후, 하프톤 또는 그레이톤의 마스크를 이용하여 상기 투명 도전 박막과 상기 게이트 전극 금속 박막의 적층에 대하여, 패터닝을 함으로써 상기 게이트 전극과 상기 화소 전극을 형성하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조 방법.
  25. 기판에 차광 박막을 퇴적함과 동시에, 상기 차광 박막을 패터닝하여 차폐층을 형성하는 단계 21;
    단계 21을 완성한 기판에 반도체 박막, 도프 반도체 박막 및 소스·드레인 금속 박막을 순차적으로 퇴적함과 동시에, 이들의 적층구조를 패터닝함으로써 활성층, 데이터 라인, 소스 전극 및 드레인 전극을 형성하는 단계 22;
    단계 22를 완성한 기판에 제1 절연층을 퇴적함과 동시에, 상기 제1 절연층을 패터닝함으로써, 드레인 전극이 존재하는 장소에 위치되어 있는 제1 비어 홀을 형성하는 단계 23;
    단계 23을 완성한 기판에 투명 도전 박막과 게이트 금속 박막을 순차적으로 퇴적함과 동시에, 상기 투명 도전 박막과 게이트 금속 박막의 적층을 패터닝함으로써, 투명 도전 박막 재료를 채용하여 상기 차폐층의 상방에 위치되는 게이트 전극, 제1 비어 홀을 개재하여 드레인 전극에 접속되는 화소 전극, 게이트 라인, 일단은 게이트 전극에 압설(壓設)됨과 동시에, 다른 일단은 게이트 라인에 접속되는 연결 전극을 형성하는 단계 24;를 포함하는 TFT-LCD 어레이 기판의 제조 방법.
  26. 제25항에 있어서,
    상기 단계 22는,
    하프톤 또는 그레이톤의 마스크를 이용하여 상기 반도체 박막과 도프 반도체 박막의 적층 및 상기 소스·드레인 금속 박막을 패터닝하는 프로세스를 포함하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조 방법.
  27. 제25항에 있어서,
    상기 단계 24는,
    하프톤 또는 그레이톤의 마스크를 이용하여 상기 투명 도전 박막과 게이트 금속 박막을 패터닝하는 프로세스를 포함하는 것을 특징으로 하는 TFT-LCD 어레이 기판의 제조 방법.
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