CN105226015B - 一种tft阵列基板及其制作方法 - Google Patents

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Abstract

本发明公开了一种TFT阵列基板及其制作方法，TFT阵列基板通过同一道光罩工艺将第一金属氧化物半导体层蚀刻成第一半导体图案及第二半导体图案后进行掺杂处理，以将第一半导体图案的两端分别处理成间隔设置的第一导体图案和第二导体图案且将第二半导体图案处理成公共电极，并且处理后剩余的第一半导体图案位于底栅电极上方。从而本发明的TFT阵列基板的制作方法能够减少光罩次数，提高生产效率和降低生产成本。

Description

一种TFT阵列基板及其制作方法
技术领域
本发明涉及显示技术领域，特别是涉及一种TFT阵列基板及其制作方法。
背景技术
有源矩阵驱动的LCD显示技术利用了液晶的双极性偏振特点，通过施加电场控制液晶分子的排列方向，实现对背光源光路行进方向的开关作用。根据对液晶分子施加电场方向的不同，可以将LCD显示模式分为TN,VA及IPS系列模式。VA系列模式指对液晶分子施加纵向电场，而IPS系列模式指对液晶分子施加横向电场。而在IPS系列模式中，对于施加横向电场的不同，又可分为IPS模式和FFS模式等。其中FFS显示模式的每一个像素单元含有上下两层电极，即像素电极和公共电极，且下层的公共电极采用开口区整面平铺的方式。FFS显示模式具有高透过率，广视角以及较低的色偏等优点，是一种广泛应用的LCD显示技术。
在有源阵列显示装置中，常采用的是Single-gate TFT(单栅极薄膜晶体管)，但是Dual gate TFT(双栅极晶体管)与Single-gate TFT(单栅极薄膜晶体管)相比，不仅具有较高的迁移率，较大的开态电流，更小的亚阈值摆幅，阈值电压(Vth)稳定性和均匀性好等优点，还具有更好的栅极偏压稳定性。然而，传统的FFS显示模式的Dual-Gate TFT阵列基板制造方法需要更多的光罩次数，增加了工艺的复杂性以及生产成本。
发明内容
有鉴于此，本发明提供一种TFT阵列基板及其制作方法，能够减少 光罩次数，提高生产效率和降低生产成本。
为解决上述问题，本发明提供的一种TFT阵列基板的制作方法，包括：
提供一基板；
在基板上形成第一金属层，并采用第一光罩工艺将第一金属层蚀刻成底栅电极；
在基板上进一步形成第一金属氧化物半导体层，并采用第二光罩工艺将第一金属氧化物半导体层蚀刻成第一半导体图案及第二半导体图案后进行掺杂处理，以将第一半导体图案的两端分别处理成间隔设置的第一导体图案和第二导体图案且将第二半导体图案处理成第三导体图案，其中，处理后剩余的第一半导体图案位于底栅电极的上方，第三导体图案作为公共电极；
在基板上进一步形成第二金属层，并采用第三光罩工艺将第二金属层蚀刻成源电极及漏电极，其中漏电极覆盖在第一导体图案上，源电极覆盖在第二导体图案上；
在基板上进一步形成第一钝化层，并采用第四光罩工艺对第一钝化层进行刻蚀，以形成过孔；
在基板上进一步形成第二金属氧化物导体层，并采用第五光罩工艺将第二金属氧化物导体层蚀刻成顶栅电极和像素电极，其中，顶栅电极位于处理后剩余的第一半导体图案的上方，像素电极与公共电极至少部分重叠设置且通过过孔与源电极及漏电极中的一者电连接。
其中，金属氧化物半导体层为IGZO氧化物半导体层。
其中，在基板上进一步形成金属氧化物半导体层，并采用第二光罩工艺将金属氧化物半导体层蚀刻成第一半导体图案及第二半导体图案后进行掺杂处理的步骤包括：
在金属氧化物半导体层上形成光阻图案，其中光阻图案包括对应于第一半导体图案的第一光阻图案以及对应于第二半导体图案的第二光阻图案，第一光阻图案的中间区域的光阻厚度大于第一光阻图案两端的光阻厚度且大于第二光阻图案的光阻厚度；
以第一光阻图案和第二光阻图案为掩膜将金属氧化物半导体层蚀刻成第一半导体图案及第二半导体图案；
以第一光阻图案和第二光阻图案为掩膜对第一半导体图案及第二半导体图案进行等离子处理，进而将第一半导体图案的两端分别处理成间隔设置的第一导体图案和第二导体图案且将第二半导体图案处理成第三导体图案。
其中，第二光罩工艺采用半色调掩膜、灰色调掩膜或单狭缝掩膜中的任一种形成光阻图案。
其中，在基板上进一步形成金属氧化物半导体层，并采用第二光罩工艺将金属氧化物半导体层蚀刻成第一半导体图案及第二半导体图案后进行掺杂处理的步骤与在基板上进一步形成第二金属层，并采用第三光罩工艺将第二金属层蚀刻成源电极及漏电极的步骤之间，制作方法还包括：
在基板上进一步形成刻蚀阻挡层，并采用第六光罩工艺对刻蚀阻挡层进行蚀刻形成分别位于第一导体图案和第二导体图案上方的刻蚀阻挡层过孔。
其中，刻蚀阻挡层的材料为氧化硅。
为解决上述问题，本发明提供的一种阵列基板，包括：基板；形成在基板上的底栅电极；形成于基板上的半导体图案、位于半导体图案两端且间隔设置的第一导体图案和第二导体图案以及公共电极，其中半导体图案、第一导体图案、第二导体图案以及公共电极由同一金属氧化物半导体层形成。
其中，金属氧化物半导体层为IGZO氧化物半导体层。
其中，阵列基板进一步包括位于第一导体图案上方的漏电极、位于第二导体图案上方的源电极。
其中，阵列基板进一步包括刻蚀阻挡层，刻蚀阻挡层上分别形成有对应于第一导体图案和第二导体图案的过孔，漏电极和源电极通过过孔与半导体图案电连接。
通过上述方案，本发明的有益效果是：区别于现有技术，本发明的 采用同一道光罩工艺将第一金属氧化物半导体层蚀刻成第一半导体图案及第二半导体图案后进行掺杂处理，以将第一半导体图案的两端分别处理成间隔设置的第一导体图案和第二导体图案且将第二半导体图案处理成公共电极，并且处理后剩余的第一半导体图案位于底栅电极上方，因此，本发明的TFT阵列基板的制造可减少光罩的次数，提高生产效率和降低生产成本。
附图说明
为了更清楚地说明本发明实施方式中的技术方案，下面将对实施方式描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本发明TFT阵列基板的制作方法的第一实施方式的流程示意图；
图2A至图2G是图1中TFT阵列基板的第一实施方式中制备底栅电极、公共电极、第一导体图案和第二导体图案的工艺流程图；
图3是图1中TFT阵列基板的第三光罩工艺形成源电极及漏电极的工艺示意图；
图4是图1中TFT阵列基板的第四光罩工艺形成过孔的工艺示意图；
图5是由图1中TFT阵列基板的制作方法的第一实施方式制得的TFT阵列基板的结构示意图；
图6是本发明TFT阵列基板的制作方法的第二实施方式的流程示意图；
图7是图6中TFT阵列基板的制作方法的第二实施方式制得的TFT阵列基板的结构示意图。
具体实施方式
下面将结合本发明实施方式中的附图，对本发明实施方式中的技术 方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本发明一部分实施方式，而不是全部实施方式。基于本发明中的实施方式，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
请参看图1，图1是本发明TFT阵列基板的制作方法的第一实施方式的流程示意图，如图1所示，本实施方式的TFT阵列基板的制作方法包括：
S11：提供一基板。
S12：在基板上形成第一金属层，并采用第一光罩工艺将第一金属层蚀刻成底栅电极。
请参看图2A，图2A为图1中TFT阵列基板的第一实施方式中制得的底栅电极结构示意图。其中，基板100作为衬底基板，其可以为玻璃基板、塑料基板或其他合适材质的基板。在本实施方式中，基板100优选为具有透光的特性的玻璃基板。
其中，采用物理气相沉积法(简称PVD)在基板100上沉积第一金属层(图未示)，第一金属层的材料包括但不限于为铬、铝、钛或其他金属材料。图2A中所示的是由第一金属层经第一光罩曝光显示蚀刻后制得的底栅电极11的结构示意图。
S13：在基板上进一步形成第一金属氧化物半导体层，并采用第二光罩工艺将第一金属氧化物半导体层蚀刻成第一半导体图案及第二半导体图案后进行掺杂处理。
如图2B所示，先在基板100上覆盖一层栅绝缘层110，并进一步在栅绝缘层110上通过PVD法沉积形成第一金属氧化物半导体层120。其中，栅绝缘层110覆盖底栅电极11并延伸到基板100上，该栅绝缘层110可以采用化学气相沉积法形成，栅绝缘层110的材质包括但不限于为氮化硅、氧化硅或氮氧化硅。第一金属氧化物半导体层120的材料优选为IGZO(Indium Gallium Zinc Oxide)，IGZO是一种含有铟、镓和锌的非晶金属氧化物，是用于新一代薄膜晶体管技术中的沟道层材料，IGZO的载流子迁移率是非晶硅的20～30倍，可以大大提高TFT对像素 电极的充放电速率，提高像素的响应速度，实现更快的刷新率，同时更快的响应也大大提高了像素的行扫描速率，使得超高分辨率在TFT-LCD中成为可能，另外，由于晶体管数量减少和提高了每个像素的透光率，IGZO显示器具有更高的能效水平，而且效率更高，并且IGZO可以利用现有的非晶硅生产线生产，只需稍加改动，因此在成本方面IGZO比低温多晶硅更具有竞争力。
请继续参看图2C，进一步在第一金属氧化物半导体层120覆盖一层光阻层(图未示)，采用第二光罩20对光阻层进行曝光显影。第二光罩20为半色调掩膜(Halt-tone Mask；简称HTM)、灰色调掩膜(Gray-tone Mask；简称GTM)或单狭缝掩膜(Single slit Mask；简称SSM)中的任一种。第二光罩20包括透光部201、半透光部202及不透光部203。采用第二光罩20对具有第一金属氧化物导体层120的基板100进行曝光后，光阻层对应第二光罩20的透光部201的区域完全曝光，对应第二光罩20的半透光部202的区域半曝光，对应第二光罩20的不透光部203的区域不曝光。因此，在采用第二光罩20对光阻层进行曝光、半曝光、不曝光及显影的制程后相应获得第一光阻图案2030和第二光阻图案2020，其中第一光阻图案2030包括第一光阻部2031和第二光阻部2032，第二光阻图案2020包括第二光阻部2032，第一光阻部2031的厚度大于第二光阻部2032，第一光阻图案2030为中间是第一光阻部2031，第一光阻部2031的两端是第二光阻部2032的光阻图案。第一光阻部2031对应于第二光罩20的不透光部203，第二光阻部2032对应于第二光罩20的半透光部202。
如图2D所示，进一步对没有被光阻部覆盖的区域进行湿刻去除，本实施方式中指去掉没有被第一光阻图案2030和第二光阻图案2020覆盖的第一金属氧化物导体层120对应的区域。因此，第一金属氧化物导体层120经过第二光罩20的曝光显影及蚀刻工艺后，形成了位于第二光阻图案2020下方的第二半导体图案122及位于第一光阻图案2030下方的第一半导体图案121。
如图2E所示，使用氧气对第一光阻部2031和第二光阻部2032进 行灰化，以使得厚度较薄的第二光阻部2032被去掉，从而被第二光阻部2032覆盖的第一金属氧化物导体层120对应的区域裸露出来。第一光阻部2031保留部分光阻。本实施方式中，位于第二光阻图案2020下方的第二半导体图案122被裸露出来，而位于第一光阻图案2030下方的第一半导体图案121的两端也被裸露出来。
请参看图2F，使用氦气或氩气进行等离子处理(英文为：Plasma treatment)，使得没有被光阻覆盖的第一金属氧化物导体层120被处理成相应的导体，而还有光阻覆盖的第一金属氧化物导体层120依然还是导体。本实施方式中指将IGZO半导体通过Plasmatreatment法处理成相应的IGZO导体。其中，第二半导体图案122被Plasma treatment处理成相应的第三导体图案14，第一半导体图案121的两端被Plasma treatment处理成相应的第一导体图案12和第二导体图案13，第一导体图案12和第二导体图案13间隔设置。而被余下的光阻部覆盖的部分第一金属氧化物导体层120未被Plasma treatmen处理。
请参看图2G，将第一光阻部2031余下的光阻剥离去除，从而使得被第一光阻部2031余下的光阻覆盖部分的第一金属氧化物导体层120被保留为半导体图案15。因此，半导体图案15的两端分别为第一导体图案12和第二导体图案13，半导体图案15对应于底栅电极11的上方，第三导体图案14作为阵列基板的公共电极14。
S14：在基板上进一步形成第二金属层，并采用第三光罩工艺将第二金属层蚀刻成源电极及漏电极。
如图3所示，在基板100上进一步形成第二金属层(图未示)，并在第二金属层上方覆盖一层光阻层(图未示)，采用第三光罩(图未示)对第二金属层上的光阻层进行曝光，并进行显影蚀刻的制程后，形成位于第一导体图案12上方漏电极17及位于第二导体图案13上方的源电极16，其中，采用第三光罩制作源电极16及漏电极17的工艺采用的是现有技术的工艺，在此不再过多的赘述。
S15：在基板上进一步形成第一钝化层，并采用第四光罩工艺对第一钝化层进行刻蚀，以形成过孔。
如图4所示，进一步在基板100上形成第一钝化层130，第一钝化层130覆盖源电极16及漏电极17、公共电极14并延伸到栅绝缘层110上。采用第四光罩(图未示)对第一钝化层130进行曝光、显影及蚀刻等制程后，以使对应于源电极16或漏电极17上方的第一钝化层130的区域形成过孔18。其中，形成过孔18的方法采用的是现有技术的方法，在此不作过多的赘述。
S16：在基板上进一步形成第二金属氧化物导体层，并采用第五光罩工艺将第二金属氧化物导体层蚀刻成顶栅电极和像素电极。
S17：在基板上进一步形成第二钝化层。
请参看图5，图5是由图1中TFT阵列基板的制作方法的第一实施方式制得的TFT阵列基板的结构示意图，结合图5说明步骤S16至S17的实施方式。在基板100的第一钝化层130上进一步形成第二透明金属氧化物导体层(图未示)，第二透明金属氧化物导体层的材料包括但不限于为ITO(英文为：Indium tin oxide，中文为：氧化铟锡)，ITO是一种具有良好的导电性和透明性的金属氧化物。
采用第五光罩(图未示)对第二金属氧化物导体层进行曝光，并进行显影蚀刻后，形成顶栅电极19和多个像素电极20。其中，顶栅电极19与底栅电极11对应设置。像素电极20与公共电极14至少部分重叠设置，且其中一个像素电极20通过过孔18与源电极16及漏电极17中的一者电连接。图5中所示的是一个像素电极20通过过孔18与源电极16连接，其余的像素电极20间隔排列在公共电极14的上方。并在基板100上进一步形成第二钝化层140，第二钝化层140覆盖像素电极20、顶栅电极19并延伸到第一钝化层130上
其中，由第二透明金属氧化物导体层制作像素电极20和顶栅电极19并覆盖第二钝化层130采用的是现有的技术方法，在此不再过多的赘述。本实施方式的金属氧化物TFT阵列基板1为BCE(英文为：Back Channel Etch，中文为：背沟道刻蚀结构)结构的阵列基板。
综上，本实施方式的氧化物TFT阵列基板通过同一道光罩工艺将第一金属氧化物半导体层蚀刻成第一半导体图案及第二半导体图案后进 行掺杂处理，以将第一半导体图案的两端分别处理成间隔设置的第一导体图案和第二导体图案且将第二半导体图案处理成公共电极，并且处理后剩余的第一半导体图案位于底栅电极上方，从而可以减少阵列基板的制程中的光罩次数，提高生产效率和降低生产成本。
请参看图6，图6是本发明TFT阵列基板的制作方法的第二实施方式的流程示意图。如图6所示，本实施方式的TFT阵列基板的制作方法包括：
S21：提供一基板。
S22：在基板上形成第一金属层，并采用第一光罩工艺将第一金属层蚀刻成底栅电极。
S23：在基板上进一步形成第一金属氧化物半导体层，并采用第二光罩工艺将第一金属氧化物半导体层蚀刻成第一半导体图案及第二半导体图案后进行掺杂处理。
S24：在基板上进一步形成刻蚀阻挡层，并采用第六光罩工艺对刻蚀阻挡层进行蚀刻形成分别位于第一导体图案和第二导体图案上方的刻蚀阻挡层过孔。
S25：在基板上进一步形成第二金属层，并采用第三光罩工艺将第二金属层蚀刻成源电极及漏电极。
S26：在基板上进一步形成第一钝化层，并采用第四光罩工艺对第一钝化层进行刻蚀，以形成过孔。
S27：在基板上进一步形成第二金属氧化物导体层，并采用第五光罩工艺将第二金属氧化物导体层蚀刻成顶栅电极和像素电极。
S28：在基板上进一步形成第二钝化层。
其中，请结合图1至图5一并参考，本实施方式与上述实施方式的区别在于，图2A至图2G所示的在采用第二光罩蚀刻出第一半导体图案121及第二半导体图案122，并进行掺杂形成第一导体图案12、第二导体图案13、公共电极14及半导体图案15后，本实施方式还在基板100上进一步形成刻蚀阻挡层150，如图7所示，图7是图6的实施方式中形成的TFL阵列基板的结构示意图。其中，刻蚀阻挡层150覆盖半导体 图案15、公共电极14并延伸到栅绝缘层110上，刻蚀阻挡层150的材料包括但不限于为氧化硅。采用第六光罩(图未示)对刻蚀阻挡层150进行曝光显影并进行蚀刻工艺，将刻蚀阻挡层对应于第一导体图案12及第二导体图案13的区域进行曝光蚀刻形成刻蚀阻挡层过孔22，刻蚀阻挡层过孔22用于使漏电极17和源电极16分别与第一导体图案12及第二导体图案13电连接。其中，刻蚀阻挡层150的作用是使得在形成源电极16和漏电极17的工艺制程中保护半导体图案15、第一导体图案12及第二导体图案13不被腐蚀。步骤S25至步骤S28至上述实施方式的步骤S14至步骤S17类似，在此不再赘述。
本实施方式的TFL阵列基板2为ESL(英文为：Etch stopper layer；中文为：刻蚀阻挡层)结构的阵列基板，与图5所示的BCE结构的阵列基板1的区别在于，TFL阵列基板2还包括刻蚀阻挡层150，刻蚀阻挡层150对应于第一导体图案12及第二导体图案13上方的区域形成有刻蚀阻挡层过孔21，使得位于第一导体图案12及第二导体图案13上方的漏电极15和源电极16通过刻蚀阻挡层过孔21分别与第一导体图案12及第二导体图案13电连接。
综上，本实施方式的阵列基板制程工艺与上述实施方式的工艺类似，其可以减少光罩的次数，提高生产效率和降低生产成本，并且通过设置刻蚀阻挡层还可以避免在蚀刻形成漏电极和源电极时误腐蚀半导体图案15和第一导体图案12及第二导体图案13。
综上所述，区域别于现有技术，本发明的TFT阵列基板通过同一道光罩工艺将第一金属氧化物半导体层蚀刻成第一半导体图案及第二半导体图案后进行掺杂处理，以将第一半导体图案的两端分别处理成间隔设置的第一导体图案和第二导体图案且将第二半导体图案处理成公共电极，并且处理后剩余的第一半导体图案位于底栅电极上方。从而本发明的TFT阵列基板的制作方法能够减少光罩次数，提高生产效率和降低生产成本。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变 换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种TFT阵列基板的制作方法，其特征在于，所述制作方法包括：
提供一基板；
在所述基板上形成第一金属层，并采用第一光罩工艺将所述第一金属层蚀刻成底栅电极；
在所述基板上进一步形成第一金属氧化物半导体层，并采用第二光罩工艺将所述第一金属氧化物半导体层蚀刻成第一半导体图案及第二半导体图案后进行掺杂处理，以将所述第一半导体图案的两端分别处理成间隔设置的第一导体图案和第二导体图案且将所述第二半导体图案处理成第三导体图案，其中，处理后剩余的所述第一半导体图案位于所述底栅电极的上方，所述第三导体图案作为公共电极；
在所述基板上进一步形成第二金属层，并采用第三光罩工艺将所述第二金属层蚀刻成源电极及漏电极，其中所述漏电极覆盖在所述第一导体图案上，所述源电极覆盖在所述第二导体图案上；
在所述基板上进一步形成第一钝化层，并采用第四光罩工艺对所述第一钝化层进行刻蚀，以形成过孔；
在所述基板上进一步形成第二金属氧化物导体层，并采用第五光罩工艺将所述第二金属氧化物导体层蚀刻成顶栅电极和像素电极，其中，所述顶栅电极位于处理后剩余的所述第一半导体图案的上方，所述像素电极与所述公共电极至少部分重叠设置且通过所述过孔与所述源电极及漏电极中的一者电连接。
2.根据权利要求1所述的制作方法，其特征在于，所述金属氧化物半导体层为IGZO氧化物半导体层。
3.根据权利要求1所述的制作方法，其特征在于，所述在所述基板上进一步形成金属氧化物半导体层，并采用第二光罩工艺将所述金属氧化物半导体层蚀刻成第一半导体图案及第二半导体图案后进行掺杂处理的步骤包括：
在所述金属氧化物半导体层上形成光阻图案，其中所述光阻图案包括对应于所述第一半导体图案的第一光阻图案以及对应于所述第二半导体图案的第二光阻图案，所述第一光阻图案的中间区域的光阻厚度大于所述第一光阻图案两端的光阻厚度且大于所述第二光阻图案的光阻厚度；
以所述第一光阻图案和所述第二光阻图案为掩膜将所述金属氧化物半导体层蚀刻成所述第一半导体图案及第二半导体图案；
以所述第一光阻图案和所述第二光阻图案为掩膜对所述第一半导体图案及第二半导体图案进行等离子处理，进而将所述第一半导体图案的两端分别处理成间隔设置的第一导体图案和第二导体图案且将所述第二半导体图案处理成第三导体图案。
4.根据权利要求3所述的制作方法，其特征在于，所述第二光罩工艺采用半色调掩膜、灰色调掩膜或单狭缝掩膜中的任一种形成所述光阻图案。
5.根据权利要求1所述的制作方法，其特征在于，所述在所述基板上进一步形成金属氧化物半导体层，并采用第二光罩工艺将所述金属氧化物半导体层蚀刻成第一半导体图案及第二半导体图案后进行掺杂处理的步骤与所述在所述基板上进一步形成第二金属层，并采用第三光罩工艺将所述第二金属层蚀刻成源电极及漏电极的步骤之间，所述制作方法还包括：
在所述基板上进一步形成刻蚀阻挡层，并采用第六光罩工艺对所述刻蚀阻挡层进行蚀刻形成分别位于所述第一导体图案和第二导体图案上方的刻蚀阻挡层过孔。
6.根据权利要求5所述的制作方法，其特征在于，所述刻蚀阻挡层的材料为氧化硅。
7.一种TFT阵列基板，其特征在于，所述阵列基板包括：
基板；
形成在所述基板上的底栅电极；
形成于所述基板上的半导体图案、位于所述半导体图案两端且间隔设置的第一导体图案和第二导体图案以及公共电极，其中所述半导体图案、第一导体图案、第二导体图案以及公共电极由同一金属氧化物半导体层形成；
形成于所述基板上的顶栅电极和像素电极，其中所述顶栅电极和像素电极由第二金属氧化物半导体层形成。
8.根据权利要求7所述的阵列基板，其特征在于，所述金属氧化物半导体层为IGZO氧化物半导体层。
9.根据权利要求7所述的阵列基板，其特征在于，所述阵列基板进一步包括位于所述第一导体图案上方的漏电极、位于所述第二导体图案上方的源电极。
10.根据权利要求9所述的阵列基板，其特征在于，所述阵列基板进一步包括刻蚀阻挡层，所述刻蚀阻挡层上分别形成有对应于所述第一导体图案和第二导体图案的过孔，所述漏电极和所述源电极通过所述过孔与所述半导体图案电连接。
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