KR20100095379A

KR20100095379A - 볼티지 레귤레이터

Info

Publication number: KR20100095379A
Application number: KR1020100014583A
Authority: KR
Inventors: 리에 시토
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2009-02-20
Filing date: 2010-02-18
Publication date: 2010-08-30
Also published as: JP2010191885A; US8283906B2; KR101645729B1; CN101814833A; TW201100994A; US20100213913A1; TWI498703B; CN101814833B; JP5331508B2

Abstract

(과제)
소비 전류를 억제하면서, 과도 특성을 양호하게 할 수 있는 볼티지 레귤레이터를 제공한다.
(해결 수단)
차동 증폭기의 소비 전류를 늘리지 않고, 변동되는 출력 전압을 검출하여 일시적으로 위상 보상 저항 (60) 을 단락시킴으로써, 출력 트랜지스터 (40) 의 기생 용량과 위상 보상 저항 (60) 으로 결정되는 시상수를 감소시켜, 과도 응답 특성을 개선시킨다. 또는, 분압 회로 (50) 를 단락시킴으로써, 일시적으로 소비 전류를 늘리고, 출력 전압을 보정함으로써, 통상 동작시의 소비 전류는 비교적 적고, 과도 응답시만의 전류 증가로 과도 응답을 개선시킨다.

Description

볼티지 레귤레이터{VOLTAGE REGULATOR}

본 발명은, 출력 전압이 일정해지도록 동작하는 볼티지 레귤레이터에 관한 것이다.

종래의 볼티지 레귤레이터의 기술에서는, 도 9 에 나타내는 바와 같이 기준 전압 회로 (21) 의 출력 전압과, 출력 단자의 전압이 분압 저항 (51) 으로 분압된 전압을 전압 증폭 회로 (31) 로 비교하여 PMOS 트랜지스터 (41) 를 제어한다. 전원 변동에 대해 안정적인 출력 전압을 얻기 위해서는, 전원 변동 레벨에 상관 없이 항상 전류를 흐르게 할 필요가 있다 (예를 들어, 특허문헌 1 참조). 또, 위상 보상 회로 (61) 에 의해 계 전체의 위상을 보상하고 있다. 위상 보상 회로 (61) 는, 위상 보상 용량 (61a) 및 위상 보상 저항 (61b) 을 갖고 있다 (예를 들어, 특허문헌 2 참조). 위상 보상 회로 (61) 에 의해 계 전체의 위상 보상이 용이해지지만 과도 특성이 악화된다.

일본 공개특허공보 2001-282371호 일본 공개특허공보 2005-215897호

일반적으로, 볼티지 레귤레이터의 응답성을 개선하기 위해서는 전압 증폭 회로 (31) 의 소비 전류를 늘릴 필요가 있으므로, 종래의 볼티지 레귤레이터에서는 소비 전류를 작게 할 수 없다.

또, 볼티지 레귤레이터의 위상 보상 회로 (61) 에 있어서, 볼티지 레귤레이터의 안정 동작을 위해, 위상 보상 저항 (61b) 의 저항값이 크게 설정되는 경우가 있다. 볼티지 레귤레이터의 출력 전압이 변화되면, 전압 증폭 회로 (31) 의 출력 전압도 변화된다. 전압 증폭 회로 (31) 의 출력 전압이 변화되는 과도 상태에 있어서, 위상 보상 저항 (61b) 의 저항값이 크면, 출력 트랜지스터 (41) 의 게이트의 충방전에 시간이 걸린다.

도 10 은, 종래의 볼티지 레귤레이터의 위상 보상 회로의 입력 전압 및 출력 전압을 나타내는 도면이다. 위상 보상 회로 (61) 의 입력 전압 (V1) 이 도 10(A) 에 나타내는 바와 같이 변화되면, 위상 보상 회로 (61) 의 출력 전압 (V2) 은 도 10(B) 에 나타내는 바와 같이 변화된다. 위상 보상 저항 (61b) 의 저항값이 작은 경우의 출력 전압 (V2) 은, 도 10(B) 의 점선으로 나타내는 바와 같이 변화되는데, 위상 보상 저항 (61b) 의 저항값이 큰 경우에는, 실선으로 나타내는 바와 같이 변화된다. 즉, 위상 보상 회로 (61) 에 의해 과도 응답 특성이 나빠져, 볼티지 레귤레이터의 과도 응답 특성이 나빠진다는 과제가 있었다.

본 발명은, 위상 보상 저항의 저항값이 커도 과도 응답 특성이 양호하고, 또 통상 동작시의 소비 전류는 비교적 적은 볼티지 레귤레이터를 제공한다.

본 발명은, 출력 전압이 일정해지도록 동작하는 볼티지 레귤레이터에 있어서, 상기 출력 전압을 출력하는 출력 트랜지스터와, 외부 부하에 공급되는 상기 출력 전압을 분압하고, 분압 전압을 출력하는 분압 회로와, 기준 전압과 상기 분압 전압을 비교하고, 신호를 출력하는 제 1 차동 증폭기와, 상기 출력 전압의 교류 성분만을 증폭시키는 제 2 차동 증폭기와, 상기 출력 트랜지스터의 제어 단자의 위상을 보상하는 위상 보상 저항과, 상기 출력 전압이 어느 일정한 전압 이상 변동된 경우, 상기 제 2 차동 증폭기의 출력을 받고, 상기 위상 보상 저항 및/또는 상기 분압 회로를 단락시키는 스위치를 구비하는 것을 특징으로 하는 볼티지 레귤레이터를 제공한다.

본 발명에서는, 차동 증폭기의 소비 전류를 늘리지 않고, 변동되는 출력 전압을 검출하여 일시적으로 위상 보상 저항을 단락시킴으로써, 출력 트랜지스터의 기생 용량과 위상 보상 저항으로 결정되는 시상수를 감소시켜, 과도 응답 특성을 개선시킨다. 또는, 분압 회로를 단락시킴으로써, 일시적으로 소비 전류를 늘리고, 출력 전압을 보정함으로써, 통상 동작시의 소비 전류는 비교적 적고, 과도 응답시만의 전류 증가로 과도 응답을 개선시킨다.

따라서, 소비 전류를 억제하면서, 과도 응답 특성이 양호한 볼티지 레귤레이터를 얻을 수 있다.

도 1 은 제 1 실시형태에서의 볼티지 레귤레이터의 회로예를 나타낸 도면.
도 2 는 언더 슈트·오버 슈트 개선 회로를 나타내는 도면.
도 3 은 제 2 실시형태에서의 볼티지 레귤레이터의 회로예를 나타낸 도면.
도 4 는 오버 슈트 개선 회로를 나타내는 도면.
도 5 는 제 3 실시형태에서의 볼티지 레귤레이터의 회로예를 나타낸 도면.
도 6 은 과도 특성 개선 회로를 나타내는 도면.
도 7 은 스위치 회로를 나타내는 도면.
도 8 은 스위치 회로를 나타내는 도면.
도 9 는 종래의 볼티지 레귤레이터를 나타내는 도면.
도 10 은 종래의 볼티지 레귤레이터의 위상 보상 회로의 입력 전압 및 출력 전압을 나타내는 도면.

발명을 실시하기 위한 형태

이하의 첨부된 도면을 참조하여, 본 발명의 실시형태를 설명한다.

[실시형태 1]

도 1 은, 제 1 실시형태의 볼티지 레귤레이터를 나타낸다. 도 2 는, 언더 슈트·오버 슈트 개선 회로를 나타낸다. 언더 슈트·오버 슈트 개선 회로 (100) 는, 출력 전압의 변동을 검출하고, 변동이 감소되도록 동작하는 회로이다. 이하에 그 구성 및 동작을 설명한다.

볼티지 레귤레이터는, 기준 전압 회로 (20), 차동 증폭기 (30), 출력 트랜지스터 (40), 분압 회로 (50), 위상 보상 저항 (60), 위상 보상 저항 (60) 을 단락시키는 스위치 (70) 및 언더 슈트·오버 슈트 개선 회로 (100) 를 구비한다. 언더 슈트·오버 슈트 개선 회로 (100) 는, PMOS 트랜지스터 (PMOS) (1∼4), NMOS 트랜지스터 (NMOS) (5∼6), 정전류 회로 (8∼10) 및 로우 패스 필터 (LPF) (11) 를 구비한다.

출력 트랜지스터 (40) 는, 게이트가 차동 증폭기 (30) 의 출력 단자에 위상 보상 저항 (60) 을 개재하여 접속되고, 소스가 전원 단자에 접속되고, 드레인이 출력 단자 및 분압 회로 (50) 에 접속된다. 스위치 (70) 는 위상 보상 저항 (60) 과 병렬로 접속된다. 분압 회로 (50) 는, 출력 단자와 접지 단자 사이에 형성된다. 차동 증폭기 (30) 는, 반전 입력 단자가 분압 회로 (50) 에 의해 분압 단자에 접속되고, 비반전 입력 단자가 기준 전압 단자에 접속된다. 언더 슈트·오버 슈트 개선 회로 (100) 는 출력 단자에 접속되고, 출력 전압이 변동되면 그 교류 성분을 검출함으로써, 스위치 (70) 를 제어하여 위상 보상 저항 (60) 을 단락시킨다.

언더 슈트·오버 슈트 개선 회로 (100) 는, 출력 전압과 LPF (11) 를 통한 출력 전압을 각각 NMOS (5∼6) 의 게이트 전극에 접속하고, 출력 전압의 변동을 검출하고 있다. NMOS (5∼6) 의 소스 전극은 공통으로 되어 있고, 정전류 회로 (8) 가 접속되어 있다. NMOS (5∼6) 의 드레인 전극에는 각각 커런트 미러 회로로 구성되어 있는 PMOS (1∼2) 의 드레인 전극과, PMOS (3∼4) 의 게이트 전극이 접속되어 있다. PMOS (3∼4) 의 드레인 전극은 각각 정전류 회로 (9∼10) 와 스위치 (70) 에 접속된다.

이하에 출력 전압 변동시의 동작을 설명한다.

언더 슈트가 발생한 경우, 출력 전압과 LPF (11) 를 통해 고주파 성분을 제거한 출력 전압이 차동쌍인 NMOS (6) 의 게이트 전극과 NMOS (5) 의 게이트 전극에 입력된다. 여기서 "NMOS (5) 의 게이트 전압 ＞ NMOS (6) 의 게이트 전압" 이 되고 NMOS (5) 의 드레인 전압이 인하된다. 따라서, PMOS (4) 의 게이트 전압이 인하되고 스위치 (70) 가 동작하기 시작하므로, 위상 보상 저항 (60) 이 단락된다. 이로써, 출력 트랜지스터 (40) 의 기생 용량과 위상 보상 저항 (60) 으로 결정된 시상수가 감소되어, 과도 특성이 개선된다.

오버 슈트가 발생한 경우, 상기의 경우와 동일하게 차동쌍에 신호가 입력된다. "NMOS (5) 의 게이트 전압 ＜ NMOS (6) 의 게이트 전압" 이 되고 NMOS (6) 의 드레인 전압이 인하된다. 따라서, PMOS (3) 의 게이트 전압이 인하되고 스위치 (70) 가 동작하기 시작하므로, 위상 보상 저항 (60) 이 단락된다. 이로써, 출력 트랜지스터 (40) 의 기생 용량과 위상 보상 저항 (60) 으로 결정된 시상수가 감소되어, 과도 특성이 개선된다.

출력 전압이 일정한 경우, 상기의 경우와 동일하게 차동쌍에 신호가 입력된다. 고주파 성분이 존재하지 않기 때문에 "NMOS (5) 의 게이트 전압 = NMOS (6) 의 게이트 전압" 이 되고 PMOS (3∼4) 의 게이트 전압은 변화되지 않고, 스위치 (70) 는 동작하지 않는다.

또, 언더 슈트·오버 슈트 개선 회로에서 PMOS (3) 와 정전류 회로 (9) 를 제거하면 언더 슈트시에만 과도 특성을 개선할 수 있게 된다.

또, 언더 슈트·오버 슈트 개선 회로에서 PMOS (4) 와 정전류 회로 (10) 를 제거하면 오버 슈트시에만 과도 특성을 개선할 수 있게 된다.

스위치 (70) 의 일례로서 도 7 을 나타낸다. 스위치 (70) 는, NMOS (71), PMOS (72), NOT 회로 (73) 및 OR 회로 (74) 를 구비한다.

OR 회로 (74) 의 입력에는 언더 슈트·오버 슈트 개선 회로 (100) 의 출력이 접속되고, 출력에는 NMOS (71) 의 게이트 전극과 NOT 회로의 입력이 접속된다. NOT 회로의 출력은 PMOS (72) 의 게이트 전극에 접속되고, NMOS (71) 와 PMOS (72) 의 소스 전극과 드레인 전극은 각각 SECONDY 와 SECOND 에 접속된다.

언더 슈트·오버 슈트 개선 회로 (100) 로부터 신호가 입력된 경우, OR 회로 (74) 가 동작하고, 전원 전압을 출력한다. 따라서, NMOS (71) 는 ON 된다. 또, NOT 회로 (73) 의 출력은 접지 전압을 출력하고, PMOS (72) 는 ON 된다. 이로써 SECONDY 와 SECOND 는 단락된다.

[실시형태 2]

도 3 은, 제 2 실시형태의 볼티지 레귤레이터를 나타낸다. 도 4 는, 오버 슈트 개선 회로를 나타낸다. 도 8 은 스위치를 나타낸다. 기준 전압 회로 (20), 차동 증폭기 (30), 출력 트랜지스터 (40), 분압 회로 (50) 및 위상 보상 저항 (60) 은 제 1 실시형태와 동일하다. 제 1 실시형태와의 차이는 스위치 (70) 및 언더 슈트·오버 슈트 개선 회로 (100) 가 없고, 스위치 (80) 및 오버 슈트 개선 회로 (90) 가 삽입되어 있는 것이다.

오버 슈트 개선 회로 (90) 는 PMOS (1∼3), NMOS (5∼6), 정전류 회로 (8∼9) 및 LPF (11) 를 구비한다. 스위치 (80) 는 NMOS (70) 를 구비한다.

오버 슈트 개선 회로 (90) 는 출력 단자에 접속되고, 출력 전압이 변동되면 그 교류 성분을 검출함으로써, 스위치 (80) 를 제어하여 분압 저항 (50) 을 단락시킨다.

오버 슈트 개선 회로 (90) 는, PMOS (1∼2), NMOS (5∼6), 정전류 회로 (8) 및 LPF (11) 는 언더 슈트·오버 슈트 개선 회로 (100) 와 동일하다. 제 1 실시형태와의 차이는 PMOS (4) 및 전류 회로 (10) 가 없는 것이다. 또, PMOS (3) 의 드레인 전극은 스위치 (80) 에 접속되어 있다.

NMOS (7) 의 게이트 전극은 오버 슈트 개선 회로 (90) 의 출력에 접속되고, 소스 전극은 접지 단자에 접속되고, 드레인 전극은 출력 단자에 접속된다.

이하에 부하 변동시의 동작을 설명한다.

언더 슈트가 발생한 경우, 제 1 실시형태의 경우와 동일하게 차동쌍에 신호가 입력된다. "NMOS (5) 의 게이트 전압 ＞ NMOS (6) 의 게이트 전압" 이 되고 NMOS (6) 의 드레인 전압이 인상된다. NMOS (7) 는 동작하지 않고, 언더 슈트시에 있어서는 과도 특성의 개선은 보이지 않는다.

오버 슈트가 발생한 경우, 제 1 실시형태의 경우와 동일하게 차동쌍에 신호가 입력된다. "NMOS (5) 의 게이트 전압 ＜ NMOS (6) 의 게이트 전압" 이 되고 NMOS (6) 의 드레인 전압이 인하된다. 이로써, PMOS (3) 의 게이트 전압이 인하되고 NMOS (7) 가 ON 되어 출력 전압이 인하되고 출력 전압을 조정한다. 이 때, 스위치 (80) 즉 NMOS (7) 가 동작함으로써 소비 전류가 증가되는데, 과도 응답시만의 동작이므로 통상 동작시의 소비 전류는 억제할 수 있다.

출력 전압이 일정한 경우, 제 1 실시형태의 경우와 동일하게 차동쌍에 신호가 입력된다. 고주파 성분이 존재하지 않기 때문에 "NMOS (5) 의 게이트 전압 = NMOS (6) 의 게이트 전압" 이 되고 PMOS (3) 의 게이트 전압은 변화되지 않고, 스위치 (80) 는 동작하지 않는다.

위상 보상 저항 (60) 이 없는 경우에도 상기와 동일한 동작으로 과도 특성을 개선할 수 있다.

[실시형태 3]

도 5 는, 제 3 실시형태의 볼티지 레귤레이터를 나타내고, 제 1 실시형태와 제 2 실시형태를 합성한 구성으로 되어 있다. 도 6 은 과도 특성 개선 회로를 나타낸다. 기준 전압 회로 (20), 차동 증폭기 (30), 출력 트랜지스터 (40), 분압 회로 (50), 위상 보상 저항 (60) 및 스위치 (70) 는 제 1 실시형태와 동일하다. 제 1 실시형태와의 차이는 언더 슈트·오버 슈트 개선 회로 (100) 대신에 과도 특성 개선 회로 (110) 와 스위치 (80) 가 삽입되어 있는 것이다.

과도 특성 개선 회로 (110) 는 출력 단자에 접속되고, 출력 전압이 변동되면 그 교류 성분을 검출함으로써, 스위치 (80) 를 제어하여 분압 저항 (50) 을 단락시키거나, 또는 스위치 (70) 를 제어하여 위상 보상 저항 (60) 을 단락시킨다.

과도 특성 개선 회로 (110) 는 언더 슈트·오버 슈트 개선 회로 (100) 와 오버 슈트 개선 회로 (90) 를 합성한 구성으로 되어 있다.

이하에 출력 전압 변동시의 동작을 설명한다.

언더 슈트가 발생한 경우, 제 1 실시형태와 동일하게, 위상 보상 저항 (60) 이 단락됨으로써 과도 특성이 개선된다.

오버 슈트가 발생한 경우, 제 1 실시형태와 동일하게, 위상 보상 저항 (60) 이 단락됨으로써 과도 특성이 개선된다. 동시에, 제 2 실시형태와 동일하게 분압 저항 (50) 을 단락시킴으로써 출력 전압을 조정한다. 이 때, 스위치 (80) 가 ON 됨으로써 소비 전류가 증가되는데, 과도 응답시만의 동작이므로 통상 동작시의 소비 전류는 비교적 억제할 수 있다.

출력 전압이 일정한 경우, 제 1∼제 2 실시형태의 경우와 동일하게 스위치 (70) 는 동작하지 않고, 스위치 (80) 도 동작하지 않는다.

8∼10 : 정전류 회로
11 : 로우 패스 필터
20, 21 : 기준 전압 회로
30, 31 : 차동 증폭 회로
40, 41 : 출력 트랜지스터
50, 51 : 분압 회로
60, 61a : 위상 보상 저항
61 : 위상 보상 회로
61b : 위상 보상 용량
70, 80 : 스위치
90 : 오버 슈트 개선 회로
100 : 언더 슈트·오버 슈트 개선 회로
110 : 과도 특성 개선 회로

Claims

출력 전압이 일정해지도록 동작하는 볼티지 레귤레이터에 있어서,
상기 출력 전압을 출력하는 출력 트랜지스터와,
외부 부하에 공급되는 상기 출력 전압을 분압하고, 분압 전압을 출력하는 분압 회로와,
기준 전압과 상기 분압 전압을 비교하고, 신호를 출력하는 제 1 차동 증폭기와,
상기 출력 전압의 교류 성분만을 증폭시키는 제 2 차동 증폭기와,
상기 출력 전압이 어느 일정한 전압 이상 변동된 경우, 상기 제 2 차동 증폭기의 출력을 받고, 상기 출력 트랜지스터의 제어 단자의 위상을 보상하는 위상 보상 저항 및/또는 상기 분압 회로를 단락시키는 스위치를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
제 1 항에 있어서,
상기 위상 보상 저항은, 상기 제 1 차동 증폭기의 출력과 상기 출력 트랜지스터의 제어 단자 사이에 접속되고,
상기 스위치는, 상기 위상 보상 저항과 병렬로 접속되는 제 1 스위치 및 상기 분압 회로와 병렬로 접속되는 제 2 스위치이고,
상기 제 2 차동 증폭기는, 상기 출력 전압이 오버 슈트되면, 상기 제 1 스위치 및 상기 제 2 스위치를 제어하고, 상기 위상 보상 저항 및 상기 분압 회로를 단락시키고, 상기 출력 전압이 언더 슈트되면, 상기 제 1 스위치를 제어하고, 상기 위상 보상 저항을 단락시키는 것을 특징으로 하는 볼티지 레귤레이터.
제 1 항에 있어서,
상기 위상 보상 저항은, 상기 제 1 차동 증폭기의 출력과 상기 출력 트랜지스터의 제어 단자 사이에 접속되고,
상기 스위치는, 상기 위상 보상 저항과 병렬로 접속되는 제 1 스위치이고,
상기 제 2 차동 증폭기는, 상기 출력 전압이 오버 슈트 또는 언더 슈트되면, 상기 제 1 스위치를 제어하고, 상기 위상 보상 저항을 단락시키는 것을 특징으로 하는 볼티지 레귤레이터.
제 1 항에 있어서,
상기 스위치는, 상기 분압 회로와 병렬로 접속되는 제 2 스위치이고,
상기 제 2 차동 증폭기는, 상기 출력 전압이 오버 슈트되면, 상기 제 2 스위치를 제어하고, 상기 분압 회로를 단락시키는 것을 특징으로 하는 볼티지 레귤레이터.
제 1 항, 제 2 항, 제 3 항 또는 제 4 항에 있어서,
상기 제 2 차동 증폭기는, 하나의 입력 단자에 상기 출력 전압이 입력되고, 다른 입력 단자에 로우 패스 필터를 통과시켜 고주파 성분을 제거한 상기 출력 전압이 입력되고, 상기 출력 전압의 교류 성분만을 증폭시키는 것을 특징으로 하는 볼티지 레귤레이터.