JP7489244B2 - リニア電源回路 - Google Patents

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Description

本明細書に開示されている発明は、リニア電源回路に関する。
ＬＤＯ［ｌｏｗ ｄｒｏｐ ｏｕｔ］などのリニア電源回路は様々なデバイスの電源手段として用いられている。
リニア電源回路は、出力コンデンサの容量値を小さくした場合でも回路面積を大幅に増大させることなく位相補償が可能であることが望ましい。
上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２０２０－７１６８１号公報
ここで、図１０は特許文献１に係る従来のリニア電源回路を示す図である。
従来のリニア電源回路は、入力端Ｔ１と、出力端Ｔ２と、第１出力トランジスタ１と、ドライバ２と、基準電圧生成部３と、位相補償回路８を備える。さらに出力コンデンサ６及び負荷７が外付けされ、入力電圧ＶＩＮを降圧して出力電圧ＶＯＵＴを生成し、出力電圧ＶＯＵＴを負荷７に供給する。第１出力トランジスタ１及び後述の第２出力トランジスタ８１の導通度（裏を返せばオン抵抗値）はゲート信号Ｇ１によって制御される。なお、図１０に示す構成では、第１出力トランジスタ１及び第２出力トランジスタ８１としてＰＭＯＳＦＥＴ［P-channel type MOSFET］が用いられている。従って、ゲート信号Ｇ１の電圧レベルが低いほど、第１出力トランジスタ１及び第２出力トランジスタ８１の導通度が高くなり、出力電圧ＶＯＵＴが上昇する。
ドライバ２は、差動増幅器２１と、容量２２と、ＰＭＯＳＦＥＴ２３と、電流増幅器２４と、カレントミラーを構成するＰＭＯＳＦＥＴ２５と、を備える。
容量２２の一端に差動増幅器２１の出力が印加され、容量２２の他端にグランド電位が印加される。このため、差動増幅器２１と容量２２との接続ノードが高周波帯域でグランド接地になることにより、ドライバ２の高速応答を実現することができる。
位相補償回路８は、第２出力トランジスタ８１と、抵抗８２と、コンデンサ８３と、を備える。
抵抗８２の一端は第１出力トランジスタ１及びカレントミラーを構成するＰＭＯＳＦＥＴ２５の各ゲートに接続され、抵抗の他端は第２出力トランジスタ８１のゲートに接続される。コンデンサ８３は第２出力トランジスタ８１のゲートとソースとの間に設けられる。
ここで、従来技術である図１０に示すリニア電源回路における位相補償回路８の機能について説明する。図１１は、第１出力トランジスタ１及び位相補償回路８の伝達関数のゲイン特性を示す図である。第１ポール周波数ＦＰ１’は、寄生容量ＣＰＤによって生じる第１ポールの周波数である。第１出力トランジスタ１の伝達関数の第１ポールは、出力コ
ンデンサ６が関与しないポールである。
ＣＲ回路（抵抗８２及びコンデンサ８３）がゲートに接続されている第２出力トランジスタ８１に電流が流れることで、第１ポール周波数ＦＰ１’は位相補償回路８の無い場合（太い点線）と比較して低域にシフトする。これにより、第１ポール周波数ＦＰ１’が低域にシフトしない場合と比較して第１ポール周波数ＦＰ１’より高域のゲインが低下する。
また、第１出力トランジスタ１と第２出力トランジスタ８１とが並列接続されており、第１出力トランジスタ１は抵抗８２の影響を受けないため、第１ポール周波数ＦＰ１’が低域にシフトする前の元の位置にもポールが存在することになり、そのポールの周波数が第２ポール周波数ＦＰ２’となる。第１ポール周波数ＦＰ１’が低域にシフトしてゲインが低下することで、ゼロクロス周波数ＦＺＣ’が低域にシフトする。
第１ポール周波数ＦＰ１’及び第２ポール周波数ＦＰ２’は図１０に示すリニア電源回路及び出力コンデンサ６の伝達関数の第２ポール周波数に関連している。そのため、位相補償回路８は、図１０に示すリニア電源回路及び出力コンデンサ６の伝達関数の第２ポール周波数を位相補償回路８の無い場合と比較して低域にシフトさせることができる。そして、当該シフトにより、位相補償回路８は、図１０に示すリニア電源回路及び出力コンデンサ６の伝達関数の第２ポール周波数より高域において、図１０に示すリニア電源回路及び出力コンデンサ６の伝達関数のゲインを位相補償回路８の無い場合に比べて低下させることができる。その結果、図１０に示すリニア電源回路及び出力コンデンサ６の伝達関数のゼロクロス周波数が低域にシフトする。つまり、図１０に示すリニア電源回路は、出力コンデンサ６の静電容量を小さくした場合でも位相補償回路８の追加のみで（回路面積の大幅な増大なしで）位相補償が可能である。
図１２は、図１０に示すリニア電源回路における入力電圧ＶＩＮと、第１出力トランジスタ１及び第２出力トランジスタ８１それぞれのゲート電圧と、出力電圧ＶＯＵＴの関係を示す図である。図１２の縦軸は電圧であり、横軸は時間である。つまり、図１２では入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、出力トランジスタ１を駆動するゲート電圧ＶＰＧ（ゲート信号Ｇ１）、第２出力トランジスタ８１を駆動するゲート電圧ＶＰＧＦそれぞれが、時間経過によってどのように変化しているかを示している。
図１２によると、入力電圧ＶＩＮが４．７５Ｖから１６Ｖに立ち上がり始める時点ｔ１でゲート電圧ＶＰＧ及びＶＰＧＦともに立ち上がり始めているが、入力電圧ＶＩＮが立ち上がりきる時点について着目すると、ゲート電圧ＶＰＧは或る値までレベルが上昇している一方で、その時点におけるゲート電圧ＶＰＧＦは、ゲート電圧ＶＰＧのレベルより低く、ゲート電圧ＶＰＧの上昇に比べて遅延時間が生じる可能性がある。これは位相補償回路８が備えるＣＲ回路（抵抗８２及びコンデンサ８３）に起因するものである。
上記懸念事項を解消するために、本明細書に開示されている発明の一局面に係るリニア電源回路は、入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられ互いに並列接続される第１出力トランジスタ及び第２出力トランジスタを含む出力段と、前記出力電圧に基づく電圧と基準電圧との差に基づいて前記第１出力トランジスタ及び前記第２出力トランジスタを駆動するように構成されるドライバと、前記第１出力トランジスタのゲートと前記第２出力トランジスタのゲートとの間に挿入された抵抗と、一端が前記入力端に接続され、他端が前記抵抗と前記第２出力トランジスタのゲートとの接続ノードに接続されるコンデンサと、前記抵抗と並列に接続されるクランプ素子と、を備える構成（第１の構成）とする。
また、上記第１の構成であるリニア電源回路において、前記コンデンサは、前記第２出力トランジスタの寄生コンデンサである構成（第２の構成）であってもよい。
また、上記第１又は第２の構成であるリニア電源回路において、前記クランプ素子は、前記第１出力トランジスタの制御端子に印加される第１電圧が前記第２出力トランジスタの制御端子に印加される第２電圧より大きいときに、前記第１電圧と前記第２電圧との差をクランプする構成（第３の構成）であってもよい。
また、上記第３の構成であるリニア電源回路において、前記クランプ素子は、前記第１電圧が前記第２電圧より小さいときに、前記第１電圧と前記第２電圧との差をクランプしない構成（第４の構成）であってもよい。
また、上記第１～第４いずれかの構成であるリニア電源回路において、前記クランプ素子は、ゲートとドレインとがショートしているＮＭＯＳＦＥＴである構成（第５の構成）であってもよい。
また、上記第５の構成であるリニア電源回路において、前記ＮＭＯＳＦＥＴのバックゲートは、前記ＮＭＯＳＦＥＴ自身のドレインとショートしている構成（第６の構成）であってもよい。
また、上記第５又は第６の構成であるリニア電源回路において、前記ＮＭＯＳＦＥＴのソース－ドレイン間に形成される寄生容量が、前記コンデンサの容量値よりも小さい構成（第７の構成）であってもよい。
また、上記第１～第７いずれかの構成であるリニア電源回路において、前記コンデンサの静電容量値は、前記第１出力トランジスタの前記入力端に接続される第１端子と前記第１出力トランジスタの制御端子との間に設けられる容量の静電容量値より大きい構成（第８の構成）であってもよい。
また、上記第１～第８いずれかの構成であるリニア電源回路において、前記コンデンサは、前記第２出力トランジスタの前記入力端に接続される第１端子と前記第２出力トランジスタの制御端子との間に形成される寄生容量とは異なる容量を含む構成（第９の構成）であってもよい。
また、上記第１～第９いずれかの構成であるリニア電源回路において、前記第１出力トランジスタと前記第２出力トランジスタは、互いに異なるサイズを有する構成（第１０の構成）であってもよい。
また、上記第１０の構成であるリニア電源回路において、前記第２出力トランジスタのサイズは前記第１出力トランジスタのサイズより大きい構成（第１１の構成）であってもよい。
また、上記第１～第１１いずれかの構成であるリニア電源回路において、前記出力段は、ＰＭＯＳソース接地回路から構成される構成（第１２の構成）であってもよい。
また、本明細書に開示されている発明に係る車両は、上記第１～第１２いずれかの構成であるリニア電源回路を備える構成（第１３の構成）とする。
本明細書に開示されている発明によれば、位相補償のための抵抗とコンデンサによって生じる遅延による出力電圧のオーバーシュートを抑制することが可能である。
第１実施形態に係るリニア電源回路の一構成例を示す図 位相補償回路の一構成例を示す図 電流増幅器の一構成例を示す図 クランプ素子の一例であるＮＭＯＳＦＥＴの断面構造を示す図 図１に示すリニア電源回路における第１出力トランジスタ及び第２出力トランジスタそれぞれのゲート電圧と出力電圧の関係を示す図 第２実施形態に係るリニア電源回路の構成例を示す図 電流増幅器の他の構成例を示す図 第３実施形態に係るリニア電源回路の構成例を示す図 半導体集積回路装置の外観図 車両の外観図 特許文献１に係るリニア電源回路の一構成例を示す図 図１０に示すリニア電源回路及び出力コンデンサの伝達関数のゲイン特性を示す図 図１０に示すリニア電源回路における第１出力トランジスタ及び第２出力トランジスタそれぞれのゲート電圧と出力電圧の関係を示す図
本明細書において、定電圧とは、理想的な状態において一定である電圧を意味しており、実際には温度変化等により僅かに変動し得る電圧である。
本明細書において、基準電圧とは、理想的な状態において一定である電圧を意味しており、実際には温度変化等により僅かに変動し得る電圧である。
本明細書において、定電流とは、理想的な状態において一定である電流を意味しており、実際には温度変化等により僅かに変動し得る電流である。
本明細書において、ＭＯＳＦＥＴとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」”の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳＦＥＴのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。
＜第１実施形態＞
図１は、第１実施形態に係るリニア電源回路の一構成例を示す図である。図１に示すリニア電源回路は、入力端Ｔ１と、出力端Ｔ２と、第１出力トランジスタ１と、ドライバ２と、基準電圧生成部３と、抵抗４及び５と、位相補償回路８と、を備え、出力コンデンサ６及び負荷７が外付けされる。
第１出力トランジスタ１は、入力電圧ＶＩＮが印加される入力端Ｔ１と出力電圧ＶＯＵＴが印加される出力端Ｔ２との間に設けられる。
ドライバ２は、第１出力トランジスタ１及び後述の第２出力トランジスタを駆動する。具体的には、ドライバ２はゲート信号Ｇ１を、第１出力トランジスタ１のゲートと、抵抗８２及びクランプ素子８４を介して第２出力トランジスタ８１のゲートにそれぞれ供給す
ることで、第１出力トランジスタ１及び第２出力トランジスタ８１を駆動する。第１出力トランジスタ１及び第２出力トランジスタ８１の導通度（裏を返せばオン抵抗値）はゲート信号Ｇ１によって制御される。なお、図１に示す構成では、第１出力トランジスタ１及び第２出力トランジスタ８１としてＰＭＯＳＦＥＴが用いられている。従って、ゲート信号Ｇ１の電圧レベルが低いほど、第１出力トランジスタ１及び第２出力トランジスタ８１の導通度が高くなり、出力電圧ＶＯＵＴが上昇する。逆に、ゲート信号Ｇ１が高いほど、第１出力トランジスタ１及び第２出力トランジスタの導通度が低くなり、出力電圧ＶＯＵＴが低下する。ただし、第１出力トランジスタ１及び第２出力トランジスタとしては、ＰＭＯＳＦＥＴに代えて、ＮＭＯＳＦＥＴを用いてもよいし、バイポーラトランジスタを用いてもよい。
ドライバ２は、差動増幅器２１と、容量２２と、ＰＭＯＳＦＥＴ２３と、電流増幅器２４とＰＭＯＳＦＥＴ２５と、を備える。
差動増幅器２１の反転入力端（－）に帰還電圧ＶＦＢが印加され、非反転入力端（＋）に基準電圧ＶＲＥＦが印加される。ドライバ２は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差分値ΔＶ（＝ＶＦＢ－ＶＲＥＦ）に基づいて第１出力トランジスタ１及び第２出力トランジスタ８１を駆動する。ドライバ２は、差分値ΔＶが大きいほどゲート信号Ｇ１の電圧レベルを高くし、逆に、差分値ΔＶが小さいほどゲート信号Ｇ１の電圧レベルを低くする。
容量２２の一端に差動増幅器２１の出力が印加され、容量２２の他端にグランド電位が印加される。
ＰＭＯＳＦＥＴ２３のソースに出力電圧ＶＯＵＴが印加され、ＰＭＯＳＦＥＴ２３のゲートに差動増幅器２１の出力に基づく電圧（差動増幅器２１と容量２２との接続ノード電圧）が印加される。ＰＭＯＳＦＥＴ２３は、差動増幅器２１の出力に基づく電圧を電流に変換してドレインから出力する。差動増幅器２１と容量２２との接続ノードが高周波帯域でグランド接地になるため、ドライバ２の高速応答を実現することができる。
差動増幅器２１及びＰＭＯＳＦＥＴ２３の耐圧は、電流増幅器２４の耐圧より低い。また差動増幅器２１のゲインは、電流増幅器２４のゲインより小さい。これにより、差動増幅器２１及びＰＭＯＳＦＥＴ２３の小型化を図ることができる。
電流増幅器２４は、ＰＭＯＳＦＥＴ２３のドレインから出力される電流Ｉａを電流増幅する。電流増幅器２４の電源電圧は定電圧ＶＲＥＧである。すなわち、電流増幅器２４は、定電圧ＶＲＥＧとグランド電位との間の電圧で駆動する。
ＰＭＯＳＦＥＴ２５は、第１出力トランジスタ１とともにカレントミラー回路を構成している。ＰＭＯＳＦＥＴ２５は、電流増幅器２４から出力される電流Ｉｂを電圧に変換して第１出力トランジスタ１のゲートに供給する。
基準電圧生成部３は基準電圧ＶＲＥＦを生成する。抵抗４及び５は、出力電圧ＶＯＵＴの分圧である期間電圧ＶＦＢを生成する。
出力コンデンサ６及び負荷７には出力端Ｔ２から供給される出力電圧ＶＯＵＴが印加される。
位相補償回路８は、第２出力トランジスタ８１と、抵抗８２と、コンデンサ８３と、クランプ素子８４と、を備える。
第２出力トランジスタ８１は第１出力トランジスタ１に並列接続される。すなわち、第２出力トランジスタ８１のソースは第１出力トランジスタ１のソースに接続され、第２出力トランジスタ８１のドレインは第１出力トランジスタ１のドレインに接続される。本実施形態では第２出力トランジスタ８１を流れる電流が第１出力トランジスタ１を流れる電流より大きくなるように、第２出力トランジスタ８１のサイズを第１出力トランジスタ１のサイズより大きくしている。ここで、サイズとは、面積を意味する。
抵抗８２の一端は第１出力トランジスタ１及びＰＭＯＳＦＥＴ２５の各ゲートに接続され、抵抗８２の他端は第２出力トランジスタ８１のゲートに接続される。
コンデンサ８３は第２出力トランジスタ８１のゲートとソースとの間に設けられる。本実施形態では、第２出力トランジスタ８１の寄生コンデンサをコンデンサ８３として用いている。ただし、第２出力トランジスタ８１の寄生コンデンサとは異なるコンデンサをコンデンサ８３として用いてもよく、第２出力トランジスタ８１の寄生コンデンサ及び第２出力トランジスタ８１の寄生コンデンサとは異なるコンデンサをコンデンサ８３として用いてもよい。第２出力トランジスタ８１の寄生コンデンサとは異なるコンデンサをコンデンサ８３に含めることで、コンデンサ８３の静電容量値の調整が容易になる。コンデンサ８３の静電容量値は、寄生容量ＣＰＤの静電容量値より大きいことが望ましい。なお、位相補償回路８は、第２出力トランジスタ８１のゲートとドレインとの間に設けられる容量をさらに備えてもよい。
クランプ素子８４は、抵抗８２に並列接続される。本実施形態では、クランプ素子８４は、入力電圧ＶＩＮの変動に基づきオン／オフが切り替わるスイッチである。図２Ａに示す位相補償回路８の一構成例では、上記スイッチをＮＭＯＳＦＥＴとしており、ゲートとドレインをショートさせ、バックゲートはドレインとショートしている。なお、クランプ素子８４はダイオードでも良い。例えば、当該ダイオードのカソードは抵抗８２の一端とキャパ８３の間に接続され、当該ダイオードのアノードは抵抗８２の他端に接続される。
図２Ｂは、図１に示すリニア電源回路における電流増幅器２４の一構成例を示す図である。電流増幅器２４は、電流シンク型カレントミラー回路ＣＭ＿１、ＣＭ＿２、・・・、及びＣＭ＿ｎと、電流ソース型カレントミラー回路ＣＭ＿３、・・・、及びＣＭ＿ｎ－１（ただしＣＭ＿ｎ－１は図２Ｂにおいて不図示）と、を備える。電流シンク型カレントミラー回路ＣＭ＿１及び定電流Ｉ１を流す定電流源ＣＳ１と電流シンク型カレントミラー回路ＣＭ＿ｎとの間において電流増幅器２４の入力から出力に向かって、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とが交互に配置され、電流が増幅される。増幅された電流は最終段でゲート信号Ｇ１の電圧に変換される電流Ｉｂとなる。
図３は、クランプ素子８４の一例であるＮＭＯＳＦＥＴの断面構造を示す図である。ｎ型半導体のドレインＤと制御端子ゲートＧがショートしている。つまり、図３に示すＮＭＯＳＦＥＴは、ダイオード接続したＮＭＯＳＦＥＴである。これにより、図３に示すＮＭＯＳＦＥＴは、ＮＭＯＳＦＥＴのドレイン電圧がＮＭＯＳＦＥＴのソース電圧より大きいときに、より詳細にはＮＭＯＳＦＥＴのドレイン電圧がＮＭＯＳＦＥＴのソース電圧より順方向電圧Ｖｆ分大きいときに、ＮＭＯＳＦＥＴのドレイン電圧とＮＭＯＳＦＥＴのソース電圧との差（＝ＮＭＯＳＦＥＴのドレイン電圧－ＮＭＯＳＦＥＴのソース電圧）を順方向電圧Ｖｆにクランプする。一方、図３に示すＮＭＯＳＦＥＴは、ＮＭＯＳＦＥＴのドレイン電圧がＮＭＯＳＦＥＴのソース電圧より小さいときに、ＮＭＯＳＦＥＴのドレイン電圧とＮＭＯＳＦＥＴのソース電圧との差（＝ＮＭＯＳＦＥＴのドレイン電圧－ＮＭＯＳＦＥＴのソース電圧）をクランプしない。なお、図３に示すＮＭＯＳＦＥＴでは、クランプ動作を遅延なく生じさせるため、ソースＳ－ドレインＤ間に形成される寄生容量をコンデ
ンサ８３よりも小さい値としている。
また、ＮＭＯＳＦＥＴでは、通常、ソースＳ－ドレインＤ間にソースＳからドレインＤに向かう方向を順方向とするボディダイオードが形成されている。しかしながら、ｎ型半導体のドレインＤとｐ型半導体のバックゲートＢＧがショートしているので、ＮＭＯＳＦＥＴのソース電圧がＮＭＯＳＦＥＴのドレイン電圧より高くなっても、上記ボディダイオードを介してソースＳからドレインＤに向かって電流が流れることを防止することができる。
図４は、図１に示すリニア電源回路における入力電圧ＶＩＮと、第１出力トランジスタ１及び第２出力トランジスタ８１それぞれのゲート電圧と、出力電圧ＶＯＵＴの関係を示す図である。図４の縦軸は電圧であり、横軸は時間である。つまり、図４では入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、第１出力トランジスタ１を駆動するゲート電圧（ゲート信号Ｇ１）ＶＰＧ、第２出力トランジスタ８１を駆動するゲート電圧ＶＰＧＦそれぞれが、時間経過によってどのように変化しているかを示している。
図４によると、入力電圧ＶＩＮが４．７５Ｖから１６Ｖに立ち上がり始める時点ｔ１からゲート電圧ＶＰＧ及びＶＰＧＦともに立ち上がり始めているが、ゲート電圧ＶＰＧの立ち上がりに遅延することなくゲート電圧ＶＰＧＦが上昇している。これは、クランプ素子８４によって抵抗８２間の電圧差をクランプすることによりゲート電圧ＶＰＧとゲート電圧ＶＰＧＦとの電圧差を抑えているからである。
第１出力トランジスタ１と第２出力トランジスタ８１それぞれの導通度に着目すると、ゲート電圧ＶＰＧとゲート電圧ＶＰＧＦの電圧差が抑えられているため、両者の導通度の差も抑えられている。従って、出力電圧ＶＯＵＴのオーバーシュートが抑えられ、目標とする出力電圧５Ｖを大きく超過することがなくなる。
＜第２実施形態＞
図５は、第２実施形態に係るリニア電源回路の構成を示す図である。図５において図１と同一の部分には同一の符号を付し詳細な説明を省略する。
本実施形態では、ドライバ２は、差動増幅器２１’と、容量２２’と、ＮＭＯＳＦＥＴ２３’と、電流増幅器２４と、ＰＭＯＳＦＥＴ２５と、を備える。
差動増幅器２１’は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差に応じた電圧を出力する。差動増幅器２１’の電源電圧は第１定電圧ＶＲＥＧ１である。すなわち、差動増幅器２１’は、第１定電圧ＶＲＥＧ１とグランド電位との間の電圧で駆動する。
差動増幅器２１’及びＮＭＯＳＦＥＴ２３’の耐圧は、電流増幅器２４の耐圧より低い。また差動増幅器２１’のゲインは、電流増幅器２４のゲインより小さい。これにより、差動増幅器２１’ 及びＮＭＯＳＦＥＴ２３’の小型化を図ることができる。
容量２２’の一端に差動増幅器２１’の出力が印加され、容量２２’の他端に出力電圧ＶＯＵＴが印加される。なお、出力電圧ＶＯＵＴの代わりに、出力電圧ＶＯＵＴに依存する電圧を容量２２の他端に印加してもよい。
ＮＭＯＳＦＥＴ２３’のソースにグランド電位が印加され、ＮＭＯＳＦＥＴ２３’のゲートに差動増幅器２１’の出力に基づく電圧（差動増幅器２１’と容量２２’との接続ノード電圧）が印加される。ＮＭＯＳＦＥＴ２３’は、差動増幅器２１’の出力に基づく電
圧を電流に変換してドレインから出力する。差動増幅器２１’と容量２２’との接続ノードが高周波帯域で出力電圧ＶＯＵＴ接地になるため、ドライバ２の高速応答を実現することができる。
電流増幅器２４は、ＮＭＯＳＦＥＴ２３’のドレインから出力される電流Ｉａを電流増幅する。電流増幅器２４の電源電圧は第２定電圧ＶＲＥＧ２である。すなわち、電流増幅器２４は、第２定電圧ＶＲＥＧ２とグランド電位との間の電圧で駆動する。第１定電圧ＶＲＥＧ１と第２定電圧ＶＲＥＧ２とは同一の値であってもよく、互いに異なる値であってもよい。本構成例では、電流増幅器２４からＮＭＯＳＦＥＴ２３’に向かって電流Ｉａが流れるので、電流増幅器２４を例えば図６に示す回路構成にすればよい。
図５に示す本実施形態に係るリニア電源回路における位相補償回路は、図１に示す第１実施形態に係るリニア電源回路と同様である。従って、同様の効果により出力電圧ＶＯＵＴのオーバーシュートを抑えることができる。また、図５に示す本実施形態に係るリニア電源回路は、出力電圧ＶＯＵＴの設定値が低い場合でも差動増幅器２１’の動作を確保することができる。なお、低電圧を入力電圧ＶＩＮとして用いる場合は、第１定電圧ＶＲＥＧ１の代わりに入力電圧ＶＩＮを差動増幅器２１’の電源電圧として用い、第２定電圧ＶＲＥＧ２の代わりに入力電圧ＶＩＮを電流増幅器２４の電源電圧として用いてもよい。
＜第３実施形態＞
図７は、第３実施形態に係るリニア電源回路の構成を示す図である。図７に示すリニア電源回路は、一般的なよく知られるＰＭＯＳソース接地出力段を備えるリニア電源回路に位相補償回路８を適用させている。
図７に示すＰＭＯＳソース接地出力段を備えるリニア電源回路については、従来技術としてよく知られているため、詳細な説明は省略する。図７に示すリニア電源回路についても、出力トランジスタＱ１と第２出力トランジスタ８１の導通度の差を抑えることにより出力電圧のオーバーシュートを抑えることができる。
このように、本明細書に開示されている発明に係る位相補償回路は、第１実施形態及び第２実施形態に係るリニア電源回路に限らず、出力トランジスタが複数の場合に適用可能である。
＜適用例１＞
図８は、半導体集積回路装置の外観図である。図８に示す半導体集積回路装置は外部ピンＰ１～Ｐ１４を備え、内部電源９を内蔵している。内部電源９は、先に説明した第１～第３実施形態のいずれかに係るリニア電源回路である。内蔵する際は出力コンデンサの有無は問わない。内部電源９は、図８に示す半導体集積回路装置内の少なくとも一部の回路に内部電源電圧Ｖｒｅｇ（＝リニア電源回路の出力電圧ＶＯＵＴ）を供給する。
＜適用例２＞
図９は、車両Ｘの外観図である。本構成例の車両Ｘは、不図示のバッテリから出力される電圧の供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置は、図示の便宜上、実際とは異なる場合がある。
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
なお、先に説明したリニア電源回路は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。
＜その他＞
上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本明細書に開示されている発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
位相補償回路は、並列接続されたトランジスタの駆動信号間の遅延を抑えることができる回路であればよく、単なる例示に過ぎない位相補償回路８の具体的な回路構成に限定されない。
１ 第１出力トランジスタ
２ ドライバ
３ 基準電圧生成部
４、５ 抵抗
６ 出力コンデンサ
７ 負荷
８ 位相補償回路
２１、２１’ 差動増幅器
２２、２２’ 容量
２３ ＰＭＯＳＦＥＴ（変換器の一例）
２３’ ＮＭＯＳＦＥＴ（変換器の他の例）
２４ 電流増幅器
８１ 第２出力トランジスタ
８２ 抵抗
８３ 容量
８４ クランプ素子
Ｔ１ 入力端
Ｔ２ 出力端
Ｘ 車両

Claims (12)

  1. 入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられ互いに並列接続される第１出力トランジスタ及び第２出力トランジスタを含む出力段と、
    前記出力電圧に基づく電圧と基準電圧との差に基づいて前記第１出力トランジスタ及び前記第２出力トランジスタを駆動するように構成されるドライバと、
    前記第１出力トランジスタのゲートと前記第２出力トランジスタのゲートとの間に挿入された抵抗と、
    一端が前記入力端に接続され、他端が前記抵抗と前記第２出力トランジスタのゲートとの接続ノードに接続されるコンデンサと、
    前記抵抗と並列に接続されるクランプ素子と、
    を備え、
    前記クランプ素子は、前記第１出力トランジスタの制御端子に印加される第１電圧が前記第２出力トランジスタの制御端子に印加される第２電圧より大きいときに、前記第１電圧と前記第２電圧との差をクランプする、リニア電源回路。
  2. 前記クランプ素子は、前記第１電圧が前記第２電圧より小さいときに、前記第１電圧と前記第２電圧との差をクランプしない、請求項１に記載のリニア電源回路。
  3. 入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられ互いに並列接続される第１出力トランジスタ及び第２出力トランジスタを含む出力段と、
    前記出力電圧に基づく電圧と基準電圧との差に基づいて前記第１出力トランジスタ及び前記第２出力トランジスタを駆動するように構成されるドライバと、
    前記第１出力トランジスタのゲートと前記第２出力トランジスタのゲートとの間に挿入された抵抗と、
    一端が前記入力端に接続され、他端が前記抵抗と前記第２出力トランジスタのゲートとの接続ノードに接続されるコンデンサと、
    前記抵抗と並列に接続されるクランプ素子と、
    を備え、
    前記クランプ素子は、ゲートとドレインとがショートしているＮＭＯＳＦＥＴである、リニア電源回路。
  4. 前記ＮＭＯＳＦＥＴのバックゲートは、前記ＮＭＯＳＦＥＴ自身のドレインとショートしている、請求項３に記載のリニア電源回路。
  5. 前記ＮＭＯＳＦＥＴのソース－ドレイン間に形成される寄生容量が、前記コンデンサの容量値よりも小さい、請求項３又は４に記載のリニア電源回路。
  6. 前記コンデンサは、前記第２出力トランジスタの寄生コンデンサである、請求項１～５のいずれか一項に記載のリニア電源回路。
  7. 前記コンデンサの静電容量値は、前記第１出力トランジスタの前記入力端に接続される第１端子と前記第１出力トランジスタの制御端子との間に設けられる容量の静電容量値より大きい、請求項１～６のいずれか一項に記載のリニア電源回路。
  8. 前記コンデンサは、前記第２出力トランジスタの前記入力端に接続される第１端子と前記第２出力トランジスタの制御端子との間に形成される寄生容量とは異なる容量を含む、請求項１～７のいずれか一項に記載のリニア電源回路。
  9. 前記第１出力トランジスタと前記第２出力トランジスタは、互いに異なるサイズを有する、請求項１～８のいずれか一項に記載のリニア電源回路。
  10. 前記第２出力トランジスタのサイズは前記第１出力トランジスタのサイズより大きい、請求項９に記載のリニア電源回路。
  11. 前記出力段は、ＰＭＯＳソース接地回路から構成される、請求項１～１０のいずれか一項に記載のリニア電源回路。
  12. 請求項１～１１のいずれか一項に記載のリニア電源回路を備える、車両。
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