KR20100084174A - 비휘발성 기억 장치 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 62
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 238000003860 storage Methods 0.000 title abstract description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 239000010410 layer Substances 0.000 claims description 529
- 239000011229 interlayer Substances 0.000 claims description 159
- 230000008859 change Effects 0.000 claims description 110
- 230000015654 memory Effects 0.000 claims description 107
- 239000000463 material Substances 0.000 claims description 39
- 230000006870 function Effects 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 14
- 238000010030 laminating Methods 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000000605 extraction Methods 0.000 description 52
- 230000008569 process Effects 0.000 description 36
- 239000010408 film Substances 0.000 description 24
- 238000009413 insulation Methods 0.000 description 20
- 238000004544 sputter deposition Methods 0.000 description 12
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 9
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 8
- 239000010949 copper Substances 0.000 description 7
- 239000007772 electrode material Substances 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910000314 transition metal oxide Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- XHCLAFWTIXFWPH-UHFFFAOYSA-N [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] XHCLAFWTIXFWPH-UHFFFAOYSA-N 0.000 description 1
- AUEPDNOBDJYBBK-UHFFFAOYSA-N [Si].[C-]#[O+] Chemical compound [Si].[C-]#[O+] AUEPDNOBDJYBBK-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910000428 cobalt oxide Inorganic materials 0.000 description 1
- IVMYJDGYRUAWML-UHFFFAOYSA-N cobalt(ii) oxide Chemical compound [Co]=O IVMYJDGYRUAWML-UHFFFAOYSA-N 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910000480 nickel oxide Inorganic materials 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910001935 vanadium oxide Inorganic materials 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
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- H10N70/011—Manufacture or treatment of multistable switching devices
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- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
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- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H10N70/881—Switching materials
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- H10N70/8833—Binary metal oxides, e.g. TaOx
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- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
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- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/71—Three dimensional array
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- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/72—Array wherein the access device being a diode
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
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Abstract
본 발명의 비휘발성 기억 장치는, 기판(1)과, 제 1 배선(3)과, 제 1 관통공(4)에 설치하여 형성된 제 1 저항 변화 소자(5)와 제 1 다이오드 소자의 하부 전극(6)과, 제 1 배선(3)과 직교하고 또한 제 1 다이오드 소자의 반도체층(7), 도전층(8), 제 2 다이오드 소자의 반도체층(10)이 이 순서로 적층된 복수층으로 이루어지는 제 2 배선(11)과, 제 2 관통공(13)에 설치하여 형성된 제 2 저항 변화 소자(16)와 제 2 다이오드 소자의 상부 전극(14)과, 제 3 배선(17)을 구비하고, 제 2 배선(11)의 도전층(8)은 제 1 다이오드 소자(9)의 상부 전극과 제 2 다이오드 소자(15)의 하부 전극의 역할을 하는 것을 특징으로 한다.
Description
본 발명은, 저항 변화층을 이용한 크로스 포인트형의 비휘발성 기억 장치에 관한 것이고, 특히 다이오드를 배선층에 집적화한 구성에 관한 것이다.
최근, 전자 기기에 있어서의 디지털 기술의 진전에 따라, 음악, 화상, 정보 등의 데이터를 저장하기 위해, 대용량, 비휘발성의 기억 장치의 개발이 활발히 행해지고 있다. 예컨대, 플래시 메모리로 대표되는 비휘발성 기억 장치는 이미 많은 분야에서 이용되고 있다. 그러나, 이 플래시 메모리는 미세화 한계가 가까워지고 있다고 하여, 포스트 플래시 메모리로서, 상변화 메모리(PCRAM), MRAM, FeRAM 등 다양한 메모리가 개발되어 있다. 그 중, 전기적 펄스의 인가에 따라 저항값이 변화하여, 그 상태를 계속 유지하는 재료를 이용한 ReRAM이, 통상의 반도체 프로세스와의 정합성을 취하기 쉬워, 미세화에 적합하다고 하는 점에서 주목받고 있다.
예컨대, 미세화, 대용량을 목적으로 한 크로스 포인트형의 ReRAM이 개시되어 있다(예컨대, 특허 문헌 1 참조). 이 ReRAM은, 기판의 위에 스트라이프 형상의 하부 전극이 형성되고, 하부 전극을 덮어 전면에 액티브층이 형성되어 있다. 액티브층으로서는, 전기적 펄스에 따라 저항이 가역적으로 변화하는 저항 변화층이 이용된다. 액티브층의 위에는, 하부 전극에 직교하여 스트라이프 형상의 상부 전극이 형성되어 있다. 이와 같이, 액티브층을 사이에 두고 하부 전극과 상부 전극이 교차하고 있는 영역이 기억부로 되어 있고, 하부 전극과 상부 전극은 각각 워드선 또는 비트선 중 하나로서 기능한다. 이러한 크로스 포인트형 구성으로 함으로써, 대용량화를 실현할 수 있게 하고 있다.
크로스 포인트형의 ReRAM의 경우에는, 크로스한 교점에 형성되어 있는 저항 변화층의 저항값을 판독할 때에, 다른 행이나 열의 저항 변화층의 영향을 피하기 위해 저항 변화층에 대하여 직렬로 다이오드를 삽입하는 것이 행해지고 있다.
예컨대, 상호 병행한 간격을 갖고 배열된 둘 이상의 비트선과, 상호 병행한 간격을 갖고, 상기 비트선과 교차하는 방향으로 형성된 둘 이상의 워드선과, 비트선 및 워드선이 교차하는 위치이며, 또한 비트선상에 형성된 저항 구조체와, 이 저항 구조체 및 워드선과 접촉하도록 저항 구조체상에 형성된 다이오드 구조체를 구비한 기판과, 이 기판상에 형성된 하부 전극과, 하부 전극상에 형성된 저항 구조체와, 저항 구조체상에 형성된 다이오드 구조체와, 다이오드 구조체상에 형성된 상부 전극을 구비한 ReRAM이 개시되어 있다(예컨대, 특허 문헌 2 참조).
이러한 구성으로 함으로써, 단위 셀 구조를 하나의 다이오드 구조체와 하나의 저항 구조체의 연속 적층 구조로 할 수 있어, 어레이 셀 구조도 간단히 실현할 수 있게 하고 있다.
또한, 배선을 공용하는 예로서는, 크로스 포인트형 구성의 MRAM에 있어서, 워드선을 공용하여, 그 배선의 상하에 대칭적으로 다이오드 소자, MTJ 소자를 형성하는 구성이 개시되어 있다(예컨대, 특허 문헌 3 참조). 여기서는, 배선에 백금, 그 상하에 실리콘을 배치함으로써, 쇼트키 다이오드를 형성하고 있다.
(특허 문헌 1) 일본 특허 공개 공보 제 2003-68984 호
(특허 문헌 2) 일본 특허 공개공보 제 2006-140489 호
(특허 문헌 3) 미국 특허 제 6,879,508 호 명세서
상기 특허 문헌 1에는, 크로스 포인트 구성이 나타내어져 있지만, 이 예에 있어서는 다이오드를 직렬로 접속하는 것이나, 그 구체적 구조에 대해서는 전혀 기재도 시사도 되어 있지 않다.
이에 비하여, 특허 문헌 2에서는, 하부 전극상에 저항 구조체를 형성하고, 또한 이 저항 구조체상에 다이오드 구조체를 형성하고, 이 다이오드 구조체상에 상부 전극을 형성하는 구성이 나타내어져 있고, 이 다이오드 구조체는 NiO나 TiO2 등으로 이루어지는 p형 산화물과 n형 산화물로 형성하는 것이 나타내어져 있다. 그러나 이 특허 문헌 2에 기재되어 있는 다이오드 구조체는 저항 구조체와 같은 외형 크기로 형성되어 있으므로, 다이오드 구조체의 전류 용량을 크게 하는 것이 곤란하다. 다이오드의 전류 용량이 작으면, 기입에 필요한 전류를 충분 흘릴 수 없어, ReRAM의 안정한 작동을 저해한다고 하는 과제를 갖는다.
또한, 특허 문헌 3에서는, 배선을 상하의 메모리 셀에서 공용하고, 배선과의 상하 계면에서 쇼트키 다이오드를 형성하는 구성으로 되어 있지만, 쇼트키 다이오드는 한 방향으로 밖에 전류를 흐르게 할 수 없다. 극성이 다른 전압에 의해 저항 변화를 하는 저항 변화막을 소자막으로 하는 ReRAM을 이용하는 경우에는, 쌍방향으로 전류를 흐르게 할 필요가 있다. 또한, 쌍방향으로 전류를 흐르게 할 수 있는 MSM 다이오드를 사용한 경우에는, 소자를 구성하는 요소가 증가하여, 제조 방법이 복잡해지는 과제를 갖고 있지만, 이 특허 문헌 3에는, 그 과제 및 구체적 구조에 대하여 전혀 기재도 시사도 되어 있지 않다.
우리들은 본 발명에 앞서, 다이오드 소자의 일부를 크로스 포인트의 상층 배선에 설치함으로써, 다이오드 소자의 실효적인 면적을 저항 소자의 면적보다 확대시키는 크로스 포인트 구조를 제안하여(일본 특허 출원 제 2006-312590 호), 다이오드 소자와 저항 변화층을 조합한 크로스 포인트형 구성에 있어서도 충분한 전류 용량을 확보할 수 있고, 안정한 작동이 가능한 ReRAM을 실현했다.
그러나, 이 구조는, 배선 구조의 일부에 다이오드 소자를 집적화하고는 있지만, 저항 변화막의 전극 재료, 다이오드의 전극 재료, 배선 재료로 각각에 적합한 도전성 재료를 이용하는 경우에는, 크로스 포인트의 메모리 셀의 구성 요소가 여전히 많은 것에는 변함이 없다. 메모리 셀의 구성 요소가 많으면, 제조 방법이 복잡해져, 미세화가 곤란해진다고 하는 과제가 있다.
본 발명은, 이러한 새로운 과제를 해결하는 것으로, 다이오드 소자와 저항 변화층을 조합한 크로스 포인트형 구성에 있어서 충분한 전류 용량을 확보할 수 있고, 또한 계층 비트선 구조의 특징을 살려, 짝수층의 배선에, 상하의 메모리 셀의 다이오드 소자의 전극을 공용하는 구성으로 함으로써, 제조 방법이 용이하고 또한 미세화에 적합한 비휘발성 기억 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명의 비휘발성 기억 장치는, 기판과, 상기 기판상에 형성된 서로 평행하게 형성된 복수의 제 1 배선과, 상기 기판 및 상기 제 1 배선상에 형성된 제 1 층간 절연층과, 상기 제 1 배선상의 상기 제 1 층간 절연층에 형성된 제 1 메모리 셀 홀과, 상기 제 1 메모리 셀 홀의 내부에 형성되고, 상기 제 1 배선에 접속되는 제 1 저항 변화층과, 상기 제 1 메모리 셀 홀의 내부에 형성되고, 상기 제 1 저항 변화층상에 형성되는 제 1 다이오드 소자의 하부 전극과, 상기 하부 전극의 상면을 덮고 또한, 상기 제 1 층간 절연층상에 형성되고, 상기 제 1 배선과 직교하고, 또한 상기 제 1 다이오드 소자의 반도체층, 도전층, 제 2 다이오드 소자의 반도체층이 이 순서로 적층된 복수층으로 이루어지는 서로 평행하게 형성된 복수의 제 2 배선과, 상기 제 2 배선 및 상기 제 1 층간 절연층상에 형성된 제 2 층간 절연층과, 상기 제 2 배선상의 상기 제 2 층간 절연층을 관통하여 형성된 제 2 메모리 셀 홀과, 상기 제 2 메모리 셀 홀의 내부에 형성되고, 상기 제 2 배선에 접속되는 제 2 다이오드 소자의 상부 전극과, 상기 제 2 메모리 셀 홀의 내부에 형성되고, 상기 제 2 다이오드 소자의 상부 전극에 접속되는 제 2 저항 변화층과, 상기 제 2 저항 변화층의 상면을 덮고 또한, 상기 제 2 층간 절연층상에 형성되고, 상기 제 2 배선과 직교하고, 또한 서로 평행하게 형성된, 복수의 제 3 배선을 구비하는 것을 특징으로 한다.
또한, 본 발명의 비휘발성 기억 장치는, 기판과, 상기 기판상에 제 1 방향으로 연장되도록 서로 평행하게 형성된 복수의 제 1 배선과, 상기 기판 및 상기 복수의 제 1 배선의 위에 형성된 제 1 층간 절연층과, 상기 제 1 층간 절연층의 위에, 상기 제 1 층간 절연층의 두께 방향에서 보아 상기 제 1 방향과 교차하는 제 2 방향으로 연장되도록 서로 평행하게 형성된 복수의 제 2 배선과, 상기 제 1 층간 절연층 및 상기 복수의 제 2 배선의 위에 형성된 제 2 층간 절연층과, 상기 제 2 층간 절연층의 위에, 상기 제 2 층간 절연층의 두께 방향에서 보아 상기 제 2 방향과 교차하는 제 3 방향으로 연장되도록 서로 평행하게 형성된 복수의 제 3 배선을 구비하고, 상기 제 1 층간 절연층에는, 상기 제 1 배선과 상기 제 2 배선의 입체 교차점의 각각에 있어서 상기 제 1 층간 절연층을 관통하도록, 복수의 제 1 관통공(through hole)이 형성되고, 상기 제 2 층간 절연층에는, 상기 제 2 배선과 상기 제 3 배선의 입체 교차점의 각각에 있어서 상기 제 2 층간 절연층을 관통하도록, 복수의 제 2 관통공이 형성되고, 상기 제 2 배선은 제 1 반도체층과 도전층과 제 2 반도체층이 이 순서로 적층된 구조를 갖고, 또한, 제 1 비휘발성 기억 소자가, 각각의 상기 제 1 관통공의 내부에 있어서 상기 제 1 배선의 위에 제 1 저항 변화층과 제 1 전극층이 이 순서로 적층됨으로써 구성되고, 제 2 비휘발성 기억 소자가, 각각의 상기 제 2 관통공의 내부에 있어서 상기 제 2 배선의 위에 제 2 전극층과 제 2 저항 변화층이 이 순서로 적층됨으로써 구성된다.
이러한 구성에서는, 제 2 배선의 도전층은, 제 1 다이오드 소자의 상부 전극과 제 2 다이오드 소자의 하부 전극과 원래의 배선층의 도전층이라고 하는 세 가지 기능을 하는 것이 가능해진다. 종래라면, 제 1 다이오드 소자의 상부 전극 및 하부 전극, 제 2 다이오드 소자의 상부 전극 및 하부 전극의 총 네 전극이 필요하게 되는 것을, 본 구조에서는, 저항 변화 소자의 전극을 다이오드 소자의 전극에 이용(겸용)하는 것을 제외하면, 배선층의 한 전극에 집약할 수 있다. 따라서, 프로세스 단계수를 줄여 프로세스 비용을 저감할 수 있다.
또한, 제 1 다이오드 소자의 반도체층과 도전층의 접촉면은, 제 1 다이오드 소자의 면적을 규정하는 하부 전극보다 크고, 제 2 다이오드 소자의 반도체층과 도전층의 접촉면도, 제 2 다이오드 소자의 면적을 규정하는 상부 전극보다 커진다. 즉, 반도체층과 도전층의 계면에서는, 각 전극에서 규정되는 영역의 외측에도 전류가 흐르므로, 각 다이오드 소자의 전류 용량을 향상시킬 수 있다. 따라서, 다이오드 소자와 저항 변화층을 조합한 크로스 포인트형 구성에 있어서 충분한 전류 용량을 확보할 수 있고 또한, 상하의 메모리 셀의 다이오드 소자의 전극을 공용하는 구성으로 함으로써, 제조 방법이 용이하고 또한 미세화를 가능하게 하는 비휘발성 기억 장치를 실현할 수 있다.
상기 비휘발성 기억 장치에 있어서, 상기 제 1 관통공은, 양단의 개구부가 상기 제 1 배선과 상기 제 2 배선으로 완전히 덮이도록 형성되고, 상기 제 2 관통공은, 양단의 개구부가 상기 제 2 배선과 상기 제 3 배선으로 완전히 덮이도록 형성되어 있더라도 좋다.
상기 비휘발성 기억 장치에 있어서, 상기 복수의 제 1 배선과 상기 제 1 층간 절연층과 상기 제 1 비휘발성 기억 소자와 상기 복수의 제 2 배선과 상기 제 2 층간 절연층과 상기 제 1 비휘발성 기억 소자를 갖는 구성 단위가 복수 적층되어 이루어지더라도 좋다.
이러한 구성에서는, 예컨대, 4층의 크로스 포인트 메모리 구조에서는, 다이오드 기능을 갖는 배선층은 2층에 집약할 수 있고, 8층의 크로스 포인트 메모리 구조에서는, 다이오드 기능을 갖는 배선층은 4층에 집약할 수 있다. 즉, 다층 구조에 있어서, 다이오드 기능을 갖는 배선층을 약 반에 집약할 수 있다. 다시 말해, 나머지의 배선은 통상의 LSI 프로세스에서 사용되는 배선층을 배치할 수 있다. 따라서, 다이오드 소자와 저항 변화층을 조합한 크로스 포인트형 구성에 있어서 충분한 전류 용량을 확보할 수 있고 또한, 프로세스가 복잡해지거나, 고비용이 되지 않고, 대용량의 비휘발성 기억 장치를 실현할 수 있다.
상기 비휘발성 기억 장치에 있어서, 상기 제 2 배선의 긴 방향의 길이는, 상기 제 1 배선의 긴 방향의 길이 및 상기 제 3 배선의 긴 방향의 길이의 적어도 한쪽보다 짧더라도 좋다.
이러한 구성에서는, 저항률이 높은 재료이더라도 다이오드 기능에 적합한 전극 재료를 자유롭게 선택할 수 있다. 제 2 배선을 짧게 함으로써, 크로스 포인트 메모리를 구동하기 위한 회로와 메모리 셀 사이의 배선에 있어서의 신호의 지연이나, 배선 저항에 의한 메모리 셀로의 인가 전압의 부족을 방지할 수 있다.
상기 비휘발성 기억 장치에 있어서, 상기 제 2 배선의 두께가, 상기 제 1 배선의 두께 및 제 3 배선의 두께의 적어도 한쪽보다 얇더라도 좋다.
이러한 구성에서는, 가공ㆍ연마를 하는 것이 곤란한 재료이더라도 다이오드 기능에 적합한 전극 재료를 자유롭게 선택할 수 있다. 또한, 제 2 배선의 막 두께를 얇게 함으로써, 가공이나 연마에 의한 패터닝이 용이해져, 메모리 셀을 보다 미세화하는 것이 가능해진다.
상기 비휘발성 기억 장치에 있어서, 상기 제 1 배선을 구성하는 재료의 전기 저항률 및 상기 제 3 배선을 구성하는 재료의 전기 저항률의 적어도 한쪽은, 상기 제 2 배선을 구성하는 재료의 전기 저항률보다 낮더라도 좋다.
이러한 구성에서는, 다이오드 기능을 갖는 배선층은 제 2 배선에 집약할 수 있으므로, 나머지 제 1 및 제 3 배선은, 다이오드의 전극이라고 하는 제약에 얽매이지 않고, 보다 낮은 저항인 도전율을 갖는 배선층을 사용할 수 있다. 이에 따라, 크로스 포인트 메모리를 구동하기 위한 회로와 메모리 셀 사이의 배선에 있어서의 신호의 지연, 배선 저항에 의한 메모리 셀로의 인가 전압의 부족을 방지할 뿐만 아니라, 메모리의 고속 동작을 실현할 수 있다.
상기 구성 단위가 적층된 비휘발성 기억 장치에 있어서, 상기 복수의 제 1 배선 및 상기 복수의 제 3 배선이 워드선 기능(메모리 셀을 활성화하고, 판독하고, 기입을 가능한 상태로 하는 워드선에 디코더가 접속되고, 디코더에 의해 워드선이 선택되면(전압이 인가되면), 워드선에 접속된 메모리 셀이 활성화된다)을 갖고, 상기 복수의 제 2 배선이 비트선 기능(메모리 셀과의 사이에서 데이터의 기입, 판독을 행하기 위한 비트선에 센스 앰프가 접속되고, 센스 앰프에서 비트선 전위가 증폭되어, 디지털 신호로서 처리된다)을 갖고, 상기 구성 단위의 각각에 속하는 상기 제 2 배선의 각각이 두께 방향에서 보아 서로 겹치도록 형성되고, 기판측에서 세어 짝수 번째의 상기 구성 단위에 속하는 제 2 배선 중 두께 방향에서 보아 서로 겹치는 것이 서로 전기적으로 접속되고, 기판측에서 세어 홀수 번째의 상기 구성 단위에 속하는 제 2 배선 중 두께 방향에서 보아 서로 겹치는 것이 서로 전기적으로 접속되더라도 좋다.
이러한 구성에서는, 메모리 셀이, X 방향으로 연장되어 복수의 층에 형성된 비트선과, Y 방향으로 연장되어 비트선 사이의 각 층에 형성된 워드선의 교점 위치에 형성되어 있다. 그리고, Z 방향(두께 방향)으로 정렬된 비트선군마다, 워드선이 공통인 복수의 기본 어레이면이, Y 방향으로 나란히 배치되어 있다. 즉, 이른바 다층 크로스 포인트 구조가 실현되어 있다. 그리고, 각 기본 어레이면에 있어서, 적층 구조 중 짝수층의 비트선 및 홀수층의 비트선이 각각 공통으로 접속되어 있고, 공통으로 접속된 짝수층 및 홀수층의 비트선은, 선택 스위치 소자를 부가함으로써, 이것에 접속되는 글로벌 비트선과의 전기적인 접속/비접속이 전환 제어된다. 즉, 계층 비트선 방식을 실현하고 있다. 이에 따라, 레이아웃 면적의 증대를 가능한 한 초래하지 않고, 어레이 크기를 작게 할 수 있다.
또한, 본 발명의 비휘발성 기억 장치의 제조 방법은, 기판상에 서로 평행하게 형성된 복수의 제 1 배선을 형성하는 공정과, 상기 기판 및 제 1 배선상에 제 1 층간 절연층을 형성하는 공정과, 상기 제 1 배선상에 또한 상기 제 1 층간 절연층의 소정의 위치에 제 1 메모리 셀 홀을 형성하는 공정과, 상기 제 1 메모리 셀 홀 중에 제 1 저항 변화층을 설치하여 형성하는 공정과, 상기 제 1 메모리 셀 홀 중의 상기 제 1 저항 변화층상에, 제 1 다이오드 소자의 하부 전극을 더 설치하여 형성하는 공정과, 상기 하부 전극의 상면을 덮고 또한, 상기 제 1 층간 절연층상에, 상기 제 1 배선과 직교하여 서로 평행하게 형성되고, 또한 상기 제 1 다이오드 소자의 반도체층, 도전층, 제 2 다이오드 소자의 반도체층이 이 순서로 적층된 복수층으로 이루어지는 복수의 제 2 배선을 형성하는 공정과, 상기 제 2 배선 및 상기 제 1 층간 절연층상에 제 2 층간 절연층을 형성하는 공정과, 상기 제 2 배선상에 또한 상기 제 2 층간 절연층의 소정의 위치에 제 2 메모리 셀 홀을 형성하는 공정과, 상기 제 2 메모리 셀 홀 중에 제 2 다이오드 소자의 상부 전극을 설치하여 형성하는 공정과, 상기 제 2 메모리 셀 홀 중의 상기 상부 전극상에, 제 2 저항 변화층을 더 설치하여 형성하는 공정과, 상기 제 2 저항 변화층의 상면을 덮고 또한, 상기 제 2 층간 절연층상에, 상기 제 2 배선과 직교하여 서로 평행하게 형성된 복수의 제 3 배선을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 비휘발성 기억 장치의 제조 방법은, 기판상에 제 1 방향으로 연장되도록 서로 평행하게 복수의 제 1 배선을 형성하는 공정과, 상기 기판 및 상기 복수의 제 1 배선의 위에 제 1 층간 절연층을 형성하는 공정과, 각각의 상기 제 1 배선의 위에 소정의 간격으로 나란하도록 상기 제 1 층간 절연막을 관통하는 복수의 제 1 관통공을 형성하는 공정과, 상기 제 1 관통공의 내부에 있어서 상기 제 1 배선의 위에 제 1 저항 변화층과 제 1 전극층을 이 순서로 적층하는 공정과, 상기 제 1 층간 절연층의 위에, 상기 제 1 층간 절연층의 두께 방향에서 보아 상기 제 1 방향과 교차하는 제 2 방향으로 연장되도록 서로 평행하게, 또한, 상기 제 1 전극층의 상단면의 전면을 덮도록, 제 1 반도체층과 도전층과 제 2 반도체층이 이 순서로 적층된 구조를 갖는 복수의 제 2 배선을 형성하는 공정과, 상기 제 1 층간 절연층 및 상기 복수의 제 2 배선의 위에 제 2 층간 절연층을 형성하는 공정과, 각각의 상기 제 2 배선의 위에 소정의 간격으로 나란하고 또한 상기 제 2 층간 절연막을 관통하는 복수의 제 2 관통공을 형성하는 공정과, 상기 제 2 관통공에 있어서 상기 제 2 배선의 위에 제 2 저항 변화층과 제 2 전극층을 이 순서로 적층하는 공정과, 상기 제 2 층간 절연층의 위에, 상기 제 2 층간 절연층의 두께 방향에서 보아 상기 제 2 방향과 교차하는 제 3 방향으로 연장되도록 서로 평행하게, 또한, 상기 제 2 전극층의 상단면의 전면을 덮도록, 복수의 제 3 배선을 형성하는 공정을 갖는다.
이러한 제조 방법에서는, 제 1 다이오드 소자의 반도체층과, 제 1 다이오드 소자의 상부 전극과 제 2 다이오드 소자의 하부 전극과 원래의 배선층의 도전층의 기능을 갖는 도전층과, 제 2 다이오드 소자의 반도체층을 일괄하여 형성할 수 있다. 이상의 제조 방법에 의해, 다이오드 소자와 저항 변화층을 조합한 크로스 포인트형 구성에 있어서 충분한 전류 용량을 확보할 수 있고 또한, 상하의 메모리 셀의 다이오드 소자의 전극을 공용하는 구성으로 함으로써, 미세화에 적합한 비휘발성 기억 장치를 실현할 수 있다.
상기 제조 방법에 있어서, 상기 제 1 배선을 형성하는 공정은, 상기 제 1 층간 절연층에 소망하는 홈을 형성한 후의 CMP법을 이용하여 상기 홈의 내부에 배선 재료를 설치하는 다마신 공법에 의한 것이며, 상기 제 2 배선을 형성하는 공정은, 제 1 반도체층과 도전층과 제 2 반도체층을 이 순서로 적층한 후 마스크를 이용하여 에칭하는 것이며, 상기 제 3 배선을 형성하는 공정은, 상기 제 2 층간 절연층에 소망하는 홈을 형성한 후의 CMP법을 이용하여 상기 홈의 내부에 배선 재료를 설치하는 다마신 공법에 의한 것이더라도 좋다.
이러한 제조 방법에서는, 다이오드 기능을 갖는 적층 구조로 이루어지는 제 2 배선은 적층 구조를 가공하기에 적합한 에칭으로 형성할 수 있다. 또한, 낮은 도전율의 배선 재료를 형성하는 것이 바람직한 제 1 배선 및 제 3 배선에 대해서는, 통상의 미세화에 대응한 LSI 프로세스의 배선에서 사용되는 다마신 공법에 의해 형성할 수 있다. 즉, 목적에 따른 제조 방법을 선택함으로써, 미세화에 적합한 비휘발성 기억 장치를 실현할 수 있다.
본 발명의 상기 목적, 다른 목적, 특징, 및 이점은, 첨부 도면을 참조하여, 이하의 바람직한 실시 형태의 상세한 설명으로부터 분명해진다.
본 발명은, 상기 구성을 채용함으로써, 다이오드 소자와 저항 변화층을 조합한 크로스 포인트형 구성에 있어서 충분한 전류 용량을 확보할 수 있다. 또한, 계층 비트선 구조의 특징을 살려, 적층 구조의 짝수층의 배선에, 상하의 메모리 셀의 다이오드 소자의 전극을 공용하는 구성으로 함으로써, 제조 방법이 용이하고 미세화에 적합한 비휘발성 기억 장치를 실현할 수 있다고 하는 큰 효과를 나타낸다.
도 1은 본 발명의 제 1 실시 형태에 따른 2층 구조의 크로스 포인트 메모리의 구조 단면도,
도 2는 본 발명의 제 1 실시 형태에 따른 2층 구조의 크로스 포인트 메모리의 평면도,
도 3은 본 발명의 제 2 실시 형태에 따른 4층 구조의 크로스 포인트 메모리의 구조 단면도,
도 4는 본 발명의 제 3 실시 형태에 따른 계층 비트선 구조의 8층 크로스 포인트 메모리의 구조 단면도,
도 5는 본 발명의 제 1 실시 형태의 2층 구조의 크로스 포인트 메모리의 제 1 제조 방법을 설명하는 공정 단면도이며, 도 5(a)는 기판상에 제 1 배선을 형성하는 공정을 나타내는 도면, 도 5(b)는 제 1 층간 절연층을 형성하는 공정을 나타내는 도면, 도 5(c)는 제 1 층간 절연층에 복수의 제 1 관통공을 형성하는 공정을 나타내는 도면, 도 5(d)는 각각의 제 1 관통공 내에 제 1 저항 변화층을 설치하여 형성하는 공정을 나타내는 도면, 도 5(e)는 각각의 제 1 관통공 내에 제 1 전극층을 설치하여 형성하는 공정을 나타내는 도면, 도 5(f)는 제 2 배선을 형성하는 공정을 나타내는 도면,
도 6은 본 발명의 제 1 실시 형태의 2층 구조의 크로스 포인트 메모리의 제 1 제조 방법을 설명하는 공정 단면도이며, 도 6(a)는 제 2 층간 절연층을 형성하는 공정을 나타내는 도면, 도 6(b)는 제 2 관통공을 형성하는 공정을 나타내는 도면, 도 6(c)는 각각의 제 2 관통공 내에 제 2 전극층을 설치하여 형성하는 공정을 나타내는 도면, 도 6(d)는 각각의 제 2 관통공 내에 제 2 저항 변화층을 설치하여 형성하는 공정을 나타내는 도면,
도 7은 본 발명의 제 1 실시 형태의 2층 구조의 크로스 포인트 메모리의 제 1 제조 방법을 설명하는 공정 단면도이며, 도 7(a)는 제 1 추출 콘택트 플러그를 형성하는 공정을 나타내는 도면, 도 7(b)는 제 3 배선과 제 1 추출 배선을 형성하는 공정을 나타내는 도면,
도 8은 본 발명의 제 1 실시 형태의 2층 구조의 크로스 포인트 메모리의 제 2 제조 방법을 설명하는 공정 단면도이며, 도 8(a)는 기판상에 제 1 층간 절연층과 홈을 형성하는 공정을 나타내는 도면, 도 8(b)는 다마신 프로세스에 의해 제 1 배선을 형성하는 공정을 나타내는 도면, 도 8(c)는 제 1 층간 절연층을 형성하는 공정을 나타내는 도면, 도 8(d)는 제 1 층간 절연층에 복수의 제 1 관통공을 형성하는 공정을 나타내는 도면, 도 8(e)는 각각의 제 1 관통공 내에 제 1 저항 변화층을 설치하여 형성하는 공정을 나타내는 도면, 도 8(f)는 각각의 제 1 관통공 내에 제 1 전극층을 설치하여 형성하는 공정을 나타내는 도면,
도 9는 본 발명의 제 1 실시 형태의 2층 구조의 크로스 포인트 메모리의 제 2 제조 방법을 설명하는 공정 단면도이며, 도 9(a)는 제 2 배선을 형성하는 공정을 나타내는 도면, 도 9(b)는 제 2 층간 절연층을 형성하는 공정을 나타내는 도면, 도 9(c)는 제 2 관통공을 형성하는 공정을 나타내는 도면, 도 9(d)는 각각의 제 2 관통공 내에 제 2 전극층을 설치하여 형성하는 공정을 나타내는 도면,
도 10은 본 발명의 제 1 실시 형태의 2층 구조의 크로스 포인트 메모리의 제 2 제조 방법을 설명하는 공정 단면도이며, 도 10(a)는 각각의 제 2 관통공 내에 제 2 저항 변화층을 설치하여 형성하는 공정을 나타내는 도면, 도 10(b)는 제 3 층간 절연층을 형성한 후에 제 1 추출 콘택트 플러그를 설치하여 형성하기 위한 개구부를 형성하는 공정을 나타내는 도면, 도 10(c)는 제 3 배선 및 제 1 추출 배선을 설치하여 형성하기 위한 홈을 형성하는 공정을 나타내는 도면, 도 10(d)는 다마신 프로세스에 의해 제 3 배선 및 제 1 추출 콘택트 플러그 및 제 1 추출 배선을 형성하는 공정을 나타내는 도면이다.
도 2는 본 발명의 제 1 실시 형태에 따른 2층 구조의 크로스 포인트 메모리의 평면도,
도 3은 본 발명의 제 2 실시 형태에 따른 4층 구조의 크로스 포인트 메모리의 구조 단면도,
도 4는 본 발명의 제 3 실시 형태에 따른 계층 비트선 구조의 8층 크로스 포인트 메모리의 구조 단면도,
도 5는 본 발명의 제 1 실시 형태의 2층 구조의 크로스 포인트 메모리의 제 1 제조 방법을 설명하는 공정 단면도이며, 도 5(a)는 기판상에 제 1 배선을 형성하는 공정을 나타내는 도면, 도 5(b)는 제 1 층간 절연층을 형성하는 공정을 나타내는 도면, 도 5(c)는 제 1 층간 절연층에 복수의 제 1 관통공을 형성하는 공정을 나타내는 도면, 도 5(d)는 각각의 제 1 관통공 내에 제 1 저항 변화층을 설치하여 형성하는 공정을 나타내는 도면, 도 5(e)는 각각의 제 1 관통공 내에 제 1 전극층을 설치하여 형성하는 공정을 나타내는 도면, 도 5(f)는 제 2 배선을 형성하는 공정을 나타내는 도면,
도 6은 본 발명의 제 1 실시 형태의 2층 구조의 크로스 포인트 메모리의 제 1 제조 방법을 설명하는 공정 단면도이며, 도 6(a)는 제 2 층간 절연층을 형성하는 공정을 나타내는 도면, 도 6(b)는 제 2 관통공을 형성하는 공정을 나타내는 도면, 도 6(c)는 각각의 제 2 관통공 내에 제 2 전극층을 설치하여 형성하는 공정을 나타내는 도면, 도 6(d)는 각각의 제 2 관통공 내에 제 2 저항 변화층을 설치하여 형성하는 공정을 나타내는 도면,
도 7은 본 발명의 제 1 실시 형태의 2층 구조의 크로스 포인트 메모리의 제 1 제조 방법을 설명하는 공정 단면도이며, 도 7(a)는 제 1 추출 콘택트 플러그를 형성하는 공정을 나타내는 도면, 도 7(b)는 제 3 배선과 제 1 추출 배선을 형성하는 공정을 나타내는 도면,
도 8은 본 발명의 제 1 실시 형태의 2층 구조의 크로스 포인트 메모리의 제 2 제조 방법을 설명하는 공정 단면도이며, 도 8(a)는 기판상에 제 1 층간 절연층과 홈을 형성하는 공정을 나타내는 도면, 도 8(b)는 다마신 프로세스에 의해 제 1 배선을 형성하는 공정을 나타내는 도면, 도 8(c)는 제 1 층간 절연층을 형성하는 공정을 나타내는 도면, 도 8(d)는 제 1 층간 절연층에 복수의 제 1 관통공을 형성하는 공정을 나타내는 도면, 도 8(e)는 각각의 제 1 관통공 내에 제 1 저항 변화층을 설치하여 형성하는 공정을 나타내는 도면, 도 8(f)는 각각의 제 1 관통공 내에 제 1 전극층을 설치하여 형성하는 공정을 나타내는 도면,
도 9는 본 발명의 제 1 실시 형태의 2층 구조의 크로스 포인트 메모리의 제 2 제조 방법을 설명하는 공정 단면도이며, 도 9(a)는 제 2 배선을 형성하는 공정을 나타내는 도면, 도 9(b)는 제 2 층간 절연층을 형성하는 공정을 나타내는 도면, 도 9(c)는 제 2 관통공을 형성하는 공정을 나타내는 도면, 도 9(d)는 각각의 제 2 관통공 내에 제 2 전극층을 설치하여 형성하는 공정을 나타내는 도면,
도 10은 본 발명의 제 1 실시 형태의 2층 구조의 크로스 포인트 메모리의 제 2 제조 방법을 설명하는 공정 단면도이며, 도 10(a)는 각각의 제 2 관통공 내에 제 2 저항 변화층을 설치하여 형성하는 공정을 나타내는 도면, 도 10(b)는 제 3 층간 절연층을 형성한 후에 제 1 추출 콘택트 플러그를 설치하여 형성하기 위한 개구부를 형성하는 공정을 나타내는 도면, 도 10(c)는 제 3 배선 및 제 1 추출 배선을 설치하여 형성하기 위한 홈을 형성하는 공정을 나타내는 도면, 도 10(d)는 다마신 프로세스에 의해 제 3 배선 및 제 1 추출 콘택트 플러그 및 제 1 추출 배선을 형성하는 공정을 나타내는 도면이다.
이하, 본 발명의 실시의 형태에 대하여, 도면을 참조하면서 설명한다. 또, 같은 요소에 대해서는 같은 부호를 붙이고 있고, 설명을 생략하는 경우가 있다. 또한, 기억부 등의 형상에 대해서는 모식적인 것이며, 그 개수 등에 대해서도 도시하기 쉬운 개수로 하고 있다.
(제 1 실시 형태)
도 1은 본 발명의 제 1 실시 형태에 따른 2층 구조의 크로스 포인트형의 비휘발성 기억 장치의 개략 구성의 일례를 나타내는 측방 단면도이다. 본 실시의 형태의 비휘발성 기억 장치는, 기판(1)과, 이 기판(1)상에 형성된 스트라이프 형상의 제 1 배선(3)과, 제 1 배선(3)을 피복하여 기판(1)상에 형성된 제 1 층간 절연층(2)과, 제 1 층간 절연층(2)상에 제 1 배선(3)과 직교하도록 형성된 스트라이프 형상의 제 2 배선(11)과, 제 2 배선(11)을 피복하여 제 1 층간 절연층(2)상에 형성된 제 2 층간 절연층(12)과, 제 2 층간 절연층(12)상에 형성된 스트라이프 형상의 제 3 배선(17)을 구비하고 있다.
보다 상세하게는, 본 실시의 형태의 비휘발성 기억 장치는, 기판(1)과, 기판(1)의 위에 기판(1)의 주면과 평행한 제 1 평면을 이루고, 또한 각각이 제 1 방향으로 연장되도록 서로 평행하게 형성된 복수의 제 1 배선(3)과, 기판(1)과 복수의 제 1 배선(3)의 위에(이들을 피복하도록) 또한 상면이 기판(1)의 주면과 평행하게 되도록 형성된 제 1 층간 절연층(2)과, 제 1 층간 절연층(2)의 위에 제 1 평면과 평행한 제 2 평면을 이루고, 또한 각각이 제 1 층간 절연층(2)의 두께 방향에서 보아 제 1 방향과 교차하는(도 1의 예에서는 직교하는) 제 2 방향으로 연장되도록 서로 평행하게 형성된 복수의 제 2 배선(11)과, 제 1 층간 절연층(2)과 복수의 제 2 배선(11)의 위에(이들을 피복하도록) 또한 상면이 기판(1)의 주면과 평행하게 되도록 형성된 제 2 층간 절연층(12)과, 제 2 층간 절연층(12)의 위에 제 2 평면과 평행한 제 3 평면을 이루고, 또한 각각이 제 2 층간 절연층(12)의 두께 방향(제 1 층간 절연층(2)의 두께 방향과 같은)에서 보아 제 2 방향과 교차하는(도 1의 예에서는 직교하는) 제 3 방향으로 연장되도록 서로 평행하게 형성된 복수의 제 3 배선(17)을 구비하고 있다. 제 1 배선(3)과 제 2 배선(11)은 서로 입체 교차하고, 제 2 배선(11)과 제 3 배선(17)은 서로 입체 교차한다.
제 2 배선(11)은, 제 1 반도체층(7)(제 1 다이오드 소자의 반도체층)과 도전층(8)과 제 2 반도체층(10)(제 2 다이오드 소자의 반도체층)이 이 순서로 적층되어 이루어진다. 제 1 반도체층(7)과 도전층(8)과 제 2 반도체층은, 두께 방향(적층하는 방향, 이하 마찬가지)에서 보면 모두 동일한 형상을 갖는다. 제 1 반도체층(7)은, 복수의 제 1 관통공(4)을 접속하도록 구성된다. 제 2 반도체층(10)은, 복수의 제 2 관통공(13)을 접속하도록 구성된다.
제 1 배선(3)과 제 2 배선(11)이 입체 교차하는 영역(입체 교차점)에는, 제 1 층간 절연층(2)을 관통하도록 제 1 관통공(4)(메모리 셀 홀)이 형성되어 있다. 이 제 1 관통공(4) 중에는 제 1 배선(3)이 노출되어 있고, 그 위에 제 1 저항 변화층(5)과 제 1 전극층(6)(제 1 다이오드 소자(9)의 하부 전극)이 이 순서로 적층되도록 충전되어 있다. 이러한 구성에 의해, 제 1 저항 변화층(5)과 제 1 전극층(6)은, 제 1 배선(3)과 제 2 배선(11)을 전기적으로 접속한다. 도 1의 예에서는, 제 1 배선(3)과 제 1 저항 변화층(5)은 물리적으로(직접적으로) 접하도록 형성되고, 제 1 저항 변화층(5)과 제 1 전극층(6)은 물리적으로(직접적으로) 접하도록 형성되고, 제 1 전극층(6)과 제 2 배선(11)(제 1 반도체층(7))은 물리적으로(직접적으로) 접하도록 형성되어 있다.
제 2 배선(11)과 제 3 배선(17)이 입체 교차하는 영역(입체 교차점)에는, 제 2 층간 절연층(12)을 관통하도록 제 2 관통공(13)(메모리 셀 홀)이 형성되어 있다. 이 제 2 관통공(13) 중에는 제 2 배선(11)이 노출되어 있고, 그 위에 제 2 전극층(14)(제 2 다이오드 소자(15)의 상부 전극)과 제 2 저항 변화층(16)이 이 순서로 적층되도록 충전되어 있다. 이러한 구성에 의해, 제 2 전극층(14)과 제 1 저항 변화층(16)은, 제 2 배선(11)과 제 3 배선(17)을 전기적으로 접속한다. 도 1의 예에서는, 제 2 배선(11)(제 2 반도체층(10))과 제 2 전극층(14)은 물리적으로(직접적으로) 접하도록 형성되고, 제 2 전극층(14)과 제 2 저항 변화층(16)은 물리적으로(직접적으로) 접하도록 형성되고, 제 2 저항 변화층(16)과 제 3 배선(17)은 물리적으로(직접적으로) 접하도록 형성되어 있다.
각각의 제 1 관통공(4)에 대하여, 그 제 1 관통공(4)의 하부 개구의 전면을 덮는 제 1 배선(3) 중 두께 방향에서 보아 그 제 1 관통공(4)의 하부 개구와 대략 일치하는 영역과, 그 제 1 관통공(4) 중에 설치하여 형성된 제 1 저항 변화층(5) 및 제 1 전극층(6)으로 제 1 저항 변화 소자가 구성되어 있다. 즉, 제 1 저항 변화 소자에 있어서, 제 1 저항 변화층(5)은 제 1 배선(3)과 제 1 전극층(6) 사이에 있다.
각각의 제 2 관통공(13)에 대하여, 그 제 2 관통공(13) 중에 설치하여 형성된 제 2 전극층(14) 및 제 2 저항 변화층(16)과, 그 제 2 관통공(13)의 상부 개구의 전면을 덮는 제 3 배선(17) 중 두께 방향에서 보아 그 제 2 관통공(13)의 상부 개구와 대략 일치하는 영역으로 제 2 저항 변화 소자가 구성되어 있다. 즉, 제 2 저항 변화 소자에 있어서, 제 2 저항 변화층(16)은 제 2 전극층(14)과 제 3 배선(17) 사이에 있다.
제 1 저항 변화 소자와 제 2 저항 변화 소자는, 양측의 전극(전극층과 배선)에 소정의 전류 또는 전압을 인가함으로써, 전극 사이의 저항값이 변화한다고 하는 특성을 갖는다. 이 저항값은, 전류 또는 전압의 인가를 정지하더라도 유지된다. 이러한 특성에 의해, 제 1 저항 변화 소자와 제 2 저항 변화 소자는, 디지털 데이터를 보존하기 위한 비휘발성 기억 소자로서 이용할 수 있다.
각각의 제 1 관통공(4)에 대응하여, 그 제 1 관통공(4) 중에 형성된 제 1 전극층(6)과, 그 제 1 관통공(4)의 상부 개구의 전면을 덮는 제 1 반도체층(7) 중 두께 방향에서 보아 그 제 1 관통공(4)의 상부 개구와 대략 일치하는 영역과, 그 제 1 관통공(4)의 상부 개구의 전면을 덮는 제 2 배선(11)에 포함되는 도전층(8) 중 두께 방향에서 보아 그 제 1 관통공(4)의 상부 개구와 대략 일치하는 영역으로 제 1 다이오드 소자(9)(MSM 다이오드)가 구성되어 있다. 즉, 제 1 다이오드 소자(9)에 있어서, 제 1 반도체층(7)은 제 1 전극층(6)과 도전층(8) 사이에 있다.
각각의 제 2 관통공(13)에 대응하여, 그 제 2 관통공(13)의 하부 개구의 전면을 덮는 제 2 배선(11)에 포함되는 도전층(8) 중 두께 방향에서 보아 그 제 2 관통공(13)의 상부 개구와 대략 일치하는 영역과, 그 제 2 관통공(13)의 하부 개구의 전면을 덮는 제 2 반도체층(10) 중 두께 방향에서 보아 그 제 2 관통공(13)의 하부 개구와 대략 일치하는 영역과, 그 제 2 관통공(13) 중에 형성된 제 2 전극층(14)으로 제 2 다이오드 소자(15)(MSM 다이오드)가 구성되어 있다. 즉, 제 2 다이오드 소자(15)에 있어서, 제 2 반도체층(10)은 도전층(8)과 제 2 전극층(14) 사이에 있다.
도전층(8)은, 제 1 다이오드 소자(9)의 상부 전극과, 제 2 다이오드 소자(10)의 하부 전극과, 제 2 배선(11)의 도전층이라고 하는 세 가지 역할을 하고 있다. 제 1 다이오드 소자(9)와 제 2 다이오드 소자(15)는 제 2 배선(11)의 상하 양측에 대칭으로 형성되어 있다. 제 2 배선(11)은 제 2 층간 절연층(12)을 관통하여 형성된 제 1 추출 콘택트 플러그(18)를 통해, 제 1 추출 배선(19)에 접속되어 있다. 즉, 제 2 배선(11)의 도전층(8)과, 제 1 추출 배선(19)이, 제 2 층간 절연층(12)과 제 2 반도체층(10)을 관통하는 제 1 추출 콘택트 플러그(18)를 통해, 전기적으로 접속되어 있다.
다이오드 소자에 의해, 인접하는 메모리 셀(1개의 저항 변화 소자와 1개의 다이오드 소자로 이루어진다)을 통과하는 누출 전류(cross leak)를 억제할 수 있다. 또한 쇼트키 다이오드는, 다수 캐리어가 지배적이므로, 메모리 셀의 전류 용량을 크게 할 수 있고, 또한 고속 동작을 행할 수 있다. 또한, 제 1 저항 변화 소자 및 제 2 저항 변화 소자는 제 2 배선(11)에 대하여, 상하에 대칭으로 형성하는 것이 바람직하다. 제 2 배선이 상하의 메모리 셀의 비트선으로서 겸용되기 때문이다.
여기서 말하는 다이오드 소자란, 이른바, 일반적인 다이오드 소자(한 방향의 극성의 전압에 대하여 비선형 전류 특성을 나타내지만, 반대 극성의 전압에 대해서는 실질적으로 전류를 흐르게 하지 않는다고 하는 특성을 갖는 소자)나 쌍방향형의 전류 제한 소자(양과 음 어느 쪽의 전압에 대해서도 비선형 전류 특성을 나타내는 소자, 쌍방향 다이오드)를 포함한다. 비선형 전류 특성이란, 전압의 절대값이 낮은 영역(저전압역)에서는 저항값이 크고, 전압의 절대값이 높은 영역(고전압역)에서는 저항값이 작은 것을 말한다.
여기서, 제 1 다이오드 소자(9) 및 제 2 다이오드 소자(15)에 있어서는, 전극 재료(도전층(8) 및/또는 제 1 전극층(6) 및/또는 제 2 전극층(14)의 재료)로서, 탄탈, 질화탄탈, 타이타늄, 질화타이타늄, 알루미늄, 텅스텐, 백금, 구리 혹은 이들의 조합을 이용하고, 제 1 반도체층(7), 제 2 반도체층(10)의 재료로서, 실리콘, 질화실리콘, 탄화실리콘을 이용할 수 있다.
이러한 MSM 다이오드의 구성의 경우에는, 저항 변화층이 양과 음의 전압을 인가함으로써 저항 변화하는, 이른바 바이폴라형(양극성 구동형)의 저항 변화층이더라도, 쌍방향으로 큰 전류 용량을 갖고, 또한 특성 격차가 작은 다이오드 소자를 용이하게 얻을 수 있다.
또한, 제 1 층간 절연층(2) 및 제 2 층간 절연층(12)은, 절연성의 산화물 재료를 이용하여 구성할 수 있다. 구체적으로는, CVD법에 의한 산화실리콘(SiO)이나 오존(O3)과 테트라에톡시실레인(TEOS)을 이용하여 CVD법에 의해 형성한 TEOS-SiO막 혹은 실리콘질화(SiN)막을 이용할 수 있다. 또한, 저유전율 재료인 실리콘탄질화(SiCN)막이나 실리콘탄산화(SiOC)막 혹은 실리콘불소산화(SiOF)막 등을 이용하더라도 좋다. 제 1 층간 절연층(2) 및 제 2 층간 절연층(12)의 막 두께는 100~500㎚ 정도의 막 두께가 바람직하다. 배선간 절연층이 얇아지면 배선간 누출 전류가 증가하고, 배선간 절연층이 두꺼워지면 제 1 관통공(4)이나 제 2 관통공(13)이 깊어져, 가공하는 것이 곤란하게 되기 때문이다.
또한, 제 1 저항 변화층(5), 제 2 저항 변화층(16)은, 철을 포함하는 산화물(예컨대, 4산화3철[Fe3O4]), 산화타이타늄, 산화탄탈, 산화바나듐, 산화코발트, 산화니켈, 산화아연, 니오븀산화막 등의 천이 금속 산화물을 이용하여, 스퍼터링법 등으로 형성하더라도 좋다. 이러한 천이 금속 산화물 재료는, 임계값 이상의 전압 또는 전류가 인가되었을 때에 특정한 저항값의 변화를 나타내고, 변화한 후의 저항값은 새롭게 일정한 크기의 펄스 전압 또는 펄스 전류가 인가될 때까지는, 그 저항값을 계속 유지한다. 또, 본 실시 형태는 저항 변화층이 관통공 내에 충전되어 있지만, 예컨대, 관통공의 바닥부나 측벽에만 형성되어 있는 형태라도 상관없다.
또한, 제 1 추출 콘택트 플러그(18)는 텅스텐 혹은 구리로 구성할 수 있다. 또는 제 1 추출 콘택트 플러그(18)를 2층 구조로 하여, 상층을 텅스텐 혹은 구리로 구성하고, 하층을 타이타늄, 질화타이타늄, 탄탈, 질화탄탈 혹은 이들의 조합으로 이루어지는 재료로 구성하더라도 좋다. 이에 따라 콘택트 저항이 낮은 추출 콘택트를 실현할 수 있다. 제 1 추출 콘택트 플러그(18)는, 반도체층(10)을 관통하여, 제 2 배선의 도전층(8)에 물리적으로(직접적으로) 접하도록 형성되어 있다. 쇼트키 접합을 형성하기 쉬운 제 2 저항 변화층(8)을 제거하여, 금속-금속의 접합으로 함으로써, 저항성 콘택트를 형성하여, 콘택트 불량을 방지하기 위해서이다.
도 2는 본 발명의 제 1 실시 형태에 따른 2층 구조의 크로스 포인트 메모리의 평면도이다. 도 2는 제 2 층간 절연층(12)과 제 3 배선(17)의 위에 절연막을 피복하고, 그 일부를 제거한 형태를 상정하여 그려져 있다.
도 2에 나타내는 바와 같이, 두께 방향(기판(1)의 상방)에서 보아, 제 1 배선(3)과 제 2 배선(11)은 제 1 관통공(4)의 개구를 완전히 덮고 또한 제 1 관통공(4)의 개구보다 크다(그 개구를 초과한다). 마찬가지로, 제 2 배선(11)과 제 3 배선(15)은 제 2 관통공(13)의 개구를 완전히 덮고 또한 제 2 관통공(13)의 개구보다 크다(그 개구를 초과한다). 보다 상세하게는, 이하와 같다.
제 1 배선(3)은, 그 폭(도 2에 있어서의 좌우의 폭 : 제 1 배선(3)의 긴 방향을 전후 방향으로 했을 때의 가로폭)이 제 1 관통공(4)의 하부 개구의 폭(도 2에 있어서의 좌우의 폭 : 제 1 배선(3)의 긴 방향을 전후 방향으로 했을 때의 가로폭)보다 크다. 이 때문에, 제 1 배선(3)은, 제 1 관통공(4)의 하부 개구를 완전히 덮고, 또한 그 하부 개구의 외측을 초과하고 있다.
제 2 배선(11)(제 1 반도체층(7))은 그 폭(도 2에 있어서의 상하의 폭 : 제 2 배선(11)의 긴 방향을 전후 방향으로 했을 때의 가로폭)이 제 1 관통공(4)의 상부 개구의 폭(도 2에 있어서의 상하의 폭 : 제 2 배선(11)의 긴 방향을 전후 방향으로 했을 때의 가로폭)보다 크다. 이 때문에, 제 2 배선(11)(제 1 반도체층(7))은, 제 1 관통공(4)의 상부 개구를 완전히 덮고, 또한 그 상부 개구의 외측을 초과하고 있다. 이러한 구성에 의해, 제 1 다이오드 소자(9)의 하부 전극 면적이 최대한 확보되어, 전류 용량을 향상시킬 수 있다.
제 2 배선(11)(제 2 반도체층(10))은 그 폭(도 2에 있어서의 상하의 폭 : 제 2 배선(11)의 긴 방향을 전후 방향으로 했을 때의 가로폭)이 제 2 관통공(13)의 하부 개구의 폭(도 2에 있어서의 상하의 폭 : 제 2 배선(11)의 긴 방향을 전후 방향으로 했을 때의 가로폭)보다 크다. 이 때문에, 제 2 배선(11)(제 2 반도체층(10))은, 제 2 관통공(13)의 하부 개구를 완전히 덮고, 또한 그 하부 개구의 외측을 초과하고 있다. 이러한 구성에 의해, 제 2 다이오드 소자(15)의 상부 전극 면적이 최대한 확보되어, 전류 용량을 향상시킬 수 있다.
제 3 배선(17)은 그 폭(도 2에 있어서의 좌우의 폭 : 제 3 배선(15)의 긴 방향을 전후 방향으로 했을 때의 가로폭)이 제 2 관통공(13)의 상부 개구의 폭(도 2에 있어서의 좌우의 폭 : 제 3 배선(17)의 긴 방향을 전후 방향으로 했을 때의 가로폭)보다 크다. 이 때문에, 제 3 배선(17)은, 제 2 관통공(13)의 상부 개구를 완전히 덮고, 또한 그 상부 개구의 외측을 초과하고 있다.
이상의 구성으로 함으로써, 제 2 배선의 도전층(8)은, 제 1 다이오드 소자의 상부 전극과 제 2 다이오드 소자의 하부 전극, 또한 원래의 배선층의 도전층의 기능을 갖는 것이 가능해진다. 제 1 저항 변화 소자와, 제 1 다이오드 소자(MSM 다이오드)와, 제 2 배선과, 제 2 다이오드 소자(MSM 다이오드)와, 제 2 저항 변화 소자를 이 순서로 적층하는 경우, 통상은, 전극층(내지 전도체층)으로서, 제 1 저항 변화 소자를 위해 2개의 전극층, 제 1 다이오드 소자를 위해 2개의 전극층, 제 2 배선층을 위해 1개의 전극층(전도체층), 제 2 다이오드 소자를 위해 2개의 전극층, 제 2 저항 변화 소자를 위해 2개의 전극층, 합계 9개의 전극층이 필요하게 된다. 본 실시 형태에서는, 이것을 5개의 전극층에 집약할 수 있다. 이와 같이, 본 실시 형태의 비휘발성 기억 장치에서는, 전극층을 형성하기 위해 필요한 프로세스 단계수를 줄여 프로세스 비용을 저감할 수 있다.
또한, 제 1 다이오드 소자의 반도체층(7)과 도전층(8)의 접촉면은, 제 1 다이오드 소자의 면적을 규정하는 하부 전극(6)과 반도체층(7)의 접촉 면적보다 크다. 마찬가지로 하여, 제 2 다이오드 소자의 반도체층(10)과 도전층(8)의 접촉면도, 제 2 다이오드 소자의 면적을 규정하는 상부 전극(14)과 반도체층(10)의 접촉면보다 크다. 즉, 반도체층과 도전층의 계면에서는, 각 전극에서 규정되는 영역의 외측에도 전류가 흐르므로, 각 다이오드 소자의 전류 용량을 향상시킬 수 있다. 따라서, 다이오드 소자와 저항 변화층을 조합한 크로스 포인트형 구성에 있어서 충분한 전류 용량을 확보할 수 있고 또한, 상하의 메모리 셀의 다이오드 소자의 전극을 공용하는 구성으로 함으로써, 제조 방법이 용이하고 또한 미세화를 가능하게 하는 비휘발성 기억 장치를 실현할 수 있다.
[변형예]
이상의 구성에 있어서, 제 2 배선(11)의 긴 방향의 길이(예컨대, 5㎛)는, 제 1 배선(3) 및/또는 제 3 배선(17)의 긴 방향의 길이(예컨대, 150㎛)보다 짧은 구성으로 하는 것이 바람직하다. 이러한 구성으로 함으로써, 도전층(8)에 저항률이 높은 재료를 이용한 경우에도, 제 2 배선(11) 중에서 신호가 전달되는 시간을 짧게 할 수 있어, 제 2 배선(11) 중에서의 전위 강하를 작게 할 수 있다. 이에 따라, 도전층(8)의 재료로서, 다이오드 기능에 적합한 전극 재료(탄탈, 질화탄탈, 타이타늄, 질화타이타늄, 텅스텐, 백금)를 자유롭게 선택할 수 있다. 또한, 크로스 포인트 메모리를 구동하기 위한 회로와 메모리 셀의 사이의 배선에 있어서의 신호의 지연이나, 배선 저항에 의한 메모리 셀로의 인가 전압의 부족을 방지할 수 있다.
제 2 배선(11)은, 제 1 반도체층(7)과 도전층(8)과 제 2 반도체층(10)만으로 구성될 필요는 없고, 다른 층을 갖고 있더라도 좋다. 또한, 제 1 반도체층(7)과 도전층(8)과 제 2 반도체층(10)은 각각 복수의 층을 갖고 있더라도 좋다.
또한, 제 2 배선(11)의 긴 방향의 길이가 제 1 배선(3) 및/또는 제 3 배선(17)의 긴 방향의 길이보다 짧은 구성에 있어서, 제 2 배선(11)의 두께는, 제 1 배선(3)의 두께 및 제 3 배선(17)의 두께보다 얇은 구성으로 해도 좋다. 예컨대, 제 1 배선(3) 및 제 3 배선은, 배선으로서의 역할을 충분히 발휘할 수 있는 두께인 100㎚~500㎚ 정도가 바람직하다. 한편, 제 2 배선(11)은, 적어도 다이오드 소자의 전극으로서 기능하는 것을 만족시키는 것이 최저의 조건이다. 따라서, 제 1 다이오드 소자의 상부 전극겸 제 2 다이오드 소자의 상부 전극이 되는 도전층(8)의 막 두께는 10㎚~50㎚의 범위, 제 1 다이오드 소자의 반도체층(7) 및 제 2 다이오드 소자의 반도체층(10)의 막 두께의 범위는 3~15㎚의 범위가 바람직하다. 이상으로부터 제 2 배선(11)의 막 두께는 16~80㎚의 범위가 바람직하다. 이러한 구성으로 함으로써, 제 2 배선(11)의 막 두께를 매우 얇게 할 수 있다. 이에 따라, 가공이나 연마에 의한 패터닝이 용이해진다. 예컨대, 에칭에 의해 제 2 배선(11)을 형성할 때, 레지스트가 없어지기 전에 가공을 끝내는 것이 용이해진다. 즉, 가공ㆍ연마를 하는 것이 곤란한 재료이더라도 다이오드 기능에 적합한 전극 재료(탄탈, 질화탄탈, 타이타늄, 질화타이타늄, 텅스텐, 백금)를 자유롭게 선택할 수 있다.
또한, 이상의 구성에 있어서, 제 1 배선(3)의 배선 저항 및 상기 제 3 배선(17)의 배선 저항은, 상기 제 2 배선(11)의 배선 저항보다 낮은 구성으로 해도 좋다. 제 1 배선을 구성하는 재료의 전기 저항률 및 제 3 배선을 구성하는 재료의 전기 저항률의 적어도 한쪽은, 제 2 배선을 구성하는 재료의 전기 저항률보다 낮더라도 좋다. 제 1 배선(3), 제 3 배선(17)은, 예컨대, 구리 혹은 알루미늄 등으로 이루어지는 전기 저항률이 낮은 재료로 이루어지는 도전층 또는 이들의 하층에 질화타이타늄, 타이타늄, 질화탄탈, 탄탈 등의 배리어메탈을 적층한 구성으로 이루어지는 것이 바람직하다. 이들 재료 구성을 채용함으로써, 제 1 배선(3), 제 3 배선(13)의 배선 저항은 제 2 배선(11)의 배선 저항보다 작게 할 수 있다. 이에 따라, 크로스 포인트 메모리를 구동하기 위한 회로와 메모리 셀의 사이의 배선에 있어서의 신호의 지연이나, 배선 저항에 의한 메모리 셀로의 인가 전압의 부족을 방지할 뿐 아니고, 메모리의 고속 동작을 실현할 수 있다.
(제 2 실시 형태)
도 3은 본 발명의 제 2 실시 형태에 따른 4층 구조의 크로스 포인트형의 비휘발성 기억 장치의 개략 구성의 일례를 나타내는 측방 단면도이다. 제 1 실시 형태와의 차이는, 제 3 배선(17)상에 크로스 포인트 메모리의 구조(도 1의 제 1 층간 절연층(2) 및 제 1 관통공(4) 및 제 1 저항 변화층(5) 및 제 1 전극층(6) 및 제 2 배선(11) 및 제 2 층간 절연층(12) 및 제 2 관통공(13) 및 제 2 전극층(14) 및 제 2 저항 변화층(16) 및 제 3 배선(17)으로 이루어지는 크로스 포인트 메모리층과 같은 구성 요소로 이루어지는 구성 단위)가 더 적층되어 있는 것이다. 적층에 있어서, 하측의 크로스 포인트 메모리 2층의 최상부에 있는 배선(상측의 저항 변화 소자의 상부 전극)과 상측의 크로스 포인트 메모리의 최하부에 있는 배선(하측의 저항 변화 소자의 하부 전극)은 동일 부재가 된다. 도 1과 도 3에서 공통하는 구성 요소에 대해서는 동일 부호를 붙이고 설명을 생략한다.
즉, 이 비휘발성 기억 장치의 구성은, 제 1 실시 형태에 따른 구조에 더하여, 제 3 배선(17)상에는, 제 3 층간 절연층(20)과, 이 제 3 층간 절연층(20)상에 제 3 배선(17)과 직교하도록 형성된 스트라이프 형상의 제 4 배선(28)과, 제 4 배선(28)을 피복하여 제 3 층간 절연층(20)상에 형성된 제 4 층간 절연층(29)과, 제 4 층간 절연층(29)상에 형성된 스트라이프 형상의 제 5 배선(34)을 구비하고 있다. 제 3 층간 절연층(20), 제 4 층간 절연층(29), 제 5 배선(34)은, 각각 제 1 층간 절연층(2), 제 2 층간 절연층(12), 제 1 배선(3)(혹은 제 3 배선(17))과 같은 구성이므로 상세한 설명을 생략한다.
제 3 배선(17)과 제 4 배선(28)이 직교하는 영역의 제 3 층간 절연층(20)에는 제 3 관통공(21)(메모리 셀 홀)이 형성되고, 이 제 3 관통공(21) 중에는, 제 3 배선(17)에 접속하도록 제 3 저항 변화층(22)이 형성되고, 제 3 저항 변화층(22)상에 제 3 전극층(23)이 형성되어 있다. 또한, 제 4 배선(28)과 제 5 배선(34)이 직교하는 영역의 제 4 층간 절연층(29)에는 제 4 관통공(30)(메모리 셀 홀)이 형성되고, 이 제 4 관통공(30) 중에는, 제 4 배선(28)에 접속하도록 제 4 전극층(31)이 형성되고, 제 4 전극층(31)상에 제 4 저항 변화층(33)이 형성되어 있다. 제 3 관통공(21) 및 그 내부의 구성은 제 1 관통공(4) 및 그 내부의 구성과 마찬가지이므로 상세한 설명을 생략한다. 제 4 관통공(30) 및 그 내부의 구성은 제 2 관통공(13) 및 그 내부의 구성과 마찬가지이므로 상세한 설명을 생략한다.
여기서, 제 4 배선(28)은, 제 3 반도체층(24)(제 3 다이오드 소자(26)의 반도체층)과 도전층(25)과 제 4 반도체층(27)(제 4 다이오드 소자(32)의 반도체층)이 이 순서로 적층되어 이루어진다. 제 4 배선(28)은 제 2 배선(11)과 같은 구성이므로 상세한 설명을 생략한다.
도전층(25)은, 제 3 다이오드 소자(26)의 상부 전극과, 제 4 다이오드 소자(32)의 하부 전극과, 제 4 배선(28)의 도전층이라고 하는 3개의 역할을 하고 있다.
제 3 전극층(23)과 제 3 반도체층(24)과 도전층(25)으로 제 3 다이오드 소자(26)(MSM 다이오드)가 구성되어 있다. 제 3 다이오드 소자(26)의 구체적인 구성은 제 1 다이오드 소자(9)와 마찬가지이므로, 상세한 설명을 생략한다.
도전층(25)과 제 4 반도체층(27)과 제 4 전극층(31)으로 제 4 다이오드 소자(32)(MSM 다이오드)가 구성되어 있다. 제 4 다이오드 소자(32)의 구체적인 구성은 제 2 다이오드 소자(15)와 마찬가지이므로, 상세한 설명을 생략한다.
제 3 다이오드 소자(26)와 제 4 다이오드 소자(32)는 제 4 배선(28)의 상하 양측에 대칭으로 형성되어 있다. 제 4 배선(28)은 제 4 층간 절연층(29)을 관통하여 형성된 제 2 추출 콘택트 플러그(35)를 통해, 제 2 추출 배선(36)에 접속되어 있다. 제 2 추출 콘택트 플러그(35)의 구체적인 구성은 제 1 추출 콘택트 플러그(18)와 마찬가지이므로, 상세한 설명을 생략한다. 제 2 추출 배선(36)의 구체적인 구성은 제 1 추출 배선(19)과 마찬가지이므로, 상세한 설명을 생략한다.
이상과 같은 본 실시 형태에 따른 4층의 크로스 포인트 메모리 구조에서는, 다이오드 기능을 갖는 배선층은 배선층(11, 28)의 2층만으로 되어, 다이오드 기능을 갖는 배선층을 약 반으로 집약할 수 있다. 다시 말해, 나머지의 배선은 통상의 LSI 프로세스에서 사용되는 배선층을 배치할 수 있다. 따라서, 다이오드 소자와 저항 변화층을 조합한 크로스 포인트형 구성에 있어서 충분한 전류 용량을 확보할 수 있고 또한, 프로세스가 복잡해지거나 고비용이 되는 것을 억제하면서, 대용량의 비휘발성 기억 장치를 실현할 수 있다.
또, 제 3 다이오드 소자(26), 제 4 다이오드 소자(32), 제 3 층간 절연층(20), 제 4 층간 절연층(29), 제 3 저항 변화층(22), 제 4 저항 변화층(33), 제 2 추출 콘택트 플러그(35)의 구체적 형태에 대해서는, 제 1 실시 형태에서 나타낸 것과 같으므로, 상세한 설명을 생략한다.
(제 3 실시 형태)
도 4는 본 발명의 제 3 실시 형태에 따른 8층 크로스 포인트형으로 계층 비트선 구조를 갖는 비휘발성 기억 장치의 개략 구성의 일례를 나타내는 측방 단면도이다. 본 제 3 실시 형태는 제 1 실시 형태의 구조를 다층화하여, 계층 비트선 구조에 적용한 것이다. 도 1과 도 4에서 공통하는 구성 요소에 대해서는 동일 부호를 붙이고 설명을 생략한다.
계층 비트선 구조란, 비트선을 글로벌 비트선(주 비트선)과 부 비트선을 마련하는 계층 구조로 하고, 각각의 메모리 셀을 부 비트선에 병렬로 접속한 어레이 구성으로 이루어진다. 구동 단위를 분할화함으로써, 어레이 매트의 대형화에 따른 판독 동작 마진의 개선이나 고속화 등을 목적으로 한 것이다. 또 상세한 구조는 이미 제 1 실시 형태에서 설명한 것과 같으므로, 여기서는 설명을 생략한다. 또, 도 4에 있어서, 71, 72, 73, 74는 각각, 제 5~제 8 층간 절연층, 51~63은 추출 콘택트 플러그이다. 또한, 75는 층간 절연층, 76, 77은 추출 콘택트 플러그이다. 43은, 각 계층의 비트선을 공통으로 접속하기 위한 글로벌 비트선이다. 층간 절연층(75)의 밑에 도시되지 않는 기판이 마련되어 있다.
제 5 관통공(65), 제 6 관통공(66), 제 7 관통공(67), 제 8 관통공(68) 및 그 내부는 각각, 제 1 관통공(4), 제 2 관통공(13), 제 3 관통공(21), 제 4 관통공(30) 및 그 내부와 같은 구성을 갖는다.
제 5 저항 변화층(44), 제 6 저항 변화층(47), 제 7 저항 변화층(48), 제 8 저항 변화층(64)은 각각, 제 1 저항 변화층(5), 제 2 저항 변화층(16), 제 3 저항 변화층(22), 제 4 저항 변화층(33)과 같은 구성을 갖는다.
제 5 전극층(45), 제 6 전극층(46), 제 7 전극층(49), 제 8 전극층(50)은 각각, 제 1 전극층(6), 제 2 전극층(14), 제 3 전극층(23), 제 4 전극층(31)과 같은 구성을 갖는다.
제 6 배선(37), 제 7 배선(38), 제 8 배선(39), 제 9 배선(40)은 각각, 제 2 배선(11), 제 3 배선(17), 제 4 배선(28), 제 5 배선(34)과 같은 구성을 갖는다.
본 실시 형태의 비휘발성 기억 장치의 구성에 있어서는, 도 4에 나타내는 바와 같이, 제 1 배선(3), 제 3 배선(17), 제 5 배선(34), 제 7 배선(38), 제 9 배선(40)은 X 방향(지면 수직 방향)으로 연장되도록 형성되고, 워드선으로서의 기능(메모리 셀을 활성화하여, 판독, 기입을 가능한 상태로 하는 기능. 즉, 워드선에 디코더가 접속되고, 디코더에 의해 워드선이 선택되면(전압이 인가되면), 워드선에 접속된 메모리 셀이 활성화된다고 하는 기능)을 갖는다. 한편, 그들의 상하의 메모리 셀의 다이오드 소자가 집적화된 제 2 배선(11), 제 4 배선(28), 제 6 배선(37), 제 8 배선(39)은, Y 방향(지면 가로 방향)으로 연장되도록 형성되고, 비트선(부 비트선)으로서의 기능(메모리 셀과의 사이에서 데이터의 기입, 판독을 행하기 위한 데이터선으로서의 기능. 비트선에 센스 앰프가 접속되고, 센스 앰프에서 비트선 전위가 증폭되어, 디지털 신호로서 처리된다고 하는 기능)을 갖는다. 비트선은 Z 방향(적층 방향)으로 겹치도록(구성 단위의 각각에 속하는 비트선의 각각이 두께 방향에서 보아 서로 겹치도록) 배치되고, 짝수층(기판측에서 세어 짝수 번째의 구성 단위)의 비트선인 제 4 배선(28), 제 8 배선(39) 중 두께 방향에서 보아 서로 겹치는 것은 추출 콘택트 플러그(57~63), 및 추출 배선(91~95)에서 공통으로 접속되고(서로 전극층에 의해 전기적으로 접속되고), 글로벌 비트선(43)에 추출 콘택트 플러그(77)에 의해 접속된 FET 트랜지스터에 접속되어 있다. 선택 스위치(42)는 그 FET 트랜지스터의 게이트 전극이다. 즉, 도시되지 않는 기판과 선택 스위치(42)로 FET 트랜지스터가 구성된다. 또한, 홀수층(기판측에서 세어 홀수 번째의 구성 단위)의 비트선인 제 2 배선(11), 제 6 배선(37) 중 두께 방향에서 보아 서로 겹치는 것은 추출 콘택트 플러그(51~56), 및 추출 배선(96~99)에서 공통으로 접속되고(서로 전극층에 의해 전기적으로 접속되고), 글로벌 비트선(43)에 추출 콘택트 플러그(76)에 의해 접속된 FET 트랜지스터에 접속되어 있다. 선택 스위치(41)는 그 FET 트랜지스터의 게이트 전극이다. 즉, 도시되지 않는 기판과 선택 스위치(37)로 FET 트랜지스터가 구성된다.
또, 추출 콘택트 플러그(56, 63)는, 도면 중, 글로벌 비트선(43)과 교차하고 있지만, 실제로는 양자는 교차 부분에서는 절연되어 있다.
이러한 구성으로 함으로써, X 방향으로 연장되어 복수의 층에 형성된 워드선과, Y 방향으로 연장되어 워드선 사이의 각 층에 형성된 비트선의 교점 위치(입체 교차점)에 메모리 셀이 형성되고, 그리고, Z 방향으로 늘어선 비트선군마다, 워드선이 공통인 복수의 기본 어레이면이, Y 방향으로 나란히 배치되어 있다. 즉, 이른바, 다층 크로스 포인트 구조가 실현되어 있다. 그리고, 각 기본 어레이면에 있어서, 짝수층의 비트선 및 홀수층의 비트선이 각각 공통으로 접속되어 있고, 공통으로 접속된 짝수층 및 홀수층의 비트선은, 선택 스위치 소자를 부가함으로써, 이것에 접속되는 글로벌 비트선과의 전기적인 접속/비접속을 전환 제어한다. 즉, 계층 비트선 방식을 실현하고 있다. 이에 따라, 레이아웃 면적의 증대를 가능한 한 초래하지 않고, 어레이 크기를 작게 할 수 있는 비휘발성 기억 장치를 실현할 수 있다.
또한, 계층 비트선 방식의 특징인 비트선을 분할한 것, 즉, 배선 길이가 긴 글로벌 비트선(주 비트선)과 배선 길이가 짧은 부 비트선을 계층 구조로 함으로써, 이 부 비트선이 각 어레이면에 배치되므로, 각 어레이면에서의 비트선의 길이가 짧아진다. 이 부 비트선에 다이오드 기능을 갖는 배선층을 집약함으로써, 나머지 배선 길이가 긴 워드선은, 다이오드의 전극이라고 하는 제약에 얽매이지 않고, 보다 낮은 저항의 도전율을 갖는 배선층을 사용할 수 있다. 이에 따라, 크로스 포인트 메모리가 구동하기 위한 회로로의 배선의 지연, 메모리 셀에 대한 인가 전압의 전압 강하를 방지할 뿐 아니고, 메모리의 고속 동작을 실현할 수 있다.
(제 1 실시 형태의 제 1 제조 방법)
다음으로, 도 5~도 7을 이용하여 본 발명의 제 1 실시 형태의 비휘발성 기억 장치의 제 1 제조 방법에 대하여 설명한다.
도 5(a)는 기판(1)상에, 소망하는 마스크를 이용한 패터닝(스퍼터링과 마스크를 이용한 에칭)에 의해 스트라이프 형상의 제 1 배선(3)을 형성하는 공정을 나타내는 단면도이다. 본 실시 형태의 경우에는, 제 1 배선(3)의 주성분으로서 알루미늄을 이용할 수 있다. 「스트라이프 형상」이란, 각각이 소정의 방향으로 연장되도록 서로 평행하게 복수의 배선을 형성하는 것을 말한다. 본 공정에서는, 기판(1)상에 제 1 방향으로 연장되도록 서로 평행하게 복수의 제 1 배선(3)이 형성된다.
다음으로, 도 5(b)에 나타내는 바와 같이, 기판(1) 및 그 위의 제 1 배선(3)을 피복하도록 제 1 층간 절연층(2)을 스퍼터링에 의해 기판(1)의 전면에 형성하고, 그 표면을 CMP에 의해 평탄화한다. 제 1 층간 절연층(2)의 재료로서는, 배선 사이의 기생 용량의 저감을 위해 불소 함유 산화물(예컨대, SiOF)이나 카본 함유 질화물(예컨대, SiCN)이 적합하게 이용된다.
다음으로, 도 5(c)에 나타내는 바와 같이, 제 1 배선(3)상의 제 1 층간 절연층(2)을 관통하여 제 1 배선(3)에 도달하도록, 소망하는 마스크를 이용한 패터닝(에칭)에 의해 각각의 제 1 배선(3)이 연장되는 방향(도 8(c)의 지면에 수직인 방향)을 따라 일정한 배열 피치(간격)로 제 1 관통공(4)을 형성한다. 제 1 배선(3)의 폭이 제 1 관통공(4)보다 작은 경우에는, 마스크 맞춤이 어긋나는 영향에 의해 제 1 배선(3)과 제 1 저항 변화층(5)이 접촉하는 면적이 변하고, 예컨대, 셀 전류가 변동된다. 이것을 방지하는 관점에서, 제 1 배선(3)의 폭(도 5(c)에 있어서의 좌우의 폭 : 제 1 배선(3)의 긴 방향을 전후 방향으로 할 때의 가로폭)은 제 1 관통공(4)의 하부 개구의 폭(도 5(c)에 있어서의 좌우의 폭 : 제 1 배선(3)의 긴 방향을 전후 방향으로 할 때의 가로폭)보다 크다. 이에 따라, 제 1 배선(3)은, 제 1 관통공(4)의 하부 개구의 전면을 덮고 또한 그 주위를 초과한다.
다음으로, 도 5(d)에 나타내는 바와 같이, 제 1 관통공(4) 내에 제 1 저항 변화층(5)을 마련하여 형성한다. 제 1 저항 변화층(5)으로서는 산화탄탈을 스퍼터링법에 의해 형성할 수 있다. 또, 성막 방법으로서는, 스퍼터링 뿐만 아니라, CVD법이나 ALD법 등을 이용하더라도 좋다. 제 1 관통공(4)으로의 설치는 CMP 프로세스, 혹은 에치백(etchback) 프로세스를 이용한다.
다음으로, 도 5(e)에 나타내는 바와 같이, 오버 연마 혹은 에치백을 더 행함으로써, 제 1 관통공(4) 내의 제 1 저항 변화층(5)의 일부를 제거한다. 계속해서, 제 1 관통공(4) 내의 상부에 제 1 전극층(6)을 설치하여 형성한다. 제 1 전극층(6)의 재료로는 질화탄탈을 이용할 수 있다. 상술한 산화탄탈과 같이, 이 질화탄탈의 성막은, 스퍼터링법으로 행할 수 있다. 또한, 설치에 대해서는, CMP 프로세스 혹은 에치백 프로세스를 이용하여 형성할 수 있다.
다음으로, 도 5(f)에 나타내는 바와 같이, 제 1 반도체층(7)과 도전층(8)과 제 2 반도체층(10)이 이 순서로 적층되어 이루어지는 스트라이프 형상의 제 2 배선(11)을 형성한다. 보다 구체적으로는 본 공정에서는, 제 1 층간 절연층(2)상에 제 1 층간 절연층의 두께 방향에서 보아 제 1 방향과 교차하는 제 2 방향으로 연장되도록 서로 평행하게 복수의 제 2 배선(11)이 형성된다. 제 2 배선(11)은, 소망하는 마스크를 이용하여, 제 1 전극층(6)에 물리적으로 접하고 또한 제 1 배선(3)과 입체 교차(예컨대, 직교)하도록 형성한다. 구체적으로는, 제 1 반도체층(7)의 재료와 도전층(8)의 재료와 제 2 반도체층(10)의 재료를 스퍼터링을 이용하여 적층한 후, 마스크를 이용한 에칭에 의해, 소망하는 형상의 제 2 배선(11)을 얻는다. 이때, 제 2 배선(11)은 제 1 전극층(6)의 상단면의 전면을 덮고 또한 그 주위를 초과하도록 형성된다. 즉, 제 2 배선(11)의 폭(도 5(f)에 있어서의 지면에 수직 방향의 폭 : 제 2 배선(11)의 긴 방향을 전후 방향으로 할 때의 가로폭)은 제 1 관통공(4)의 상부 개구의 폭(도 5(f)에 있어서의 지면에 수직 방향의 폭 : 제 2 배선(11)의 긴 방향을 전후 방향으로 할 때의 가로폭)보다 크다.
본 실시 형태에서는, 제 1 전극층(6), 도전층(8)으로서 질화탄탈, 제 1 반도체층(7), 제 2 반도체층(10)으로서 SiN을 이용할 수 있다. SiN은 스퍼터링법, CVD법, ALD법에 의해 형성함으로써, 양호한 절연성을 갖고, 또한 치밀한 박막을 용이하게 형성할 수 있다. 이렇게 하여 제 1 다이오드 소자(9)(MSM 다이오드)를 형성할 수 있다.
다음으로, 도 6(a)에 나타내는 바와 같이, 제 1 층간 절연층(2) 및 그 위의 제 2 배선(11)을 피복하도록 제 1 층간 절연층(2)상에 제 2 층간 절연층(12)을 형성한다. 제 2 층간 절연층(12)은, 제 1 층간 절연층(2)과 같은 재료 및 방법에 의해 형성할 수 있다.
다음으로, 도 6(b)에 나타내는 바와 같이, 소망하는 마스크를 이용한 패터닝(에칭)에 의해, 제 2 배선(11)상의 제 2 층간 절연층(12)을 관통하여 제 2 배선(11)에 도달하도록 각각의 제 2 배선이 연장되는 방향(도 6(b)의 좌우 방향)을 따라 일정한 배열 피치(간격)로 제 2 관통공(13)을 형성한다. 제 1 관통공(4)과 같은 이유로, 제 2 배선(11)의 폭(도 6(b)에 있어서의 지면에 수직 방향의 폭 : 제 2 배선(11)의 긴 방향을 전후 방향으로 할 때의 가로폭)은 제 2 관통공(13)의 하부 개구의 폭(도 6(b)에 있어서의 지면에 수직 방향의 폭 : 제 2 배선(11)의 긴 방향을 전후 방향으로 할 때의 가로폭)보다 크다. 이에 따라, 제 2 배선(11)(제 2 반도체층(10))은, 제 2 관통공(13)의 하부 개구의 전면을 덮고 또한 그 주위를 초과한다. 또한, 제 2 관통공(13)의 각각의 위치는, 대응하는 각각의 제 1 관통공(4)의 바로 위가 바람직하다. 셀 레이아웃을 미세화할 수 있는 점과, 크로스 포인트 메모리의 상하의 셀에서 대칭성을 유지하여, 회로 동작의 격차를 억제하기 위해서이다.
다음으로, 도 6(c)에 나타내는 바와 같이, 제 2 관통공(13)의 하면에 제 2 전극층(14)을 CMP 프로세스, 혹은 에치백 프로세스를 이용하여 설치하여 형성한다. 이에 따라, 도전층(8), 제 2 반도체층(10), 제 2 전극층(14)으로 제 2 다이오드 소자(15)(MSM 다이오드)가 구성된다. 제 1 다이오드 소자(9)와 제 2 다이오드 소자(15)는 제 2 배선(11)을 사이에 두고 대칭으로 형성된다.
다음으로, 도 6(d)에 나타내는 바와 같이, 제 2 관통공(13) 내의 제 2 전극층(14)의 위에 제 2 저항 변화층(16)을 설치하여 형성한다. 이들의 형성 방법에 대해서는, 도 5(d)에서 나타내었으므로 생략한다.
다음으로, 도 7(a)에 나타내는 바와 같이, 제 2 층간 절연층(12)을 관통하여 제 2 배선(11)에 접속되는 제 1 추출 콘택트 플러그(18)를 형성한다. 제 1 추출 콘택트 플러그(18)는 텅스텐 혹은 구리와, 또는 이들의 하층에 타이타늄, 질화타이타늄, 탄탈, 질화탄탈의 조합으로 이루어지는 재료를 설치한 적층 구성으로 이루어진다. 제 1 추출 콘택트(18)는, 제 2 다이오드 소자의 반도체층(10)을 관통하여, 제 2 배선의 도전층(8)에 접속되어 있다. 저항성 콘택트를 형성하여, 콘택트 불량을 방지하기 위해서이다.
마지막으로, 도 7(b)에 나타내는 바와 같이, 소망하는 마스크를 이용한 패터닝(스퍼터링과 마스크를 이용한 에칭)에 의해, 스트라이프 형상의 제 3 배선(17)과 제 1 추출 배선(19)을 형성한다. 보다 구체적으로는 본 공정에서는, 제 2 층간 절연층(12)상에 제 2 층간 절연층의 두께 방향에서 보아 제 2 방향과 교차하는 제 3 방향으로 연장되도록 서로 평행하게 복수의 제 3 배선(17)이 형성되고, 동시에 제 1 추출 배선(19)이 형성된다. 제 3 배선(17)은, 제 2 저항 변화층(16)에 물리적으로 접하고 또한 제 2 배선(11)과 입체 교차(예컨대, 직교)하도록 형성한다. 이때, 제 3 배선(17)은 제 2 관통공(13)의 상부 개구(제 2 저항 변화층(16)의 상단면)의 전면을 덮고 또한 그 주위를 초과하도록 형성된다. 즉, 제 3 배선(17)의 폭(도 7(b)에 있어서의 좌우의 폭 : 제 3 배선(17)의 긴 방향을 전후 방향으로 할 때의 가로폭)은 제 2 관통공(13)의 상부 개구의 폭(도 7(b)에 있어서의 좌우의 폭 : 제 3 배선(17)의 긴 방향을 전후 방향으로 할 때의 가로폭)보다 크다. 또한, 제 1 추출 배선(19)은 제 1 추출 콘택트 플러그(18)와 접속하도록 형성한다. 그 후 절연 보호층(도시하지 않음)을 형성함으로써, 도 1에 나타내는 본 발명의 제 1 실시 형태의 비휘발성 기억 장치를 제조할 수 있다.
(제 1 실시 형태의 제 2 제조 방법)
다음으로, 도 8~도 10을 이용하여 본 발명의 제 1 실시 형태의 비휘발성 기억 장치의 제 2 제조 방법에 대하여 설명한다. 또, 제 1 절연층(2) 중에 제 1 관통공(4)을 형성하는 공정을 나타낸 도 8(d)로부터, 제 2 관통공(13) 내에 제 2 저항 변화층(16)을 설치하여 형성하는 공정을 나타낸 도 10(a)까지의 공정은, 도 5(c)~도 6(d)와 마찬가지이므로, 여기서는 설명을 생략한다. 또한 배선, 층간 절연층, 저항 변화층, 다이오드 소자, 콘택트에 이용된 재료 등도, 본 발명의 제 1 실시 형태의 제 1 제조 방법의 구체적 형태에서 나타낸 것과 같으므로, 여기서는 설명을 생략한다.
도 8(a)는 기판(1)상에, 제 1 층간 절연층(2A)을 기판(1)의 전면에 형성한 후에, 소정의 위치에 제 1 배선(3)을 설치하여 형성하기 위한 홈(3A)을 형성하는 공정을 나타내는 단면도이다. 이 공정은, 스퍼터링에 의해 제 1 층간 절연층(2A)을 형성한 후에 소망하는 마스크를 이용한 에칭을 행함으로써 실현할 수 있다.
다음으로, 도 8(b)에 나타내는 바와 같이, 제 1 배선(3)이 되는 도전막을 형성한 후에 CMP를 이용하는 다마신 프로세스에서, 제 1 배선(3)을 형성한다. 여기서의 제 1 배선(3)의 재료는, 선단의 LSI 프로세스에서 이미 도입되어 있는, 보다 낮은 저항이고 미세화에 적합한 Cu를 주성분으로 하는 구성으로 한다.
다음으로, 도 8(c)에 나타내는 바와 같이, 스퍼터링에 의해 제 1 배선(3)을 피복하여 제 1 층간 절연층(2B)을 제 1 배선(3)의 상단면 및 제 1 층간 절연층(2A)의 상단면의 전면에 형성한다.
도 8(d)~도 10(a)는 제 1 실시 형태에서 말한 도 5(c)~도 6(d)와 같은 프로세스이다. 특필해야 할 것은, 제 2 배선(11)은 소망하는 마스크를 이용하여 에칭으로 형성하고 있는 것이다. 다시 말해, 다이오드 소자의 복수의 구성 요소가 제 2 배선(11)에 집적화(일체적으로 형성)되어 적층 구조로 되어 있는 배선이며, 또한 그 배선막 두께를 박막화할 수 있는 경우에는, 미세화에 적합한 에칭을 이용하여 패턴을 형성하고 있다.
다음으로, 도 10(b)에 나타내는 바와 같이, 제 2 관통공(13)을 피복하여 제 2 층간 절연층(12)상에 스퍼터링에 의해 제 3 층간 절연층(20A)을 형성한 후에, 제 2 층간 절연층(12) 및 제 3 층간 절연층(20A)을 관통한 제 1 추출 콘택트 플러그를 설치하여 형성하기 위한 개구부(18A)를, 마스크를 이용한 에칭에 의해 형성한다. 제 1 추출 콘택트 플러그를 설치하여 형성하기 위한 개구부(18A)는, 제 2 반도체층(10)을 관통하여, 제 2 배선의 도전층(8)이 노출되도록 형성된다. 저항성 콘택트를 형성하여, 콘택트 불량을 방지하기 위해서이다.
다음으로, 도 10(c)에 나타내는 바와 같이, 제 3 층간 절연층(20A) 중의 소정의 위치에, 제 3 배선(17)을 설치하여 형성하기 위한 홈(17A)과 제 1 추출 배선을 설치하여 형성하기 위한 홈(19A)을, 마스크를 이용한 에칭에 의해 형성한다. 홈(17A)은 제 2 관통공(13) 중의 제 2 저항 변화층(16)의 상단면의 전면이 노출되도록 형성되고, 홈(19A)은 제 1 추출 콘택트 플러그를 설치하여 형성하기 위한 개구부(18A)의 상단면 전면을 포함하도록 형성한다.
마지막으로, 도 10(d)에 나타내는 바와 같이, 제 3 배선(17), 제 1 추출 배선(19)이 되는 도전막을 형성한 후에 CMP를 이용하는 다마신 프로세스에서, 상술한 홈(17A, 19A), 개구부(18A)를 충전한다. 이에 따라, 제 3 배선(17), 제 1 추출 콘택트 플러그(18), 제 1 추출 배선(19)을 형성한다. 여기서의 배선(제 3 배선(17), 제 1 추출 콘택트 플러그(18), 제 1 추출 배선(19))의 재료는, 선단의 LSI 프로세스에서 이미 도입되어 있는, 보다 낮은 저항이고 미세화에 적합한 Cu를 주성분으로 하는 구성으로 할 수 있다. 그 후, 절연 보호층(도시하지 않음)을 형성함으로써, 도 1에 나타내는 본 발명의 제 1 실시 형태의 비휘발성 기억 장치를 제조할 수 있다.
또, 도 3에 나타낸 4층 구조의 크로스 포인트형의 비휘발성 기억 장치, 및 도 4에 나타낸 8층 크로스 포인트형이고 계층 비트선 구조를 갖는 비휘발성 기억 장치에 대해서도, 상술한 제 1 제조 방법 또는 제 2 제조 방법을 마찬가지로 적용하여 적층화함으로써, 4층, 8층의 적층 구조를 형성할 수 있는 것은 분명하다. 따라서, 이들의 경우의 상세한 제법 방법이나 공정도에 대해서는 생략한다.
상기 설명으로부터, 당업자에 있어서는, 본 발명의 많은 개량이나 다른 실시 형태가 분명하다. 따라서, 상기 설명은, 예시로서만 해석되어야 하며, 본 발명을 실행하는 최선의 형태를 당업자에 교시할 목적으로 제공된 것이다. 본 발명의 정신을 일탈하지 않고, 그 구조 및/또는 기능의 상세를 실질적으로 변경할 수 있다.
(산업상이용가능성)
본 발명은, 다이오드 소자와 저항 변화층을 이용한 크로스 포인트형의 비휘발성 기억 장치에 관한 것이며, 메모리 용량이 매우 큰 비휘발성 메모리를 실현할 수 있으므로, 비휘발성 기억 장치를 이용하는 여러 가지의 전자 기기 분야에 유용하다.
1 : 기판
2 : 제 1 층간 절연층
2A : 제 1 층간 절연층(하층측)
2B : 제 1 층간 절연층(상층측)
3 : 제 1 배선
3A : 제 1 배선을 설치하여 형성하기 위한 홈
4 : 제 1 관통공
5 : 제 1 저항 변화층
6 : 제 1 전극층
7 : 제 1 반도체층
8 : 도전층
9 : 제 1 다이오드 소자(MSM 다이오드)
10 : 제 2 반도체층
11 : 제 2 배선
12 : 제 2 층간 절연층
13 : 제 2 관통공
14 : 제 2 전극층
15 : 제 2 다이오드 소자(MSM 다이오드)
16 : 제 2 저항 변화층
17 : 제 3 배선
17A : 제 3 배선을 설치하여 형성하기 위한 홈
18 : 제 1 추출 콘택트 플러그
18A : 제 1 추출 콘택트 플러그를 설치하여 형성하기 위한 개구부
19 : 제 1 추출 배선
19A : 제 1 추출 배선을 설치하여 형성하기 위한 홈
20 : 제 3 층간 절연층
20A : 제 3 층간 절연층(하층측)
21 : 제 3 관통공
22 : 제 3 저항 변화층
23 : 제 3 전극층
24 : 제 3 반도체층
25 : 도전층
26 : 제 3 다이오드 소자(MSM 다이오드)
27 : 제 4 반도체층
28 : 제 4 배선
29 : 제 4 층간 절연층
30 : 제 4 관통공
31 : 제 4 전극층
32 : 제 4 다이오드 소자(MSM 다이오드)
33 : 제 4 저항 변화층
34 : 제 5 배선
35 : 제 2 추출 콘택트 플러그
36 : 제 2 추출 배선
37 : 제 6 배선
38 : 제 7 배선
39 : 제 8 배선
40 : 제 9 배선
41 : 선택 스위치
42 : 선택 스위치
43 : 글로벌 비트선
2 : 제 1 층간 절연층
2A : 제 1 층간 절연층(하층측)
2B : 제 1 층간 절연층(상층측)
3 : 제 1 배선
3A : 제 1 배선을 설치하여 형성하기 위한 홈
4 : 제 1 관통공
5 : 제 1 저항 변화층
6 : 제 1 전극층
7 : 제 1 반도체층
8 : 도전층
9 : 제 1 다이오드 소자(MSM 다이오드)
10 : 제 2 반도체층
11 : 제 2 배선
12 : 제 2 층간 절연층
13 : 제 2 관통공
14 : 제 2 전극층
15 : 제 2 다이오드 소자(MSM 다이오드)
16 : 제 2 저항 변화층
17 : 제 3 배선
17A : 제 3 배선을 설치하여 형성하기 위한 홈
18 : 제 1 추출 콘택트 플러그
18A : 제 1 추출 콘택트 플러그를 설치하여 형성하기 위한 개구부
19 : 제 1 추출 배선
19A : 제 1 추출 배선을 설치하여 형성하기 위한 홈
20 : 제 3 층간 절연층
20A : 제 3 층간 절연층(하층측)
21 : 제 3 관통공
22 : 제 3 저항 변화층
23 : 제 3 전극층
24 : 제 3 반도체층
25 : 도전층
26 : 제 3 다이오드 소자(MSM 다이오드)
27 : 제 4 반도체층
28 : 제 4 배선
29 : 제 4 층간 절연층
30 : 제 4 관통공
31 : 제 4 전극층
32 : 제 4 다이오드 소자(MSM 다이오드)
33 : 제 4 저항 변화층
34 : 제 5 배선
35 : 제 2 추출 콘택트 플러그
36 : 제 2 추출 배선
37 : 제 6 배선
38 : 제 7 배선
39 : 제 8 배선
40 : 제 9 배선
41 : 선택 스위치
42 : 선택 스위치
43 : 글로벌 비트선
Claims (11)
- 기판과,
상기 기판상에 형성된 서로 평행하게 형성된 복수의 제 1 배선과,
상기 기판 및 상기 제 1 배선상에 형성된 제 1 층간 절연층과,
상기 제 1 배선상의 상기 제 1 층간 절연층에 형성된 제 1 메모리 셀 홀과,
상기 제 1 메모리 셀 홀의 내부에 형성되고, 상기 제 1 배선에 접속되는 제 1 저항 변화층과,
상기 제 1 메모리 셀 홀의 내부에 형성되고, 상기 제 1 저항 변화층상에 형성되는 제 1 다이오드 소자의 하부 전극과,
상기 하부 전극의 상면을 덮고 또한, 상기 제 1 층간 절연층상에 형성되고, 상기 제 1 배선과 직교하고, 또한 상기 제 1 다이오드 소자의 반도체층, 도전층, 제 2 다이오드 소자의 반도체층이 이 순서로 적층된 복수층으로 이루어지는 서로 평행하게 형성된 복수의 제 2 배선과,
상기 제 2 배선 및 상기 제 1 층간 절연층상에 형성된 제 2 층간 절연층과,
상기 제 2 배선상의 상기 제 2 층간 절연층을 관통하여 형성된 제 2 메모리 셀 홀과,
상기 제 2 메모리 셀 홀의 내부에 형성되고, 상기 제 2 배선에 접속되는 상기 제 2 다이오드 소자의 상부 전극과,
상기 제 2 메모리 셀 홀의 내부에 형성되고, 상기 제 2 다이오드 소자의 상부 전극에 접속되는 제 2 저항 변화층과,
상기 제 2 저항 변화층의 상면을 덮고 또한, 상기 제 2 층간 절연층상에 형성되고, 상기 제 2 배선과 직교하고, 또한 서로 평행하게 형성된 복수의 제 3 배선
을 구비하는 것을 특징으로 하는 비휘발성 기억 장치.
- 기판과,
상기 기판상에 제 1 방향으로 연장되도록 서로 평행하게 형성된 복수의 제 1 배선과,
상기 기판 및 상기 복수의 제 1 배선의 위에 형성된 제 1 층간 절연층과,
상기 제 1 층간 절연층의 위에, 상기 제 1 층간 절연층의 두께 방향에서 보아 상기 제 1 방향과 교차하는 제 2 방향으로 연장되도록 서로 평행하게 형성된 복수의 제 2 배선과,
상기 제 1 층간 절연층 및 상기 복수의 제 2 배선의 위에 형성된 제 2 층간 절연층과,
상기 제 2 층간 절연층의 위에, 상기 제 2 층간 절연층의 두께 방향에서 보아 상기 제 2 방향과 교차하는 제 3 방향으로 연장되도록 서로 평행하게 형성된 복수의 제 3 배선
을 구비하고,
상기 제 1 층간 절연층에는, 상기 제 1 배선과 상기 제 2 배선의 입체 교차점의 각각에 있어서 상기 제 1 층간 절연층을 관통하도록 복수의 제 1 관통공이 형성되고,
상기 제 2 층간 절연층에는, 상기 제 2 배선과 상기 제 3 배선의 입체 교차점의 각각에 있어서 상기 제 2 층간 절연층을 관통하도록, 복수의 제 2 관통공이 형성되고,
상기 제 2 배선은 제 1 반도체층과 도전층과 제 2 반도체층이 이 순서로 적층된 구조를 갖고,
제 1 비휘발성 기억 소자는, 각각의 상기 제 1 관통공의 내부에 있어서 상기 제 1 배선의 위에 제 1 저항 변화층과 제 1 전극층이 이 순서로 적층됨으로써 구성되고,
제 2 비휘발성 기억 소자는, 각각의 상기 제 2 관통공의 내부에 있어서 상기 제 2 배선의 위에 제 2 전극층과 제 2 저항 변화층이 이 순서로 적층됨으로써 구성되는
비휘발성 기억 장치.
- 제 2 항에 있어서,
상기 제 1 관통공은, 양단의 개구부가 상기 제 1 배선과 상기 제 2 배선으로 완전히 덮이도록 형성되고,
상기 제 2 관통공은, 양단의 개구부가 상기 제 2 배선과 상기 제 3 배선으로 완전히 덮이도록 형성되어 있는
비휘발성 기억 장치.
- 제 2 항에 있어서,
상기 복수의 제 1 배선과 상기 제 1 층간 절연층과 상기 제 1 비휘발성 기억 소자와 상기 복수의 제 2 배선과 상기 제 2 층간 절연층과 상기 제 1 비휘발성 기억 소자를 갖는 구성 단위가 복수 적층되어 이루어진 비휘발성 기억 장치.
- 제 2 항에 있어서,
상기 제 2 배선의 긴 방향의 길이는, 상기 제 1 배선의 긴 방향의 길이 및 상기 제 3 배선의 긴 방향의 길이의 적어도 한쪽보다 짧은 비휘발성 기억 장치.
- 제 2 항에 있어서,
상기 제 2 배선의 두께가, 상기 제 1 배선의 두께 및 제 3 배선의 두께의 적어도 한쪽보다 얇은 비휘발성 기억 장치.
- 제 2 항에 있어서,
상기 제 1 배선을 구성하는 재료의 전기 저항률 및 상기 제 3 배선을 구성하는 재료의 전기 저항률의 적어도 한쪽은, 상기 제 2 배선을 구성하는 재료의 전기 저항률보다 낮은 비휘발성 기억 장치. - 제 4 항에 있어서,
상기 복수의 제 1 배선 및 상기 복수의 제 3 배선은 워드선 기능을 갖고,
상기 복수의 제 2 배선은 비트선 기능을 갖고,
상기 구성 단위의 각각에 속하는 상기 제 2 배선의 각각이 두께 방향에서 보아 서로 겹치도록 형성되고,
기판측에서 세어 짝수 번째의 상기 구성 단위에 속하는 제 2 배선 중 두께 방향에서 보아 서로 겹치는 것이 서로 전기적으로 접속되고,
기판측에서 세어 홀수 번째의 상기 구성 단위에 속하는 제 2 배선 중 두께 방향에서 보아 서로 겹치는 것이 서로 전기적으로 접속되어 있는
비휘발성 기억 장치.
- 기판상에 서로 평행하게 형성된 복수의 제 1 배선을 형성하는 공정과,
상기 기판 및 제 1 배선상에 제 1 층간 절연층을 형성하는 공정과,
상기 제 1 배선상에 또한 상기 제 1 층간 절연층의 소정의 위치에 제 1 메모리 셀 홀을 형성하는 공정과,
상기 제 1 메모리 셀 홀 중에 제 1 저항 변화층을 설치하여 형성하는 공정과,
상기 제 1 메모리 셀 홀 중의 상기 제 1 저항 변화층상에, 제 1 다이오드 소자의 하부 전극을 더 설치하여 형성하는 공정과,
상기 하부 전극의 상면을 덮고 또한, 상기 제 1 층간 절연층상에, 상기 제 1 배선과 직교하여 서로 평행하게 형성되고, 또한 상기 제 1 다이오드 소자의 반도체층, 도전층, 제 2 다이오드 소자의 반도체층이 이 순서로 적층된 복수층으로 이루어지는 복수의 제 2 배선을 형성하는 공정과,
상기 제 2 배선 및 상기 제 1 층간 절연층상에 제 2 층간 절연층을 형성하는 공정과,
상기 제 2 배선상에 또한 상기 제 2 층간 절연층의 소정의 위치에 제 2 메모리 셀 홀을 형성하는 공정과,
상기 제 2 메모리 셀 홀 중에 제 2 다이오드 소자의 상부 전극을 설치하여 형성하는 공정과,
상기 제 2 메모리 셀 홀 중의 상기 상부 전극상에, 제 2 저항 변화층을 더 설치하여 형성하는 공정과,
상기 제 2 저항 변화층의 상면을 덮고 또한, 상기 제 2 층간 절연층상에, 상기 제 2 배선과 직교하여 서로 평행하게 형성된 복수의 제 3 배선을 형성하는 공정
을 포함하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
- 기판상에 제 1 방향으로 연장되도록 서로 평행하게 복수의 제 1 배선을 형성하는 공정과,
상기 기판 및 상기 복수의 제 1 배선의 위에 제 1 층간 절연층을 형성하는 공정과,
각각의 상기 제 1 배선의 위에 소정의 간격으로 나란하도록 상기 제 1 층간 절연막을 관통하는 복수의 제 1 관통공을 형성하는 공정과,
상기 제 1 관통공의 내부에 있어서 상기 제 1 배선의 위에 제 1 저항 변화층과 제 1 전극층을 이 순서로 적층하는 공정과,
상기 제 1 층간 절연층의 위에, 상기 제 1 층간 절연층의 두께 방향에서 보아 상기 제 1방향과 교차하는 제 2 방향으로 연장되도록 서로 평행하게, 또한, 상기 제 1 전극층의 상단면의 전면을 덮도록, 제 1 반도체층과 도전층과 제 2 반도체층이 이 순서로 적층된 구조를 갖는 복수의 제 2 배선을 형성하는 공정과,
상기 제 1 층간 절연층 및 상기 복수의 제 2 배선의 위에 제 2 층간 절연층을 형성하는 공정과,
각각의 상기 제 2 배선의 위에 소정의 간격으로 나란하고 또한 상기 제 2 층간 절연막을 관통하는 복수의 제 2 관통공을 형성하는 공정과,
상기 제 2 관통공에 있어서 상기 제 2 배선의 위에 제 2 저항 변화층과 제 2 전극층을 이 순서로 적층하는 공정과,
상기 제 2 층간 절연층의 위에, 상기 제 2 층간 절연층의 두께 방향에서 보아 상기 제 2 방향과 교차하는 제 3 방향으로 연장되도록 서로 평행하게, 또한, 상기 제 2 전극층의 상단면의 전면을 덮도록, 복수의 제 3 배선을 형성하는 공정
을 갖는 비휘발성 기억 장치의 제조 방법.
- 제 10 항에 있어서,
상기 제 1 배선을 형성하는 공정은, 상기 제 1 층간 절연층에 소망하는 홈을 형성한 후의 CMP법을 이용하여 상기 홈의 내부에 배선 재료를 설치하는 다마신 공법에 의한 것이며,
상기 제 2 배선을 형성하는 공정은, 제 1 반도체층과 도전층과 제 2 반도체층을 이 순서로 적층한 후 마스크를 이용하여 에칭하는 것이며,
상기 제 3 배선을 형성하는 공정은, 상기 제 2 층간 절연층에 소망하는 홈을 형성한 후의 CMP법을 이용하여 상기 홈의 내부에 배선 재료를 설치하는 다마신 공법에 의한 것인
비휘발성 기억 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007308469 | 2007-11-29 | ||
| JPJP-P-2007-308469 | 2007-11-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100084174A true KR20100084174A (ko) | 2010-07-23 |
| KR101067051B1 KR101067051B1 (ko) | 2011-09-22 |
Family
ID=40678167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020107010475A KR101067051B1 (ko) | 2007-11-29 | 2008-11-06 | 비휘발성 기억 장치 및 그 제조 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8384061B2 (ko) |
| EP (1) | EP2219221A4 (ko) |
| JP (1) | JP4611443B2 (ko) |
| KR (1) | KR101067051B1 (ko) |
| CN (1) | CN101878529B (ko) |
| WO (1) | WO2009069252A1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150080795A (ko) * | 2014-01-02 | 2015-07-10 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| KR20200135600A (ko) * | 2019-05-22 | 2020-12-03 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5502339B2 (ja) * | 2009-02-17 | 2014-05-28 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| TWI433302B (zh) * | 2009-03-03 | 2014-04-01 | Macronix Int Co Ltd | 積體電路自對準三度空間記憶陣列及其製作方法 |
| JP5144698B2 (ja) * | 2010-03-05 | 2013-02-13 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US9249498B2 (en) | 2010-06-28 | 2016-02-02 | Micron Technology, Inc. | Forming memory using high power impulse magnetron sputtering |
| KR101753256B1 (ko) * | 2010-10-14 | 2017-07-05 | 삼성전자주식회사 | 가변 저항체를 포함하는 반도체 기억 소자 및 그 제조 방법 |
| US20120241710A1 (en) | 2011-03-21 | 2012-09-27 | Nanyang Technological University | Fabrication of RRAM Cell Using CMOS Compatible Processes |
| KR20140053175A (ko) * | 2011-08-11 | 2014-05-07 | 도쿄엘렉트론가부시키가이샤 | 반도체 장치의 제조 방법, 반도체 장치 및 배선 형성용 지그 |
| TWI503949B (zh) * | 2011-11-18 | 2015-10-11 | Chrongjung Lin | 可變且可逆之電阻式記憶儲存單元及記憶儲存模組 |
| US9276041B2 (en) * | 2012-03-19 | 2016-03-01 | Globalfoundries Singapore Pte Ltd | Three dimensional RRAM device, and methods of making same |
| US9029829B1 (en) * | 2012-05-02 | 2015-05-12 | Adesto Technologies Corporation | Resistive switching memories |
| JP5814867B2 (ja) | 2012-06-27 | 2015-11-17 | 株式会社東芝 | 半導体記憶装置 |
| JP2014082279A (ja) * | 2012-10-15 | 2014-05-08 | Panasonic Corp | 不揮発性記憶装置及びその製造方法 |
| US9257484B2 (en) * | 2013-01-30 | 2016-02-09 | Kabushiki Kaisha Toshiba | Non-volatile memory device and method of manufacturing the same |
| FR3050739B1 (fr) * | 2016-05-02 | 2018-06-01 | Stmicroelectronics (Rousset) Sas | Procede de fabrication de cellules-memoires resistives |
| JP6829125B2 (ja) * | 2017-03-23 | 2021-02-10 | キオクシア株式会社 | 半導体記憶装置 |
| JP2019054206A (ja) | 2017-09-19 | 2019-04-04 | 東芝メモリ株式会社 | 記憶装置 |
| JP6888641B2 (ja) * | 2019-03-01 | 2021-06-16 | Tdk株式会社 | 抵抗変化素子及びその製造方法 |
| US11694957B2 (en) * | 2019-05-15 | 2023-07-04 | Tokyo Electron Limited | Programmable connection segment and method of forming the same |
| EP3823042A1 (en) | 2019-11-12 | 2021-05-19 | Imec VZW | Bipolar selector device for a memory array |
| WO2021217493A1 (zh) * | 2020-04-29 | 2021-11-04 | 华为技术有限公司 | 三维铁电存储器及电子设备 |
Family Cites Families (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034882A (en) | 1998-11-16 | 2000-03-07 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US6531371B2 (en) | 2001-06-28 | 2003-03-11 | Sharp Laboratories Of America, Inc. | Electrically programmable resistance cross point memory |
| US6717222B2 (en) * | 2001-10-07 | 2004-04-06 | Guobiao Zhang | Three-dimensional memory |
| US6778421B2 (en) | 2002-03-14 | 2004-08-17 | Hewlett-Packard Development Company, Lp. | Memory device array having a pair of magnetic bits sharing a common conductor line |
| US7079442B2 (en) * | 2002-08-02 | 2006-07-18 | Unity Semiconductor Corporation | Layout of driver sets in a cross point memory array |
| US7462857B2 (en) | 2002-09-19 | 2008-12-09 | Sharp Kabushiki Kaisha | Memory device including resistance-changing function body |
| US7755934B2 (en) | 2003-03-18 | 2010-07-13 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| EP1609154B1 (en) | 2003-03-18 | 2013-12-25 | Kabushiki Kaisha Toshiba | Phase change memory device |
| US7706167B2 (en) | 2003-03-18 | 2010-04-27 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| US7719875B2 (en) | 2003-03-18 | 2010-05-18 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| CN100394603C (zh) * | 2003-04-03 | 2008-06-11 | 株式会社东芝 | 相变存储装置 |
| US20050212022A1 (en) | 2004-03-24 | 2005-09-29 | Greer Edward C | Memory cell having an electric field programmable storage element, and method of operating same |
| CA2500938A1 (en) * | 2004-03-24 | 2005-09-24 | Rohm And Haas Company | Memory devices based on electric field programmable films |
| US20050230724A1 (en) | 2004-04-16 | 2005-10-20 | Sharp Laboratories Of America, Inc. | 3D cross-point memory array with shared connections |
| US7410838B2 (en) * | 2004-04-29 | 2008-08-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fabrication methods for memory cells |
| KR100657911B1 (ko) | 2004-11-10 | 2006-12-14 | 삼성전자주식회사 | 한 개의 저항체와 한 개의 다이오드를 지닌 비휘발성메모리 소자 |
| JP2006312590A (ja) | 2005-05-06 | 2006-11-16 | Sunstar Inc | 口腔用組成物 |
| US20060250836A1 (en) * | 2005-05-09 | 2006-11-09 | Matrix Semiconductor, Inc. | Rewriteable memory cell comprising a diode and a resistance-switching material |
| CN1901092A (zh) * | 2005-07-08 | 2007-01-24 | 罗门哈斯电子材料有限公司 | 包含多位数据的器件 |
| US20070009201A1 (en) * | 2005-07-08 | 2007-01-11 | Rohm And Haas Electronic Materials Llc | Electric field programmable films and memory devices based thereon |
| US20070009821A1 (en) | 2005-07-08 | 2007-01-11 | Charlotte Cutler | Devices containing multi-bit data |
| KR100790043B1 (ko) * | 2005-09-16 | 2008-01-02 | 가부시끼가이샤 도시바 | 상변화 메모리장치 |
| US20070132049A1 (en) | 2005-12-12 | 2007-06-14 | Stipe Barry C | Unipolar resistance random access memory (RRAM) device and vertically stacked architecture |
| KR100745761B1 (ko) * | 2006-02-07 | 2007-08-02 | 삼성전자주식회사 | 다이오드겸용 저항소자를 구비하는 상변화 램과 그 제조 및동작 방법 |
| KR101004207B1 (ko) | 2006-03-09 | 2010-12-24 | 파나소닉 주식회사 | 저항 변화형 소자, 반도체 장치, 및 그 제조 방법 |
| CN101496173B (zh) * | 2006-07-27 | 2010-12-22 | 松下电器产业株式会社 | 非易失性半导体存储装置及其制造方法 |
| US7391045B2 (en) * | 2006-09-18 | 2008-06-24 | Ovonyx, Inc. | Three-dimensional phase-change memory |
| JP5107252B2 (ja) * | 2006-10-24 | 2012-12-26 | パナソニック株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP4577695B2 (ja) | 2006-11-07 | 2010-11-10 | エルピーダメモリ株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| KR101048199B1 (ko) | 2006-11-20 | 2011-07-08 | 파나소닉 주식회사 | 비휘발성 반도체 기억 장치 및 그 제조 방법 |
| CN101842897B (zh) * | 2007-10-30 | 2011-11-02 | 松下电器产业株式会社 | 非易失性半导体存储装置和其制造方法 |
| WO2009075073A1 (ja) * | 2007-12-10 | 2009-06-18 | Panasonic Corporation | 不揮発性記憶装置およびその製造方法 |
| WO2010058569A1 (ja) * | 2008-11-19 | 2010-05-27 | パナソニック株式会社 | 不揮発性記憶素子および不揮発性記憶装置 |
-
2008
- 2008-11-06 KR KR1020107010475A patent/KR101067051B1/ko active IP Right Grant
- 2008-11-06 EP EP08855256A patent/EP2219221A4/en not_active Withdrawn
- 2008-11-06 WO PCT/JP2008/003214 patent/WO2009069252A1/ja active Application Filing
- 2008-11-06 US US12/745,190 patent/US8384061B2/en active Active
- 2008-11-06 JP JP2009543647A patent/JP4611443B2/ja not_active Expired - Fee Related
- 2008-11-06 CN CN200880118388.8A patent/CN101878529B/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150080795A (ko) * | 2014-01-02 | 2015-07-10 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| KR20200135600A (ko) * | 2019-05-22 | 2020-12-03 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4611443B2 (ja) | 2011-01-12 |
| US20100258779A1 (en) | 2010-10-14 |
| CN101878529A (zh) | 2010-11-03 |
| EP2219221A1 (en) | 2010-08-18 |
| JPWO2009069252A1 (ja) | 2011-04-07 |
| CN101878529B (zh) | 2012-07-04 |
| WO2009069252A1 (ja) | 2009-06-04 |
| US8384061B2 (en) | 2013-02-26 |
| KR101067051B1 (ko) | 2011-09-22 |
| EP2219221A4 (en) | 2013-03-13 |
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| KR20240015393A (ko) | 반도체 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20140826 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150730 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160818 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20170823 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20190820 Year of fee payment: 9 |