JP5178743B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

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Description

本発明は、抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置に関し、特にダイオードを配線層に集積化した場合における引き出しコンタクトの構成に関する。
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の半導体記憶装置の開発が活発に行われている。このような不揮発性半導体記憶装置のうち、例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。このような強誘電体キャパシタを用いる不揮発性半導体記憶装置（以下、ＦｅＲＡＭとする）に対して、トンネル磁気抵抗効果を利用して抵抗値の変化を保持する不揮発性半導体記憶装置（以下、ＭＲＡＭとする）および電気的パルスの印加によって抵抗値が変化し、その抵抗値の状態を保持し続ける材料を用いた不揮発性半導体記憶装置（以下、ＲｅＲＡＭとする）が注目されている。このようなＭＲＡＭやＲｅＲＡＭは通常のＳｉ半導体プロセスとの整合性が取りやすいという点でも注目されている。
また、不揮発性半導体記憶装置においては、一般的にワード線とビット線とが交差した交点にメモリセルホールが形成され、このメモリセルホールの中に記憶素子とこれに直列に接続された、例えばダイオードなどのセル選択素子が配置され、この記憶素子とセル選択素子とで構成されたメモリセルがマトリクス状に集積されている。さらに、マトリクス状に配置されたメモリセルを駆動し、これらのメモリセルからの情報の処理などをする周辺回路が隣接して形成されており、メモリセルからの引き出し配線と周辺回路との配線とを接続する配線の配線構造によっては不揮発性半導体記憶装置の高集積化を妨げるという課題が生じる。
この課題を解決して高集積化された不揮発性半導体記憶装置を実現するために、例えば、クロスポイント型のＭＲＡＭにおいて、ＴＭＲ（Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）素子とセル選択ダイオードが直列に接続されたメモリセルがマトリクス状に配置された構造が提案されている（例えば、特許文献１参照）。メモリセルからの引き出し線はメモリセルよりも上部に配置されて隣接する周辺回路と電気的に接続されている。
また、クロスポイント型のＦｅＲＡＭにおいても、上記のＭＲＡＭと同様にメモリセルからの引き出し線がその上部に引き出されて隣接する周辺回路と電気的に接続された構造が提案されている（例えば、特許文献２参照）。さらに、チップ面積の縮小を目的としてクロスポイント型のＦｅＲＡＭにおいて、強誘電体キャパシタアレイ形成領域およびその直下に形成したトランジスタと周辺回路とを接続するために局所配線を形成することが提案されている（例えば、特許文献３参照）。
一方、クロスポイント型のＲｅＲＡＭにおいては、Ｘ方向の導電アレイラインと、Ｙ方向の導電アレイラインとの交点部分に７層からなるメモリプラグが形成され、このメモリプラグ中に２層の電極層に挟まれた複合金属酸化物からなる記憶素子と、この記憶素子上に形成された金属−絶縁物−金属（ＭＩＭ）構造の非オーミック性素子と電極層とが積層されている例が示されている（例えば、特許文献４参照）。なお、メモリプラグ中の記憶素子および非オーミック素子とトランジスタなどの駆動回路や隣接する周辺回路との電気的な接続または配線については示されておらず、これらの配線などは別途行われるプロセスにより形成されると考えられる。
特開２００４−１９３２８２号公報 特開２００４−３６３１２４号公報 特開２００４−３５６３１３号公報 米国特許第６，７５３，５６１号明細書
しかしながら、上記で説明した従来の技術においては、クロスポイントメモリ部の配線に導電層と半導体層または絶縁体層を積層して挿入したときには、半導体層や絶縁体層は導電性を有しないので、これが弊害となって、下層の配線層との電気的接続が困難になるという課題があった。そのため、下層の配線層へのコンタクトを形成する領域にある半導体層または絶縁体層を除去する必要があり、これに必要なマスク、加工プロセスの増加が必須であった。以上の点から、高集積化と低コスト化が両立できる引き出し配線（以下、引き出しコンタクトとする）を形成することが難しいという課題があった。
さらに、クロスポイントメモリ部を形成するプロセスと同時に、このクロスポイントメモリ部に隣接する周辺回路においても、半導体層または絶縁体層を配線内に集積化した場合には、不揮発性半導体記憶装置の各機能部分を相互に接続する引き出しコンタクトを形成することが難しく、引き出しコンタクトのための配線を形成するためのプロセスが別途必要となることが多かった。その結果として、不揮発性半導体記憶装置を製作するプロセスのマスク枚数および工程数が増加するなどプロセスコストを低減することが難しいという課題を生じていた。
本発明は、上記の課題を解決するもので、ダイオード素子などの非オーミック性素子と抵抗変化素子とを組み合わせてメモリセルとし、このメモリセルを基本構成としてクロスポイントメモリ部を構成したときに、充分な電流容量が確保でき、クロスポイントメモリ部の配線の引き出しコンタクト、さらにクロスポイントメモリ部に隣接する周辺回路の配線の引き出しコンタクトをプロセスが複雑または高コストになることなく簡単かつ低コストで実現できる不揮発性半導体記憶装置を提供することを目的とする。
上記目的を達成するために本発明の不揮発性半導体記憶装置は、基板と、基板上に形成されたストライプ形状を有する第１のメモリ配線を含む第１の配線層と、基板上および第１の配線層上に形成された第１の層間絶縁層と、第１のメモリ配線上の第１の層間絶縁層に形成された第１のメモリセルホールと、第１のメモリセルホールを介して第１のメモリ配線に接続される第１の抵抗変化層と、第１の抵抗変化層上に形成される第１の非オーミック性素子と、第１の層間絶縁層上に形成され、かつ第１のメモリ配線と直交しストライプ形状を有する第２のメモリ配線と、第２のメモリ配線を含む第２の配線層と、第２の配線層上および第１の層間絶縁層上に形成された第２の層間絶縁層とを備え、第２の配線層は前記第１の非オーミック性素子の少なくとも一部を含む複数層からなり、第２の配線層の最下層に半導体層または絶縁体層を有する不揮発性半導体記憶装置であって、第１のメモリ配線は、第１の層間絶縁層を貫通して形成された第１のコンタクトにより所望の第２の配線層と接続され、第１のコンタクトは、第２の配線層の半導体層または絶縁体層を除去して形成されている構成からなる。
このような構成とすることにより、クロスポイントメモリ部の配線に半導体層または絶縁体層を設けていても、第１の配線層と第２の配線層は、他の配線層を経由することなく、第１のコンタクトにより最短距離で互いに接続することができる。そして、第１の配線または第２の配線から上層配線への引き出し配線も最短距離で容易に形成することができる。これにより、配線の寄生抵抗を低減でき、高速でメモリを動作することができる。
また、ダイオード素子などの非オーミック素子と抵抗変化層とを組み合わせたメモリセルの構成において、例えばダイオード素子の寸法を抵抗変化層の寸法より大きくすることができるので、ダイオード素子から抵抗変化層に流れる充分な電流容量を確保することができる。このことにより、誤動作することなく、高信頼性・高集積の不揮発性半導体記憶装置を実現することができる。
また、第１のメモリ配線と第２のメモリ配線との間に、電気的に直列に接続された第１ の抵抗変化層と第１の非オーミック性素子とを有するメモリセルが形成され、このメモリセルがマトリクス形状に配置されたメモリセル領域と、このメモリセル領域に隣接した周辺回路領域とを含み、この周辺回路領域の配線は、メモリセル領域の第１のメモリ配線と同一の構造からなる第１の周辺回路用配線、第２のメモリ配線と同一の構造からなる第２の周辺回路用配線のうちの少なくともいずれかを用いて形成され、第１の周辺回路用配線と第２の周辺回路用配線との間の接続は、第１の層間絶縁層を貫通して形成された第３のコンタクトにより接続され、第３のコンタクトは、第２の配線層の半導体層または絶縁体層を除去して形成されている構成としてもよい。
このような構成とすることにより、クロスポイントメモリ部および周辺回路の配線に半導体層または絶縁体層を設けていても、クロスポイントメモリ部の配線と周辺回路の配線とは同一平面上の配線層として同時に形成することができ、クロスポイントメモリ部および周辺回路の配線は、それぞれ最短距離で容易に上層配線への引き出し配線を形成することができる。したがって、プロセスのマスク枚数および工程数が、増加することなく不揮発性半導体記憶装置を製造することができる。
また、本発明の不揮発性半導体記憶装置は、基板と、基板上に形成されたストライプ形状を有する第１のメモリ配線を含む第１の配線層と、基板上および第１の配線層上に形成された第１の層間絶縁層と、第１のメモリ配線上の第１の層間絶縁層に形成された第１のメモリセルホールと、第１のメモリセルホールを介して第１のメモリ配線に接続される第１の抵抗変化層と、第１の抵抗変化層上に形成される第１の非オーミック性素子と、第１の層間絶縁層上に形成されかつ第１のメモリ配線と直交しストライプ形状を有する第２のメモリ配線と、第２のメモリ配線を含む第２の配線層と、第２の配線層上および第１の層間絶縁層上に形成された第２の層間絶縁層と、第２のメモリ配線上の第２の層間絶縁層を貫通して形成された第２のメモリセルホールと、第２のメモリセルホールを介して第２のメモリ配線に接続される第２の抵抗変化層と、第２の抵抗変化層上に形成される第２の非オーミック性素子と、第２の層間絶縁層上に形成され、かつ第２のメモリ配線と直交しストライプ形状を有する第３のメモリ配線と、第３のメモリ配線を含む第３の配線層とを備え、第２の配線層および第３の配線層はそれぞれ第１の非オーミック性素子および第２の非オーミック性素子の少なくとも一部を含む複数層からなり、第２の配線層および第３の配線層の最下層に半導体層または絶縁体層を有する不揮発性半導体記憶装置であって、第１の配線層は、第１の層間絶縁層を貫通して形成された第１のコンタクトにより所望の第２の配線層と接続され、第２の配線層は、第２の層間絶縁層を貫通して形成された第５のコンタクトにより所望の第３の配線層と接続され、第１のコンタクトおよび第５のコンタクトは、第２の配線層および第３の配線層の半導体層または絶縁体層を除去して形成されている構成からなる。
このような構成とすることにより、クロスポイントメモリ部の配線に半導体層または絶縁体層を設けていても、第１の配線層、第２の配線層および第３の配線層は、他の配線層を経由することなく、第１のコンタクトまたは第５のコンタクトにより最短距離で互いに接続することができる。そして、第１の配線層、第２の配線層または第３の配線層から上層配線への引き出し配線も最短距離で容易に形成することができる。これにより、配線の寄生抵抗を低減でき、高速でメモリを動作することができる。
また、ダイオード素子などの非オーミック素子と抵抗変化層とを組み合わせたメモリセルの構成において、例えばダイオード素子の寸法を抵抗変化層の寸法より大きくすることができるので、ダイオード素子から抵抗変化層に流れる充分な電流容量を確保することができる。このことにより、誤動作することなく、高信頼性・高集積の不揮発性半導体記憶装置を実現することができる。
また、第１のメモリ配線と第２のメモリ配線との間および第２のメモリ配線と第３のメモリ配線との間に、電気的に直列に接続された第１の抵抗変化層または第２の抵抗変化層と前記非オーミック性素子とを有するメモリセルが形成され、このメモリセルがマトリクス形状に配置されたメモリセル領域と、このメモリセル領域に隣接した周辺回路領域とを含み、この周辺回路領域の配線は、前記メモリセル領域の第１のメモリ配線と同一の構造からなる第１の周辺回路用配線、第２のメモリ配線と同一の構造からな第２の周辺回路用配線、第３のメモリ配線と同一の構造からな第３の周辺回路用配線のうちの少なくともいずれかを用いて形成され、第１の周辺回路用配線と第２の周辺回路用配線との間、および第２の周辺回路用配線と第３の周辺回路用配線との間の接続は、第１の層間絶縁層および第２の層間絶縁層をそれぞれ貫通して形成された第３のコンタクトおよび第６のコンタクトにより接続され、第３のコンタクトおよび第６のコンタクトは、第２の配線層または第３の配線層の半導体層または絶縁体層を除去して形成されている構成としてもよい。
このような構成とすることにより、クロスポイントメモリ部および周辺回路の配線に多層に渡って半導体層または絶縁体層を設けていても、クロスポイントメモリ部の配線と周辺回路の配線とは同一平面上の配線層として同時に形成することができ、クロスポイントメモリ部および周辺回路の配線は、それぞれ最短距離で容易に上層配線への引き出し配線を形成することができる。したがって、プロセスのマスク枚数および工程数が、増加することなく不揮発性半導体記憶装置を製造することができる。
また、第２の層間絶縁層、第３の層間絶縁層、第３の配線層、第２のメモリセルホール中に埋め込まれた第２の抵抗変化層および第２の非オーミック性素子を１つの構成単位として、構成単位をさらに１層以上積層した不揮発性半導体記憶装置において、配線層のうち少なくともいずれかの一部に周辺回路の配線を形成し、この周辺回路の配線は最下層に半導体層もしくは絶縁体層を有し、上下に配置された異なる周辺回路の配線の間に配置された層間絶縁層を貫通して電気的に接続するコンタクトが、半導体層または絶縁体層を貫通して形成されている構成としてもよい。
このような構成とすることにより、クロスポイントメモリ部および周辺回路並びにこれらの配線間の接続を立体的に最短距離で互いに接続することができる。このことにより、誤動作することなく高信頼性・高集積の不揮発性半導体記憶装置を実現することができる。
また、第１の配線層は、第１の抵抗変化層および第１の配線層より下層にあるトランジスタのうち少なくともいずれかに接続されている構成としてもよい。
このような構成とすることにより、クロスポイントメモリ部を駆動させるためのトランジスタの配線およびこれらの接続配線も確実に引き出すことができる。したがって、ダイオード素子などの非オーミック素子と抵抗変化層とを組み合わせたメモリセルの構成において、例えばダイオード素子の寸法を抵抗変化層の寸法より大きくすることができるので、ダイオード素子から抵抗変化層に流れる充分な電流容量を確保することができる。このことにより、クロスポイントメモリ部やその周辺回路の配線の引き出しをプロセスが複雑、高コストになることなく実現できる不揮発性半導体記憶装置を実現することができる。
また、第２の配線層および第３の配線層のうち第１の非オーミック性素子または第２の非オーミック性素子の電極となるダイオード電極が、第１のコンタクト、第３のコンタクト、第５のコンタクトおよび第６のコンタクトのうち第１の層間絶縁層または第２の層間絶縁層と隣接して配置される密着層と同じ材料から形成されている構成としてもよい。
このような構成とすることにより、ダイオード電極とコンタクトの密着層とが同じ材料で構成できるので、プロセスを簡略化することができ、プロセスのマスク枚数および工程数が、大幅に削減して、不揮発性半導体記憶装置を製造することができる。
また、上記構成において、非オーミック性素子が、半導体層と、この半導体層の上下に形成された各々の金属電極体層との３層の積層構成からなるＭＳＭダイオードであり、抵抗変化層側の金属電極体層がメモリセルホール中に埋め込み形成されている構成としてもよい。
このような構成とすることにより、抵抗変化層が正または負の電圧を印加されることにより、その保持する抵抗値を変化させる、いわゆるバイポーラ型の抵抗変化層であっても、電圧の正または負の双方向に大きな電流容量を有し、かつ特性ばらつきの小さな非オーミック性素子を容易に得ることができる。
また、上記構成において、非オーミック性素子が、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードであり、金属電極体層が前記メモリセルホール中に埋め込まれている構成としてもよい。
このような構成とすることにより、多数キャリアが支配的なダイオードを形成するので電流容量を大きくすることができ、かつ高速動作を行うことができる。したがって、同じ極性の大きさの異なる電圧を印加することにより、抵抗変化層が保持する抵抗値を変化させるので、いわゆるユニポーラ型の抵抗変化層に適する構成である。
また、上記構成において、非オーミック性素子が、ｐ型半導体層とｎ型半導体層との２ 層の積層構成からなるｐｎ接合ダイオードであり、ｐ型半導体層またはｎ型半導体層がメモリセルホール中に埋め込まれている構成としてもよい。
このような構成とすることにより、少数キャリアが支配的なダイオードを形成するので電流容量は上述したダイオードに劣る面があるが、過剰電流の防止、消費電力の低減効果が期待できる。したがって、同じ極性の大きさの異なる電圧を印加することにより、抵抗変化層が保持する抵抗値を変化させるので、いわゆるユニポーラ型の抵抗変化層に適する構成である。
以上に示したダイオード素子を用いた構成とすることにより、ダイオード素子の整流特性を利用することにより、読み込みや書き込み時のクロストークをさらに低減することができる。また、そのための回路構成も簡略化できる。
また、上記構成において、前記第１のコンタクトは、前記第２の配線層の前記半導体層または絶縁体層を貫通して形成されていてもよい。
また、本発明の不揮発性半導体記憶装置の製造方法は、基板上にストライプ形状の第１ のメモリ配線を形成する工程と、第１のメモリ配線を含む基板上に第１の層間絶縁層を形成する工程と、第１のメモリ配線上でかつ第１の層間絶縁層の所定の位置に第１のメモリセルホールを形成する工程と、第１のメモリセルホールに第１の抵抗変化層を形成する工程と、第１のメモリセルホールの表面側に、第１の非オーミック性素子を構成する積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、第１の非オーミック性素子を構成する前記積層構成となる半導体層または絶縁体層を第１の層間絶縁層上に第１のメモリセルホールを被覆して形成する工程と、第１のメモリ配線上に第１の層間絶縁層と前記半導体層または絶縁体層を貫通して第１のコンタクトおよび第３のコンタクトを形成する工程と、第１の非オーミック性素子の半導体層または絶縁体層をパターニングして第２の配線層を第１の層間絶縁層上に第１のコンタクトの少なくとも一部を被覆して形成する工程とを含む構成からなる。
このような方法とすることにより、第１の配線層と第２の配線層は、他の配線層を経由することなく、第１のコンタクトおよび第３のコンタクトにより最短距離で互いに接続することができ、しかも、クロスポイントメモリ部の配線と周辺回路の配線とは同一平面上の配線層として同時に形成される。また、ダイオード素子などの非オーミック性素子と抵抗変化層とを組み合わせたメモリセルの構成において、例えばダイオード素子の寸法を抵抗変化層の寸法より大きくすることができるので、ダイオード素子から抵抗変化層に流れる充分な電流容量を確保することができる。このことにより、誤動作することなく、高信頼性・高集積の不揮発性半導体記憶装置を実現することができるとともに、通常のＳｉ半導体の微細化プロセスを使用することができるので、マスク枚数やプロセスコストが低減することができ、プロセスを簡略化することもできる。
また、本発明の不揮発性半導体記憶装置の製造方法は、基板上にストライプ形状の第１ のメモリ配線を形成する工程と、第１のメモリ配線を含む基板上に第１の層間絶縁層を形成する工程と、第１のメモリ配線上でかつ第１の層間絶縁層の所定の位置に第１のメモリセルホールを形成する工程と、第１のメモリセルホールに第１の抵抗変化層を形成する工程と、第１のメモリセルホールの表面側に、第１の非オーミック性素子を構成する積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、第１の非オーミック性素子を構成する前記積層構成の半導体層もしくは絶縁体層を第１の層間絶縁層上に第１のメモリセルホールを被覆して形成する工程と、第１の配線上に第１の層間絶縁層と積層構成の半導体層もしくは絶縁体層を貫通して第１のコンタクトおよび第３のコンタクトを形成する工程と、第１の非オーミック性素子の半導体層または絶縁体層をパターニングして第２の配線層を第１の層間絶縁層上に第１のコンタクトおよび第３のコンタクトの少なくとも一部を被覆して形成する工程と、前記第２の配線層を被覆して前記第１の層間絶縁層上に第２の層間絶縁層を形成する工程と、前記第２の層間絶縁層を貫通して、前記第２のメモリ配線上に、第２のメモリセルホールを形成する工程と、第２のメモリセルホールに第２の抵抗変化層を形成する工程と、第２のメモリセルホールの表面側に、第２の非オーミック性素子を構成する積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、第２の非オーミック性素子を構成する積層構成の半導体層または絶縁体層を第２の層間絶縁層上に第２のメモリセルホールを被覆して形成する工程と、第２の配線上に第２の層間絶縁層と積層構成の半導体層もしくは絶縁体層を貫通して第５のコンタクトおよび第６のコンタクトを形成する工程と、第２の非オーミック性素子の半導体層または絶縁体層をパターニングして第３の配線層を第２の層間絶縁層上に第５のコンタクトおよび第６のコンタクトの少なくとも一部を被覆して形成する工程とを含む構成からなる。
このような方法とすることにより、第１の配線、第２の配線および第３の配線は、第１ のコンタクト、第３のコンタクト、第５のコンタクトおよび第６のコンタクトにより最短距離で互いに接続することができる。しかも、クロスポイントメモリ部の配線と周辺回路の配線とは同一平面上の配線層として同時に形成することができる。また、ダイオード素子などの非オーミック性素子と抵抗変化層とを組み合わせたメモリセルの構成において、例えばダイオード素子の寸法を抵抗変化層の寸法より大きくすることができるので、ダイオード素子から抵抗変化層に流れる充分な電流容量を確保することができる。
これらのことにより、誤動作することなく、高信頼性・高集積の不揮発性半導体記憶装置を実現することができるとともに、通常のＳｉ半導体の微細化プロセスを使用することができるので、マスク枚数やプロセスコストが低減することができ、プロセスを簡略化することもできる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明の不揮発性半導体記憶装置は、ダイオード素子などの非オーミック性素子と抵抗変化素子とを組み合わせてメモリセルとし、このメモリセルを基本構成としてクロスポイントメモリ部を構成したときに、充分な電流容量が確保でき、クロスポイントメモリ部の配線の引き出しコンタクト、さらにクロスポイントメモリ部に隣接する周辺回路の配線の引き出しコンタクトをプロセスが複雑または高コストになることなく実現できる。
さらに、ダイオード素子などの非オーミック性素子と抵抗変化層とを組み合わせたメモリセルの構成において、ダイオード素子から抵抗変化層に流れる充分な電流容量を確保することができ、かつクロスポイントメモリ部の配線と周辺回路の配線とは同一平面上の配線層として同時に形成することができる。したがって、クロスポイントメモリ部および周辺回路並びにこれらの配線間の接続を立体的に最短距離で互いに接続することができ、このような配線などを形成するプロセスを通常のＳｉ半導体の微細化プロセスを使用し、複雑で高コストになることなく簡単かつ低コストで実現できるという大きな効果を奏する。
図１は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を模式的に説明する図で、（ａ）は平面図、（ｂ）は（ａ）の１Ｂ−１Ｂ線を矢印方向から見た断面図である。 図２は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を模式的に説明する図で、（ａ）は平面図、（ｂ）は（ａ）の２Ｂ−２Ｂ線を矢印方向から見た断面図である。 図３は本発明の第１の実施の形態に係る他の不揮発性半導体記憶装置の構成を模式的に説明する断面図である。 図４（ａ）〜図４（ｄ）は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程フロー（前半部）の概略断面図である。 図５（ａ）〜図５（ｃ）は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程フロー（後半部）の概略断面図である。 図６は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を模式的に説明する断面図である。 図７は本発明の第２の実施の形態に係る他の不揮発性半導体記憶装置の構成を模式的に説明する断面図である。 図８（ａ）〜図８（ｃ）は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程フロー（後半部）の概略断面図である。 図９（ａ）及び図９（ｂ）は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程フロー（後半部）の概略断面図である。 図１０は本発明の第３の実施の形態に係る不揮発性半導体記憶装置の断面図である。 図１１は本発明の第３の実施の形態に係る他の不揮発性半導体記憶装置の断面図である。 図１２は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の変形例の構成を模式的に説明する断面図である。 図１３（ａ）〜図１３（ｃ）は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の変形例の製造方法を説明する工程フロー（前半部）の概略断面図である。 図１４（ａ）〜図１４（ｃ）は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の変形例の製造方法を説明する工程フロー（後半部）の概略断面図である。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、以下では全ての図を通じて同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部などの形状については模式的なものであり、その個数等についても図示しやすい個数としている。
また、ここでの配線層とは、同一平面内に構成されたすべての配線を含むものとし、メモリセルを形成する領域のメモリ配線と、その領域に隣接した周辺回路形成領域の周辺回路用配線からなる。またメモリ配線はストライプ形状を有し、メモリセルに直接接続されている配線を指す。周辺回路用配線は形状は任意である。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を模式的に説明する図で、（ａ）は平面図、（ｂ）は（ａ）の１Ｂ−１Ｂ線を矢印方向から見た断面図を示す。
［メモリセル領域のみを含む構成］
図１（ａ）に示すように本実施の形態の不揮発性半導体記憶装置５は、基板１１と、この基板１１上にストライプ形状に形成された第１のメモリ配線１２と、これに直交してストライプ形状に形成された第２のメモリ配線１７に挟まれてメモリセル２４が形成されている。図１（ｂ）で詳細を示して後述するが、このメモリセル２４は、第１の抵抗変化層１５が導電膜１４ａおよび導電層１４ｂを介して第１の非オーミック性素子１６と電気的に直列に接続されて構成されている。図１（ａ）に示すようにメモリセル２４はマトリクス形状に配置され、メモリセル領域となるクロスポイントメモリ部２３が形成されている。このクロスポイントメモリ部２３は、マトリクス形状に配置されたメモリセル２４とメモリセル２４を挟む第１のメモリ配線１２および第２のメモリ配線１７からの引き出し配線である上層配線２２とを含んで構成されている。なお、上層配線２２は、第２のコンタクトと直接接続される配線パッド部２２ａと配線部２２ｂとを有し、メモリセル領域外の回路との接続は配線部２２ｂを介して接続されている。
図１（ｂ）は、本実施の形態の不揮発性半導体記憶装置５の図１（ｂ）の１Ｂ−１Ｂ線を矢印方向から見た詳細な断面図を示す。図１（ｂ）に示すように、不揮発性半導体記憶装置５は、基板１１と、この基板１１上に形成されたストライプ形状の第１のメモリ配線１２と、この第１のメモリ配線１２上に形成された第１の層間絶縁層１３と、第１のメモリ配線１２上の第１の層間絶縁層１３に形成された第１のメモリセルホール１４と、このメモリセルホール１４を介して第１のメモリ配線１２に接続される第１の抵抗変化層１５とを備えている。さらに、不揮発性半導体記憶装置５は、この第１の抵抗変化層１５上に形成される第１の非オーミック性素子１６と、第１の層間絶縁層１３上に形成され、かつ第１のメモリ配線１２と直交しストライプ形状を有する第２のメモリ配線１７と、この第２のメモリ配線１７上に形成された第２の層間絶縁層１８とを備えている。そして、第２のメモリ配線１７は第１の非オーミック性素子１６の少なくとも一部を含む複数層からなり、不揮発性半導体記憶装置５は、第２のメモリ配線１７の最下層１７ａに半導体層１７ｂまたは絶縁体層１７ｃを有している。
ここで、図１に示すように第１のメモリ配線１２を含む第１の配線層１９は、第１の層間絶縁層１３を貫通して形成された第１のコンタクト２１により第２のメモリ配線１７を含む第２の配線層２０と接続されている。さらに、この第２の配線層２０と接続されて第２の層間絶縁層１８を貫通して形成された第２のコンタクト２６により上層配線２２と接続されて引き出されている。ここで、第１のコンタクト２１は、第２の配線層２０の半導体層１７ｂまたは絶縁体層１７ｃを貫通して形成されている。
なお、第１のメモリ配線１２は低抵抗の導電層１２ａの上下を導電性のバリア層１２ｂ 、１２ｃでサンドイッチにした構造であり、特に上層のバリア層１２ｂは酸化することにより、抵抗変化層として動作することができる材料とすることが望ましい。
また、上述したように第１のメモリ配線１２と第２のメモリ配線１７が直交する領域の第１の層間絶縁層１３には第１のメモリセルホール１４が形成され、この第１のメモリセルホール１４は、第１のメモリ配線１２に接していて、その周壁面と底面とに渡って形成された有底筒状の導電性のバリア膜１４ａと、このバリア膜１４ａで囲まれた導電層１４ｂと、バリア膜１４ａ及び導電層１４ｂの上に形成された第１の非オーミック性素子１６の下部電極１６ａとを備えている。第１のメモリ配線１２の第１のメモリセルホール１４と接する部分には第１の抵抗変化層１５が第１のメモリ配線１２に埋め込むように形成さていて、バリア膜１４ａの底部が第１の抵抗変化層１５上に形成されている。従って、導電層１４ｂは、バリア膜１４ａと第１の抵抗変化層１５とを介して第１のメモリ配線１２に接続されている。つまり、導電層１４ｂと第１のメモリ配線１２とは、第１の抵抗変化１５をバイパスして短絡してはいない。
また、第２のメモリ配線１７は第１の非オーミック性素子１６の、例えば半導体層１７ ｂと、第１の非オーミック性素子１６の上部電極１６ｂとなる導電性のバリア層１７ｄと、第２のメモリ配線１７の低抵抗の導電層１７ｅと導電性のバリア層１７ｄとからなる。また、図１において第１の非オーミック性素子１６が、半導体層１７ｂと、この半導体層１７ｂを挟む金属電極体層である下部電極１６ａおよび上部電極１６ｂとの３層の積層構成からなるＭＳＭダイオード１６ｘであり、上述したように第１の抵抗変化層１５側の上部電極１６ｂが第１のメモリセルホール１４中に埋め込み形成されている。
このような構成とすることにより、クロスポイントメモリ部２３の配線に半導体層１７ ｂまたは絶縁体層１７ｃを設けていても、第１のメモリ配線１２と第２のメモリ配線１７ は、第１のコンタクト２１により最短距離で互いに接続することができる。そして、第１ のメモリ配線１２または第２のメモリ配線１７から上層配線２２への引き出し配線も最短距離で容易に形成することができる。また、ダイオード素子などの非オーミック性素子１６と抵抗変化層１５とを組み合わせたメモリセル２４の構成において、例えばＭＳＭダイオード１６ｘの寸法を抵抗変化層１５の寸法より大きくすることができるので、ＭＳＭダイオード１６ｘから抵抗変化層１５に流れる充分な電流容量を確保することができる。このことにより、誤動作することなく、高信頼性・高集積の不揮発性半導体記憶装置を実現することができる。
［メモリセル領域と周辺回路領域とを含む構成］
図２は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を模式的に説明する図で、（ａ）は平面図、（ｂ）は（ａ）の２Ｂ−２Ｂ線を矢印方向から見た断面図を示す。図２に示す不揮発性半導体記憶装置１０は、図１に示すメモリセル領域であるクロスポイントメモリ部２３を含む不揮発性半導体記憶装置５に加えてメモリセル領域に隣接した周辺回路領域２７を有する構成としている。
図２（ａ）および（ｂ）において、不揮発性半導体記憶装置１０のクロスポイントメモリ部２３などの図１に示した不揮発性半導体記憶装置５と同じ部分の説明は省略する。
図２（ａ）に示す不揮発性半導体記憶装置１０は、クロスポイントメモリ部２３の周囲にクロスポイントメモリ部２３に隣接して周辺回路領域２７を有しており、この周辺回路領域２７に形成された各種の回路との接続のために複数の配線パッド部を含む上層配線２８が形成されている。
図２（ｂ）に示す不揮発性半導体記憶装置１０は、第１のメモリ配線１２と第２のメモリ配線１７との間に、電気的に直列に接続された第１の抵抗変化層１５と非オーミック性素子１６とを有するメモリセル２４が形成されている。そして、不揮発性半導体記憶装置１０は、このメモリセル２４がマトリクス形状に配置されたメモリセル領域であるクロスポイントメモリ部２３と、このクロスポイントメモリ部２３に隣接した周辺回路領域２７とを含んでいる。この周辺回路領域２７の配線である周辺回路の配線２０ａは、メモリセル領域２３の第１の配線層１９および第２の配線層２０のうちの少なくともいずれかを使用して形成されている。そして、周辺回路領域２７の第１の配線層１９と第２の配線層２０との間および第２の配線層２０と上層配線２８との間の接続は、第１の層間絶縁層１３ および第２の層間絶縁層１８をそれぞれ貫通して形成された第３のコンタクト２９ａおよび第４のコンタクト２９ｂにより接続されている。そして、第３のコンタクト２９ａは第２の配線層２０の半導体層１７ｂまたは絶縁体層１７ｃを貫通して形成されている。
このような構成とすることにより、クロスポイントメモリ部２３および周辺回路の配線２０ａに半導体層１７ｂまたは絶縁体層１７ｃを設けていても、クロスポイントメモリ部２３の配線と周辺回路の配線２０ａとは同一平面上の配線層として同時に形成することができ、クロスポイントメモリ部２３および周辺回路の配線２０ａは、それぞれ最短距離で容易に上層配線２２、２８への引き出し配線を形成することができる。したがって、プロセスのマスク枚数および工程数が、ほとんど増加することなく不揮発性半導体記憶装置を製作することができる。
以上の構成において、第１のメモリ配線１２、第２のメモリ配線１７の低抵抗の導電層１２ａ、１７ｅは、例えば銅あるいはアルミニウムなどの材料からなり、これらの上下に窒化チタン、チタン、窒化タンタル、タンタルなどのバリアメタルを積層した構成からなることが好ましい。前者は配線をより低抵抗化することで、回路動作の遅延の防止、高速動作を実現するためであり、後者は層間絶縁層からの不純物の拡散の防止、層間絶縁層との密着性の向上に効果がある。
また、第１の非オーミック性素子１６は、例えば下部電極１６ａ、上部電極１６ｂとして、タンタル、窒化タンタル、チタン、窒化チタン、アルミニウム、タングステン、白金、銅あるいはこれらの組み合わせを用い、半導体層１７ｂとしてシリコン、窒化シリコン、炭化シリコンを用いて積層した構成のＭＳＭダイオード１６ｘを用いることができる。
なお、第１の非オーミック性素子１６の半導体層１７ｂは、第１のメモリセルホール１ ４に埋め込まれた下部電極１６ａより大きな形状を有することが好ましい。このことにより、第１の非オーミック性素子１６であるＭＳＭダイオード１６ｘの電流容量を向上させることができるからである。このようなＭＳＭダイオード１６ｘで第１の非オーミック性素子１６を構成する場合には、第１の抵抗変化層１５が正負の両極性をもつ電圧を印加することにより保持する抵抗値が変化する、いわゆるバイポーラ型の抵抗変化層であっても、双方向に大きな電流容量を有し、かつ特性ばらつきの小さな第１の非オーミック性素子１６を容易に得ることができる。
また、第１の層間絶縁層１３としては、絶縁性の酸化物あるいは窒化物材料を用いることができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜などを用いることができる。または、第１の層間絶縁層１３は、絶縁性の酸化層と絶縁性のバリア層とを含む多層構造にすることもできる。
ところで、第１の抵抗変化層１５は第１のメモリセルホール１４の下方にあり、第１のメモリ配線１２の上層に形成された導電性のバリア層に左右を囲まれた構造になっている。また、第１のメモリ配線１２、第２のメモリ配線１７および第１のメモリセルホール１４の導電層１４ｂには、導電層１２ａ、導電性のバリア層１２ｃ、１７ｄおよびバリア膜１４ａが図１に示すように外側に形成されている。このことにより、第１の抵抗変化層１５は、保持する抵抗値を変化させる抵抗変化特性を劣化させる水素等の不純物の侵入を阻止する構造になっており、安定した抵抗変化特性を有する不揮発性半導体記憶装置５を実現することができる。
なお、本実施の形態では第１の抵抗変化層１５は第１のメモリセルホール１４の底部に形成されているが、第１のメモリセルホール１４内に埋め込み形成することもできる。
なお、第１の抵抗変化層１５としては、鉄を含む酸化物、例えば四酸化三鉄（Ｆｅ３Ｏ ４）や、酸化チタン、酸化タンタル、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化膜等の遷移金属酸化物を用い、スパッタリング法等で形成してもよい。
また、第１のコンタクト２１、第２のコンタクト２６、第３のコンタクト２９ａおよび第４のコンタクト２９ｂは、タングステンあるいは銅と、もしくはこれらの壁面および下層にチタン、窒化チタン、タンタル、窒化タンタルの組み合わせた導電層１４ｂが埋め込まれた構成からなる。
［メモリセル領域と周辺回路領域と駆動回路とを含む構成］
図３は、本発明の第１の実施の形態に係る他の不揮発性半導体記憶装置３０の構成を模式的に説明する断面図である。不揮発性半導体記憶装置３０は図１の不揮発性半導体記憶装置１０と異なり、下層に駆動回路を備えた構成となっている。
すなわち、図３に示す不揮発性半導体記憶装置３０において、クロスポイントメモリ部２３の第１のメモリ配線１２は、第１の抵抗変化層１５および第１のメモリ配線１２より下層にあるトランジスタ２５のうち少なくともいずれかに接続されている。
図３に示すように半導体基板１１ａに形成されたトランジスタ２５を含む駆動回路と、駆動回路内の下層配線３１と、クロスポイントメモリ部２３の第１のメモリ配線１２およびこれに隣接する周辺回路の配線２０ａはそれぞれ必要に応じて下層コンタクト３２により電気的に接続されている。なお、図３に示すように下層コンタクト３２は、下層に配置された層間絶縁層３３（３３ａ、３３ｂ）を貫通したコンタクトホール３２ａ内に形成されている。
このように上記で説明した構造により、クロスポイントメモリ部２３の第２のメモリ配線１７と周辺回路の配線２０ａとが同じ層の配線層として共用することができ、かつ配線間のコンタクトを最短距離で接続することができるので、信頼性の向上と接続抵抗の低減によるメモリ動作の高速化が実現できる。
また、ダイオード素子の一部を配線構造内に集積化することにより、チップ面積を増大することなく、ダイオード素子の電流容量を増加させることができ、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保できる不揮発性半導体記憶装置を実現できる。
以上に示したように、メモリ素子とダイオード素子とを組み合わせた構成とすることにより、ダイオードの整流特性を利用することで、読み込みや書き込み時のクロストークをさらに低減することができ、そのための回路構成も簡略化することができる。
次に、本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。
図４（ａ）から（ｄ）および図５（ａ）から（ｃ）に、本実施の形態の不揮発性半導体記憶装置の製造方法を説明する工程フローの概略断面図を示す。ここでは、不揮発性半導体記憶装置１０を例に説明する。
図４および図５の工程フローチャートに示すように本実施の形態の不揮発性半導体記憶装置１０の製造方法は、基板１１上にストライプ形状の第１のメモリ配線１２を形成する工程と、この第１のメモリ配線１２を含む基板１１上に第１の層間絶縁層１３を形成する工程と、第１のメモリ配線１２上に第１の層間絶縁層１３の所定の位置に第１のメモリセルホール１４を形成する工程と、この第１のメモリセルホール１４の第１の抵抗変化層１５を形成する工程とを含んでいる。そして、本実施の形態の不揮発性半導体記憶装置１０ の製造方法は、第１のメモリセルホール１４の表面側に、第１の非オーミック性素子１６ を構成する積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、第１の非オーミック性素子１６を構成する積層構成の半導体層１７ｂまたは絶縁体層１７ｃを第１の層間絶縁層１３上に第１のメモリセルホール１４を被覆して形成する工程とを含んでいる。さらに、本実施の形態の不揮発性半導体記憶装置１０の製造方法は、第１のメモリ配線１２上に第１の層間絶縁層１３と積層構成の半導体層１７ｂまたは絶縁体層１７ｃを貫通して第１のコンタクト２１を形成する工程と、第２のメモリ配線１７を第１の層間絶縁層１３および積層構成の半導体層１７ｂまたは絶縁体層１７ｃ上に第１のコンタクト２１の少なくとも一部を被覆して形成する工程とを含んでいる。
次に、図４および図５を順次用いて本実施の形態の不揮発性半導体記憶装置１０の製造方法について具体的に説明する。
図４（ａ）は、基板１１上に、導電膜を所望のマスクを用いてパターニングして、ストライプ形状の第１のメモリ配線１２を形成した後、第１の層間絶縁層１３を形成し、ＣＭＰにより平坦化したのちの断面図である。
図４（ａ）に示すように、基板１１上に、密着性、導電性およびバリア性を有する、例えば窒化タンタルまたはタンタルからなるバリア層１２ｃを形成し、その上に、例えばアルミニウムまたは銅などの低抵抗の導電層１２ａを形成する。そして、導電層１２ａの上に密着性、導電性およびバリア性を有し、酸化することにより抵抗変化層となる材料、例えば窒化タンタル層１２ｂを形成し、配線に必要な領域を残すようにパターニングすることにより、第１のメモリ配線１２が形成される。なお、第１のメモリ配線１２はエッチングにより形成したが、ダマシンプロセスにより形成してもよい。
この第１のメモリ配線１２をパターニングにより形成したのち、第１の層間絶縁層１３となる酸化物を、例えばＣＶＤ法などにより形成し、ＣＭＰにより平坦化する。なお、第１の層間絶縁層１３は、配線間の寄生容量を低減するために、フッ素含有酸化物などを用いることもできる。また、絶縁性のバリア層を含む多層構造にすることもできる。
そして、図４（ｂ）に示すように第１のメモリ配線１２上の所望の位置に第１の層間絶縁層１３を貫通して、第１のメモリセルホール１４を形成する。このメモリセルホール１４の空間を利用して、第１のメモリ配線１２の最上層に形成されている窒化タンタル層１ ２ｂは、第１の層間絶縁層１３の上部から酸素アッシングあるいは酸素イオン注入が行われることにより、酸化タンタルに変化させられる。このようにすることにより、第１の抵抗変化層１５を窒化タンタル層１２ｂの中に形成している。なお、第１のメモリセルホール１４内に抵抗変化層となる材料をスパッタ法あるいはＣＶＤ法などにより、埋め込み形成することもできる。
図４（ｃ）に示すように、第１のメモリセルホール１４の壁面および底面にバリア性および密着性を有する、例えば窒化タンタル膜あるいは窒化チタン膜の導電膜１４ａをスパッタ法により形成し、両面スクラバにより付着物を除去し、第１のメモリセルホール１４内部にＣＶＤ法によりタングステン等の低抵抗の導電層１４ｂを埋め込み、ＣＭＰにより平坦化を行う。
次に、図４（ｄ）に示すように、第１のメモリセルホール１４に埋め込まれたバリア膜１４ａおよび導電層１４ｂの表面の一部をエッチバックにより除去し、例えばスパッタ法により窒化タンタル膜を全面に形成する。こののちにＣＭＰにより第１のメモリセルホール１４以外の窒化タンタル膜を除去して表面を平坦化することにより、第１のメモリセルホール１４の上部に第１の非オーミック性素子であるＭＳＭダイオードの下部電極１６ａを形成する。
次に、図５（ａ）に示すように、第１のメモリセルホール１４および第１の層間絶縁層１３の上部全面に、ＭＳＭダイオードの半導体層となる半導体膜１７ｆを形成し、第１のメモリ配線１２を含む第１の配線層１９とコンタクトを形成する位置に第１の層間絶縁層１３と半導体膜１７ｆを貫通して第１のコンタクトホール２１ａおよび第３のコンタクトホール２９ｃを形成する。ここでは、半導体膜１７ｆとしては、例えば窒化シリコンをスパッタ法により形成している。また、ＭＩＭダイオード素子を形成する場合は、半導体膜に代わって絶縁体膜を用いる。
次に、図５（ｂ）に示すように、半導体膜１７ｆの上部にＭＳＭダイオードの上部電極１６ｂとなる導電膜１６ｃを形成する。導電膜１６ｃは、バリア性および密着性を有する窒化タンタル膜、チタン膜または窒化チタン膜をスパッタ法により形成する。また、導電膜１６ｃは、半導体膜１７ｆ上部全面に形成すると同時に、第１のコンタクトホール２１ａおよび第３のコンタクトホール２９ｃの壁面および底面に形成したのちに、第１のコンタクトホール２１ａおよび第３のコンタクトホール２９ｃ内にタングステンをＣＶＤ法により埋め込む。そののちに第１のコンタクト２１および第３のコンタクト２９ａ以外のタングステンをＣＭＰにより除去し、かつ表面の平坦化を行い、第１のコンタクトホール２１ａおよび第３のコンタクトホール２９ｃ内に導電層１４ｂを有する第１のコンタクト２ １および第３のコンタクト２９ａを形成する。
次に、図５（ｃ）に示すように、第１のメモリ配線１２と直交するようにストライプ形状の第２のメモリ配線１７、第１のコンタクト２１上に第２のメモリ配線１７および第３のコンタクト２９ａ上に周辺回路の配線２０ａを同一の配線層、すなわち第２の配線層２ ０により同時に形成する。第１のメモリセルホール１４上に形成された第２のメモリ配線１７は、ＭＳＭダイオード１６ｘを構成する半導体層１７ｂ、上部電極１６ｂ、低抵抗の導電層１７ｅおよびバリア層１７ｄから構成されている。また、第２のメモリ配線１７は、ここで説明した第１の非オーミック性素子１６を構成する積層構成に加えて、その他の層を含む多層構造であってもよい。なお、バリア層１７ｄは窒化タンタル膜で形成することが望ましい。ここで、ＭＳＭダイオード１６ｘの電流容量を向上させるために半導体層１７ｂおよび上部電極１６ｂは、少なくとも第１のメモリセルホール１４よりも大きい形状を有することが望ましい。
なお、第１のメモリ配線１２および第２のメモリ配線１７は多層構造の構成で説明したが、この構造に限定するものではなく、簡略化することは可能である。
また、第３のコンタクト２９ａ上の周辺回路の配線２０ａは、第２のメモリ配線１７の最下層と同じ半導体層１７ｂを第３のコンタクト２９ａにより貫通されて、第１の配線層１９と良好な電気的接続がなされている構造である。
そして、図５（ｃ）に示すように第１の層間絶縁層１３および第２のメモリ配線１７を含む第２の配線層２０の上に第２の層間絶縁層１８を形成したのち、この第２の層間絶縁層１８を貫通して第２のコンタクト２６および第４のコンタクト２９ｂを形成して第２の層間絶縁層１８上の上層配線２２、２８と電気的に接続している。
このような方法とすることにより、第１のメモリ配線１２と第２のメモリ配線１７は第１のコンタクト２１により最短距離で互いに接続することができ、しかも、クロスポイントメモリ部２３の配線と周辺回路の配線２０ａとは同一平面上の配線層として同時に形成される。また、ダイオード素子などの非オーミック性素子と抵抗変化層とを組み合わせたメモリセル２４の構成において、例えばダイオード素子の寸法を抵抗変化層の寸法より大きくすることができるので、ダイオード素子から抵抗変化層に流れる充分な電流容量を確保することができる。このことにより、誤動作することなく、高信頼性・高集積の不揮発性半導体記憶装置を実現することができるとともに、通常のＳｉ半導体の微細化プロセスを使用することができるので、マスク枚数やプロセスコストが低減することができ、プロセスを簡略化することもできる。
また、第１の非オーミック性素子としてショットキーダイオードやｐｎ接合ダイオードだけでなく、ＭＩＭ構造や金属−半導体−金属（ＭＳＭ）構造の電気的に双方向に対称な動作のできるダイオード素子を含むメモリセルを実現することができる。
なお、第２のメモリ配線１７および第３のメモリ配線４２のうち第１の非オーミック性素子１６または第２の非オーミック性素子４８の電極となるダイオード電極１６ａ、１６ｂ、４８ａ、４８ｂが、第１のコンタクト２１、第３のコンタクト２９ａ、第５のコンタクト４４および第６のコンタクト４５のうち第１の層間絶縁層１３または第２の層間絶縁層１８と隣接して配置される密着層、すなわち第１のコンタクト２１、第３のコンタクト２９ａ、第５のコンタクト４４および第６のコンタクト４５と同じ材料から形成されている構成としてもよい。
このような構成とすることにより、ダイオード電極と密着層とが同じ材料で構成できるのでプロセスを簡略化することができ、プロセスのマスク枚数および工程数が、増加することなく不揮発性半導体記憶装置を製造することができる。
［変形例］
図１２は、本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の構成を模式的に説明する断面図である。
図１２に示すように、本変形例の不揮発性半導体記憶装置１０Ａは、図２の不揮発性半導体記憶装置１０の変形例である。本変形例では、上述の実施の形態のうち、図２の不揮発性半導体記憶装置１０を例に取ったが、以下に述べる本変形例との相違点は、図１の不揮発性半導体記憶装置５および図３の不揮発性半導体記憶装置３０にも共通する。よって、以下では、これらを一括して第１の実施の形態の不揮発性半導体記憶装置と呼び、この第１の実施の形態の不揮発性半導体記憶装置と本変形例の不揮発性半導体記憶装置１０Ａとを比較して説明する。本変形例と第１の実施の形態との違いは、第２のメモリ配線１７の製造方法が違うことである。第１の実施の形態では、第２のメモリ配線１７の材料からなる膜を第１の層間絶縁層１３上に形成し、これを所望のマスクを用いて加工することにより第２のメモリ配線を形成する。一方、本変形例では、第１の層間絶縁層１３に配線溝を形成し、この配線溝に第２のメモリ配線１７の材料を埋め込む、いわゆるダマシンプロセスにより第２のメモリ配線１７が形成されている。具体的には、第２のメモリ配線１７及び周辺回路の配線２０ａのいずれの下層にも形成されている半導体層１７ｂまたは絶縁体層１７ｃが、各々の配線の側壁部にも形成されている構造となっている。
従って、このような構成においても、クロスポイントメモリ部２３および周辺回路の配線２０ａに半導体層１７ｂまたは絶縁体層１７ｃが設けられている点は第１の実施の形態と同様である。しかし、このような構成であっても、第１の実施の形態と同様に、クロスポイントメモリ部２３の配線と周辺回路の配線２０ａとは同一平面上の配線層として同時に形成することができ、クロスポイントメモリ部２３および周辺回路の配線２０ａは、それぞれ最短距離で容易に上層配線２２、２８への引き出し配線を形成することができる。したがって、プロセスのマスク枚数および工程数が、ほとんど増加することなく不揮発性半導体記憶装置を製作することができる。
以上の構成における各種の配線、層間絶縁膜、非オーミック性素子の材料などについては、第１の実施の形態で説明したことと同様であるので、その説明を省略する。
次に、本変形例の不揮発性半導体記憶装置１０Ａの製造方法について説明する。
図１３（ａ）から（ｃ）及び図１４（ａ）から（ｃ）に、第１の実施の形態の不揮発性半導体記憶装置の製造方法と異なる部分について、本変形例の不揮発性半導体記憶装置の製造方法を説明する工程フロー概略断面図を示した。以下では、第１の実施の形態と異なる第２のメモリ配線１７の形成方法を中心に説明し、第１の実施の形態と同様の製造方法については、省略している。
まず、図１３（ａ）に示すように、第１の非オーミック性素子となるＭＳＭダイオードの下部電極１６ａが形成された第１のメモリセルホール１４及び第１の層間絶縁膜１３の上部全面に、後の第２のメモリ配線１７および周辺回路の配線２０ａの配線高さに相当する高さの第２の層間絶縁膜１８ａを形成する。
次に、図１３（ｂ）に示すように、所望のマスクを用いて、第２の層間絶縁膜１８ａ中に、第２のメモリ配線１７を埋めるための配線溝１７ｋと、周辺回路の配線２０ａを埋めるための配線溝２０ｃとを形成する。この時、配線溝１７ｋの底部には、第１のメモリホール１４上部に埋め込まれた第１の非オーミック性素子となるＭＳＭダイオードの下部電極１６ａが露出される。また、配線溝１７ｋは第１のメモリ配線１２と直交するようにストライプ形状に形成されている。
次に、図１３（ｃ）に示すように、第２のメモリ配線１７を埋めるための配線溝１７ｋと周辺回路の配線２０ａを埋めるための配線溝２０ｃとを被覆して第２の層間絶縁膜１８ａの全面に、ＭＳＭダイオードの半導体層となる半導体膜１７ｆを形成する。ここでは、半導体膜１７ｆとしては、例えば窒化シリコンをスパッタ法により形成している。また、ＭＩＭダイオード素子を形成する場合は、半導体膜に代わって絶縁体膜を用いる。
次に、図１４（ａ）に示すように、第２のメモリ配線１７を埋めるための配線溝１７ｋ及び周辺回路の配線２０ａを埋めるための配線溝２０ｃの内部に、所望のマスクを用いて、第１の層間絶縁層１３と半導体膜１７ｆを貫通する第１のコンタクトホール２１ａおよび第３のコンタクトホール２９ｃを形成する。これらのコンタクトホールにより、第１のメモリ配線１２を含む第１の配線層１９と電気的な接続が可能である。
次に、図１４（ｂ）に示すように、第１のコンタクトホール２１ａ、第３のコンタクトホール２９ｃおよび半導体膜１７ｆを被覆して、ＭＳＭダイオードの上部電極１７ｄとなる導電膜を形成する。導電膜は、バリア性および密着性を有する窒化タンタル膜、チタン膜または窒化チタン膜をスパッタ法により形成する。更に、また、第１のコンタクトホール２１ａおよび第３のコンタクトホール２９ｃの内部を充填して導電膜の全面に抵抗率の低い導電層１７ｅを形成し、第１のコンタクト２１および第３のコンタクト２９ａを形成する。
次に、図１４（ｃ）に示すように、最後にＣＭＰによる平坦化を行い、第２の層間絶縁膜１８ａより上方に形成された、導電膜１７ｄと導電層１７ｅとを除去して、第２のメモリ配線１７および周辺回路部の配線２０ａを形成する。
これ以降の工程については、第１の実施の形態の不揮発性記憶装置と同様であるので、省略する。
このような製造方法とすることにより、誤動作することなく、高信頼性・高集積の不揮発性半導体記憶装置を実現することができるとともに、ダマシンプロセスという通常のＳｉ半導体の微細化プロセスを使用することができるので、マスク枚数やプロセスコストを低減することができ、プロセスを簡略化することもできる。
（第２の実施の形態）
図６は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を模式的に説明する断面図である。第１の実施の形態との違いは、本実施の形態のクロスポイントメモリ部４１は、図２に示す不揮発性半導体記憶装置１０に示すクロスポイントメモリ部２３が積層方向に２層形成されて構成されている点である。すなわち、不揮発性半導体記憶装置１０の構造に加えて図６に示すように本実施の形態の不揮発性半導体記憶装置４０は、第１の層間絶縁層１３上には、第２のメモリ配線１７を含む第２の配線層２０および周辺回路の配線２０ａを覆って形成された第２の層間絶縁層１８と、この第２の層間絶縁層１８上に第２のメモリ配線１７と直交するように形成されたストライプ形状の第３のメモリ配線４２および周辺回路の配線２０ｂとを備えている。そして、さらに第２の層間絶縁層１８上にこの第３のメモリ配線４２および周辺回路の配線２０ｂを覆って第３の層間絶縁層４３が形成されており、第３の層間絶縁層４３上に形成された上層配線２２は、図６に示すようにクロスポイントメモリ部４１においては、第１のコンタクト２１、第２のコンタクト２６および第５のコンタクト４４により第１のメモリ配線１２、第２のメモリ配線１７および第３のメモリ配線４２と電気的に接続されて配線が引き出されている。また、周辺回路領域２７においても同様に上層配線２８は、第３のコンタクト２９ａ、第４のコンタクト２９ｂおよび第６のコンタクト４５により周辺回路の配線２０ａ、２０ｂと電気的に接続されて配線が引き出されている。
図６に示す不揮発性半導体記憶装置４０は、基板１１と、基板１１上に形成された第１ のメモリ配線１２と、この第１のメモリ配線１２上に形成された第１の層間絶縁層１３と、第１のメモリ配線１２上の第１の層間絶縁層１３に形成された第１のメモリセルホール１４と、この第１のメモリセルホール１４を介して第１のメモリ配線１２に接続される第１の抵抗変化層１５と、第１の抵抗変化層１５上に形成される第１の非オーミック性素子１６とを備えている。そして、不揮発性半導体記憶装置４０は、第１の層間絶縁層１３上に形成されかつ第１のメモリ配線１２と直交しストライプ形状を有する第２のメモリ配線１７と、この第２のメモリ配線１７上に形成された第２の層間絶縁層１８と、第２のメモリ配線１７上の第２の層間絶縁層１８を貫通して形成された第２のメモリセルホール４６と、この第２のメモリセルホール４６を介して第２のメモリ配線１７に接続される第２の抵抗変化層４７と、この第２の抵抗変化層４７上に形成される第２の非オーミック性素子４８と、第２の層間絶縁層１８上に形成され、かつ第２のメモリ配線１７と直交しストライプ形状を有する第３のメモリ配線４２とを備えている。さらに、不揮発性半導体記憶装置４０は、第２のメモリ配線１７および第３のメモリ配線４２はそれぞれ第１の非オーミック性素子１６および第２の非オーミック性素子４８の少なくとも一部を含む複数層からなり、第２のメモリ配線１７の最下層に半導体層１７ｂもしくは絶縁体層１７ｃを有し、および第３のメモリ配線４２の最下層に半導体層４２ｂもしくは絶縁体層４２ｃを有する。
この構成に加えて不揮発性半導体記憶装置４０では、第１のメモリ配線１２を含む第１の配線層１９は、第１の層間絶縁層１３を貫通して形成された第１のコンタクト２１により第２のメモリ配線１７を含む第２の配線層２０と接続されている。この第２のメモリ配線１７を含む第２の配線層２０は、第２の層間絶縁層１８を貫通して形成された第５のコンタクト４４により第３のメモリ配線４２を含む第３の配線層４９と接続されている。さらに、この第３の配線層４９と接続されて第３の層間絶縁層４３を貫通して形成された第２のコンタクト２６により上層配線２２と接続されて引き出されている。そして、第１のコンタクト２１および第５のコンタクト４４は、第２の配線層２０および第３の配線層４９の半導体層１７ｂ、４２ｂまたは絶縁体層１７ｃ、４２ｃを貫通して形成されている。
なお、第２のメモリ配線１７と第３のメモリ配線４２とが直交する領域の第２の層間絶縁層１８を貫通して第２のメモリセルホール４６が形成され、この第２のメモリセルホール４６の中には、第２のメモリ配線１７に接して第２の抵抗変化層４７と、第２の抵抗変化層４７上に形成され周囲を導電性のバリア膜４７ａで囲まれた導電層４７ｂと第２の非オーミック性素子４８の下部電極４８ａとを備えている。
なお、第３のメモリ配線４２は第２の非オーミック性素子４８の半導体層４２ｂと低抵抗の導電層４２ｄとバリア層４２ｅとからなる。また、第２の非オーミック性素子４８は第１の実施の形態と同様にここでは、例えばＭＳＭダイオード４８ｘが形成されており、ＭＳＭダイオード４８ｘは下部電極４８ａ、半導体層４２ｂおよび上部電極４８ｂから構成されている。
このような構成とすることにより、第１のメモリ配線１２と第２のメモリ配線１７および第２のメモリ配線１７と第３のメモリ配線４２は第１のコンタクト２１および第２のコンタクト２６により最短距離で互いに接続することができ、しかも、クロスポイントメモリ部４１のメモリセル２４５の電極と引き出し配線とが、同一平面上の配線層として同時に形成される。また、ダイオード素子などの非オーミック性素子と抵抗変化層とを組み合わせたメモリセル２４の構成において、例えばダイオード素子の寸法を抵抗変化層の寸法より大きくすることができるので、ダイオード素子から抵抗変化層に流れる充分な電流容量を確保することができる。このことにより、誤動作することなく、高信頼性・高集積の不揮発性半導体記憶装置を実現することができる。
また、図６に示す不揮発性半導体記憶装置４０は、第１のメモリ配線１２と第２のメモリ配線１７との間および第２のメモリ配線１７と第３のメモリ配線４２の間に、電気的に直列に接続された第１の抵抗変化層１５または第２の抵抗変化層４７と第１の非オーミック性素子１６または第２の非オーミック性素子４８とを有するメモリセル２４が形成されている。そして、不揮発性半導体記憶装置４０は、このメモリセル２４がマトリクス形状に配置されたメモリセル領域であるクロスポイントメモリ部４１と、このクロスポイントメモリ部４１に隣接した周辺回路領域２７とを含んでいる。この周辺回路領域２７の配線である周辺回路の配線２０ａ、２０ｂは、メモリセル領域の第１の配線層１９、第２の配線層２０および第３の配線層４９のうちの少なくともいずれかを使用して形成されている。そして、周辺回路領域２７の各配線層または配線の間の接続は、第１の層間絶縁層１３、第２の僧間絶縁層１８および第３の層間絶縁層４３をそれぞれ貫通して形成された第１のコンタクト２１、第２のコンタクト２６、第３のコンタクト２９ａ、第４のコンタクト２９ｂ、第５のコンタクト４４および第６のコンタクト４５により接続されている。そして、第１のコンタクト２１および第３のコンタクト２９ａは、第２の配線層２０の半導体層１７ｂまたは絶縁体層１７ｃを貫通して形成され、第５のコンタクト４４および第６のコンタクト４５は、第３の配線層４９の半導体層４２ｂまたは絶縁体層４２ｃを貫通して形成されている。
このような構成とすることにより、クロスポイントメモリ部４１および周辺回路の配線２０ａ、２０ｂに半導体層１７ｂ、４２ｂまたは絶縁体層１７ｃ、４２ｃを設けていても、クロスポイントメモリ部４１の配線と周辺回路の配線２０ａ、２０ｂとは同一平面上の配線層として同時に形成することができ、クロスポイントメモリ部４１および周辺回路の配線２０ａ、２０ｂは、それぞれ最短距離で容易に上層配線２２、２８への引き出し配線を形成することができる。したがって、プロセスのマスク枚数および工程数が、増加することなく不揮発性半導体記憶装置を製造することができる。
図７は、本発明の第２の実施の形態に係る他の不揮発性半導体記憶装置５０の構成を模式的に説明する断面図である。不揮発性半導体記憶装置５０は図６の不揮発性半導体記憶装置４０と異なり、下層に駆動回路を備えた構成となっている。
すなわち、図７に示す不揮発性半導体記憶装置５０において、クロスポイントメモリ部４１の第１のメモリ配線１２は、第１の抵抗変化層１５および第１のメモリ配線１２より下層にあるトランジスタ２５のうち少なくともいずれかに接続されている。
図７に示すように半導体基板１１ａに形成されたトランジスタ２５を含む駆動回路と、駆動回路内の下層配線３１と、クロスポイントメモリ部４１の第１のメモリ配線１２およびこれに隣接ずる周辺回路の配線２０ａ、２０ｂはそれぞれ必要に応じて下層コンタクト３２により電気的に接続されている。なお、図７に示すように下層コンタクト３２は、下層に配置された層間絶縁層３３（３３ａ、３３ｂ）を貫通したコンタクトホール３２ａ内に形成されている。
このように上記で説明した構造により、クロスポイントメモリ部４１の第２のメモリ配線１７および第３のメモリ配線４２と周辺回路の配線２０ａ、２０ｂとが同じ層の配線層として共用することができ、かつ配線間のコンタクトを最短距離で接続することができるので、信頼性の向上と接続抵抗の低減によるメモリ動作の高速化が実現できる。
また、図６および図７に示す不揮発性半導体記憶装置４０、５０において第２の層間絶縁層１８、第３の層間絶縁層４３、第３のメモリ配線４２、第２のメモリセルホール４６の中に埋め込まれた第２の抵抗変化層４７および第２の非オーミック性素子４８を第２のメモリセル層の１つの構成単位とする。そして、この構成単位をさらに１層以上積層した不揮発性半導体記憶装置４０、５０において、配線層のうち少なくともいずれかの一部に周辺回路の配線２０ａ、２０ｂを形成し、この周辺回路の配線２０ａは最下層に半導体層１７ｂもしくは絶縁体層１７ｃを有し、周辺回路の配線２０ｂは最下層に半導体層４２ｂもしくは絶縁体層４２ｃを有し、上下に配置された異なる周辺回路の配線２０ａ、２０ｂの間に配置された層間絶縁層を貫通して電気的に接続するコンタクトが、半導体層１７ｂ、４２ｂもしくは絶縁体層１７ｃ、４２ｃを貫通して形成されている構成としてもよい。
このような構成とすることにより、クロスポイントメモリ部および周辺回路並びにこれらの配線間の接続を立体的に最短距離で互いに接続することができる。このことにより、誤動作することなく、高信頼性・高集積の不揮発性半導体記憶装置を実現することができる。
次に、本実施の形態の不揮発性半導体記憶装置の製造方法について、不揮発性半導体記憶装置４０を例にして図８（ａ）から（ｃ）および図９（ａ）、（ｂ）を用いて説明する。
図８および図９は、本実施の形態の不揮発性半導体記憶装置４０の製造方法を説明する工程フローの概略断面図を示す。図８に示す工程フローの前に第１の実施の形態で示した図４および図５（ａ）、（ｂ）の工程フローを行うが、ここでは重複するので省略する。
不揮発性半導体記憶装置４０の製造方法は、基板１１上にストライプ形状の第１のメモリ配線１２を形成する工程と、第１のメモリ配線１２を含む基板１１上に第１の層間絶縁層１３を形成する工程と、第１のメモリ配線１２上に第１の層間絶縁層１３の所定の位置に第１のメモリセルホール１４を形成する工程と、第１のメモリセルホール１４に第１の抵抗変化層１５を形成する工程とを含んでいる。そして、第１のメモリセルホール１４の表面側に、第１の非オーミック性素子１６を構成する積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、第１の非オーミック性素子１６を構成する積層構成の半導体層１７ｂもしくは絶縁体層１７ｃを第１の層間絶縁層１３上に第１のメモリセルホール１４を被覆して形成する工程とを含んでいる。さらに、第１のメモリ配線１２上に第１の層間絶縁層１３と積層構成の半導体層１７ｂもしくは絶縁体層１７ｃを貫通して第１のコンタクト２１および第３のコンタクト２９ａを形成する工程と、第１の非オーミック性素子１６を構成する積層構成のうちのその他の層を含む第２のメモリ配線１７を第１の層間絶縁層１３および積層構成の半導体層１７ｂもしくは絶縁体層１７ｃ上に第１のコンタクト２１および第３のコンタクト２９ａの少なくとも一部を被覆して形成する工程と、全面に第２の層間絶縁層１８を形成する工程と、第２のメモリ配線１７上に第２の層間絶縁層１８を貫通して所定の位置に第２のメモリセルホール４６を形成する工程と、第２のメモリセルホール４６に第２の抵抗変化層４７を形成する工程とを含んでいる。加えて、不揮発性半導体記憶装置４０の製造方法は、第２のメモリセルホール４６の表面側に、第２の非オーミック性素子４８を構成する積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、第２の非オーミック性素子４８を構成する積層構成の半導体層４２ｂもしくは絶縁体層４２ｃを第２の層間絶縁層１８上に第２のメモリセルホール４６を被覆して形成する工程と、第２のメモリ配線１７上に第２の層間絶縁層１８と積層構成の半導体層４２ｂもしくは絶縁体層４２ｃを貫通して第５のコンタクト４４および第６のコンタクト４５を形成する工程と、第２の非オーミック性素子４８を構成する積層構成のうちのその他の層を含む第３のメモリ配線４２を第２の層間絶縁層１８および積層構成の半導体層４２ｂもしくは絶縁体層４２ｃ上に第５のコンタクト４４および第６のコンタクト４５の少なくとも一部を被覆して形成する工程とを含む構成からなる。
次に、図８および図９を順次用いて本実施の形態の不揮発性半導体記憶装置４０の製造方法について第１の実施の形態と異なるところについて具体的に説明する。
図８（ａ）は、第１層目のクロスポイントメモリが形成された上に、第２層目のクロスポイントメモリを形成する最初の段階を示している。そして、図８（ｂ）に示すように第２のメモリ配線１７および第１の層間絶縁層１３上に第２の層間絶縁層１８を形成し、第２のクロスポイントメモリを形成する位置に第２の層間絶縁層１８を貫通して第２のメモリセルホール４６を形成している。また、第２のメモリセルホール４６の位置は、第１のメモリセルホール１４の直上が好ましい。セルレイアウトを微細化できる点と、クロスポイントメモリの上下のセルで対称性を維持して、回路動作のばらつきを抑制するためである。
次に、第１の実施の形態と同様に第２のメモリセルホール４６の下部のバリア層１７ｄ の一部を酸素アッシングまたは酸素イオン注入を行うことにより第２の抵抗変化層４７を形成し、その上に第２のメモリセルホール４６を埋め込むように導電層４７ｂを形成する。そして、エッチバックを行うことにより第２のメモリセルホール４６の上部の導電層４７ｂの一部を除去し、そこに、導電膜を埋め込みＭＳＭダイオード４８ｘの下部電極４８ ａを形成する。
図８（ｃ）に示すように、第２のメモリセルホール４６上および第２の層間絶縁層１８ 上全面に半導体層４２ｂを形成し、第２の層間絶縁層１８と半導体層４２ｂを貫通して第５のコンタクト４４および第６のコンタクト４５を形成する。
次に、図９（ａ）に示すように、クロスポイントメモリ部４１に第２のメモリ配線１７ と直交するようにストライプ形状の第３のメモリ配線４２を形成し、また第５のコンタクト４４および第６のコンタクト４５上に第３の配線層４９を形成する。そして、第２のメモリセルホール４６上に形成された第３のメモリ配線４２は、半導体層４２ｂ、バリア層４２ｅおよび低抵抗の導電層４２ｄとから構成されている。また、ＭＳＭダイオード４８ｘは、第２のメモリセルホール４６の上部に形成された下部電極４８ａ、半導体層４２ｂ および上部電極４８ｂから構成されている。
上記工程フローにより、図９（ｂ）に示すような本実施の形態の不揮発性半導体記憶装置４０を製造することができる。
このような方法とすることにより、第１のメモリ配線１２と第２のメモリ配線１７および第２のメモリ配線１７と第３のメモリ配線４２は第１から第６のコンタクト２１、２６，２９ａ、２９ｂ、４４，４５により最短距離で互いに接続することができ、しかも、クロスポイントメモリ部４１の配線と周辺回路の配線２０ａ、２０ｂとは同一平面上の配線層として同時に形成される。また、ダイオード素子などの非オーミック性素子と抵抗変化層とを組み合わせたメモリセル２４の構成において、例えばダイオード素子の寸法を抵抗変化層の寸法より大きくすることができるので、ダイオード素子から抵抗変化層に流れる充分な電流容量を確保することができる。さらに、このようなクロスポイントメモリ部および周辺回路並びにこれらの配線間の接続を立体的に最短距離で互いに接続することができる。このことにより、誤動作することなく、高信頼性・高集積の不揮発性半導体記憶装置を実現することができるとともに、通常のＳｉ半導体の微細化プロセスを使用することができるので、マスク枚数やプロセスコストが低減することができ、プロセスを簡略化することもできる。
（第３の実施の形態）
図１０は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置６０の断面図を示す。本実施の形態と第１の実施の形態との違いは、第１の非オーミック性素子１６がショットキーダイオード１６ｙである点である。すなわち、図１０に示すように第１の非オーミック性素子１６が、半導体層１７ｃと金属電極体層１７ｇとの２層の積層構成からなるショットキーダイオード１６ｙであり、第１の抵抗変化層１５側の金属電極体層１７ｇが第１のメモリセルホール１４中に埋め込み形成されている。
このようなショットキーダイオード１６ｙの構成の場合には、多数キャリアが支配的なダイオードを形成するので電流容量を大きくすることができ、かつ高速動作を行うことができる。したがって、同じ極性の大きさの異なる電圧を印加することにより、抵抗変化層が保持する抵抗値を変化させるので、いわゆるユニポーラ型の抵抗変化層に適する構成である。
図１１は、本発明の第３の実施の形態に係る他の不揮発性半導体記憶装置７０の断面図を示す。本実施の形態と第１の実施の形態との違いは、第１の非オーミック性素子１６がｐｎ接合ダイオード１６ｚである点である。すなわち、図１１に示すように第１の非オーミック性素子１６が、ｐ型半導体層１７ｈとｎ型半導体層１７ｊとの２層の積層構成からなるｐｎ接合ダイオード１６ｚであり、ｐ型半導体層１７ｈまたはｎ型半導体層１７ｊが第１のメモリセルホール１４中に埋め込まれている。ここでは、ｐ型半導体層１７ｈが第１のメモリセルホール１４中に埋め込まれて形成されている。なお、ｐ型半導体層１７ｈとｎ型半導体層１７ｊの構成位置が逆の配置になってもよい。
このような構成とすることにより、少数キャリアが支配的なダイオードを形成するので電流容量はＭＳＭダイオードに劣る面があるが、過剰電流の防止、消費電力の低減効果が期待できる。したがって、同じ極性の大きさの異なる電圧を印加することにより、抵抗変化層が保持する抵抗値を変化させるので、いわゆるユニポーラ型の抵抗変化層に適する構成である。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明は、ダイオード素子と抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置に関するものであり、メモリ容量が極めて大きい不揮発性メモリを実現することができるので、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
５，１０，３０，４０，５０，６０，７０ 不揮発性半導体記憶装置
１１ 基板
１１ａ 半導体基板
１２ 第１のメモリ配線
１２ａ，１４ｂ，１７ｅ，４２ｄ，４７ｂ 導電層
１２ｂ，１２ｃ，１７ｄ，４２ｅ バリア層
１２ｄ 窒化タンタル層
１３ 第１の層間絶縁層
１４ メモリセルホール
１４ａ，４７ａ バリア膜（導電膜）
１５ 第１の抵抗変化層（抵抗変化層）
１６ 第１の非オーミック性素子（非オーミック性素子）
１６ａ，４８ａ 下部電極
１６ｂ，４８ｂ 上部電極
１６ｃ 導電膜
１６ｘ，４８ｘ ＭＳＭダイオード
１６ｙ ショットキーダイオード
１６ｚ ｐｎ接合ダイオード
１７ 第２のメモリ配線
１７ａ 最下層
１７ｂ，４２ｂ 半導体層
１７ｃ，４２ｃ 絶縁体層
１７ｆ 半導体膜
１７ｇ 金属電極体層
１７ｈ ｐ型半導体層
１７ｊ ｎ型半導体層
１７ｋ 第２のメモリ配線を埋め込むための溝
１８ 第２の層間絶縁層
１８ａ 第２の層間絶縁層（下層側／第２のメモリ配線間、周辺回路の配線間を埋める）
１９ 第１の配線層
２０ 第２の配線層
２０ａ，２０ｂ 周辺回路の配線
２０ｃ 周辺回路の配線を埋め込むための溝
２１ 第１のコンタクト
２１ａ 第１のコンタクトホール
２２，２８ 上層配線
２２ａ 配線パッド部
２２ｂ 配線部
２３，４１ クロスポイントメモリ部
２４ メモリセル
２５ トランジスタ
２６ 第２のコンタクト
２７ 周辺回路領域
２９ａ 第３のコンタクト
２９ｂ 第４のコンタクト
２９ｃ 第３のコンタクトホール
３１ 下層配線
３２ 下層コンタクト
３２ａ コンタクトホール
３３（３３ａ，３３ｂ） 層間絶縁層
４２ 第３のメモリ配線
４３ 第３の層間絶縁層
４４ 第５のコンタクト
４５ 第６のコンタクト
４６ 第２のメモリセルホール
４７ 第２の抵抗変化層
４８ 第２の非オーミック性素子
４９ 第３の配線層

Claims (12)

  1. 基板と、
    前記基板上に形成されたストライプ形状を有する第１のメモリ配線と、
    前記基板上および前記第１のメモリ配線上に形成された第１の層間絶縁層と、
    前記第１のメモリ配線上の前記第１の層間絶縁層に形成された第１のメモリセルホールと、
    前記第１のメモリセルホールを介して前記第１のメモリ配線に接続された第１の抵抗変化層と、
    前記第１の抵抗変化層上に形成された第１の非オーミック性素子と、
    前記第１の層間絶縁層上に形成され、かつ前記第１のメモリ配線と直交しストライプ形状を有する第２のメモリ配線と、
    前記第２のメモリ配線上および前記第１の層間絶縁層上に形成された第２の層間絶縁層とを備え、
    前記第２のメモリ配線は前記第１の非オーミック性素子の少なくとも一部を含む複数層からなり、前記第２のメモリ配線は、最下層に配置された、前記第１の非オーミック性素子の一部である、半導体層または絶縁体層と、当該最下層より上層に配置された導電層とを有し、
    前記第１のメモリ配線は、前記第１の層間絶縁層を貫通して形成された第１のコンタクトにより前記第２のメモリ配線の前記導電層と電気的に接続され、前記第１のコンタクトは、前記第２のメモリ配線の前記半導体層または前記絶縁体層を貫通して形成されていることを特徴とする不揮発性半導体記憶装置。
  2. 前記第１のメモリ配線と前記第２のメモリ配線との間に、電気的に直列に接続された前記第１の抵抗変化層と前記第１の非オーミック性素子とを有するメモリセルが形成され、
    前記メモリセルがマトリクス形状に配置されたメモリセル領域と、前記メモリセル領域に隣接した周辺回路領域とを含み、
    前記周辺回路領域の配線は、前記メモリセル領域の前記第１のメモリ配線と同一の構造からなる第１の周辺回路用配線および前記第２のメモリ配線と同一の構造からなる第２の周辺回路用配線を用いて形成され、
    前記第１のメモリ配線と前記第１の周辺回路用配線とは、同じ層の配線層である第１の配線層から形成され、前記第２のメモリ配線と前記第２の周辺回路用配線とは、同じ層の配線層である第２の配線層から形成され、
    前記第１の周辺回路用配線と前記第２の周辺回路用配線の導電層とは、前記第１の層間絶縁層を貫通して形成された第３のコンタクトにより電気的に接続され、
    前記第３のコンタクトは、前記第２の配線層の前記半導体層または前記絶縁体層を貫通して形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 基板と、
    前記基板上に形成されたストライプ形状を有する第１のメモリ配線と、
    前記基板上および前記第１のメモリ配線上に形成された第１の層間絶縁層と、
    前記第１のメモリ配線上の前記第１の層間絶縁層に形成された第１のメモリセルホールと、
    前記第１のメモリセルホールを介して前記第１のメモリ配線に接続された第１の抵抗変化層と、
    前記第１の抵抗変化層上に形成された第１の非オーミック性素子と、
    前記第１の層間絶縁層上に形成され、かつ前記第１のメモリ配線と直交しストライプ形状を有する第２のメモリ配線と、
    前記第２のメモリ配線上および前記第１の層間絶縁層上に形成された第２の層間絶縁層と、
    前記第２のメモリ配線上の前記第２の層間絶縁層を貫通して形成された第２のメモリセルホールと、
    前記第２のメモリセルホールを介して前記第２のメモリ配線に接続された第２の抵抗変化層と、
    前記第２の抵抗変化層上に形成された第２の非オーミック性素子と、
    前記第２の層間絶縁層上に形成され、かつ前記第２のメモリ配線と直交しストライプ形状を有する第３のメモリ配線とを備え、
    前記第２のメモリ配線は前記第１の非オーミック性素子の少なくとも一部を含む複数層からなり、前記第２のメモリ配線は、最下層に配置された、前記第１の非オーミック性素子の一部である、第１の半導体層または第２の絶縁体層と、当該最下層より上層に配置された第１の導電層とを有し、
    前記第３のメモリ配線は前記第２の非オーミック性素子の少なくとも一部を含む複数層からなり、前記第３のメモリ配線は、最下層に配置された、前記第２の非オーミック性素子の一部である、第２の半導体層または第２の絶縁体層と、当該最下層より上層に配置された第２の導電層とを有し、
    前記第１のメモリ配線は、前記第１の層間絶縁層を貫通して形成された第１のコンタクトにより前記第２のメモリ配線の前記第１の導電層と電気的に接続され、前記第２のメモリ配線の前記第１の導電層は、前記第２の層間絶縁層を貫通して形成された第５のコンタクトにより前記第３のメモリ配線の前記第２の導電層と電気的に接続され、前記第１のコンタクトは、前記第２のメモリ配線の前記第１の半導体層または前記第１の絶縁体層を貫通して形成され、前記第５のコンタクトは、前記第３のメモリ配線の前記第２の半導体層または前記第２の絶縁体層を貫通して形成されていることを特徴とする不揮発性半導体記憶装置。
  4. 前記第１のメモリ配線と前記第２のメモリ配線との間に、電気的に直列に接続された前記第１の抵抗変化層と前記第１の非オーミック性素子とを有する第１のメモリセルが形成され、前記第３のメモリ配線との間に、電気的に直列に接続された前記第２の抵抗変化層と前記第２の非オーミック性素子とを有する第２のメモリセルが形成され、
    前記第１のメモリセルおよび前記第２のメモリセルが、それぞれ、マトリクス形状に配置されたメモリセル領域と、前記メモリセル領域に隣接した周辺回路領域とを含み、前記周辺回路領域の配線は、前記メモリセル領域の前記第１のメモリ配線と同一の構造からなる第１の周辺回路用配線、前記第２のメモリ配線と同一の構造からなる第２の周辺回路用配線、および前記第３のメモリ配線と同一の構造からなる第３の周辺回路用配線を用いて形成され、
    前記第１のメモリ配線と前記第１の周辺回路用配線とは、同じ層の配線層である第１の配線層から形成され、前記第２のメモリ配線と前記第２の周辺回路用配線とは、同じ層の配線層である第２の配線層から形成され、前記第３のメモリ配線と前記第３の周辺回路用配線とは、同じ層の配線層である第３の配線層から形成され、
    前記第１の周辺回路用配線と前記第２の周辺回路用配線の導電層とは、前記第１の層間絶縁層を貫通して形成された第３のコンタクトにより電気的に接続され、前記第２の周辺回路用配線と前記第３の周辺回路用配線の導電層とは、前記第２の層間絶縁層を貫通して形成された第６のコンタクトにより電気的に接続され、
    前記第３のコンタクトは、前記第２の配線層の前記第１の半導体層または前記第１の絶縁体層を貫通して形成され、前記第６のコンタクトは、前記第３の配線層の前記第２の半導体層または前記第２の絶縁体層を貫通して形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  5. 前記第２の層間絶縁層と、前記第３の層間絶縁層と、前記第３の配線層と、前記第２のメモリセルホール中に埋め込まれた前記第２の抵抗変化層と、前記第２の非オーミック性素子とを１つの構成単位として、前記構成単位をさらに１層以上積層した不揮発性半導体記憶装置において、
    前記配線層のうち少なくともいずれかの一部に周辺回路の配線を形成し、前記周辺回路の配線は最下層に半導体層または絶縁体層を有し、上下に配置された異なる前記周辺回路の配線の間に配置された層間絶縁層を貫通して電気的に接続するコンタクトが、前記半導体層または前記絶縁体層を貫通して形成されていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
  6. 前記第１のメモリ配線は、前記第１の抵抗変化層および前記第１のメモリ配線より下層にあるトランジスタのうち少なくともいずれかに接続されていることを特徴とする請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。
  7. 前記第２の配線層のうち前記第１の非オーミック性素子の電極となる第１のダイオード電極が、前記第１のコンタクトのうち前記第１の層間絶縁層と隣接して配置される密着層、および前記第３のコンタクトのうち前記第１の層間絶縁層と隣接して配置される密着層と同じ材料から形成され、
    前記第３の配線層のうち前記第２の非オーミック性素子の電極となる第２のダイオード電極が、前記第５のコンタクトのうち前記第２の層間絶縁層と隣接して配置される密着層、および前記第６のコンタクトのうち前記第２の層間絶縁層と隣接して配置される密着層と同じ材料から形成されていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
  8. 前記非オーミック性素子が、半導体層と、前記半導体層の上下に形成された各々の金属電極体層との３層の積層構成からなるＭＳＭダイオードであり、前記抵抗変化層側の前記金属電極体層が前記メモリセルホール中に埋め込み形成されていることを特徴とする請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。
  9. 前記非オーミック性素子が、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードであり、前記金属電極体層が前記メモリセルホール中に埋め込まれていることを特徴とする請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。
  10. 前記非オーミック性素子が、ｐ型半導体層とｎ型半導体層との２層の積層構成からなるｐｎ接合ダイオードであり、前記ｐ型半導体層または前記ｎ型半導体層が前記メモリセルホール中に埋め込まれていることを特徴とする請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。
  11. 基板上にストライプ形状の第１のメモリ配線を形成する工程と、
    前記第１のメモリ配線を含む前記基板上に第１の層間絶縁層を形成する工程と、
    前記第１のメモリ配線上でかつ前記第１の層間絶縁層の所定の位置に第１のメモリセルホールを形成する工程と、
    前記第１のメモリセルホールに第１の抵抗変化層を形成する工程と、
    前記第１のメモリセルホールの表面側に、第１の非オーミック性素子を構成する積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、
    前記第１の非オーミック性素子の一部である、半導体層または絶縁体層を前記第１の層間絶縁層上に前記第１のメモリセルホールを被覆して形成する工程と、
    前記第１のメモリ配線上に前記第１の層間絶縁層と前記半導体層または前記絶縁体層を除去して第１のコンタクトを形成する工程と、
    前記半導体層または前記絶縁体層をパターニングして導電層を前記第１の層間絶縁層上に前記第１のコンタクトの少なくとも一部を被覆して形成し、最下層に配置された前記半導体層または前記絶縁体層と、当該最下層より上層に配置された前記導電層とを有する第２のメモリ配線を形成する工程と
    を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
  12. 基板上にストライプ形状の第１のメモリ配線を形成する工程と、
    前記第１のメモリ配線を含む前記基板上に第１の層間絶縁層を形成する工程と、
    前記第１のメモリ配線上でかつ前記第１の層間絶縁層の所定の位置に第１のメモリセルホールを形成する工程と、
    前記第１のメモリセルホールに第１の抵抗変化層を形成する工程と、
    前記第１のメモリセルホールの表面側に、前記第１の非オーミック性素子を構成する積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、
    前記第１の非オーミック性素子の一部である、半導体層もしくは絶縁体層を、前記第１の層間絶縁層上に前記第１のメモリセルホールを被覆して形成する工程と、
    前記第１のメモリ配線上に前記第１の層間絶縁層と前記半導体層もしくは前記絶縁体層を除去して第１のコンタクトを形成する工程と、
    前記半導体層または前記絶縁体層をパターニングして導電層を前記第１の層間絶縁層上に前記第１のコンタクトの少なくとも一部を被覆して形成し、最下層に配置された前記半導体層または前記絶縁体層と、当該最下層より上層に配置された前記導電層とを有する第２のメモリ配線を形成する工程と、
    前記第２のメモリ配線を被覆して前記第１の層間絶縁層上に第２の層間絶縁層を形成する工程と、
    前記第２の層間絶縁層を貫通して、前記第２のメモリ配線上に、第２のメモリセルホールを形成する工程と、
    前記第２のメモリセルホールに第２の抵抗変化層を形成する工程と、
    前記第２のメモリセルホールの表面側に、第２の非オーミック性素子を構成する積層構成のうちの少なくとも１層をさらに埋め込み形成する工程と、
    前記第２の非オーミック性素子の一部である、半導体層または絶縁体層を、前記第２の層間絶縁層上に前記第２のメモリセルホールを被覆して形成する工程と、
    前記第２のメモリ配線上に前記第２の層間絶縁層と前記半導体層もしくは前記絶縁体層を除去して第５のコンタクトを形成する工程と、
    前記半導体層または前記絶縁体層をパターニングして導電層を前記第２の層間絶縁層上に前記第５のコンタクトの少なくとも一部を被覆して形成し、最下層に配置された前記半導体層または前記絶縁体層と、当該最下層より上層に配置された前記導電層とを有する第３のメモリ配線を形成する工程と
    を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
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