JP2019054206A - 記憶装置 - Google Patents

記憶装置 Download PDF

Info

Publication number
JP2019054206A
JP2019054206A JP2017178984A JP2017178984A JP2019054206A JP 2019054206 A JP2019054206 A JP 2019054206A JP 2017178984 A JP2017178984 A JP 2017178984A JP 2017178984 A JP2017178984 A JP 2017178984A JP 2019054206 A JP2019054206 A JP 2019054206A
Authority
JP
Japan
Prior art keywords
bit line
sub
group
transistor
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017178984A
Other languages
English (en)
Inventor
睦 岡嶋
Mutsumi Okajima
睦 岡嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2017178984A priority Critical patent/JP2019054206A/ja
Priority to TW106146163A priority patent/TWI644312B/zh
Priority to CN201810053618.2A priority patent/CN109524432B/zh
Priority to US15/926,190 priority patent/US10269433B2/en
Publication of JP2019054206A publication Critical patent/JP2019054206A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/78—Array wherein the memory cells of a group share an access device, all the memory cells of the group having a common electrode and the access device being not part of a word line or a bit line driver
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】集積度の向上が可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の方向及び第２の方向に直交する第３の方向に積層された複数のワード線と、第１の主ビット線を含み、第２の方向に伸長する複数の主ビット線と、第１と第２のトランジスタを含み、第１と第２のトランジスタの第１の方向のチャネル幅が複数の主ビット線の第１の方向の幅よりも広い複数のトランジスタと、第１の主ビット線に第１のトランジスタを間に挟んで電気的に接続される第１の副ビット線と、第１の主ビット線に第２のトランジスタを間に挟んで電気的に接続され第１の副ビット線に隣接する第２の副ビット線を含み、第１の副ビット線と第２の副ビット線を仮想的に結ぶ線分が第２の方向と交差し、第３の方向に伸長する複数の副ビット線を含む第１の副ビット線群と、複数のワード線と複数の副ビット線の間に設けられた抵抗変化層と、を備える。【選択図】図３

Description

実施形態は、記憶装置に関する。
抵抗変化型メモリは、メモリセルの抵抗変化層に電圧を印加することで、高抵抗状態と低抵抗状態の間を遷移させる。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。抵抗変化型メモリの集積度を上げるために、メモリセルを立体的に配置した三次元構造を形成する場合がある。三次元構造を有する抵抗変化型メモリの更なる集積度の向上が期待される。
実施形態の目的は、集積度の向上が可能な記憶装置を提供することにある。
実施形態の記憶装置は、第１の方向及び前記第１の方向に直交する第２の方向に平行な平板形状を有し、前記第１の方向及び前記第２の方向に直交する第３の方向に積層された複数のワード線を含む第１のワード線群と、第１の主ビット線を含み、前記第２の方向に伸長する複数の主ビット線と、第１のトランジスタと第２のトランジスタを含み、前記第１のトランジスタ及び前記第２のトランジスタの前記第１の方向のチャネル幅が前記主ビット線の前記第１の方向の幅よりも広く、少なくとも一部が前記第１のワード線群の前記複数のワード線と前記複数の主ビット線との間に設けられた複数のトランジスタと、前記第１の主ビット線に前記第１のトランジスタを間に挟んで電気的に接続される第１の副ビット線と、前記第１の主ビット線に前記第２のトランジスタを間に挟んで電気的に接続され前記第１の副ビット線に隣接する第２の副ビット線を含み、前記第１の副ビット線と前記第２の副ビット線を仮想的に結ぶ線分が前記第２の方向と交差し、前記第３の方向に伸長し、前記第１のワード線群の前記複数のワード線と交差し、それぞれが前記複数の主ビット線のいずれか１本に前記複数のトランジスタのいずれか１個を間に挟んで電気的に接続された複数の副ビット線を含む第１の副ビット線群と、前記第１のワード線群の前記複数のワード線のそれぞれと前記第１の副ビット線群の前記複数の副ビット線のそれぞれとの間に設けられた抵抗変化層と、を備える。
第１の実施形態の記憶装置のブロック図。 第１の実施形態のメモリセルアレイの等価回路図。 第１の実施形態の記憶装置のメモリセルアレイの模式上面図。 第１の実施形態の記憶装置のメモリセルアレイの模式断面図。 第１の実施形態の記憶装置のメモリセルアレイの模式断面図。 第２の実施形態の記憶装置のメモリセルアレイの模式上面図。 第２の実施形態の記憶装置のメモリセルアレイの模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
なお、本明細書中、便宜上「上部」、又は、「下部」という用語を用いる場合がある。「上部」、「下部」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
以下、実施形態の記憶装置を、図面を参照して説明する。
（第１の実施形態）
第１の実施形態の記憶装置は、第１の方向及び第１の方向に直交する第２の方向に平行な平板形状を有し、第１の方向及び第２の方向に直交する第３の方向に積層された複数のワード線を含む第１のワード線群と、第１の主ビット線を含み、第２の方向に伸長する複数の主ビット線と、第１のトランジスタと第２のトランジスタを含み、第１のトランジスタ及び第２のトランジスタの第１の方向のチャネル幅が、複数の主ビット線の第１の方向の幅よりも広く、少なくとも一部が第１のワード線群の複数のワード線と複数の主ビット線との間に設けられた複数のトランジスタと、第１の主ビット線に第１のトランジスタを間に挟んで電気的に接続される第１の副ビット線と、第１の主ビット線に第２のトランジスタを間に挟んで電気的に接続され第１の副ビット線に隣接する第２の副ビット線を含み、第１の副ビット線と第２の副ビット線を仮想的に結ぶ線分が第２の方向と交差し、第３の方向に伸長し、第１のワード線群の複数のワード線と交差し、それぞれが複数の主ビット線のいずれか１本に複数のトランジスタのいずれか１個を間に挟んで電気的に接続された複数の副ビット線を含む第１の副ビット線群と、第１のワード線群の複数のワード線のそれぞれと第１の副ビット線群の複数の副ワード線のそれぞれとの間に設けられた抵抗変化層と、を備える。
図１は、第１の実施形態の記憶装置のブロック図である。図２は、第１の実施形態の記憶装置のメモリセルアレイの等価回路図である。第１の実施形態のメモリセルアレイは、メモリセルＭＣが立体的に配置された三次元構造を備える。第１の実施形態の記憶装置は、抵抗変化型メモリ１００である。メモリセルＭＣは二端子の抵抗変化素子である。図２中、点線で囲まれた領域が１個のメモリセルＭＣに相当する。
図１に示すように、抵抗変化型メモリ１００は、メモリセルアレイ２１０、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、制御回路２２１を備える。
図２に示すように、メモリセルアレイ２１０内には、複数のメモリセルＭＣが立体的に配置される。メモリセルアレイ２１０は、例えば、複数のワード線ＷＬと複数のローカルビット線ＬＢＬ（副ビット線）を備える。
複数のワード線ＷＬは、ｘ方向（第１の方向）及びｘ方向に直交するｙ方向（第２の方向）に平行に面状に設けられる。複数のワード線ＷＬは、ｘ方向及びｙ方向に直交するｚ方向（第３の方向）に積層される。
複数のローカルビット線ＬＢＬはｚ方向（第３の方向）に伸長する。ワード線ＷＬとローカルビット線ＬＢＬは垂直に交差する。ワード線ＷＬとローカルビット線ＬＢＬとの交差部に、メモリセルＭＣが配置される。
複数のワード線ＷＬは、ローデコーダ回路２１４に電気的に接続される。複数のローカルビット線ＬＢＬは、センスアンプ回路２１５に電気的に接続される。複数のローカルビット線ＬＢＬとセンスアンプ回路２１５との間には選択トランジスタＳＴとグローバルビット線ＧＢＬ（主ビット線）が設けられる。選択トランジスタＳＴにより、所望のローカルビット線ＬＢＬが選択され、選択されたローカルビット線ＬＢＬのデータがグローバルビット線ＧＢＬを経由してセンスアンプ回路２１５に転送される。
ローデコーダ回路２１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路２１２は、ローデコーダ回路２１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
カラムデコーダ回路２１７は、入力されたカラムアドレス信号に従ってローカルビット線ＬＢＬを選択する機能を備える。センスアンプ回路２１５は、カラムデコーダ回路２１７によって選択されたローカルビット線ＬＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたローカルビット線ＬＢＬとの間に流れる電流を検知して増幅する機能を備える。
制御回路２２１は、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、図示しないその他の回路を制御する機能を備える。
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、メモリセルアレイ２１０の周辺部に設けられる。ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、メモリセルアレイ２１０の下部や上部に設けられても構わない。
図３は、第１の実施形態の記憶装置のメモリセルアレイ２１０の模式上面図である。図４は、第１の実施形態の記憶装置のメモリセルアレイ２１０の模式断面図である。図４は、図３のＡ−Ａ’断面に相当する。図５は、第１の実施形態の記憶装置のメモリセルアレイ２１０の模式断面図である。図５は、図３のＢ−Ｂ’断面に相当する。
メモリセルアレイ２１０は、複数のワード線ＷＬ、複数のグローバルビット線ＧＢＬ（主ビット線）、複数のローカルビット線ＬＢＬ（副ビット線）、複数の選択トランジスタＳＴ（トランジスタ）、抵抗変化層１０、層間絶縁層２０を備える。選択トランジスタＳＴは、半導体層３０、ゲート電極３２、及び、図示しないゲート絶縁膜で構成される。メモリセルアレイ２１０は、第１のメモリ領域Ｍ１、第２のメモリ領域Ｍ２、第３のメモリ領域Ｍ３、第１のスペース領域Ｓ１、第２のスペース領域Ｓ２を有する。
以下、第１のメモリ領域Ｍ１に存在する複数のワード線ＷＬを包括して第１のワード線群、第１のメモリ領域Ｍ１に存在する複数のローカルビット線ＬＢＬを包括して第１のローカルビット線群（第１の副ビット線群）と称する。また、第２のメモリ領域Ｍ２に存在する複数のワード線ＷＬを包括して第２のワード線群、第２のメモリ領域Ｍ２に存在する複数のローカルビット線ＬＢＬを包括して第２のローカルビット線群（第２の副ビット線群）と称する。
図３は、メモリセルアレイ２１０内の、複数のワード線ＷＬ、複数のグローバルビット線ＧＢＬ（主ビット線）、複数のローカルビット線ＬＢＬ（副ビット線）、複数の選択トランジスタＳＴ（トランジスタ）の半導体層３０の配置を示している。
ワード線ＷＬはｘ方向及びｙ方向に平行な平板形状を有する。ワード線ＷＬはｚ方向に積層される。積層されるワード線ＷＬの間、及び、隣接するワード線ＷＬの間は、層間絶縁層２０で絶縁される。層間絶縁層２０は、例えば、酸化シリコンである。
ワード線ＷＬの製造を容易にする観点、ワード線ＷＬの抵抗の適正化の観点等から、複数のワード線ＷＬは、第１のメモリ領域Ｍ１内の第１のワード線群と、第２のメモリ領域Ｍ２内の第２のワード線群とに分割されている。第２のワード線群は、第１のワード線群に対してｙ方向に離間している。
ワード線ＷＬは、導電性材料で形成される。ワード線ＷＬは、例えば、金属である。ワード線ＷＬは、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
ローカルビット線ＬＢＬはｚ方向に伸長する。ローカルビット線ＬＢＬは、ワード線ＷＬと交差する。ローカルビット線ＬＢＬはワード線ＷＬと直交する。第１のメモリ領域Ｍ１に存在する複数のローカルビット線ＬＢＬが第１のローカルビット線群を構成する。また、第２のメモリ領域Ｍ２に存在する複数のローカルビット線ＬＢＬが第２のローカルビット線群を構成する。
ローカルビット線ＬＢＬは、導電性材料で形成される。ローカルビット線ＬＢＬは、例えば、金属である。ローカルビット線ＬＢＬは、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
グローバルビット線ＧＢＬはｙ方向に伸長する。グローバルビット線ＧＢＬは、導電性材料で形成される。グローバルビット線ＧＢＬ、例えば、金属である。グローバルビット線ＧＢＬは、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
例えば、グローバルビット線ＧＢＬのｘ方向の幅は、グローバルビット線ＧＢＬの間隔よりも狭い。
選択トランジスタＳＴは、ｘ方向及びｙ方向にアレイ状に配置される。選択トランジスタＳＴは、半導体層３０、ゲート電極３２、及び、図示しないゲート絶縁膜で構成される。半導体層３０は半導体である。半導体層３０は、例えば、多結晶シリコンである。半導体層３０は、例えば、ｎ型のソース領域、ｐ型のチャネル領域、ｎ型のドレイン領域を有する。選択トランジスタＳＴは、例えば、ｎチャネル型の電界効果トランジスタである。
半導体層３０の一端は、グローバルビット線ＧＢＬに電気的に接続され、半導体層３０の他端は、ローカルビット線ＬＢＬに電気的に接続される。例えば、ｎ型のソース領域がグローバルビット線ＧＢＬに接続され、ｎ型のドレイン領域がローカルビット線ＬＢＬに接続される。
複数の選択トランジスタＳＴの少なくとも一部は、第１のワード線群の複数のワード線ＷＬと複数のグローバルビット線ＧＢＬとの間に設けられる。同様に、複数の選択トランジスタＳＴの別の一部は、第２のワード線群の複数のワード線ＷＬと複数のグローバルビット線ＧＢＬとの間に設けられる。
第１のローカルビット線群の複数のローカルビット線ＬＢＬのそれぞれが、複数のグローバルビット線ＧＢＬのいずれか１本に接続される。複数の選択トランジスタＳＴのいずれか１個が、複数のローカルビット線ＬＢＬのそれぞれと、複数のグローバルビット線ＧＢＬのいずれか１本の間に挟まれる。
同様に、第２のローカルビット線群の複数のローカルビット線ＬＢＬのそれぞれが、複数のグローバルビット線ＧＢＬのいずれか１本に接続される。複数の選択トランジスタＳＴのいずれか１個が、複数のローカルビット線ＬＢＬのそれぞれと、複数のグローバルビット線ＧＢＬのいずれか１本の間に挟まれる。
抵抗変化層１０は、第１のワード線群の複数のワード線ＷＬのそれぞれと、第１のローカルビット線群の複数のローカルビット線ＬＢＬのそれぞれとの間に設けられる。同様に、抵抗変化層１０は、第２のワード線群の複数のワード線ＷＬのそれぞれと、第２のローカルビット線群の複数のローカルビット線ＬＢＬのそれぞれとの間に設けられる。
抵抗変化層１０は、電圧の印加により、高抵抗状態と低抵抗状態の間を遷移する機能を有する。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
抵抗変化層１０の材料は、上記機能を実現する材料であれば、特に、限定されるものではない。抵抗変化層１０は、例えば、単層の金属酸化物膜、複数の異なる金属酸化物の積層膜、又は、半導体膜と金属酸化物膜の積層膜である。
複数のグローバルビット線ＧＢＬは、第１のグローバルビット線ＧＢＬ１（第１の主ビット線）と第２のグローバルビット線ＧＢＬ２を含む。第２のグローバルビット線ＧＢＬ２は第１のグローバルビット線ＧＢＬ１とｘ方向（第１の方向）に隣り合っている。第１のローカルビット線群の複数のローカルビット線ＬＢＬは、第１のローカルビット線ＬＢＬ１（第１の副ビット線）と第２のローカルビット線ＬＢＬ２（第２の副ビット線）と第３のローカルビット線ＬＢＬ３（第３の副ビット線）を含む。複数の選択トランジスタＳＴは、第１の選択トランジスタＳＴ１（第１のトランジスタ）と第２の選択トランジスタＳＴ２（第２のトランジスタ）と第３の選択トランジスタＳＴ３（第３のトランジスタ）を含む。第２のローカルビット線ＬＢＬ２（第２の副ビット線）は、第１のローカルビット線ＬＢＬ１（第１の副ビット線）に隣り合う。第２のローカルビット線ＬＢＬ２と第３のローカルビット線ＬＢＬ３は、ｘ方向に（第１の方向）に隣り合う。第１のローカルビット線ＬＢＬ１は、ｘ方向（第１方向）において第２のローカルビット線ＬＢＬ２と第３のローカルビット線ＬＢＬ３の間にあり、ｙ方向（第２の方向）において第２のローカルビット線ＬＢＬ２及び第３のローカルビット線ＬＢＬ３と異なる位置に配置されている。
第１のローカルビット線ＬＢＬ１は第１のグローバルビット線ＧＢＬ１に電気的に接続される。第１のローカルビット線ＬＢＬ１と第１のグローバルビット線ＧＢＬ１との間には、第１の選択トランジスタＳＴ１が挟まれる。第２のローカルビット線ＬＢＬ２は第１のグローバルビット線ＧＢＬ１に電気的に接続される。第２のローカルビット線ＬＢＬ２と第１のグローバルビット線ＧＢＬ１との間には、第２の選択トランジスタＳＴ２が挟まれる。第３のローカルビット線ＬＢＬ３は、第２のグローバルビット線ＧＢＬ２に電気的に接続される。第３のローカルビット線ＬＢＬ３と第２のグローバルビット線ＧＢＬ２との間には、第３の選択トランジスタＳＴ３が挟まれる。
第１のローカルビット線ＬＢＬ１と第２のローカルビット線ＬＢＬ２を仮想的に結ぶ線分（図３中の点線Ｘ）はｙ方向と交差する。言い換えれば、上記線分はｙ方向に伸長する第１のグローバルビット線ＧＢＬ１に対して斜行する。上記線分とｙ方向との間の角度（図３中のθ）は、例えば、１５度以上である。
第１のローカルビット線ＬＢＬ１と第２のローカルビット線ＬＢＬ２を仮想的に結ぶ線分とは、第１のローカルビット線ＬＢＬ１と第２のローカルビット線ＬＢＬ２のそれぞれの中央部を結ぶ線分である。「第１のローカルビット線ＬＢＬ１と第２のローカルビット線ＬＢＬ２のそれぞれの中央部」とは、より厳密に定義すれば、第１のローカルビット線ＬＢＬ１と第２のローカルビット線ＬＢＬ２のそれぞれのｘｙ平面における幾何学的重心位置である。
１本のグローバルビット線ＧＢＬに接続される複数のローカルビット線ＬＢＬは、まっすぐではなく、ジグザグに配置されている。上記線分とｙ方向との間の角度（図３中のθ）が大きいほど、複数のローカルビット線ＬＢＬの配置のジグザグの度合いが大きくなる。いいかえると、第１のローカルビット線ＬＢＬ１は第２のローカルビット線ＬＢＬ２よりも第２のグローバルビット線ＧＢＬ２に近い位置に配置されている。
第１の選択トランジスタＳＴ１及び第２の選択トランジスタＳＴ２のｘ方向のチャネル幅（図５中のｗ１）は、ｘ方向の第１のグローバルビット線ＧＢＬ１の幅（図５中のｗ２）よりも広い。例えば、第１の選択トランジスタＳＴ１及び第２の選択トランジスタＳＴ２のｘ方向のチャネル幅（図５中のｗ１）は、第１のグローバルビット線ＧＢＬ１のｘ方向の幅（図５中のｗ２）の１．２倍以上である。
次に、第１の実施形態の記憶装置の作用及び効果について説明する。
抵抗変化型メモリの集積度を上げるために、メモリセルＭＣを立体的に配置した三次元構造を形成する。メモリセルＭＣの配置を三次元構造にした上で、更に、集積度を向上させることが期待される。
第１の実施形態の抵抗変化型メモリ１００は、１本のグローバルビット線ＧＢＬに接続される複数のローカルビット線ＬＢＬをジグザグに配置する。この配置により、複数のローカルビット線ＬＢＬをまっすぐに配置する場合に比べ、隣接するローカルビット線ＬＢＬ間のショートに対するマージンを大きくすることができる。したがって、ローカルビット線ＬＢＬのｙ方向の配置ピッチを縮小することが可能となり、抵抗変化型メモリの集積度を向上させることが可能となる。
抵抗変化型メモリ１００の集積度を向上させる観点から、ジグザグの度合いが一定程度より大きいことが好ましい。この観点から、第１のローカルビット線ＬＢＬ１と第２のローカルビット線ＬＢＬ２を仮想的に結ぶ線分（図３中の点線Ｘ）とｙ方向との間の角度（図３中のθ）は、１５度以上であることが好ましく、３０度以上であることがより好ましい。
隣接するグローバルビット線ＧＢＬの間隔が、狭くなるとグローバルビット線ＧＢＬの間の寄生容量が増加し、例えば、メモリセルＭＣの読み出し速度又は書き込み速度等の動作速度が遅くなるおそれがある。また、動作速度を速くする観点から、選択トランジスタＳＴのオン電流を大きくすることが好ましい。
第１の実施形態の抵抗変化型メモリは、第１の選択トランジスタＳＴ１及び第２の選択トランジスタＳＴ２のｘ方向のチャネル幅（図５中のｗ１）が、第１のグローバルビット線ＧＢＬ１のｘ方向の幅（図５中のｗ２）よりも広い。すなわち、選択トランジスタＳＴのｘ方向のチャネル幅が、グローバルビット線ＧＢＬのｘ方向の幅よりも広い。この構成により、グローバルビット線ＧＢＬの間の寄生容量を抑制しつつ、選択トランジスタＳＴのオン電流を大きくすることが可能となる。したがって、抵抗変化型メモリ１００の動作速度の向上が可能となる。
また、選択トランジスタＳＴのｘ方向のチャネル幅を大きくすることにより、ローカルビット線ＬＢＬと選択トランジスタＳＴの半導体層３０とのコンタクト面積を大きくすることが可能となる。コンタクト面積が大きくなることで、選択トランジスタＳＴのオン電流を大きくすることが可能となる。
また、選択トランジスタＳＴのｘ方向のチャネル幅を大きくすることにより、ローカルビット線ＬＢＬをジグザグに配置した場合でも、ローカルビット線ＬＢＬと選択トランジスタＳＴの半導体層３０との接続が容易となる。
グローバルビット線ＧＢＬの間の寄生容量を抑制しつつ、選択トランジスタＳＴのオン電流を大きくする観点から、第１の選択トランジスタＳＴ１及び第２の選択トランジスタＳＴ２のｘ方向のチャネル幅（図５中のｗ１）が、第１のグローバルビット線ＧＢＬ１のｘ方向の幅（図５中のｗ２）の１．２倍以上であることが好ましく、１．５倍以上であることがより好ましい。
また、グローバルビット線ＧＢＬの間の寄生容量を抑制する観点から、グローバルビット線ＧＢＬのｘ方向の幅は、グローバルビット線ＧＢＬの間隔よりも狭いことが好ましい。
以上、第１の実施形態の記憶装置によれば、抵抗変化型メモリの集積度の向上が可能となる。また、抵抗変化型メモリの動作速度の向上が可能となる。
（第２の実施形態）
第２の実施形態の記憶装置は、複数のトランジスタが第１のトランジスタ群、第２のトランジスタ群、第１のトランジスタ群と第２のトランジスタ群との間に位置する第３のトランジスタ群を有し、第３のトランジスタ群に含まれる複数のトランジスタが第１の副ビット線群の複数の副ビット線、及び、第２の副ビット線群の複数の副ビット線のいずれにも接続されず、第１のトランジスタ群、第２のトランジスタ群、及び、第３のトランジスタ群に含まれる複数のトランジスタの第１の方向の配置ピッチは同一であり、第１のトランジスタ群、第２のトランジスタ群、及び、第３のトランジスタ群に含まれる複数のトランジスタの第２の方向の配置ピッチは同一である点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図６は、第２の実施形態の記憶装置のメモリセルアレイ２１０の模式上面図である。図７は、第２の実施形態の記憶装置のメモリセルアレイ２１０の模式断面図である。図７は、図６のＣ−Ｃ’断面に相当する。
メモリセルアレイ２１０は、複数のワード線ＷＬ、複数のグローバルビット線ＧＢＬ（主ビット線）、複数のローカルビット線ＬＢＬ（副ビット線）、複数の選択トランジスタＳＴ（トランジスタ）、抵抗変化層１０、層間絶縁層２０を備える。選択トランジスタＳＴは、半導体層３０、ゲート電極３２、及び、図示しないゲート絶縁膜で構成される。メモリセルアレイ２１０は、第１のメモリ領域Ｍ１、第２のメモリ領域Ｍ２、第３のメモリ領域Ｍ３、第１のスペース領域Ｓ１、第２のスペース領域Ｓ２を有する。
以下、第１のメモリ領域Ｍ１に存在する複数のワード線ＷＬを包括して第１のワード線群、第１のメモリ領域Ｍ１に存在する複数のローカルビット線ＬＢＬを包括して第１のローカルビット線群（第１の副ビット線群）と称する。また、第２のメモリ領域Ｍ２に存在する複数のワード線ＷＬを包括して第２のワード線群、第２のメモリ領域Ｍ２に存在する複数のローカルビット線ＬＢＬを包括して第２のローカルビット線群（第２の副ビット線群）と称する。
また、選択トランジスタＳＴの内、第１のメモリ領域Ｍ１に存在する複数の選択トランジスタＳＴａを総称して第１のトランジスタ群と称する。選択トランジスタＳＴの内、第２のメモリ領域Ｍ２に存在する複数の選択トランジスタＳＴｂを総称して第２のトランジスタ群と称する。選択トランジスタＳＴの内、第１のスペース領域Ｓ１に存在する複数の選択トランジスタＳＴｃを総称して第３のトランジスタ群と称する。第３のトランジスタ群は、第１のトランジスタ群と第２のトランジスタ群との間に位置する。
図６は、メモリセルアレイ２１０内の、複数のワード線ＷＬ、複数のグローバルビット線ＧＢＬ（主ビット線）、複数のローカルビット線ＬＢＬ（副ビット線）、複数の選択トランジスタＳＴ（トランジスタ）の半導体層３０の配置を示している。
第１のトランジスタ群に含まれる複数の選択トランジスタＳＴａは、第１のローカルビット線群の複数のローカルビット線ＬＢＬに電気的に接続される。第２のトランジスタ群に含まれる複数の選択トランジスタＳＴｂは、第２のローカルビット線群の複数のローカルビット線ＬＢＬに電気的に接続される。
第３のトランジスタ群に含まれる複数の選択トランジスタＳＴｃは、第１のローカルビット線群の複数のローカルビット線ＬＢＬ、及び、第２のローカルビット線群の複数のローカルビット線ＬＢＬのいずれにも接続されない。第３のトランジスタ群に含まれる複数の選択トランジスタＳＴｃは、トランジスタとして動作しない。第３のトランジスタ群に含まれる複数の選択トランジスタＳＴｃは、ダミーの選択トランジスタＳＴである。
第１のトランジスタ群、第２のトランジスタ群、及び、第３のトランジスタ群に含まれる複数の選択トランジスタＳＴのｘ方向（第１の方向）の配置ピッチ及びｙ方向（第２の方向）の配置ピッチは同一である。すなわち、第１のトランジスタ群のｘ方向の配置ピッチ（図６中のＰｘ１）、第２のトランジスタ群のｘ方向の配置ピッチ（図６中のＰｘ２）、第３のトランジスタ群のｘ方向の配置ピッチ（図６中のＰｘ３）は同一である。すなわち、Ｐｘ１＝Ｐｘ２＝Ｐｘ３である。また、第１のトランジスタ群のｙ方向の配置ピッチ（図６中のＰｙ１）、第２のトランジスタ群のｙ方向の配置ピッチ（図６中のＰｙ２）、第３のトランジスタ群のｙ方向の配置ピッチ（図６中のＰｙ３）は同一である。すなわち、Ｐｙ１＝Ｐｙ２＝Ｐｙ３である。
また、第１のワード線群の複数のワード線ＷＬのｙ方向（第２の方向）の幅（図６中のｄ１）と、第１のワード線群の複数のワード線ＷＬと第２のワード線群の複数のワード線ＷＬとの間隔（図６中のｄ２）との和（ｄ１＋ｄ２）は、第１のトランジスタ群のｙ方向（第２の方向）の配置ピッチ（図６中のＰｙ１）の整数倍である。言い換えれば、メモリセルアレイ２１０内の選択トランジスタＳＴは、ｙ方向に一定のピッチで配置されている。
リソグラフィーやドライエッチングを用いて、膜等をパターニングする場合、形成するパターンに粗密があると、加工後の膜等の形状が不均一になるおそれがある。例えば、加工後の膜の側面のテーパ角や、膜の幅や間隔が不均一になるおそれがある。
第２の実施形態によれば、メモリセルＭＣが形成されない第１のスペース領域Ｓ１、及び、第２のスペース領域Ｓ２にも選択トランジスタＳＴが設けられる。したがって、例えば、選択トランジスタＳＴの半導体層３０やゲート電極３２をパターニングする際に、パターンの粗密に依存した形状の不均一性が生じにくい。したがって、選択トランジスタＳＴの特性が安定する。よって、特性の安定した抵抗変化型メモリが実現される。
以上、第２の実施形態の記憶装置によれば、第１の実施形態と同様、抵抗変化型メモリの集積度の向上が可能となる。また、第１の実施形態と同様、抵抗変化型メモリの動作速度の向上が可能となる。さらに、抵抗変化型メモリの動作特性の安定が可能となる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 抵抗変化層
１００ 抵抗変化型メモリ（記憶装置）
ＧＢＬ グローバルビット線（主ビット線）
ＧＢＬ１ 第１のグローバルビット線（第１の主ビット線）
ＧＢＬ２ 第２のグローバルビット線（第２の主ビット線）
ＬＢＬ ローカルビット線（副ビット線）
ＬＢＬ１ 第１のローカルビット線（第１の副ビット線）
ＬＢＬ２ 第２のローカルビット線（第２の副ビット線）
ＬＢＬ３ 第３のローカルビット線（第３の副ビット線）
ＳＴ 選択トランジスタ（トランジスタ）
ＳＴ１ 第１の選択トランジスタ（第１のトランジスタ）
ＳＴ２ 第２の選択トランジスタ（第２のトランジスタ）
ＷＬ ワード線

Claims (6)

  1. 第１の方向及び前記第１の方向に直交する第２の方向に平行な平板形状を有し、前記第１の方向及び前記第２の方向に直交する第３の方向に積層された複数のワード線を含む第１のワード線群と、
    第１の主ビット線を含み、前記第２の方向に伸長する複数の主ビット線と、
    第１のトランジスタと第２のトランジスタを含み、前記第１のトランジスタ及び前記第２のトランジスタの前記第１の方向のチャネル幅が前記複数の主ビット線の前記第１の方向の幅よりも広く、少なくとも一部が前記第１のワード線群の前記複数のワード線と前記複数の主ビット線との間に設けられた複数のトランジスタと、
    前記第１の主ビット線に前記第１のトランジスタを間に挟んで電気的に接続される第１の副ビット線と、前記第１の主ビット線に前記第２のトランジスタを間に挟んで電気的に接続され前記第１の副ビット線に隣接する第２の副ビット線を含み、前記第１の副ビット線と前記第２の副ビット線を仮想的に結ぶ線分が前記第２の方向と交差し、前記第３の方向に伸長し、前記第１のワード線群の前記複数のワード線と交差し、それぞれが前記複数の主ビット線のいずれか１本に前記複数のトランジスタのいずれか１個を間に挟んで電気的に接続された複数の副ビット線を含む第１の副ビット線群と、
    前記第１のワード線群の前記複数のワード線のそれぞれと前記第１の副ビット線群の前記複数の副ビット線のそれぞれとの間に設けられた抵抗変化層と、
    を備えた記憶装置。
  2. 前記第１の方向のチャネル幅は、前記複数の主ビット線の前記第１の方向の幅の１．２倍以上である請求項１記載の記憶装置。
  3. 前記線分と前記第２の方向との間の角度は１５度以上である請求項１又は請求項２記載の記憶装置。
  4. 前記第１の方向及び前記第２の方向に平行な平板形状を有し、前記第３の方向に積層された複数のワード線を含み、前記第１のワード線群に対し前記第２の方向に離間した第２のワード線群と、
    前記第３の方向に伸長し、前記第２のワード線群の前記複数のワード線と交差し、それぞれが前記複数の主ビット線のいずれか１本に前記複数のトランジスタのいずれか１個を間に挟んで電気的に接続された複数の副ビット線を含む第２の副ビット線群と、を更に備え、
    前記複数のトランジスタが第１のトランジスタ群、第２のトランジスタ群、前記第１のトランジスタ群と前記第２のトランジスタ群との間に位置する第３のトランジスタ群を有し、
    前記第１のトランジスタ群に含まれる複数のトランジスタが前記第１の副ビット線群の前記複数の副ビット線に電気的に接続され、前記第２のトランジスタ群に含まれる複数のトランジスタが前記第２の副ビット線群の前記複数の副ビット線に電気的に接続され、前記第３のトランジスタ群に含まれる複数のトランジスタが前記第１の副ビット線群の前記複数の副ビット線、及び、前記第２の副ビット線群の前記複数の副ビット線のいずれにも接続されず、
    前記第１のトランジスタ群、前記第２のトランジスタ群、及び、前記第３のトランジスタ群に含まれる複数のトランジスタの前記第１の方向の配置ピッチは同一であり、前記第１のトランジスタ群、前記第２のトランジスタ群、及び、前記第３のトランジスタ群に含まれる複数のトランジスタの前記第２の方向の配置ピッチは同一である請求項１ないし請求項３いずれか一項記載の記憶装置。
  5. 前記第１のワード線群の前記複数のワード線の前記第２の方向の幅と、前記第１のワード線群の前記複数のワード線と前記第２のワード線群の前記複数のワード線との間隔との和は、前記第１のトランジスタ群に含まれる前記複数のトランジスタの前記第２の方向の配置ピッチの整数倍である請求項４記載の記憶装置。
  6. 第１の方向及び前記第１の方向に直交する第２の方向に平行な平板形状を有し、前記第１の方向及び前記第２の方向に直交する第３の方向に積層された複数のワード線と、
    前記第２の方向に伸長する第１の主ビット線と、
    前記第１の主ビット線と前記第１の方向に隣り合い、前記第２の方向に伸長する第２の主ビット線と、
    前記第３の方向に伸長し、前記第１の主ビット線と電気的に接続される第２の副ビット線と、
    前記第３の方向に伸長し、前記第２の副ビット線と前記第１の方向に隣り合い、前記第２の主ビット線と電気的に接続される第３の副ビット線と、
    前記第３の方向に伸長し、前記第１の方向において前記２の副ビット線と前記第３の副ビット線との間に位置し、前記第２の方向において前記２の副ビット線及び前記第３の副ビット線と異なる位置に設けられ、前記第１の主ビット線と電気的に接続する第１の副ビット線と、
    前記第１の主ビット線と前記第１の副ビット線の間に設けられ、前記第１の方向のチャネル幅が前記第１の主ビット線の前記第１の方向の幅より広い第１のトランジスタと、
    前記第１の主ビット線と前記第２の副ビット線の間に設けられ、前記第１の方向のチャネル幅が前記第１の主ビット線の前記第１の方向の幅より広い第２のトランジスタと、
    前記第２の主ビット線と前記第３の副ビット線の間に設けられ、前記第１の方向のチャネル幅が前記第２の主ビット線の前記第１の方向の幅より広い第３のトランジスタと、
    前記ワード線と前記第１の副ビット線との間に設けられた第１の抵抗変化層と、
    前記ワード線と前記第２の副ビット線との間に設けられた第２の抵抗変化層と、
    前記ワード線と前記第３の副ビット線との間に設けられた第３の抵抗変化層と、
    を備えた記憶装置。


JP2017178984A 2017-09-19 2017-09-19 記憶装置 Pending JP2019054206A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2017178984A JP2019054206A (ja) 2017-09-19 2017-09-19 記憶装置
TW106146163A TWI644312B (zh) 2017-09-19 2017-12-28 Memory device
CN201810053618.2A CN109524432B (zh) 2017-09-19 2018-01-19 存储装置
US15/926,190 US10269433B2 (en) 2017-09-19 2018-03-20 Memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017178984A JP2019054206A (ja) 2017-09-19 2017-09-19 記憶装置

Publications (1)

Publication Number Publication Date
JP2019054206A true JP2019054206A (ja) 2019-04-04

Family

ID=65431783

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017178984A Pending JP2019054206A (ja) 2017-09-19 2017-09-19 記憶装置

Country Status (4)

Country Link
US (1) US10269433B2 (ja)
JP (1) JP2019054206A (ja)
CN (1) CN109524432B (ja)
TW (1) TWI644312B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818729B2 (en) * 2018-05-17 2020-10-27 Macronix International Co., Ltd. Bit cost scalable 3D phase change cross-point memory
US11409936B2 (en) * 2020-08-11 2022-08-09 Nanya Technology Corporation Standard cell establishment method

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10257665B3 (de) * 2002-12-10 2004-07-01 Infineon Technologies Ag Halbleiterspeicher mit einer Anordnung von Speicherzellen
KR100881292B1 (ko) * 2007-01-23 2009-02-04 삼성전자주식회사 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및그의 제어방법
JP5091491B2 (ja) * 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
KR101067051B1 (ko) * 2007-11-29 2011-09-22 파나소닉 주식회사 비휘발성 기억 장치 및 그 제조 방법
KR101442175B1 (ko) * 2008-05-23 2014-09-18 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법
US8289764B2 (en) * 2008-12-11 2012-10-16 Hitachi, Ltd. Semiconductor device
EP2417598B1 (en) * 2009-04-08 2017-03-29 SanDisk Technologies LLC Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture
KR20110032252A (ko) * 2009-09-22 2011-03-30 삼성전자주식회사 수직 어레이 트랜지스터를 갖는 저항성 메모리 소자
JP5388814B2 (ja) * 2009-11-24 2014-01-15 株式会社東芝 半導体記憶装置
JP2012199401A (ja) * 2011-03-22 2012-10-18 Panasonic Corp 半導体記憶装置
JP5351201B2 (ja) 2011-03-25 2013-11-27 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2013098489A (ja) * 2011-11-04 2013-05-20 Toshiba Corp 半導体記憶装置
US8891277B2 (en) * 2011-12-07 2014-11-18 Kabushiki Kaisha Toshiba Memory device
US8729523B2 (en) * 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
KR102078597B1 (ko) 2013-06-27 2020-04-08 삼성전자주식회사 반도체 장치
KR102061694B1 (ko) * 2013-10-14 2020-01-02 삼성전자주식회사 3차원 크로스 포인트 어레이를 갖는 반도체 메모리 소자
JP6139370B2 (ja) 2013-10-17 2017-05-31 株式会社東芝 不揮発性半導体記憶装置
US9224788B2 (en) 2013-11-29 2015-12-29 Kabushiki Kaisha Toshiba Nonvolatile memory device and method for manufacturing same
JP2016015368A (ja) * 2014-07-01 2016-01-28 マイクロン テクノロジー， インク． 半導体装置及び半導体装置の製造方法
US9530824B2 (en) * 2014-11-14 2016-12-27 Sandisk Technologies Llc Monolithic three dimensional memory arrays with staggered vertical bit line select transistors and methods therfor
JP2016192478A (ja) 2015-03-31 2016-11-10 株式会社東芝 記憶装置
US9721961B2 (en) * 2015-05-29 2017-08-01 Kabushiki Kaisha Toshiba Semiconductor memory device
US9502103B1 (en) * 2015-10-06 2016-11-22 Kabushiki Kaisha Toshiba Semiconductor memory device
US9673304B1 (en) * 2016-07-15 2017-06-06 Sandisk Technologies Llc Methods and apparatus for vertical bit line structures in three-dimensional nonvolatile memory

Also Published As

Publication number Publication date
US20190088334A1 (en) 2019-03-21
TW201916030A (zh) 2019-04-16
US10269433B2 (en) 2019-04-23
CN109524432A (zh) 2019-03-26
CN109524432B (zh) 2023-07-11
TWI644312B (zh) 2018-12-11

Similar Documents

Publication Publication Date Title
US10672432B2 (en) Semiconductor devices, and related control logic assemblies, electronic systems, and methods
TWI777513B (zh) 記憶體裝置及其製造方法
US20130058162A1 (en) Memory device and method for manufacturing the same
US8233310B2 (en) Resistance-change memory
JP2014056941A (ja) 抵抗変化型メモリ
US20120243296A1 (en) Semiconductor memory device
US8644059B2 (en) Semiconductor storage device
JP2013197500A (ja) 半導体記憶装置
US11222923B2 (en) Resistance variable memory
JP2019054173A (ja) 記憶装置
US20080165567A1 (en) Semiconductor memory device
JP2019054206A (ja) 記憶装置
US10515997B2 (en) Memory device and method for manufacturing the same
TWI788736B (zh) 積體電路和電子設備
US11756944B2 (en) Semiconductor wafer
JP2015153974A (ja) 半導体記憶装置
TWI831376B (zh) 半導體裝置及記憶體裝置的製造方法
WO2023004946A1 (zh) 字线驱动器电路及存储器
US20230290404A1 (en) Semiconductor memory device
WO2023004945A1 (zh) 字线驱动器电路及存储器
WO2024045264A1 (zh) 半导体结构及存储器
TW202322258A (zh) 積體晶片結構及其形成方法
US9620521B2 (en) Semiconductor memory device
KR100900136B1 (ko) 1-트랜지스터형 디램
JP2023091135A (ja) 半導体装置及び半導体記憶装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180911