KR20100074317A - 정전압 회로 - Google Patents

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Abstract

개시된 정전압 회로는 활성 또는 비활성 상태가 되고 입력 단자에 인가된 입력 전압을 미리 결정된 정전압으로 변환하여 출력 단자로부터 출력하도록 구성된다. 이 회로는 출력 전류를 입력 단자로부터 출력 단자로 공급하는 출력 트랜지스터; 출력 단자로부터의 출력 전압에 비례하는 제 1 비례 전압을 미리 결정된 기준 전압과 동일하게 되도록 상기 출력 트랜지스터의 동작들을 제어하는 에러 증폭기 회로부; 전압 레벨이 기동시로부터 미리 결정된 속도로 증가하는 램프 전압을 생성 및 출력하는 램프 전압 생성 회로부; 및 램프 전압과 출력 전압에 비례하는 제 2 비례 전압 사이의 전압차를 증폭하고 증폭된 전압차를 출력 트랜지스터의 제어 전극에 출력하는 증폭기 회로부를 포함한다.

Description

정전압 회로{CONSTANT VOLTAGE CIRCUIT}
본 발명은 일반적으로 정전압 회로의 소프트 스타트(soft start) 회로에 관한 것으로, 보다 상세하게는 기동시에 출력 전압의 상승 시간을 제어하는 정전압 회로에 관한 것이다.
일반적으로, 정전압 회로는 대용량의 커패시터에 접속되는 출력 노드를 가지므로, 상기 정전압 회로가 온(on)되는 경우에 커패시터를 충전하는 높은 돌입(inrush) 전류가 발생한다. 매우 높거나 또는 장시간 지속되는 돌입 전류는 출력 트랜지스터의 성능 열화를 야기하고, 때때로 출력 트랜지스터의 고장을 야기하기도 한다. 이러한 문제점을 피하기 위하여, 기동시에 돌입 전류를 감소시키는 회로들이 사용되고 있다.
도 4는 돌입 전류를 억제하는 이러한 회로를 가지는 종래 기술의 정전압 회로의 일례에 대한 회로도이다[예를 들어, 일본 공개 특허 공보 제2003-271251호 참조(특허 문헌 1)]. 도 5는 도 4의 정전압 회로의 출력 전압(Vout)과 출력 전류 사이의 관계를 나타내는 그래프이다.
도 4의 정전 전압 회로에서, 출력 트랜지스터(M101)는 정전압을 생성하고, 생성된 정전압은 출력 전압(Vout)으로서 출력 단자(109)로부터 출력된다. 출력 트랜지스터(M101)의 출력 전류는 PMOS 트랜지스터(M102)의 출력 전류로부터 검출된다. PMOS 트랜지스터(M102)는 출력 트랜지스터(M101)의 게이트 전압과 동일한 전압이 인가되는 게이트를 가진다. PMOS 트랜지스터(M102)의 출력 전류는 스위칭 유닛(113)을 통하여 출력 전류 제한 회로(MA)에 입력된다.
출력 전류 제한 회로(MA)는 전류를 제 1 제한 전류값(A1)으로 제한하는 제 1 출력 전류 제한 회로(MA1) 및 전류를 제 1 제한 전류값(A1) 보다 작은 제 2 제한 전류값(A2)으로 제한하는 제 2 출력 전류 제한 회로(MA2)를 포함한다.
ON/OFF 제어 회로(111)로부터 출력되는 ON 신호에 응답하여, 에러 증폭기 회로(101)는 활성화되고 출력 전압(Vout)이 상승한다. 출력 전압(Vout)의 상승시에, 스위칭 유닛(113)은 카운터 회로(112)의 출력 신호에 따라서 PMOS 트랜지스터(M102)를 더 작은 제한 전류값(A2)으로 전류를 제한하는 제 2 출력 전류 제한 회로(MA2)에 접속한다. 따라서, PMOS 트랜지스터(M102)의 드레인 전류가 제 2 출력 제한 회로(MA2)에 공급되므로, 출력 트랜지스터(M101)의 출력 전류는 제 2 제한 전류값(A2)로 제한된다. 이는 출력 단자(109)로부터 과도한 돌입(inrush) 전류가 흐르는 것을 방지한다.
한편, ON/OFF 제어 회로(111)로부터 출력되는 ON 신호에 응답하여, 카운터 회로(112)는 카운트 동작을 개시한다. 카운트 동작을 개시한 이후에 소정의 시간이 경과한 후, 카운터 회로(112)의 출력 신호에 따라서, 스위칭 유닛(113)은, PMOS 트랜지스터(M102)를 더 큰 제한 전류값(A1)으로 전류를 제한하는 제 1 출력 전류 제한 회로(MA1)에 접속한다. 따라서, 정규 동작 동안에, 출력 트랜지스터(M101)의 출력 전류는 제 2 제한 전류값(A2)보다 더 큰 제 1 제한 전류값(A1)으로 제한된다.
도 6은 종래 기술의 정전압 회로의 또 다른 일례에 대한 회로도이다[예를 들어, 일본 공개 특허 공보 제2005-327027호(특허 문헌 2) 참조].
도 6의 정전압 회로에서, 기준 전압 발생 회로(122)의 출력 노드는, 저항(R123)과 커패시터(C121)의 직렬 회로에 접속되며, 저항(R123)과 커패시터(C121) 사이의 접속점에서의 전압(VC)은 기준 전압으로서 사용된다. 따라서, 정전압 회로의 기동시에는, 커패시터(C121)가 저항(R123)을 통하여 기준 전압(Vref)으로 서서히 충전되므로, 전압(VC)은 서서히 상승한다. 이는 높은 돌입 전류와 출력 전압의 오버슈트(overshoot)를 감소시킨다.
그러나, 도 4의 일례의 경우에, 출력 단자(109)에 접속된 부하 저항이 작고 출력 단자(109)로부터 출력되는 출력 전류가 제 2 제한 전류값(A2)보다 더 큰 경우에, 출력 전압(Vout)은 전압 레벨(Vc1)까지만 상승한다. 그 후, 소정의 시간이 경과한 후, 출력 전압(Vout)은 도 5의 화살표에 의해 표시된 바와 같이 제 1 제한 전류값(A1)으로 급속하게 상승하며, 이는 높은 돌입 전류를 야기할 수도 있다.
도 6의 일례의 경우에, 전압(VC)이 기준 전압(Vref)과 접지 전압 사이에서 직렬로 접속되는 저항(R123)과 커패시터(C121)와의 접속으로부터 얻어지므로, 기준 전압으로서 에러 증폭기 회로(121)의 반전 입력 노드에 입력되는 전압(VC)의 정밀도는 감소된다. 또한, 커패시터(C121)가 저항(R123)을 통하여 충전되므로, 커패시터(C121)의 충전 전압은 기동 직후에 급속하게 상승한다. 출력 전압(Vout)은 커패시터(C121)의 충전 전압에 비례하므로, 출력 전압(Vout)도 또한 기동 직후에 급속하게 상승하며, 이는 높은 돌입 전류를 야기할 수도 있다.
전술한 내용을 고려할 때, 본 발명은 높은 돌입 전류를 방지하며 출력 전압의 오버슈트를 감소시킬 수 있는 정전압 회로를 제공하는 것에 관한 것이다.
본 발명의 양태에 따르면, 인가된 신호에 따라서 활성 또는 비활성이 되며 입력 단자에 인가된 입력 전압을 미리 결정된 정전압으로 변환하여 출력 단자로부터 출력하도록 구성되는 정전압 회로가 제공된다. 정전압 회로는 인가된 제어 신호에 응답하는 출력 전류를, 입력 단자로부터 출력 단자로 공급하도록 구성되는 출력 트랜지스터; 상기 출력 단자로부터의 출력 전압에 비례하는 제 1 비례 전압을 미리 결정된 기준 전압과 동일하게 되도록 상기 출력 트랜지스터의 동작들을 제어하도록 구성되는 에러 증폭기 회로부; 전압 레벨이 기동시로부터 미리 결정된 속도로 증가하는 램프 전압을 생성 및 출력하도록 구성되는 램프 전압 생성 회로부; 및 상기 램프 전압과 제 2 비례 전압 사이의 전압차를 증폭하고 증폭된 전압차를 상기 출력 트랜지스터의 제어 전극에 출력하도록 구성되는 증폭기 회로부로서, 상기 제 2 비례 전압은 상기 출력 단자로부터의 출력 전압에 비례하는 것인, 증폭기 회로부를 포함한다. 상기 증폭기 회로부는 상기 제 2 비례 전압이 상기 램프 전압 이하가 되도록 상기 출력 트랜지스터의 동작들을 제어한다.
전술된 정전압 회로는 출력 단자로부터의 출력 전압에 비례하는 제 2 비례 전압과 램프 전압 사이의 전압차를 증폭하고, 증폭된 전압차를 출력 트랜지스터의 제어 전극에 출력하도록 구성되는 증폭기 회로부를 포함한다. 따라서, 출력 단자에 접속되는 부하 및 커패시터의 용량에 상관없이 원하는 대로 상승 시간을 설정할 수 있으며, 이는 기동시에 돌입 전류 및 출력 전압의 오버슈트를 감소시킨다. 또한, 출력 단자로부터의 출력 전압의 급속한 상승을 방지할 수 있으므로, 출력 단자에 접속된 회로의 고장을 방지할 수 있다.
전술된 정전압 회로에서, 램프 전압은 정전압원에 의해 충전된 커패시터의 단자 전압일 수도 있다. 그 후, 전압 레벨이 미리 결정된 속도로 증가하는 램프 전압을 획득하고 기동 직후에 상승 속도가 과도하게 높아지는 것을 방지할 수 있다. 또한, 에러 증폭기 회로부가 출력 트랜지스터의 동작들을 제어하는 경우에 사용되는 기준 전압을 생성하는 회로에 회로를 부가할 필요가 없으므로, 기준 전압의 정밀도가 감소하는 것을 방지하고 정전압 회로로부터 출력된 출력 전압의 정밀도를 향상시킬 수 있다.
도 1은 본 발명의 제 1 실시형태에 따른 정전압 회로에 대한 회로도이다.
도 2는 도 1의 정전압 회로의 동작예를 설명하기 위한 그래프이다.
도 3은 도 1의 정전압 회로의 에러 증폭기 회로의 일례 및 연산 증폭기 회로의 출력단을 형성하는 트랜지스터의 접속예를 나타내는 도면이다.
도 4는 종래 기술의 정전압 회로의 일례에 대한 회로도이다.
도 5는 도 4의 정전압 회로의 동작예를 설명하기 위한 그래프이다.
도 6은 종래 기술의 정전압 회로의 또 다른 일례에 대한 회로도이다.
이하, 본 발명의 예시적인 실시형태들은 첨부 도면들을 참조하여 설명한다.
<제 1 실시형태>
도 1은 본 발명의 제 1 실시형태에 따른 정전압 회로(1)의 회로도이다.
도 1에서, 정전압 회로(1)는 입력 단자(IN)에 입력되는 입력 전압(Vin)으로부터 미리 결정된 정전압을 생성하는 직렬 레귤레이터를 형성하고, 출력 전압(Vout)을 출력 단자(OUT)로부터 부하(10)로 출력한다. 정전압 회로(1)는 외부로부터 하이 레벨의 활성 신호(CE)를 수신하는 경우에 활성 상태로 되고, 로우 레벨의 활성 신호(CE)를 수신하는 경우에 비활성 상태로 되므로, 출력 전압(Vout)은 0V가 된다.
정전압 회로(1)는 미리 결정된 기준 전압(Vref)을 생성 및 출력하기 위한 기준 전압 발생 회로(2), 출력 전압(Vout)을 분압하여 분압 전압(Vfb)을 생성 및 출력하도록 구성되며 출력 전압을 검출하기 위해 제공되는 저항(R1 및 R2), 게이트에 인가된 신호에 응답하여 출력 단자(OUT)로부터 출력되는 출력 전류(iout)를 제어하는 PMOS 트랜지스터를 포함하는 출력 트랜지스터(M1) 및 분압 전압(Vfb)을 기준 전압(Vref)과 동일하게 하기 위하여 출력 트랜지스터(M1)의 동작을 제어하는 에러 증폭기 회로(3)를 포함한다. 정전압 회로(1)는 연산 증폭기 회로(4), 미리 결정된 전류(i1)를 생성 및 출력하는 정전류원(5), 인버터(6), 스위치(SW1 및 SW2) 및 커패시터(C1)를 더 포함한다.
에러 증폭기 회로(3)는 에러 증폭기 회로부에 대응하며, 연산 증폭기 회로(4)는 증폭기 회로부에 대응하며, 정전류원(5), 커패시터(C1) 및 스위치(SW1 및 SW2)는 램프(ramp) 전압 생성 회로부에 대응한다. 스위치(SW1)는 제 1 스위칭 유닛에 대응하고, 스위치(SW2)는 제 2 스위칭 유닛에 대응하며, 분압 전압(Vfb)은 제 1 비례 전압에 대응한다. 정전류 회로(1)는 단일 IC 칩으로서 구현될 수도 있다.
출력 트랜지스터(M1)는 입력 단자(IN)와 출력 단자(OUT) 사이에 접속되며, 저항(R1 및 R2)은 출력 단자(OUT)와 접지 단자(GND) 사이에 직렬로 접속된다. 접지 단자(GND)는 접지 전압에 접속된다. 출력 전압(Vout)을 분압시킴으로써 생성되는 분압 전압(Vfb)은 저항들(R1 및 R2) 사이의 접속점으로부터 출력되어, 에러 증폭기 회로(3)의 비반전 입력 노드에 입력된다. 에러 증폭기 회로(3)는 기준 전압(Vref)이 인가되는 반전 입력 노드 및 출력 트랜지스터(M1)의 게이트에 접속되는 출력 노드를 가진다. 연산 증폭기 회로(4)는 출력 전압(Vout)이 인가되는 반전 입력 노드 및 출력 트랜지스터의 게이트에 접속되는 출력 노드를 가진다.
정전류원(5) 및 스위치(SW1)는 입력 단자(IN)와 연산 증폭기 회로(4)의 반전 입력 노드 사이에 직렬로 접속된다. 커패시터(C1)와 스위치(SW2)는 연산 증폭기 회로(4)의 반전 입력 노드와 접지 단자(GND) 사이에 병렬로 접속된다. 이하, 연산 증폭기 회로(4)의 반전 입력 노드에 인가된 전압을 램프 전압(VA)로서 지칭한다. 스위치(SW1)는 활성 신호(CE)가 인가되는 제어 전극을 가지며, 스위치(SW2)는 활성 신호(CE)가 인버터(6)를 통하여 인가되는 제어 전극을 가진다. 따라서, 스위치(SW1 및 SW2)는 반대 스위칭 동작을 수행한다. 에러 증폭기 회로(3)와 연산 증폭기 회로(4)는 수신된 활성 신호(CE)에 따라서 활성 또는 비활성 상태가 된다.
도 2는 도 1의 정전압 회로(1)의 동작예를 설명하기 위한 그래프이다. 도 2는 활성 신호(CE)가 하이 레벨로 상승하는 경우에 램프 전압(VA)과 출력 전압(Vout)에서의 변화를 나타내며, 여기서 Vc는 정전압 회로(1)의 정격 출력 전압 레벨을 나타낸다. 이하에서는 도 2를 참조하여 도 1의 정전압 회로(1)의 동작예를 설명한다.
활성 신호(CE)가 로우 레벨인 경우, 에러 증폭기 회로(3)와 연산 증폭기 회로(4)는 대기(stand-by) 상태에 있게 되며, 비활성 상태로 남겨진다. 연산 증폭기 회로(4)의 출력은, 후술하는 바와 같이 PMOS 트랜지스터의 오픈(open) 드레인 구성을 가지므로, 출력 트랜지스터(M1)의 게이트 전압만을 증가시킬 수 있다. 따라서, 에러 증폭기 회로(3)의 출력 노드는 하이 레벨에 있게 되고, 연산 증폭기 회로(4)의 출력 노드는 하이 임피던스 상태에 있게 된다. 스위치(SW1)는 오프되어 비도전 상태에 있게 되고, 스위치(SW2)는 온되어 도전 상태에 있게 된다. 즉, 활성 신호(CE)가 로우 레벨인 경우에, 정전압 회로(1)의 출력 전압(Vout)은 OV가 되고, 커패시터(C1)와 스위치(SW1) 사이의 접속점에서의 램프 전압(VA)도 또한 0V가 된다.
활성 신호(CE)가 시간 t0에서 로우 레벨로부터 하이 레벨로 변경될 때, 에러 증폭기 회로(3)와 연산 증폭기 회로(4)는 활성 상태로 된다. 동시에, 스위치(SW1)는 온되어 도전 상태로 되며, 스위치(SW2)는 오프되어 비도전 상태로 된다. 따라서, 커패시터(C1)는 정전류원(5)으로부터의 정전류(i1)로 충전되므로, 램프 전압(VA)은 일정한 기울기로 상승한다. 또한, 에러 증폭기 회로(3)가 활성 상태가 되므로, 출력 전압(Vout)도 또한 상승한다. 그러나, 출력 전압(Vout)이 램프 전압(VA)을 초과하는 경우에, 연산 증폭기 회로(4)의 출력 전압이 증가하므로, 출력 트랜지스터(M1)의 게이트 전압이 증가한다. 따라서, 출력 트랜지스터(M1)의 임피던스가 증가하고, 출력 전압(Vout)이 감소한다.
이러한 방식으로, 출력 전압(Vout)이 램프 전압(VA)을 초과하면, 출력 전압(Vout)이 저하되도록 제어하여 출력 전압(Vout)은 램프 전압(VA)보다 더 높지 않게 된다. 정전압 회로(1)의 기동시의 출력 전압(Vout)의 상승 시간은 커패시터(C1)의 충전 시간에 의해 결정된다. 충전 시간은 커패시터(C1)의 용량, 정전류원(5)으로부터의 전류값에 의해 결정된다. 따라서, 이 2 개의 값을 적절하게 설정함으로써 상승 시간을 최소 길이로 설정할 수 있다. 즉, 상승 시간은 돌입 전류를 허용가능한 전류값 이하가 되도록 설정될 수도 있다.
도 3은 도 1의 정전압 회로(1)의 에러 증폭기 회로(3)의 일례 및 연산 증폭기 회로(4)의 출력단을 형성하는 PMOS 트랜지스터(M21)의 접속예의 일례를 나타내는 도면이다.
도 3에서, 에러 증폭기 회로(3)는 PMOS 트랜지스터(M11-M14), NMOS 트랜지스터(M15-M17) 및 바이어스용 정전류원(11, 12)을 포함한다. PMOS 트랜지스터(M11, M12), NMOS 트랜지스터(M15, M16) 및 정전류원(11)은 제 1 단의 차동 증폭기 회로를 형성하고, PMOS 트랜지스터(M13) 및 정전류원(12)은 다음단의 증폭기 회로를 형성한다.
NMOS 트랜지스터(M15, M16)는 차동쌍을 형성한다. NMOS 트랜지스터(15)는 기준 전압(Vref)이 인가되는 반전 입력 노드를 형성하는 게이트를 가진다. NMOS 트랜지스터(M16)는 분압 전압(Vfb)이 인가되는 비반전 노드를 형성하는 게이트를 가진다. NMOS 트랜지스터(M15, M16)의 소스들은 서로 접속된다. 정전류원(11)과 NMOS 트랜지스터(M17)는, NMOS 트랜지스터(M15, M16)의 소스들 사이의 접속점과 접지 단자(GND) 사이에 직렬로 접속된다. NMOS 트랜지스터(M17)는 활성 신호(CE)가 인가되는 게이트를 가진다.
PMOS 트랜지스터(M11, M12)는 차동쌍에 대한 부하로서 전류 미러 회로를 형성한다. PMOS 트랜지스터(M11, M12)는 입력 전압(Vin)에 접속된 소스 및 서로 접속되어 있는 게이트를 가진다. 게이트들 사이의 접속점은 PMOS 트랜지스터(M11)의 드레인에 접속된다. PMOS 트랜지스터(M13)와 정전류원(12)은 입력 전압(Vin)과 NMOS 트랜지스터(M17)의 드레인 사이에 직렬로 접속된다. PMOS 트랜지스터(M13)와 정전류원(12) 사이의 접속점은 출력 트랜지스터(M1)의 게이트에 접속되는 에러 증폭기 회로(3)의 출력 노드를 형성한다. PMOS 트랜지스터(M13)는 PMOS 트랜지스터(M14)에 병렬로 접속된다. PMOS 트랜지스터(M14)는 활성 신호(CE)가 인가되는 게이트를 가진다. 연산 증폭기 회로(4)의 출력단을 형성하는 PMOS 트랜지스터(M21)는 PMOS 트랜지스터(M13)에 병렬로 접속된다.
연산 증폭기 회로(4)의 출력단은 PMOS 트랜지스터(M21)의 오픈 드레인 회로이다. PMOS 트랜지스터(M21)의 드레인은 연산 증폭기 회로(4)의 출력 노드를 형성하며, 출력 트랜지스터(M1)의 게이트에 접속된다. PMOS 트랜지스터(M21)는 활성 신호(CE)가 로우 레벨인 경우에 오프되어 비도전 상태가 되고, 활성 신호(CE)가 하이 레벨로 되는 경우에 활성 상태가 된다.
활성 신호(CE)가 로우 레벨인 경우, NMOS 트랜지스터(M17)는 오프되어 비도전 상태가 된다. 따라서, 에러 증폭기 회로(3)에 바이어스 전류가 공급되지 않으므로, 에러 증폭기 회로(3)는 비활성 상태로 남겨진다. 한편, PMOS 트랜지스터(M14)는 온되어 도전 상태가 된다. 따라서, 에러 증폭기 회로(3)의 출력 노드가 하이 레벨이 되고, 출력 트랜지스터(M1)의 게이트 전압은 하이 레벨이 된다. 그 후, 출력 트랜지스터(M1)는 오프되어 비도전 상태로 되므로, 출력 전압(Vout)은 0V가 된다. 여기서, 연산 증폭기 회로(4)의 PMOS 트랜지스터(M21)는 오프되어 비도전 상태가 되므로, 연산 증폭기 회로(4)는 에러 증폭기 회로(3)의 출력 전압에 영향을 주지 않는다.
활성 신호(CE)가 하이 레벨이 되는 경우, NMOS 트랜지스터(M17)는 온되어 도전 상태로 된다. 따라서, 바이어스 전류가 에러 증폭기 회로(3)에 공급되므로, 에러 증폭기 회로(3)는 활성 상태로 된다. 한편, PMOS 트랜지스터(M14)가 오프되어 비도전 상태로 되므로, 에러 증폭기 회로(3)의 동작들에 영향을 주지 않는다.
도 3으로부터 알 수 있는 바와 같이, 출력 트랜지스터(M1)의 게이트는 2 개의 트랜지스터 즉, 에러 증폭기 회로(3)의 PMOS 트랜지스터(M13) 및 연산 증폭기 회로(4)의 PMOS 트랜지스터(M21)에 의해 제어된다.
출력 전압(Vout)이 램프 전압(VA) 이하인 경우에, 연산 증폭기 회로(4)는 출력 트랜지스터(M1)의 게이트 전압을 감소시키기 위하여 PMOS 트랜지스터(M21)의 임피던스를 증가시킨다. 그러나, 출력 트랜지스터(M1)의 게이트 전압은 에러 증폭기 회로(3)의 출력 전압에 의해 제어되므로, 연산 증폭기 회로(4)는 출력 트랜지스터(M1)의 게이트 전압을 감소시킬 수 없다. 그 결과, PMOS 트랜지스터(M21)는 오프되어 출력 전압(Vout)의 제어에 영향을 주지 않는다.
출력 전압(Vout)이 램프 전압(VA)보다 높은 경우, 연산 증폭기 회로(4)는 출력 트랜지스터(M1)의 게이트 전압을 증가시키기 위하여 PMOS 트랜지스터(M21)의 임피던스를 감소시킨다. 따라서, 출력 트랜지스터(M1)의 게이트 전압이 상승하므로, 출력 트랜지스터(M1)의 임피던스가 증가한다. 따라서, 출력 전압(Vout)이 감소한다. 그 결과, 출력 전압(Vout)은 램프 전압(VA)과 동일한 레벨로 저하한다.
정전압 회로(1)의 기동시(활성 신호가 하이 레벨이 된 직후)에, 커패시터(C1)는 정전류(i1)로 충전되므로, 램프 전압(VA)은 일정한 기울기로 상승한다. 한편, 정전압 회로(1)의 출력 전압(Vout)은 에러 증폭기 회로(3)의 작용으로 인해 급속하게 상승하려 한다. 그러나, 전술된 바와 같이, 출력 전압(Vout)이 램프 전압(VA)을 초과하면, 연산 증폭기 회로(4)는 출력 전압(Vout)을 감소시킨다. 그 결과, 출력 전압(Vout)은 램프 전압(VA)과 동일한 속도로 상승한다.
제 1 실시형태에 따르면, 정전압 회로(1)는 기동시에 생성되는 램프 전압(VA) 및 출력 전압(Vout)이 인가되는 연산 증폭기 회로(4)를 포함하며, 이 연산 증폭기 회로(4)는 출력 트랜지스터(M1)의 게이트 전압을 제어한다. 이에 의해 원하는 대로 출력 전압(Vout)의 상승 시간의 길이를 설정할 수 있다. 기동시에 돌입 전류 및 오버슈트를 감소시키는 상승 시간의 길이를 설정함으로써, 높은 돌입 전류를 방지하고 출력 전압의 오버슈트를 감소시킬 수 있다.
또한, 정전류원(5)에 의해 커패시터(C1)의 전압을 충전할 때, 램프 전압(VA)을 일정한 기울기로 상승시킬 수 있다. 따라서, 종래 기술의 일례들과는 달리, 기동 직후에 상승 속도가 과도하게 높아지는 것을 방지할 수 있다. 또한, 기준 전압(Vref)을 생성하기 위한 회로에 부가 회로가 부가되지 않으므로, 기준 전압의 정밀도가 감소되는 것을 방지할 수 있다.
상기 실시형태에서, 연산 증폭기 회로(4)는 램프 전압(VA)과 출력 전압(Vout) 사이의 전압차를 증폭한다. 다른 실시형태에서, 출력 전압(Vout)에 비례하는 전압은, 출력 전압(Vout) 대신에 사용될 수도 있다. 예를 들어, 분압 전압(Vfb)이 사용될 수도 있다. 다른 방법으로, 출력 전압(Vout)을 분압하는 부가 회로를 부가하여 전압 분압기 회로에 의해 생성되는 분압 전압을 사용할 수도 있다.
본 출원은 일본 특허청에 2007년 12월 14일자로 출원된 일본 우선권 주장 출원 제2007-322880호에 기초하며, 이것의 전체 내용은 참고로 여기에 통합된다.
1 : 정전압 회로 2 : 기준 전압 생성 회로
3 : 에러 증폭기 회로 4 : 연산 증폭기 회로

Claims (8)

  1. 인가된 신호에 따라서 활성 또는 비활성 상태가 되고 입력 단자에 인가된 입력 전압을 미리 결정된 정전압으로 변환하여 출력 단자로부터 출력하도록 구성되는 정전압 회로로서,
    인가된 제어 신호에 응답하는 출력 전류를, 상기 입력 단자로부터 상기 출력 단자로 공급하도록 구성되는 출력 트랜지스터;
    상기 출력 단자로부터의 출력 전압에 비례하는 제 1 비례 전압을 미리 결정된 기준 전압과 동일하게 되도록 상기 출력 트랜지스터의 동작들을 제어하도록 구성되는 에러 증폭기 회로부;
    전압 레벨이 기동시로부터 미리 결정된 속도로 증가하는 램프 전압을 생성 및 출력하도록 구성되는 램프 전압 생성 회로부; 및
    상기 램프 전압과 제 2 비례 전압 사이의 전압차를 증폭하고 증폭된 전압차를 상기 출력 트랜지스터의 제어 전극에 출력하도록 구성되는 증폭기 회로부로서, 상기 제 2 비례 전압은 상기 출력 단자로부터의 출력 전압에 비례하는 것인, 증폭기 회로부를 포함하며,
    상기 증폭기 회로부는 상기 제 2 비례 전압이 상기 램프 전압 이하가 되도록 상기 출력 트랜지스터의 동작들을 제어하는 것인 정전압 회로.
  2. 제 1 항에 있어서,
    상기 램프 전압 생성 회로부는, 미리 결정된 정전류를 생성 및 출력하도록 구성되는 정전류원, 상기 정전류원으로부터의 정전류로 충전되도록 구성되는 커패시터, 및 기동시에 상기 정전류원으로부터의 정전류를 상기 커패시터에 공급하도록 구성되는 제 1 스위칭 유닛을 포함하며,
    상기 커패시터의 단자 전압은 상기 램프 전압인 것인 정전압 회로.
  3. 제 2 항에 있어서, 상기 램프 전압 생성 회로부는, 인가된 활성(activation) 신호가 비활성을 지시하는 경우, 상기 커패시터를 방전시키도록 구성되는 제 2 스위칭 유닛을 포함하며,
    상기 제 1 스위칭 유닛 및 상기 제 2 스위칭 유닛은 활성 신호에 따라서 반대(opposite) 동작들을 수행하는 것인 정전압 회로.
  4. 제 1 항에 있어서, 상기 증폭기 회로부는 오픈(open) 드레인 구성을 가지는 출력단을 포함하는 것인 정전압 회로.
  5. 제 1 항에 있어서, 상기 에러 증폭기 회로부 및 상기 증폭기 회로부는 활성 신호에 따라서 활성 또는 비활성이 되도록 구성되는 것인 정전압 회로.
  6. 제 1 항에 있어서, 상기 제 2 비례 전압은 상기 출력 단자로부터 출력되는 출력 전압인 것인 정전압 회로.
  7. 제 1 항에 있어서, 상기 제 2 비례 전압은 상기 제 1 기준 전압과 동일한 것인 정전압 회로.
  8. 제 1 항에 있어서, 상기 출력 트랜지스터, 상기 에러 증폭기 회로부, 상기 램프 전압 생성 회로부 및 상기 증폭기 회로부는 단일 IC 칩에 집적되는 것인 정전압 회로.
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