JP5068631B2 - 定電圧回路 - Google Patents

Description

本発明は、携帯電子機器に電力を供給する定電圧回路に関し、特に低消費電流で作動する低速動作モードと、消費電流は大きいが高速動作が可能な高速動作モードとを備えた定電圧回路に関する。

従来の定電圧回路では、リップル除去率（ＰＳＲＲ）や負荷過渡応答性を向上させるために消費電流が大きい誤差増幅回路を有するものと、高速応答性を必要としないことから消費電流を抑制した誤差増幅回路を有するものとがあった。
携帯電話器等のように、通常の消費電流で動作する動作状態とスリープモード等のように低消費電流となる待機状態とを有する機器では、高速応答性を有するボルテージレギュレータを使用すると、高速応答性を必要としない待機状態では該ボルテージレギュレータによる消費電流が必要以上に大きかった。

このような問題を解決するために、消費電流は大きいが高速応答性を有する高速動作用の誤差増幅回路と、消費電流を抑制した低速動作用の誤差増幅回路を備えた定電圧回路があった（例えば、特許文献１参照。）。このような定電圧回路では、負荷電流が小さく、高速動作を要求しない条件では、低速動作用の誤差増幅回路だけで出力トランジスタを制御して定電圧制御を行い、負荷電流が大きく、高速動作が要求される場合は、低速動作用の誤差増幅回路に加えて、高速動作用の誤差増幅回路を動作させるようにしていた。
特許第３７１０４６８号公報

しかし、このような定電圧回路では、負荷電流が減少して高速動作用の誤差増幅回路の動作を停止させ、低速動作用の誤差増幅回路だけの動作に切り換える際に、出力電圧に大きなノイズが発生するという問題があった。これは、２つの誤差増幅回路の持つオフセットが異なることによって生じる出力電圧の違いを調整するために時間がかかることに起因している。
また、高速動作用の誤差増幅回路で制御されている出力トランジスタと、低速動作用の誤差増幅回路で制御されている出力トランジスタとが異なる場合、高速動作用の誤差増幅回路を停止させた後、低速動作用の誤差増幅回路が制御している出力トランジスタのゲート電圧を大きく変更する必要があった。しかし、低速動作用の誤差増幅回路のドライブ能力が小さいため、低速動作用の誤差増幅回路が制御している出力トランジスタのゲート容量を瞬時に充電することができず、更に前記時間が長くなるという問題があった。

本発明は、このような問題を解決するためになされたものであり、高速動作用の誤差増幅回路の動作を停止して低速動作用の誤差増幅回路だけの動作に切り換えたときに発生する出力電圧の変動を抑制することができる定電圧回路を得ることを目的とする。

この発明に係る定電圧回路は、出力端子から出力された出力電圧に比例した比例電圧が所定の基準電圧になるように、制御電極に入力された信号に応じた電流を入力端子から出力端子に出力する少なくとも１つの出力トランジスタの動作制御を行って、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力する定電圧回路において、
前記出力端子から出力された出力電圧に比例した比例電圧が所定の基準電圧になるように対応する前記出力トランジスタの動作制御を行う、入力された制御信号に応じて作動又は動作を停止する第１の誤差増幅回路部と、
前記出力端子から出力された出力電圧に比例した比例電圧が所定の基準電圧になるように対応する前記出力トランジスタの動作制御を行う、常時作動する第２の誤差増幅回路部と、
前記制御信号に応じて前記第２の誤差増幅回路部のバイアス電流を制御するバイアス電流制御回路部と、
を備え、
前記バイアス電流制御回路部は、前記制御信号に応じて、前記第１の誤差増幅回路部が作動している間は、前記第１の誤差増幅回路部が動作を停止しているときよりも前記第２の誤差増幅回路部のバイアス電流を増加させるものである。

具体的には、前記バイアス電流制御回路部は、前記第２の誤差増幅回路部に対して、前記第１の誤差増幅回路部が動作を停止している間は、バイアス電流が所定の第１電流値になるように制御し、前記第１の誤差増幅回路部が作動している間は、バイアス電流が前記第１電流値よりも大きい第２電流値になるように制御するようにした。

この場合、前記バイアス電流制御回路部は、前記制御信号によって前記第１の誤差増幅回路部が動作を停止すると、該動作を停止した時点から第１の所定時間が経過するまでは、前記第２の誤差増幅回路部のバイアス電流を前記第２電流値に保持させるようにした。

また、前記バイアス電流制御回路部は、前記制御信号によって前記第１の誤差増幅回路部が動作を停止すると、前記第２の誤差増幅回路部のバイアス電流を第２の所定時間をかけて前記第２電流値から前記第１電流値まで減少させるようにした。

また、前記バイアス電流制御回路部は、前記制御信号によって前記第１の誤差増幅回路部が動作を開始すると、前記第２の誤差増幅回路部のバイアス電流を第３の所定時間をかけて前記第１電流値から前記第２電流値まで増加させるようにした。

また、前記出力端子から出力される出力電流の電流値に応じた前記制御信号を生成して出力する出力電流検出回路部を備え、該出力電流検出回路部は、前記出力端子から出力される出力電流が所定値以上になると、前記第１の誤差増幅回路部を作動させ、前記出力端子から出力される出力電流が所定値未満になると、前記第１の誤差増幅回路部の動作を停止させるようにした。

具体的には、前記バイアス電流制御回路部は、
コンデンサと、
前記制御信号に応じて該コンデンサを充電する第１の定電流回路部と、
前記制御信号に応じて前記コンデンサを放電する第２の定電流回路部と、
前記コンデンサの充電電圧を所定の電圧にクランプする電圧クランプ回路部と、
前記第２の誤差増幅回路部にバイアス電流を追加供給するための第３の定電流回路部と、
前記コンデンサの充電電圧に応じて、該第３の定電流回路部からの定電流の第２の誤差増幅回路部への供給制御を行うＭＯＳトランジスタと、
を備え、
前記電圧クランプ回路部は、前記コンデンサの充電電圧が、該ＭＯＳトランジスタが飽和動作になるゲート電圧値よりも所定の電圧値だけ大きい電圧になると、前記コンデンサの充電電圧をクランプするようにした。

本発明の定電圧回路によれば、制御信号に応じて作動又は動作を停止する高速動作を行うことができる第１の誤差増幅回路部と、第１の誤差増幅回路部よりも消費電流が小さく、常時作動する第２の誤差増幅回路部とを備え、バイアス電流制御回路部は、前記第１の誤差増幅回路部が作動している間は、前記第１の誤差増幅回路部が動作を停止しているときよりも前記第２の誤差増幅回路部のバイアス電流を増加させるようにし、具体的には、第１の誤差増幅回路部が動作を停止しているときは、第２の誤差増幅回路部のバイアス電流を第１電流値にし、第１の誤差増幅回路部が作動しているときは、第２の誤差増幅回路部のバイアス電流を第１電流値よりも大きい第２電流値になるようにした。このことから、高速動作用の第１の誤差増幅回路部の動作を停止して低速動作用の第２の誤差増幅回路部だけの動作に切り換えたときに発生する出力電圧の変動を抑制することができる。

また、第２の誤差増幅回路部に対するバイアス電流の切り替えを徐々に行うようにしたことから、該バイアス電流の変動による出力電圧の変動をも抑制することができる。このため、高速応答が可能で、しかも高効率で、出力電圧の変動を小さくすることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の回路例を示した図である。
図１において、定電圧回路１は、入力端子ＩＮに入力された入力電圧Ｖｄｄから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する。
定電圧回路１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力される信号に応じて出力端子ＯＵＴに出力する電流ｉｏｕｔの制御を行うＰＭＯＳトランジスタからなる第１の出力トランジスタＭ１と、ゲートに入力される信号に応じて出力端子ＯＵＴに出力する電流ｉｏｕｔの制御を行うＰＭＯＳトランジスタからなる第２の出力トランジスタＭ２とを備えている。

また、定電圧回路１は、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように第１の出力トランジスタＭ１の動作制御を行う第１の誤差増幅回路３と、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように第２の出力トランジスタＭ２の動作制御を行う第２の誤差増幅回路４とを備えている。更に、定電圧回路１は、所定の参照電圧Ｖｓを生成して出力する参照電圧生成回路５と、コンパレータ６と、第２の誤差増幅回路４のバイアス電流ｉｂの制御を行うバイアス電流制御回路７と、インバータ８と、ＰＭＯＳトランジスタＭ３，Ｍ４と、スイッチＳＷ１，ＳＷ２と、抵抗Ｒ３とを備えている。なお、第１の誤差増幅回路３は第１の誤差増幅回路部を、第２の誤差増幅回路４は第２の誤差増幅回路部を、バイアス電流制御回路７はバイアス電流制御回路部をそれぞれなし、参照電圧生成回路５、コンパレータ６、ＰＭＯＳトランジスタＭ３，Ｍ４及び抵抗Ｒ３は出力電流検出回路部をなす。

入力端子ＩＮと出力端子ＯＵＴとの間に第１の出力トランジスタＭ１と第２の出力トランジスタＭ２が並列に接続され、第１の誤差増幅回路３の出力端は第１の出力トランジスタＭ１のゲートに、第２の誤差増幅回路４の出力端は第２の出力トランジスタＭ２のゲートにそれぞれ接続されている。また、出力端子ＯＵＴと接地電圧ＧＮＤとの間に、抵抗Ｒ１及びＲ２の直列回路が接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧Ｖｆｂが出力される。第１の誤差増幅回路３及び第２の誤差増幅回路４の各反転入力端にはそれぞれ基準電圧Ｖｒｅｆが入力されており、第１の誤差増幅回路３及び第２の誤差増幅回路４の各非反転入力端にはそれぞれ分圧電圧Ｖｆｂが入力されている。

入力電圧Ｖｄｄとコンパレータ６の非反転入力端との間には、ＰＭＯＳトランジスタＭ３及びＭ４が並列に接続され、コンパレータ６の非反転入力端と接地電圧ＧＮＤとの間には、抵抗Ｒ３が接続されている。ＰＭＯＳトランジスタＭ３のゲートは、第１の誤差増幅回路３の出力端に接続されると共にスイッチＳＷ１を介して入力電圧Ｖｄｄに接続され、ＰＭＯＳトランジスタＭ４のゲートは、第２の誤差増幅回路４の出力端に接続されている。コンパレータ６の反転入力端には参照電圧Ｖｓが入力され、コンパレータ６から出力された制御信号Ｓｃは、バイアス電流制御回路７とスイッチＳＷ２の制御電極にそれぞれ入力されると共に、インバータ８を介してスイッチＳＷ１の制御電極に入力される。また、スイッチＳＷ２は、第１の誤差増幅回路３の出力端と第２の誤差増幅回路４の出力端との間に接続され、バイアス電流制御回路７は、第２の誤差増幅回路４のバイアス電流ｉｂの制御を行う。

このような構成において、第１の誤差増幅回路３は、高速動作を行うことができるように、バイアス電流ができるだけ大きくなるように設計されている。これに対して、第２の誤差増幅回路４は、直流利得ができるだけ大きくなるようにして直流特性が優れたものになるように、バイアス電流ができるだけ小さくなるように設計されている。第２の誤差増幅回路４は常時作動しており、第１の誤差増幅回路３は、コンパレータ６から出力される制御信号Ｓｃがハイレベルのときだけ作動し、制御信号Ｓｃがローレベルになると動作を停止し、動作を停止している間は電流をほとんど消費しない状態になる。また、バイアス電流制御回路７は、入力された制御信号Ｓｃがローレベルである場合は、第２の誤差増幅回路４に所定の第１電流値ｉｂ１のバイアス電流ｉｂが流れるようにし、制御信号Ｓｃがハイレベルになると、第２の誤差増幅回路４のバイアス電流ｉｂを第１電流値ｉｂ１から所定の第２電流値（ｉｂ１＋ｉｂ２）に増加させる。

一方、ＰＭＯＳトランジスタＭ３からは、第１の出力トランジスタＭ１のドレイン電流に比例したドレイン電流が出力され、ＰＭＯＳトランジスタＭ４からは、第２の出力トランジスタＭ２のドレイン電流に比例したドレイン電流が出力される。第１の出力トランジスタＭ１と第２の出力トランジスタＭ２の各ドレイン電流の和は、ほぼ出力電流ｉｏｕｔに等しいことから、ＰＭＯＳトランジスタＭ３とＭ４の各ドレイン電流の和は、出力電流ｉｏｕｔに比例した電流になる。ＰＭＯＳトランジスタＭ３とＭ４の各ドレイン電流はそれぞれ抵抗Ｒ３に供給されるため、抵抗Ｒ３の両端には電圧Ｖ３が生成され、該電圧Ｖ３は出力電流ｉｏｕｔに比例した電圧になる。

電圧Ｖ３が参照電圧Ｖｓ未満の場合、コンパレータ６はローレベルの制御信号Ｓｃを出力し、電圧Ｖ３が参照電圧Ｖｓ以上の場合はハイレベルの制御信号Ｓｃを出力する。ただし、コンパレータ６に、動作を安定させるためにヒステリシス電圧を持たせるようにしてもよく、この場合コンパレータ６から出力された制御信号Ｓｃが、ローレベルからハイレベルになるときと、ハイレベルからローレベルになるときの電圧Ｖ３は同じではない。スイッチＳＷ１は、制御信号Ｓｃがローレベルのときはオンして導通状態になり、制御信号Ｓｃがハイレベルのときはオフして遮断状態になる。これに対して、スイッチＳＷ２は、制御信号Ｓｃがローレベルのときにオフして遮断状態になり、制御信号Ｓｃがハイレベルのときにオンして導通状態になる。

制御信号Ｓｃがローレベルの場合、第１の誤差増幅回路３は動作を停止すると共に、第１の出力トランジスタＭ１とＰＭＯＳトランジスタＭ３は、各ゲートがそれぞれスイッチＳＷ１によって入力電圧Ｖｄｄに接続され、それぞれオフして遮断状態になる。このとき、スイッチＳＷ２はオフして遮断状態であることから、第２の誤差増幅回路４は、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように第２の出力トランジスタＭ２だけを制御して出力電圧Ｖｏｕｔを安定化させている。更に、第２の誤差増幅回路４は、バイアス電流ｉｂが第１電流値ｉｂ１に減少しているため、定電圧回路１の消費電流は極めて小さい値になる。

出力電流ｉｏｕｔが増加して、電圧Ｖ３が参照電圧Ｖｓ以上になると、コンパレータ６は、制御信号Ｓｃの信号レベルを反転させてハイレベルにする。すなわち、コンパレータ６は、出力電流ｉｏｕｔが所定値よりも大きくなると、制御信号Ｓｃをハイレベルにする。
制御信号Ｓｃがハイレベルになると、スイッチＳＷ１がオフして遮断状態になり、スイッチＳＷ２がオンして導通状態になる。このため、第１の出力トランジスタＭ１とＰＭＯＳトランジスタＭ３の各ゲートは、入力電圧Ｖｄｄとの接続がそれぞれ遮断され、第２の出力トランジスタＭ２のゲートにそれぞれ接続される。

また、第１の誤差増幅回路３は動作を開始するため、第１の出力トランジスタＭ１と第２の出力トランジスタＭ２は、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように第１の誤差増幅回路３と第２の誤差増幅回路４の各出力信号によって制御される。更に、第２の誤差増幅回路４のバイアス電流ｉｂは、第１電流値ｉｂ１から第２電流値（ｉｂ１＋ｉｂ２）に増加する。
このように、出力電流ｉｏｕｔが大きい場合は、第２の誤差増幅回路４のバイアス電流ｉｂを増加させているが、増加させたバイアス電流ｉｂは第１の誤差増幅回路３の消費電流よりもはるかに小さい値であることから、電力効率にほとんど影響することはない。

次に、図２は、図１の定電圧回路１の動作例を示したタイミングチャートであり、図２を参照しながら図１の定電圧回路１の動作についてもう少し詳細に説明する。なお、時間Ｔｄは第１の所定時間を、時間Ｔｆは第２の所定時間を、時間Ｔｒは第３の所定時間をそれぞれなす。
図２において、時刻Ｔ０で制御信号Ｓｃがハイレベルになると、第１の誤差増幅回路３は動作を開始する。同時に、バイアス電流制御回路７は、第２の誤差増幅回路４のバイアス電流ｉｂを第１電流値ｉｂ１から第２電流値（ｉｂ１＋ｉｂ２）に増加させる。ただし、バイアス電流制御回路７は、バイアス電流ｉｂを一瞬で増加させるのではなく、図２に示すよう時間Ｔｒをかけて増加させる。このため、第２の誤差増幅回路４のバイアス電流変更に伴う出力電圧Ｖｏｕｔの変動はほとんど発生しない。

次に、時刻Ｔ１で制御信号Ｓｃがローレベルに立ち下がると、第１の誤差増幅回路３は動作を停止するが、バイアス電流制御回路７は、第２の誤差増幅回路４のバイアス電流ｉｂをまだ第２電流値（ｉｂ１＋ｉｂ２）に保持させている。このことから、第２の誤差増幅回路４の応答速度は高速性能を保っており、出力電圧Ｖｏｕｔの変動に対して直ちに第２の出力トランジスタＭ２のゲート電圧を制御することができ、出力電圧Ｖｏｕｔの大幅な変動を抑えることができる。
次に、時刻Ｔ１から所定の時間Ｔｄが経過した時刻Ｔ２では、バイアス電流制御回路７は、第２の誤差増幅回路４のバイアス電流ｉｂを第２電流値（ｉｂ１＋ｉｂ２）から徐々に減少させ、該減少を開始させてから所定の時間Ｔｆ経過後の時刻Ｔ３でバイアス電流ｉｂを第１電流値ｉｂ１に戻す。このように、第２の誤差増幅回路４のバイアス電流ｉｂを徐々に減少させることにより、該バイアス電流ｉｂの変動に基づく出力電圧Ｖｏｕｔの変動を抑制することができる。

次に、図３は、バイアス電流制御回路７の回路例を示した図である。なお、図３では、第２の誤差増幅回路４は、バイアス電流制御回路７の動作を説明する上で必要な初段の差動増幅回路部のみを示しており、次段の増幅回路部は省略している。
図３において、第２の誤差増幅回路４の差動増幅回路部は、ＰＭＯＳトランジスタＭ１１及びＭ１２と、ＮＭＯＳトランジスタＭ１３〜Ｍ１５とで構成されている。
ＮＭＯＳトランジスタＭ１３及びＭ１４は差動対をなしており、ＮＭＯＳトランジスタＭ１３のゲートが第２の誤差増幅回路４の反転入力端をなし、ＮＭＯＳトランジスタＭ１４のゲートが第２の誤差増幅回路４の非反転入力端をなしている。

ＰＭＯＳトランジスタＭ１１及びＭ１２は、カレントミラー回路を形成しており、前記差動対の負荷をなしている。ＰＭＯＳトランジスタＭ１１及びＭ１２において、各ソースはそれぞれ入力電圧Ｖｄｄに接続され、各ゲートは接続されて該接続部がＰＭＯＳトランジスタＭ１１のドレインに接続されている。ＰＭＯＳトランジスタＭ１１のドレインはＮＭＯＳトランジスタＭ１３のドレインに接続されている。ＰＭＯＳトランジスタＭ１２のドレインがＮＭＯＳトランジスタＭ１４のドレインに接続され、該接続部は第２の誤差増幅回路４の差動増幅回路部における出力端をなし、図示しない後段の増幅回路部に接続されている。ＮＭＯＳトランジスタＭ１３及びＭ１４の各ソースは接続され、該接続部と接地電圧ＧＮＤとの間にＮＭＯＳトランジスタＭ１５が接続されている。ＮＭＯＳトランジスタＭ１５のゲートには所定のバイアス電圧Ｖｂが入力されており、ＮＭＯＳトランジスタＭ１５は、前記差動対に第１電流値ｉｂ１のバイアス電流ｉｂを供給する定電流源をなしている。

次に、バイアス電流制御回路７は、ＰＭＯＳトランジスタＭ２１、ＮＭＯＳトランジスタＭ２２〜Ｍ２８、コンデンサＣｔ、インバータ２１及び定電流源２２〜２４で構成されている。なお、ＰＭＯＳトランジスタＭ２１と定電流源２２は第１の定電流回路部を、ＮＭＯＳトランジスタＭ２２と定電流源２３は第２の定電流回路部を、定電流源２４は第３の定電流回路部をそれぞれなし、ＮＭＯＳトランジスタＭ２３〜Ｍ２５は電圧クランプ回路部をなす。
ＰＭＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２２において、各ドレインが接続されると共に各ゲートが接続され、該各ゲートには、インバータ２１を介して制御信号Ｓｃが入力されている。入力電圧ＶｄｄとＰＭＯＳトランジスタＭ２１のソースとの間には電流源２２が接続されており、ＮＭＯＳトランジスタＭ２２のソースと接地電圧ＧＮＤとの間には電流源２３が接続されている。

ＰＭＯＳトランジスタＭ２１とＮＭＯＳトランジスタＭ２２の各ドレインの接続部は、ＮＭＯＳトランジスタＭ２６のゲートに接続され、ＮＭＯＳトランジスタＭ２６のゲートと接地電圧ＧＮＤとの間には、ＮＭＯＳトランジスタＭ２３〜Ｍ２５の直列回路と、コンデンサＣｔが並列に接続されている。ＮＭＯＳトランジスタＭ２３のゲートとドレインが接続されてダイオードが形成され、同様にＮＭＯＳトランジスタＮ２４のゲートとドレインが接続されてダイオードが形成されている。また、ＮＭＯＳトランジスタＭ２５のゲートには制御信号Ｓｃが入力されている。

入力電圧ＶｄｄとＮＭＯＳトランジスタＭ２６のドレインとの間には電流源２４が接続され、ＮＭＯＳトランジスタＭ２６のソースはＮＭＯＳトランジスタＭ２７のドレインに接続されている。ＮＭＯＳトランジスタＭ２７及びＭ２８はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ２７及びＭ２８において、各ソースがそれぞれ接地電圧ＧＮＤに接続され、各ゲートが接続されて該接続部はＮＭＯＳトランジスタＭ２７のドレインに接続されている。ＮＭＯＳトランジスタＭ２８のドレインは、ＮＭＯＳトランジスタＭ１５のドレインに接続されている。

制御信号Ｓｃがローレベルである場合、インバータ２１の出力信号はハイレベルになっており、ＰＭＯＳトランジスタＭ２１はオフして遮断状態になり、ＮＭＯＳトランジスタＭ２２はオンして導通状態になる。同時に、ＮＭＯＳトランジスタＭ２５はオフして遮断状態になる。ＮＭＯＳトランジスタＭ２２がオンしていることから、コンデンサＣｔの電荷は電流源２３によって放電される。このため、ＮＭＯＳトランジスタＭ２６のゲート電圧は、ほぼ接地電圧ＧＮＤになり、ＮＭＯＳトランジスタＭ２６はオフして遮断状態になる。ＮＭＯＳトランジスタＭ２６がオフすると、ＮＭＯＳトランジスタＭ２７のドレイン電流は流れず、ＮＭＯＳトランジスタＭ２８のドレイン電流も０になる。すなわち、制御信号Ｓｃがローレベルのときは、第２の誤差増幅回路４の差動増幅回路部のバイアス電流ｉｂは、ＮＭＯＳトランジスタＭ１５のドレイン電流である第１電流値ｉｂ１のみになる。

時刻Ｔ０で制御信号Ｓｃがローレベルからハイレベルに変化すると、インバータ２１の出力信号はローレベルになる。このため、ＰＭＯＳトランジスタＭ２１がオンすると共にＮＭＯＳトランジスタＭ２２がオフすることから、コンデンサＣｔは定電流源２２によって定電流充電が行われ、コンデンサＣｔの電圧が上昇する。コンデンサＣｔの電圧は、ＮＭＯＳトランジスタＭ２６のゲートに印加されていることから、ＮＭＯＳトランジスタＭ２６のドレイン電流は、コンデンサＣｔの容量と定電流源２２からの定電流ｉ１で決定される時間をかけて増加する。ＮＭＯＳトランジスタＭ２６のドレイン電流は、ＮＭＯＳトランジスタＭ２７のドレイン電流になると共に、ＮＭＯＳトランジスタＭ２８のドレイン電流になる。

ＮＭＯＳトランジスタＭ２８のドレイン電流は、第２の誤差増幅回路４の差動増幅回路部のバイアス電流になり、第２の誤差増幅回路４の差動増幅回路部のバイアス電流ｉｂは増加する。ＮＭＯＳトランジスタＭ２６が完全にオンすると、ＮＭＯＳトランジスタＭ２６のドレイン電流は、定電流源２４からの定電流ｉ３と同じ電流値になり、定電流ｉ３に比例した電流が、ＮＭＯＳトランジスタＭ２８のドレイン電流値ｉｂ２になる。すなわち、第２の誤差増幅回路４のバイアス電流ｉｂは、第１電流値ｉｂ１から第２電流値（ｉｂ１＋ｉｂ２）まで増加する。前記のように、バイアス電流ｉｂの増加を、時間をかけて行うようにしたことから、バイアス電流ｉｂの変動に伴う出力電圧Ｖｏｕｔの変動を抑制することができる。

なお、制御信号Ｓｃがハイレベルのときは、ＮＭＯＳトランジスタＭ２５はオンすることから、ダイオード接続されたＮＭＯＳトランジスタＭ２３とＭ２４の直列回路がコンデンサＣｔに並列に接続される。ＮＭＯＳトランジスタＭ２３とＭ２４の各ゲートしきい値電圧の和は、ＮＭＯＳトランジスタＭ２６とＭ２７の各ゲートしきい値電圧の和よりも少し大きくなるように設定されている。このため、コンデンサＣｔの充電電圧は、ＮＭＯＳトランジスタＭ２６が完全にオンする電圧になった後も更に上昇し、ＮＭＯＳトランジスタＭ２３とＭ２４の各ゲートしきい値電圧の和になったところでクランプされる。すなわち、ＮＭＯＳトランジスタＭ２３とＭ２４は、コンデンサＣｔの充電電圧をクランプする電圧クランプ回路を構成している。

次に、時刻Ｔ１で制御信号Ｓｃがハイレベルからローレベルに立ち下がると、インバータ２１の出力信号はハイレベルになる。このため、ＰＭＯＳトランジスタＭ２１がオフしてコンデンサＣｔへの充電が停止すると共に、ＮＭＯＳトランジスタＭ２２がオンして定電流源２３からの定電流ｉ２でコンデンサＣｔの電荷を放電する。このとき、ＮＭＯＳトランジスタＭ２５はオフしているため、前記電圧クランプ回路は作動しない。

時刻Ｔ１におけるコンデンサＣｔの充電電圧は、前記のようにＮＭＯＳトランジスタＭ２６がオンする電圧よりも少し大きい電圧に設定されているため、定電流源２３による放電が開始しても時刻Ｔ２まではＮＭＯＳトランジスタＭ２６のドレイン電流は定電流ｉ３の電流値を維持する。すなわち、時刻Ｔ１〜Ｔ２までの時間Ｔｄの間は、バイアス電流ｉｂは第２電流値（ｉｂ１＋ｉｂ２）を保っている。このため、前記のように、第１の誤差増幅回路３の動作が停止した後も第２の誤差増幅回路４は高速動作を行うことができ、出力電圧Ｖｏｕｔの大幅な変動を抑制することができる。

時刻Ｔ２を過ぎると、ＮＭＯＳトランジスタＭ２６のドレイン電流は定電流ｉ３よりも小さくなるため、第２の誤差増幅回路４のバイアス電流ｉｂは徐々に減少する。
時刻Ｔ３になると、コンデンサＣｔの電圧はＮＭＯＳトランジスタＭ２６とＭ２７の各ゲートしきい値電圧の和以下になり、ＮＭＯＳトランジスタＭ２６がオフする。このため、ＮＭＯＳトランジスタＭ２８のドレイン電流も０になり、第２の誤差増幅回路４のバイアス電流ｉｂは第１電流値ｉｂ１のみになる。時間をかけて第２の誤差増幅回路４のバイアス電流ｉｂを第２電流値（ｉｂ１＋ｉｂ２）から第１電流値ｉｂ１に戻すことにより、前記のようなバイアス電流の変動による出力電圧Ｖｏｕｔの変動を抑制することができる。

このように、本第１の実施の形態における定電圧回路は、高速動作を行うことができる第１の誤差増幅回路３が作動中には第２の誤差増幅回路４のバイアス電流ｉｂを大きくし、第１の誤差増幅回路３が動作を停止した後、出力電圧Ｖｏｕｔの変動が見込まれる期間は第２の誤差増幅回路４のバイアス電流ｉｂを大きいままに保つようにしたことから、出力電圧Ｖｏｕｔの大幅な変動を抑制することができる。更に、バイアス電流ｉｂの切り替えを、時間をかけて徐々に行うようにしたことから、バイアス電流ｉｂの変動による出力電圧Ｖｏｕｔの変動も抑制することができる。このようにして、高速応答が可能でしかも高効率で出力変動の小さい定電圧回路を実現することができる。

なお、図３では、第２の誤差増幅回路４のバイアス電流ｉｂの制御を行う部分として初段の差動増幅回路部を示したが、本発明は、これに限定するものではなく、図示していない次段以降の増幅回路部の負荷に使用している定電流源で構成された負荷回路の定電流値も同様の方法で制御するようにしてもよい。
また、前記説明では、出力電流ｉｏｕｔの電流値に応じて制御信号Ｓｃを生成するようにしたが、本発明は、これに限定するものではなく、ＣＰＵ等の制御回路から出力されるようにしてもよい。

また、前記説明では、第１及び第２の各出力トランジスタＭ１，Ｍ２を備えた場合を例にして示したが、本発明は、これに限定するものではなく、少なくとも１つの出力トランジスタを第１及び第２の各誤差増幅回路３，４で動作制御する場合に適用することができる。

本発明の第１の実施の形態における定電圧回路の回路例を示した図である。 図１の定電圧回路１の動作例を示したタイミングチャートである。 図１のバイアス電流制御回路７の回路例を示した図である。

符号の説明

１ 定電圧回路
２ 基準電圧発生回路
３ 第１の誤差増幅回路
４ 第２の誤差増幅回路
５ 参照電圧生成回路
６ コンパレータ
７ バイアス電流制御回路
８ インバータ
Ｍ１ 第１の出力トランジスタ
Ｍ２ 第２の出力トランジスタ
Ｍ３，Ｍ４ ＰＭＯＳトランジスタ
ＳＷ１，ＳＷ２ スイッチ
Ｒ１〜Ｒ３ 抵抗

Claims (7)

1. 出力端子から出力された出力電圧に比例した比例電圧が所定の基準電圧になるように、制御電極に入力された信号に応じた電流を入力端子から出力端子に出力する少なくとも１つの出力トランジスタの動作制御を行って、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力する定電圧回路において、
   前記出力端子から出力された出力電圧に比例した比例電圧が所定の基準電圧になるように対応する前記出力トランジスタの動作制御を行う、入力された制御信号に応じて作動又は動作を停止する第１の誤差増幅回路部と、
   前記出力端子から出力された出力電圧に比例した比例電圧が所定の基準電圧になるように対応する前記出力トランジスタの動作制御を行う、常時作動する第２の誤差増幅回路部と、
   前記制御信号に応じて前記第２の誤差増幅回路部のバイアス電流を制御するバイアス電流制御回路部と、
   を備え、
   前記バイアス電流制御回路部は、前記制御信号に応じて、前記第１の誤差増幅回路部が作動している間は、前記第１の誤差増幅回路部が動作を停止しているときよりも前記第２の誤差増幅回路部のバイアス電流を増加させることを特徴とする定電圧回路。
2. 前記バイアス電流制御回路部は、前記第２の誤差増幅回路部に対して、前記第１の誤差増幅回路部が動作を停止している間は、バイアス電流が所定の第１電流値になるように制御し、前記第１の誤差増幅回路部が作動している間は、バイアス電流が前記第１電流値よりも大きい第２電流値になるように制御することを特徴とする請求項１記載の定電圧回路。
3. 前記バイアス電流制御回路部は、前記制御信号によって前記第１の誤差増幅回路部が動作を停止すると、該動作を停止した時点から第１の所定時間が経過するまでは、前記第２の誤差増幅回路部のバイアス電流を前記第２電流値に保持させることを特徴とする請求項２記載の定電圧回路。
4. 前記バイアス電流制御回路部は、前記制御信号によって前記第１の誤差増幅回路部が動作を停止すると、前記第２の誤差増幅回路部のバイアス電流を第２の所定時間をかけて前記第２電流値から前記第１電流値まで減少させることを特徴とする請求項２又は３記載の定電圧回路。
5. 前記バイアス電流制御回路部は、前記制御信号によって前記第１の誤差増幅回路部が動作を開始すると、前記第２の誤差増幅回路部のバイアス電流を第３の所定時間をかけて前記第１電流値から前記第２電流値まで増加させることを特徴とする請求項２、３又は４記載の定電圧回路。
6. 前記出力端子から出力される出力電流の電流値に応じた前記制御信号を生成して出力する出力電流検出回路部を備え、該出力電流検出回路部は、前記出力端子から出力される出力電流が所定値以上になると、前記第１の誤差増幅回路部を作動させ、前記出力端子から出力される出力電流が所定値未満になると、前記第１の誤差増幅回路部の動作を停止させることを特徴とする請求項１、２、３、４又は５記載の定電圧回路。
7. 前記バイアス電流制御回路部は、
   コンデンサと、
   前記制御信号に応じて該コンデンサを充電する第１の定電流回路部と、
   前記制御信号に応じて前記コンデンサを放電する第２の定電流回路部と、
   前記コンデンサの充電電圧を所定の電圧にクランプする電圧クランプ回路部と、
   前記第２の誤差増幅回路部にバイアス電流を追加供給するための第３の定電流回路部と、
   前記コンデンサの充電電圧に応じて、該第３の定電流回路部からの定電流の第２の誤差増幅回路部への供給制御を行うＭＯＳトランジスタと、
   を備え、
   前記電圧クランプ回路部は、前記コンデンサの充電電圧が、該ＭＯＳトランジスタが飽和動作になるゲート電圧値よりも所定の電圧値だけ大きい電圧になると、前記コンデンサの充電電圧をクランプすることを特徴とする請求項１、２、３、４、５又は６記載の定電圧回路。

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