KR20100023960A - 질화물 반도체 발광 소자 및 질화물 반도체의 제조 방법 - Google Patents

질화물 반도체 발광 소자 및 질화물 반도체의 제조 방법 Download PDF

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데츠야 후지와라
가즈히코 센다
마사유키 소노베
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로무 가부시키가이샤
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Abstract

AlN 버퍼층 상에 적층되는 질화물 반도체의 결정 품질 등의 품질을 좋게 해서, 광 출력을 향상시킬 수 있는 질화물 반도체 발광 소자 및 질화물 반도체의 제조 방법을 제공한다. 사파이어 기판(1) 상에 AlN 버퍼층(2)이 형성되고, 그 위에 차례로, n형 AlGaN 층(3), InGaN/GaN 활성층(4), p형 GaN 층(5)의 질화물 반도체가 적층되어 있다. 또한, n형 AlGaN 층(3) 표면에 n전극(7)이, p형 GaN 층(5)의 위에 p전극(6)이 형성되어 있다. n형 AlGaN 층(3)은 광이나 캐리어를 가두기 위한 클래드층으로서의 역할을 한다. 또한, AlN 버퍼층(2)은 성장 온도 900℃ 이상에서, Al 원료의 공급과 N 원료의 공급을 교대로 행하여 제작된다.

Description

질화물 반도체 발광 소자 및 질화물 반도체의 제조 방법{NITRIDE SEMICONDUCTOR LIGHT EMITTING ELEMENT AND METHOD FOR MANUFACTURING NITRIDE SEMICONDUCTOR}
본 발명은 질화물 반도체의 AlN 버퍼층 상에 질화물 반도체로 이루어진 적층체를 구비한 질화물 반도체 발광 소자 및 질화물 반도체의 제조 방법에 관한 것이다.
질화갈륨계 화합물 반도체, 이른바 Ⅲ-V족 질화물 반도체(이하, 질화물 반도체라 함)라고 불리는 반도체 소자의 개발이 왕성하다. 질화물 반도체는 조명, 백 라이트용 등의 광원으로서 사용되는 청색 LED, 다색화에서 사용되는 LED, LD 등에 사용되고 있다. 질화물 반도체는 벌크 단결정의 제조가 곤란하기 때문에, 사파이어, SiC 등의 이종 기판 위에 MOCVD(유기 금속 기상 성장법)을 이용해서 GaN을 성장시키는 것이 행해지고 있다. 사파이어 기판은 에피텍셜 성장 공정의 고온 암모니아 분위기 중의 안정성이 우수하기 때문에, 특히 성장용 기판으로서 이용된다.
MOCVD 법에 의해서 질화물 반도체를 제조하는 경우에는 예컨대, 성장용 기판으로서 사파이어 기판을 설치한 반응실 내에, 반응 가스로서 유기 금속 화합물 가스를 공급하고, 결정 성장 온도를 약 900℃~1100℃의 고온으로 유지하여, 사파이어 기판 상에 GaN 반도체 결정의 에피텍셜 층을 성장시킨다.
그러나, 사파이어 기판과 GaN 반도체 결정의 격자 정수가 크게 다르기 때문에, MOCVD 법을 이용해서 사파이어 기판 상에 직접 성장된 GaN 반도체층의 표면은 6각 피라미드상 내지는 6각 기둥상의 성장 패턴으로 되어서 무수한 요철이 생길 수 있어서, 그 표면 모폴로지가 매우 나빠진다. 이러한 표면에 무수한 요철이 있는, 표면 모폴로지가 매우 나쁜 반도체의 결정층을 사용해서 디바이스를 만드는 것은 매우 곤란하다.
그래서, 특허 문헌 2, 특허 문헌 3에 기재되어 있는 바와 같이, 성장 온도 500~800℃의 저온에서 형성하는 저온 GaN 버퍼층을 성장용 기판 상에 형성하고, 그 위에 질화물 반도체 결정을 성장시키는 것이 제안되어 있다. 질화물 반도체 결정의 결정성 등의 개선은 기대할 수 있지만, 저온 GaN 버퍼층을 성장한 후 질화물 반도체 결정을 형성하는 경우에, 성장 온도를 1000℃ 이상의 고온까지 상승시켜야 되어서, 이 온도 상승의 과정에서 저온 GaN 버퍼층이 열화되어 버려서, 버퍼층으로서의 역활을 다 하지 못한다는 문제가 있었다. 또한, 고온으로 온도를 상승시키기 때문에, 이미 저온에서 제작한 GaN 버퍼층의 열 변형의 문제도 발생한다.
또한, 저온 GaN 버퍼층의 막 두께를 얇게 하는 편이, 그 위에 결정 성장시키는 GaN 막의 결정축의 방향이 정렬되기 쉬워서 GaN 막의 결정성이 좋아지지만, 막 두께를 얇게 하면, 표면에는 육각형 파셋(facet)이 쉽게 형성되게 되어서, GaN 막의 표면의 모폴로지가 나빠지기 때문에, 디바이스 제작에 이용하기에는 문제가 있었다.
한편, 사파이어 기판과 GaN 반도체 결정의 격자 부정합을 완화할 목적으로, AlN 버퍼층 등을 사파이어 기판 상에 형성한 후, 그 위에 GaN 반도체 결정을 성장시키는 것이 제안되어 있다(예컨대, 특허 문헌 1 참조).
한편으로, 질화물 반도체를 이용한 발광 소자는 예컨대, 기판 상에 n형 질화물 반도체층(n형 반도체층), 활성층(발광층), p형 질화물 반도체층(p형 반도체층)을 차례로 적층한 구조를 갖는다. 그리고, p형 반도체층으로부터 공급된 정공(홀)과 n형 반도체층으로부터 공급된 전자가 활성층에서 재결합하여 발생하는 광을 외부로 출력한다(예컨대, 특허 문헌 4 참조).
활성층으로서, 우물층(웰층)을, 웰층보다 밴드갭이 큰 배리어층(배리어층)으로 샌드위치 형상으로 복수층 협지한 다중 양자 우물(MQW:Multi-Quantum Well) 구조 등이 이용된다(예컨대, 특허 문헌 5 참조).
또한, 순 방향 전압(Vf)을 저하시켜서, 발광 효율을 향상시킬 목적으로, p형 반도체 층을 2층 구조, 혹은 3층 구조로 형성하는 예도 개시되어 있다(예컨대, 특허 문헌 6 및 특허 문헌 7 참조).
특허문헌1:일본특허제2713094호공보 특허문헌2:일본특허제3478287호공보 특허문헌3:일본특허공고평8-8217호공보 특허문헌4:일본특허공개평10-284802호공보 특허문헌5:일본특허공개제2004-55719호공보 특허문헌6:일본특허제3250438호공보 특허문헌7:일본특허제331466호공보
종래의 AlN 버퍼층 상에 GaN 반도체 결정을 성장시킨 질화물 반도체 발광 소자로서는 AlN 버퍼층 상에 논도핑 GaN 또는 n형 GaN 콘택트 층을 형성하고 있기 때문에, AlN과 GaN에서는 격자 정수가 상당히 달라서, 격자 부정합에 의한 격자 결함의 발생이나, 재료 조성이 서로 다르기 때문에, 열팽창 계수가 크게 달라서 크랙이 발생하기 쉽다.
또한, n형 GaN 콘택트층을 클래드 층으로서 사용하는 경우에도, 상기와 같은 결정 품질의 저하의 문제뿐만 아니라, 활성층(발광층)과 클래드층의 밴드갭 차이를 그다지 크게 취할 수 없기 때문에, 발광 효율이 저하되어, 광 출력의 향상을 기대할 수 없다.
한편, p측의 콘택트층으로서는 전극과의 오믹 접촉을 고려해서 p형 GaN이 사용되지만, 상기 n측 반도체층과 마찬가지로 p형 GaN 콘택트층을 클래드층으로서 사용하는 경우에도 활성층과 클래드층의 밴드갭 차이를 그다지 크게 취할 수 없기 때문에, 상기와 마찬가지로 발광 효율의 향상을 기대할 수 없다.
또한, p측의 클래드층을 콘택트층과는 별도로 마련해도 되지만, AlGaN 층으로서는 p형 GaN 콘택트층과의 격자 정합성이 나빠서 콘택트층의 결정성이 열화하여, 캐리어 주입 효율이 저하되므로, 발광 효율이 악화된다는 문제가 있었다.
또한, InGaN 활성층 성장후에, p형 GaN 등을 성막할 때에는 결정 품질을 높이기 위해서, 활성층의 성장 온도보다 200~300℃ 높은 온도가 되는 1000℃ 부근의 성장 온도로 에피텍셜 성장시키고 있어서, 성장 시간은 보통 15~60분 정도 걸린다. 이와 같이, p형 층의 성장 온도가 높기 때문에, 이미 성막되어 있는 활성층이 열 손상을 받아서, 결정 품질이 열화되고, 발광 출력이 현저하게 악화한다.
한편, AlN 버퍼층의 형성 방법에 대해서는 저온에서 제작된 저온 AlN 버퍼층을 이용하면, 상기 저온 GaN 버퍼층과 같은 문제가 발생하기 때문에, 900℃ 이상의 고온에서 제작된 고온 AlN 버퍼층을 성장용 기판 위에 성장시킨 후, 질화물 반도체 결정을 적층하는 수법이 제안되어 있다. 그러나 고온 AlN 버퍼층은 그 성장 조건이 어려워서, AlN 버퍼층 상에 형성되는 질화물 반도체 결정의 결정성 및 표면 모폴로지를 악화시켜 버리는 경우가 있어, 양질의 질화물 반도체 결정을 제작하기 어려웠다.
한편, p형 반도체층을 다층 구조로 형성하는 경우, 활성층으로의 열 손상을 저감시키기 위해서 저온 성장시킬 필요가 있고, 동시에, 순방향 전압(Vf)을 저하시켜서 발광 효율을 향상시킬 필요가 있다.
또한, 종래 구조에서는 MQW의 페어수는 4~5페어가 사용되고 있다. 이 경우, n형 반도체층으로부터 공급되는 전자가 활성층을 넘어서 p형 반도체층까지 흘러 버린다. 이 때, p형 반도체층으로부터 공급되는 홀이 활성층에 도달하기 전에 전자와 재결합해 버려서, 활성층에 도달하는 홀 농도가 감소한다. 이로써, LED의 휘도가 감소되어 버린다. 이를 방지하기 위해서, p형 반도체층 바로 앞에 밴드 갭이 큰 p형 AlGaN 층을 삽입하는 구조가 사용되고 있다. 그러나 알루미늄(Al)을 도입하면 p형화하는 것이 어려워져서, 저항치가 상승되어 버린다.
또한, 활성층 상에 배치된 p형 반도체층에 도핑된 p형 불순물이, p형 반도체층의 형성 공정 및 그 이후의 제조 공정중에, p형 반도체층으로부터 활성층으로 확산된다. 활성층으로 확산된 p형 불순물이 우물층에 도달하면, 활성층의 결정 품질이 열화되어서, 활성층에서 발광하는 광의 휘도가 저하되어, 질화물 반도체 발광 소자의 품질이 열화되는 문제점이 있었다.
또한, 활성층이 n형 반도체층 상에 직접 배치된 경우, n형 반도체층으로부터 활성층으로 공급된 전자가, 활성층의 바로 위에 배치된 p형 반도체층에 도달하여 p형 반도체층에서 정공과 재결합되어 버리는 현상(이하 「전자의 오버플로우」라고 함)이 생기는 경우가 있다. 이 경우, p형 반도체층에서의 재결합에 의한 발광은 효율이 나쁘기 때문에 반도체 발광 소자로부터 출력되는 광의 휘도가 저하되어, 반도체 발광 소자의 품질이 열화된다고 하는 문제가 있었다. 또한, 반도체 발광 소자의 제조 공정에 있어서, n형 반도체층에 불순물 첨가된 n형 불순물이 활성층으로 확산되어 활성층의 결정 품질이 열화하여, 출력되는 광의 휘도가 저하된다고 하는 문제가 생기고 있었다.
또한, 종래, p형 불순물이 불순물 첨가된 p형 반도체층의 형성에서는, 원료 가스의 공급에 수소(H2) 및 질소(N2)를 포함하는 캐리어 가스가 사용되어 왔다. 그러나, 수소를 포함하는 캐리어 가스로 p형 반도체층을 형성하는 경우, p형 불순물과 함께 취입하는 수소 원자에 의해서 p형 불순물이 활성화되기 어렵게 되어서, p형 반도체층의 p형화가 저해되어, p형 반도체층의 결정 품질이 열화한다. 이 때문에, p형 반도체층을 형성한 후, p형 반도체층으로부터 수소 원자를 제거하기 위한 어닐링을 실시할 필요가 있어서, 제조 공정의 증대를 초래하고 있었다.
본 발명은 상술한 과제를 해결하기 위해서 창안된 것으로, AlN 버퍼층 상에 적층되는 질화물 반도체의 결정 품질 등의 품질을 좋게 하여 광 출력을 향상시킬 수 있는 질화물 반도체 발광 소자 및 질화물 반도체의 제조 방법을 제공하는 것을 목적으로 하고 있다.
상기 목적을 달성하기 위해서, 본 발명의 일 측면에 의하면, AlN 버퍼층 상에 n형 AlGaN 클래드층이 형성된 질화물 반도체 발광 소자가 제공된다.
본 발명의 다른 측면에 의하면, AlN 버퍼층 상에 n형 AlGaN 클래드층이, 상기 n형 AlGaN 클래드층 상에, 양자 우물 구조를 갖는 활성층이 형성되어 있고,
상기 활성층은 AlX1InY1GaZ1N 우물층(X1+Y1+Z1=1, 0<X1<1, 0<Y1<1, 0<Z1<1)과 AlX2GaY2N 배리어층(X2+Y2=1, 0<X2<1, 0<Y2<1)으로 구성되어 있는 질화물 반도체 발광 소자가 제공된다.
본 발명의 다른 측면에 의하면, AlN 버퍼층 상에 n형 AlGaN 클래드층이, 상기 n형 AlGaN 클래드층 상에 양자 우물 구조를 갖는 활성층이, 상기 활성층 상에 p형 AlInGaN 클래드층 또는 p형 AlInGaN/InGaN 초격자 클래드층이 형성되어 있고, 상기 활성층은 AlX1InY1GaZ1N 우물층(X1+Y1+Z1=1, 0<X1<1, 0<Y1<1, 0<Z1<1)과 AlX2GaY2N 배리어층(X2+Y2=1, 0<X2<1, 0<Y2<1)으로 구성되어 있는 질화물 반도체 발광 소자가 제공된다.
본 발명의 다른 측면에 의하면, 기판과, 상기 기판 상에 배치된 AlN 버퍼층과, 상기 AlN 버퍼층 상에 배치되고 n형 불순물이 불순물 첨가된 n형 반도체층과, 상기 n형 반도체층 상에 배치되고 상기 n형 반도체층보다 낮은 농도로 상기 n형 불순물이 불순물 첨가된 블록층과, 상기 블록층 상에 배치되고 배리어층과 상기 배리어층보다 밴드갭이 작은 우물층이 교대로 배치된 적층 구조를 갖고, 인듐을 포함하는 다중 양자 우물로 이루어지는 활성층과, 상기 활성층 상에 배치되고 p형 불순물을 포함하는 제 1 질화물계 반도체층과, 상기 제 1 질화물계 반도체층 상에 배치되고 상기 제 1 질화물계 반도체층의 p형 불순물보다 저농도의 p형 불순물을 포함하는 제 2 질화물계 반도체층과, 상기 제 2 질화물계 반도체층 상에 배치되고 상기 제 2 질화물계 반도체층의 p형 불순물보다 고농도의 p형 불순물을 포함하는 제 3 질화물계 반도체층과, 상기 제 3 질화물계 반도체층 상에 배치되고 상기 제 3 질화물계 반도체층의 p형 불순물보다 저농도의 p형 불순물을 포함하는 제 4 질화물계 반도체층을 구비하며, 상기 적층 구조의 최상층의 마지막 배리어층의 막 두께가 상기 제 1 질화물계 반도체층의 p형 불순물의 확산 거리보다 두꺼운 질화물 반도체 발광 소자가 제공된다.
본 발명의 다른 측면에 의하면, 기판과, 상기 기판 상에 배치된 AlN 버퍼층과, 상기 AlN 버퍼층 상에 배치되고 n형 불순물이 불순물 첨가된 n형 반도체층과, 상기 n형 반도체층 상에 배치되고 상기 n형 반도체층보다 낮은 농도로 상기 n형 불순물이 불순물 첨가된 블록층과, 상기 블록층 상에 배치되고 배리어층과 상기 배리어층보다 밴드갭이 작은 우물층이 교대로 배치된 적층 구조를 갖고, 인듐을 포함하는 다중 양자 우물로 이루어지는 활성층과, 상기 활성층 상에 배치되고 p형 불순물을 포함하는 제 1 질화물계 반도체층과, 상기 제 1 질화물계 반도체층 상에 배치되고 상기 제 1 질화물계 반도체층의 상기 p형 불순물보다 저농도의 p형 불순물을 포함하는 제 2 질화물계 반도체층과, 상기 제 2 질화물계 반도체층 상에 배치되고 산화물 전극으로 이루어지는 투명 전극을 구비하며, 상기 적층 구조의 최상층의 마지막 배리어층의 막 두께가, 상기 제 1 질화물계 반도체층의 p형 불순물의 확산 거리보다 두꺼운 질화물 반도체 발광 소자가 제공된다.
본 발명의 다른 측면에 의하면, AlN 버퍼층 상에 질화물 반도체 결정을 성장시키는 질화물 반도체의 제조 방법으로서, 상기 AlN 버퍼층은 성장 온도 900℃ 이상에서, Al 원료의 공급과 N 원료의 공급을 교대로 행하는 질화물 반도체의 제조 방법이 제공된다.
본 발명에 의하면, n측의 클래드층을 AlN 버퍼층 상에 결정 성장시킨 n형 AlGaN 층으로 구성함과 아울러, p측의 클래드층을 p형 AlInGaN 층 또는 p형 AlInGaN/InGaN 초격자층으로 구성했기 때문에, n측의 클래드층에 대해서는 AlN 버퍼층과 n측 클래드층의 격자 정합성이 좋아져서 종래보다 격자 결함 등이 작고 결정 품질이 좋은 n측 클래드층을 얻을 수 있으며, AlN과 AlGaN는 조성 재료도 가까워지고, 열팽창 계수도 가까워지기 때문에, 열에 의한 변형을 완화할 수 있다.
또한, GaN에 Al을 가하여 n측 클래드층을 AlGaN으로 함으로써 와이드 밴드갭화할 수 있어, 활성층과의 밴드갭 차이를 크게 취할 수 있기 때문에, 광이나 캐리어의 가둠 효과를 향상시킬 수 있어 발광 효율이 좋아진다.
한편, 활성층의 우물층에 Al을 첨가함으로써, 결정 결합성이 증가하고, 내열성이 향상되기 때문에, p형층의 결정 성장시의 열에 의한 손상을 저감할 수 있기 때문에, 특히 In 조성 비율이 높은 녹색~황색 영역의 발광 효율의 저하를 방지할 수 있다. 또한, 활성층의 배리어층(장벽층)에도 Al을 첨가함으로써, 와이드밴드갭화할 수 있기 때문에, 캐리어의 가둠 효과가 좋아져서, 광 출력을 향상시킬 수 있다.
한편, p측의 클래드층에 대해서는, 전자 블록층의 역활을 해서, 활성층으로부터 p측 클래드층으로 흘러들어 오는 전자를 억제하여 발광 효율을 향상시킬 수 있음과 아울러, p형 AlGaN에 In을 첨가하여 p형 AlInGaN으로 함으로써, p측 콘택트층에 격자 정합하기 쉽게 되므로, p측 콘택트층의 결정성이 향상됨과 아울러, 캐리어농도가 증가하여, 홀주입 효율이 향상되어서 발광 효율이 높아진다.
본 발명에 의하면, 저온에서 p형 반도체층을 형성하여 활성층으로의 열손상을 저감시키고, 또한 순방향 전압 Vf을 저하시켜서 발광 효율을 향상시킬 수 있다.
본 발명에 의하면, n형 반도체층으로부터 공급되는 전자와, p형 반도체층으로부터 공급되는 홀이 활성층에서 효율적으로 재결합하기 위한 활성층의 MQW 페어수를 최적화하여, 발광 효율을 향상시킬 수 있다.
본 발명에 의하면, p형 반도체층으로부터 우물층으로의 p형 불순물의 확산을 억제하여 발광 효율을 향상시킬 수 있다.
본 발명에 의하면, n형 반도체층으로부터 p형 반도체층으로의 전자의 오버플로우 및 n형 반도체층으로부터 활성층으로의 n형 불순물의 확산을 억제하여, 발광 효율을 향상시킬 수 있다.
본 발명에 의하면, p형 반도체층으로부터 수소 원자를 제거하는 어닐링 공정이 불필요한 반도체 발광 소자를 제공할 수 있다.
본 발명에 의하면, 반사 적층막에 의해 외부 발광 효율이 향상된 반도체 발광 소자를 제공할 수 있다.
본 발명에 의하면, 성장 온도 900℃ 이상에서 제작하는 AlN 버퍼층의 Al(알루미늄) 원료의 공급과, N(질소)원료의 공급을 교대로 행하도록 하고 있기 때문에, N원료/Al 원료의 몰비가 적절한 값으로 되어서, 질화물 반도체 결정의 결정성중에 Al이 취입되지 않아서, 결정성이 좋고, 표면 모폴로지가 좋은 질화물 반도체 결정을 형성할 수 있다.
또한, 900℃ 이상의 고온에서 AlN 버퍼층을 제작하고 있기 때문에, 이 버퍼층위에 적층시키는 질화물 반도체 결정의 성장 온도와 온도 차가 거의 없어져서, 바로 질화물 반도체 결정의 결정 성장을 개시할 수 있기 때문에, 가열되는 것에 의한 AlN 버퍼층의 열화를 방지할 수 있다. 또한, 성장 온도 차이에 의한 AlN 버퍼층의 열 변형도 방지할 수 있다.
또한, 종래의 AlN 버퍼층의 제조 방법보다 제조 시간을 대폭 단축할 수 있기 때문에, 질화물 반도체 전체 제조 시간도 줄일 수 있다.
도 1은 본 발명의 질화물 반도체 발광 소자의 단면 구조의 일례를 나타내는 도면,
도 2는 본 발명의 질화물 반도체 발광 소자의 다른 구조예를 게시하는 도면,
도 3은 본 발명의 질화물 반도체 발광 소자의 다른 구조예를 게시하는 도면,
도 4는 본 발명의 질화물 반도체 발광 소자의 다른 구조예를 게시하는 도면,
도 5는 p형 GaN 층을 4층의 다층 구조로 형성한 경우의 단면 구조를 나타내는 도면,
도 6은 본 발명의 질화물 반도체 발광 소자의 다른 구조예를 게시하는 도면,
도 7은 본 발명의 질화물 반도체 발광 소자에 있어서의 활성층의 다중 양자 우물 구조를 나타내는 도면,
도 8은 활성층의 결정 성장에 있어서의 가스 플로우 패턴을 나타내는 도면,
도 9는 활성층에 대한 열 처리 온도의 영향을 활성층의 종류마다 나타내는 도면,
도 10은 활성층에의 Al첨가 비율과 열 처리 온도에 대한 활성층의 흑색화의 변화를 나타내는 도면,
도 11은 본 발명의 질화물 반도체의 제조 방법에 있어서의 AlN 버퍼층의 형성 방법을 나타내는 도면,
도 12는 AlN 버퍼층을 갖는 질화물 반도체의 전체 구조를 나타내는 도면,
도 13은 도 12의 질화물 반도체 결정의 구체적 구성의 일례를 나타내는 도면,
도 14는 종래의 AlN 버퍼층의 형성 방법을 나타내는 도면,
도 15는 종래 방법에 의해 제작된 AlN 버퍼층 표면을 나타내는 도면,
도 16은 종래 방법에 의해 제작된 AlN 버퍼층 상에 적층된 GaN 표면을 나타내는 도면,
도 17은 도 16에 나타낸 GaN 결정의 내부 상태를 나타내는 도면,
도 18은 본 발명의 제 1 질화물 반도체 발광 소자의 모식적 단면 구조도로서, (a)는 질화물 반도체 발광 소자 부분의 모식적 단면 구조도, (b)는 활성층 부분의 확대된 모식적 단면 구조도,
도 19는 본 발명의 제 1 질화물 반도체 발광 소자의 변형예에 기초하는 모식적 단면 구조도로서, (a)는 질화물 반도체 발광 소자 부분의 모식적 단면 구조도, (b)는 활성층 부분의 확대된 모식적 단면 구조도,
도 20은 본 발명의 제 1 질화물 반도체 발광 소자의 p측 전극 및 n측 전극까지 형성한 모식적 단면 구조도,
도 21은 본 발명의 질화물 반도체 발광 소자에 있어서, 발광 출력과 양자 우물 페어수의 관계를 나타내는 도면,
도 22는 본 발명의 질화물 반도체 발광 소자에 있어서, MQW 층 내에서의 발광 현상을 설명하는 밴드 구조의 모식도,
도 23은 본 발명의 질화물 반도체 발광 소자에 있어서, MQW 층 내에서의 발광 현상을 설명하는 밴드 구조로서, (a)는 MQW 층이 5페어인 경우의 밴드 구조의 모식도, (b)는 MQW 층이 8페어인 경우의 밴드 구조의 모식도, (c) MQW 층이 12페어인 경우의 밴드 구조의 모식도,
도 24는 본 발명의 질화물 반도체 발광 소자에 있어서, 4층 구조의 p형 반도체층(341~344)을 형성할 때의 온도 분포 (a)와, 수소 가스 플로우의 조건 (b)~(e)을 설명하는 도면,
도 25는 본 발명의 질화물 반도체 발광 소자에 있어서, 4층 구조의 p형 반도체층(341~344)을 형성할 때의 온도 분포 (a)와 질소 가스 플로우 (b) 및 암모니아 가스 플로우 (c)의 조건을 설명하는 도면,
도 26은 본 발명의 질화물 반도체 발광 소자에 있어서, 최종 전극 형성 공정후의 모식적 단면 구조도이다.
도면의 주요 부분에 대한 부호의 설명
1 : 사파이어 기판 2 : AlN 버퍼층
3 : n형 AlGaN 층 4 : InGaN/GaN 활성층
5 : p형 AlGaN 층 6 : p형 GaN 층
7 : p전극 8 : n전극
31 : 기판 32 : n형 반도체층
33 : 활성층 34 : p형 반도체층
35 : 산화물 전극 36 : 버퍼층
37 : 블록층 38 : 반사 적층막
331 : 배리어층(GaN 층) 332 : 우물층(InGaN 층)
341 : 제 1 질화물계 반도체층 342 : 제 2 질화물계 반도체층
343 : 제 3 질화물계 반도체층 344 : 제 4 질화물계 반도체층
40 : p측 전극 200, 300 : n측 전극
3310 : 마지막 배리어층 3311~331n : 배리어층
3321~332n : 우물층
이하, 도면을 참조하여 본 발명의 실시예 1을 설명한다. 도 1은 본 발명의 질화물 반도체 발광 소자 구조의 일례를 나타낸다.
성장용 기판으로서 사파이어 기판(1)이 이용되고 있고, 사파이어 기판(1) 상에 AlN 버퍼층(2)이 형성되며, 그 위에, 차례로, n형 AlGaN 층(3), InGaN/GaN 활성층(4), p형 GaN 층(6)의 질화물 반도체가 적층되어 있다. 이 질화물 반도체는 이미 알려진 MOCVD 법 등에 의해 형성한다. 한편, 질화물 반도체란, AlGaInN 4원혼정(元混晶)을 나타내며, 이른바 Ⅲ-V족 질화물 반도체라고 불리는 것으로, AlxGayInzN(x+y+z=1, 0≤x≤1, 0≤y≤1, 0≤z≤1)로 나타낼 수 있다.
또한, p형 GaN 층(6)으로부터 n형 AlGaN 층(3)이 노출될 때까지 메사 에칭이 행해져 있고, 이 노출된 n형 AlGaN 층(3) 표면에 n전극(8)이 형성되어 있다. 한편 p형 GaN 층(6) 위에 p전극(7)이 형성되어 있다. p전극(7)과 n전극(8)은 Ti/Au나 Al/Ti/Au 등의 금속 다층막 구조가 이용된다.
n형 AlGaN 층(3)은 광이나 캐리어를 가두기 위한 클래드층으로서의 역할과 n전극(8)과의 오믹 접촉을 취하기 위한 콘택트층으로서의 역할을 겸하고 있다. 또한, n형 AlGaN 층(3)은 n형 불순물 Si(실리콘)농도가 1×1018cm-3~5×1018cm-3의 범위, 예컨대 3×1018cm-3 정도 도핑된 AlXGaN으로 구성된다. 여기서, Al의 조성 비율 X는 0.01%~20%의 범위, 예컨대 3%로 할 수 있다. Al 조성 비율 X가 20%를 초과하면 AlGaN의 결정성이 나빠지기 때문에, 상기한 바와 같이 20%까지로 하는 것이 바람직하다.
한편, p형 GaN 층(6)에 대해서도, 광이나 캐리어를 가두기 위한 클래드층으로서의 역할과 p전극(7)과의 오믹 접촉을 취하기 위한 콘택트층으로서의 역할을 겸하고 있다. p형 GaN 층(6)은 예컨대 p형 불순물 Mg가 3×1019cm-3 정도의 농도로 도핑되어 있다.
또한, 활성층(4)은 양자 우물 구조(Quantum Well)를 갖는 활성층으로, 우물층(웰층)을, 우물층보다 밴드갭이 큰 장벽층(배리어층) 사이에 유지한 구조로 되어있다. 이 양자 우물 구조는, 하나가 아니라 다중화되어도 되고, 이 경우에는 MQW(Multi Quantum Well), 즉 다중 양자 우물 구조가 된다.
InGaN/GaN 활성층(4)은 예컨대, 막 두께 28Å의 논도핑 InGaN 우물층과 막 두께 165Å의 논도핑 GaN 장벽층을 교대로 8주기 적층한 다중 양자 우물 구조(MQW)에 의해 구성되어 있다.
여기서, n측의 클래드층은 AlN 버퍼층(2) 상에 결정 성장시킨 n형 AlGaN 층(3)으로 구성되어 있어서, AlN과 AlGaN의 격자 정합성은 AlN과 GaN의 격자 정합성보다 좋기 되기 때문에, 종래보다 격자 결함 등이 작은, 결정 품질이 좋은 n측 클래드층을 얻을 수 있다. 또한, AlN과 AlGaN은, 조성 재료도 가깝게 되어서 열팽창 계수도 가깝게 되기 때문에 열에 의한 변형을 완화할 수 있다.
또한, n측의 클래드층을 GaN에 Al을 가해서 AlGaN으로 함으로써, 와이드밴드갭화할 수 있으므로, InGaN/GaN 활성층(4)과의 밴드갭 차이를 크게 취할 수 있기 때문에, 광이나 캐리어의 가둠 효과(클래딩(Cladding) 효과 및 배리어 효과)를 향상시킬 수 있어서 광 출력이 향상된다.
도 1의 질화물 반도체 소자의 제조 방법을 설명한다. 우선, 사파이어 기판(1)을 MOCVD(유기 금속 화학 기상 성장) 장치에 넣고, 수소 가스를 흘리면서, 1050℃ 정도까지 온도를 높여서, 사파이어 기판(1)을 서멀 클리닝한다. 온도를 이대로 유지하거나, 혹은 900℃ 이상의 적절한 온도까지 낮춰서, 고온 AlN 버퍼층(2)을 성장시킨다. 이 고온 AlN 버퍼층(2)에 대한 성장 온도에 대해서는 900℃ 이상의 온도가 필요하다. 반응실에, 예컨대, Al의 원료 가스로서 트라이메틸알루미늄(TMA), N(질소)의 원료 가스로서 암모니아(NH3)를 공급하여 고온 AlN 버퍼층을 제작한다.
다음으로 성장 온도를 1020℃~1040℃로 해서, TMA의 공급에 더하여, 예컨대 트라이메틸갈륨(TMGa)을 20μ몰/분 공급하여, n형 도펀트 가스로서 실레인(SiH4)을 공급하여 n형 AlGaN 층(3)을 성장시킨다. 다음으로 TMA, TMGa, 실레인의 공급을 정지하고, 암모니아와 수소의 혼합분위기 중에서 기판 온도를 700℃~800℃ 사이로 낮추고, 트라이메틸인듐(TMIn)을 200μ몰/분, 트라이에틸갈륨(TEGa)을 20μ몰/분 공급하여, InGaN/GaN 활성층(4)의 논도핑 InGaN 우물층을 적층하고, TMIn의 공급만을 정지하여 논도핑 GaN으로 이루어지는 장벽층을 적층한다. 그리고, GaN 장벽층과 InGaN 우물층의 반복에 의해 다중 양자 우물 구조로 한다.
InGaN/GaN 활성층(4)의 성장 후, TMIn의 공급을 정지하고, 성장 온도를 850℃ 정도로 상승시켜, Ga 원자의 원료 가스인 트라이메틸갈륨(TMGa), 질소 원자의 원료 가스인 암모니아(NH3), p형 불순물 Mg의 도펀트 재료인 CP2Mg(비스사이클로펜타다이에닐마그네슘)를 공급하여, p형 GaN 층(6)을 성장시킨다.
각 반도체층의 제조에 대해서는 캐리어 가스의 수소 또는 질소와 함께, 트라이에틸갈륨(TEGa), 트라이메틸갈륨(TMG), 암모니아(NH3), 트라이메틸알루미늄(TMA),트라이메틸인듐(TMIn) 등의 각 반도체층의 성분에 대응하는 반응 가스, n형으로 하는 경우의 도펀트 가스로서의 실레인(SiH4), p형으로 하는 경우의 도펀트 가스로서의 CP2Mg(비스사이클로펜타다이에닐마그네슘) 등의 필요한 가스를 공급하여, 700℃~1200℃ 정도의 범위로 순차적으로 성장시킴으로써, 원하는 조성으로, 원하는 도전형의 반도체층을, 필요한 두께로 형성할 수 있다.
상술한 바와 같이, AlN 버퍼층(2)을 성장 온도를 900℃ 이상으로 성장시킨 고온 AlN 버퍼층으로 해 두면, n형 AlGaN 층(3)의 성장 온도와의 차이가 작아져서, n형 AlGaN 층(3) 성장시의 승온에 의한 AlN 버퍼층(2)의 변질을 방지할 수 있어, 재현성이 좋아진다. 또한, 성장 온도 차이에 의한 AlN 버퍼층(2)의 열 변형을 방지할 수 있다.
그런데, AlN 버퍼층(2)의 제작 방법으로는, 성장용 기판 상에 성장 온도 400~800℃의 저온에서, 막 두께가 100~500Å(옹스트롬)의 저온 AlN 버퍼층으로 하는 것도 가능하지만, 버퍼층의 성장 조건이 엄격하게 제한되고, 더구나 막 두께를 100~500Å라는 얇은 범위로, 또한 엄밀하게 설정해야 하기 때문에, 반도체의 결정성 및 표면 모폴로지를 수율 좋게 개선하는 것이 곤란하다. 또한, 저온 AlN 버퍼층의 막 두께가 얇은 편이, 그 위에 결정 성장시키는 GaN 막의 결정축의 방향이 정렬되기 쉬워서 GaN 막의 결정성이 좋아지지만, 막 두께를 얇게 하면, 표면에는 육각형 파셋이 형성되기 쉽게 되어서, GaN 막의 표면 모폴로지가 나빠진다고 하는 결점이 있다.
성장 막 두께에 대해서는 예컨대, 고온 AlN 버퍼층(2)은 10Å~50Å, n형 AlGaN 층(3)은 4μm정도, InGaN/GaN 활성층(4)은 0.1μm정도, p형 GaN 층(6)은 0.2μm정도로 할 수 있다. 상기한 바와 같이, 고온 AlN 버퍼층(2)은 매우 얇은 막 두께로도 충분하기 때문에, 제조 시간을 단축할 수 있다.
이상과 같이, p형 GaN 층(6)까지를 적층한 후, 메사 에칭을 행하여, n형 AlGaN 층(3)의 일부를 노출시키고, 이 노출된 표면에 n전극(8)을 형성한다. 한편 p형 GaN 층(6) 위에 p전극(7)을 형성한다.
다음으로 도 2~도 4는 본 발명의 질화물 반도체 발광 소자 구조의 다른 예를 게시한다. 도 1과 도 3은 InGaN/GaN 활성층(4)을 이용한 구성예로, 이들의 구성의 차이는 도 3에 p형 AlInGaN 층(5)이 부가되어 있다는 점이다. 한편, 도 2와 도 4는 AlInGaN/AlGaN 활성층(14)을 이용한 구성예로서, 이들의 구성의 차이는 p형 클래드층에 p형 AlInGaN 층(15A)을 이용하는지, p형 AlInGaN/InGaN 초격자층(15B)을 이용하는지의 차이이다.
도 2를 기본으로 해서 설명하면, 사파이어 기판(11) 상에 AlN 버퍼층(12)이 형성되고, 그 위에, 차례로, n형 AlGaN 층(13), AlInGaN/AlGaN 활성층(14), p형 AlInGaN 층(15A), p형 GaN 층(16)의 각 질화물 반도체층이 적층되어 있다. 또한, p형 GaN 층(16) 상에는 p전극(17)이, 메사 에칭에 의해 노출된 n형 AlGaN 층(13) 상에는 n전극(18)이 형성되어 있다.
사파이어 기판(11), AlN 버퍼층(12), n형 AlGaN 층(13)까지의 구성 등에 대해서는 상기 도 1과 마찬가지다. 도 1과 비교해서 층 구조로서는 p형 AlInGaN 층(15A)이 신규로 추가되어 있다. p형 AlInGaN 층(15A)은 p측의 클래드층으로, 전자 블록층의 역활을 한다. 이와 같이, 도 1과는 달리, p측은 클래드층으로서의 p형 AlInGaN 층(15A)과 콘택트층으로서의 p형 GaN 층(16)으로 분리되어 있다.
또한, 활성층(14)에 Al을 가하고, p측의 클래드층에도 Al을 첨가하여, n형 AlGaN 층(13), AlInGaN/AlGaN 활성층(14), p형 AlInGaN 층(15A)의 적층 구조의 격자 정수 차이가 작아지도록 하고 있다. n형 AlGaN 층(13)의 구성에 대해서는 상술한 n형 AlGaN 층(3)과 마찬가지지만, p형 AlInGaN 층(15A)에 대해서는 AlX3InY3GaZ3N(X3+Y3+Z3=1, 0<X3<1, 0<Y3<1, 0<Z3<1)으로 구성되고, Al 조성 비율 X3은 20%을 초과하면 결정성이 나빠지기 때문에, 0.01%~20%의 범위로 하는 것이 바람직하다.
또한, p형 AlInGaN 층(15A)은 도 4에 도시한 바와 같이, p형 AlInGaN/InGaN 초격자층(15B)으로 해도 된다. 도 4의 경우, p형 AlInGaN/InGaN 초격자층(15B)은 AlX4InY4GaZ4N(X4+Y4+Z4=1, 0<X4<1, 0<Y4<1, 0<Z4<1)과 InX5GaY5N(X5+Y5=1, 0<X5<1, 0<Y5<1)을 교대로 적층한 적층체로 구성되고, AlX4InY4GaZ4N의 Al 조성 비율 X4는 20%를 초과하면 결정성이 나빠지기 때문에, 0.01%~20%의 범위, In 조성 비율 Y4는 0<Y4<0.1, 한편, InX5GaY5N의 In 조성 비율 Y5은 0<Y5<0.1로 구성된다.
여기서, 활성층에 Al을 첨가하지 않고, 도 1과 같이, InGaN/GaN 활성층(4)으로서, p측을 클래드층으로서의 p형 AlInGaN 층(5)과 콘택트층으로서의 p형 GaN 층(6)으로 분리한 구성이 도 3이다.
이상과 같이, n측과 p측의 클래드층을 구성하고 있기 때문에, 이하와 같은 효과를 발휘한다. n측의 클래드층은 AlN 버퍼층(2) 상에 결정 성장시킨 n형 AlGaN 층(3)으로 구성되어 있어서, AlN과 AlGaN의 격자 정합성은 AlN과 GaN의 격자 정합성보다 좋아지기 때문에, 종래보다 격자 결함 등이 적은, 결정 품질이 좋은 n측 클래드층을 얻을 수 있다. 또한, AlN과 AlGaN은 조성 재료도 가깝게 되어 열팽창 계수도 가깝게 되기 때문에, 열에 의한 변형을 완화할 수 있다.
한편, p측 클래드층은 p형 AlInGaN 층 또는 p형 AlInGaN/InGaN 초격자층으로 구성되어 있어, 이들의 반도체층이 전자 블록층으로 되어서, 활성층으로부터 p측 클래드층으로 흘러들어 오는 전자를 억제하여, 발광 효율을 향상시킬 수 있다. 또한, In을 첨가하여, 적어도 p형 AlInGaN 층을 포함하도록 함으로써, 콘택트층인 p형 GaN 층(6, 16)에 격자 정합하기 쉬워져서, p형 GaN 콘택트층(6, 16)의 결정성이 향상됨과 아울러, 캐리어 농도가 증가하여, 홀주입 효율이 향상함으로써 발광 효율이 높아진다.
그런데, 도 1이나 도 3과 같이, 활성층(14)에 Al을 첨가하지 않은 InGaN/GaN 활성층을 이용한 경우에는 이하와 같은 문제가 발생한다. InGaN/GaN 활성층(4) 성장 후에, p형 GaN 층 등을 성막할 때에는 결정 품질을 높이기 위해서, 종래 활성층의 성장 온도보다 200℃~300℃ 높은 온도가 되는 1000℃ 부근의 성장 온도에서 에피텍셜 성장시키고 있고, 성장 시간은 보통 15~60분 정도 걸린다. 이와 같이, p형층의 성장 온도가 높기 때문에, 이미 성막되어 있는 활성층(4)이 열의 손상을 받아서 발광 특성이 현저하게 악화된다.
특히, 녹색~황색 영역의 발광 파장이 긴 파장의 질화물 반도체 발광 소자를 제작하는 경우, 우물층의 In 조성 비율이 20%를 넘을 정도로 높아지지만, In 조성 비율이 높아질수록, 고온 상태에 놓인 경우, In이 승화되어 깨지기 쉽게 되므로, 발광 효율이 극단적으로 떨어진다. 열의 손상을 계속 받으면, In이 분리되어 웨이퍼가 흑색화하는 경우도 발생한다. 이러한 문제를 해결하기 위해서, 활성층(14) 전체에 Al을 첨가하여 내열성을 향상시키고 있다. 또한, p형 GaN 층(16)의 성장 온도를, 1000℃ 부근의 고온이 아니라, 850℃ 정도로 함으로써 활성층의 열화를 더 방지할 수 있다.
AlInGaN/AlGaN 활성층(14)은 활성층 전체에 Al을 첨가하여 4원혼정계의 AlInGaN으로 하고, 우물층을 AlX1InY1GaZ1N 우물층(X1+Y1+Z1=1, 0<X1<1, 0<Y1<1, 0<Z1<1), 배리어층을 AlX2GaY2N 배리어층(X2+Y2=1, 0<X2<1, 0<Y2<1)의 다중 양자 우물 구조로 했다. 우물층의 Al 조성 비율 X1은 0.01%~6%, 배리어층의 Al 조성 비율 X2는 0.01%~20%로 할 수 있어서, Al 조성 비율이 20%를 초과하면 결정성이 나빠진다.
여기서, 일례를 나타내면, 배리어층은 논도핑 또는 Si 도핑 농도가 5×1016cm-3~1×1017cm-3 미만이고, 막 두께 70~170Å인 Al0 .005GaN로 구성된다. 한편, 우물층은 예컨대, 막 두께 28Å의 논도핑 Al0 .005InGaN로 구성하고, 우물층과 배리어층을 교대로 8주기 정도 적층한다. 상기한 바와 같이 활성층(4)의 우물층에 Al을 첨가함으로써, 열의 손상에 강한 활성층(14)을 구성하고, 한편 활성층(4)의 배리어층에 Al을 첨가함으로써, 와이드밴드갭화할 수 있어, 캐리어의 가둠 효과를 향상시킬 수 있어 광 출력을 높일 수 있다.
또한, 도 4와 같이, p형 클래드층을 p형 AlInGaN/InGaN 초격자층(15B)으로 한 경우에는 AlInGaN/AlGaN 활성층(14)과 p형 AlInGaN/InGaN 초격자층(15B)으로는 격자 정합성이 좋기 때문에, 초격자층(15B)의 결정성도 좋아진다.
다음으로 상기 내열성의 AlInGaN/AlGaN 활성층(14)에 대해서, 이하에 자세히 설명한다. 도 6은 AlInGaN/AlGaN 활성층(14)을 이용한 질화물 반도체 발광 소자 구조의 일례를 나타내는 것으로, 도 2나 도 4로부터 p형 AlInGaN 층(15A) 또는 p형 AlInGaN/InGaN 초격자층(15B)을 제외한 구조로 되어 있다. 도 2나 도 4와 같은 부호는, 같은 구조를 나타낸다.
따라서, p형 GaN 층(16)은 광이나 캐리어를 가두기 위한 클래드층으로서의 역할과 p전극(17)과의 오믹 접촉을 취하기 위한 콘택트층으로서의 역할을 겸하고 있다. p형 GaN 층(16)은 예컨대, p형 불순물 Mg가 3×1019cm-3 정도의 농도로 도핑되어 있다.
활성층(14)의 구조를 구체적으로 나타낸 것이 도 7이다. 활성층(14)이 n형 AlGaN 층(13)과 접하는 쪽에 배리어층(14a)이 배치되고, 그 위에 우물층(14b)이 적층되어 있으며, 이 배리어층(14a)과 우물층(14b)이 교대로 몇 주기가 적층된 후, 마지막 배리어층(14a)이 형성되어 있고, 이 마지막 배리어층(14a) 위에 p형 GaN 층(16)이 적층된다.
또한, AlInGaN/AlGaN 활성층(14)은 예컨대, 막 두께 28Å인 AlX1InY1GaZ1N 우물층(X1+Y1+Z1=1, 0<X1<1, 0<Y1<1, 0<Z1<1)과 막 두께 165Å인 AlX2GaZ2N 배리어층(X2+Y2=1, 0<X2<1, 0<Y2<1)을 교대로 8주기 적층한 다중 양자 우물 구조(MQW)에 의해 구성되어 있다.
여기서, 일례를 나타내면, 배리어층(14a)은 논도핑 또는 Si 도핑 농도가 5×1016cm-3~1×1017cm-3 미만이고, 막 두께 70~170Å인 Al0 .005GaN으로 구성된다. 한편, 우물층(14b)은 예컨대, 막 두께 28Å의 논도핑 Al0 .005InGaN로 구성하고, 우물층과 배리어층을 교대로 8주기 정도 적층한다. 상기한 바와 같이, 활성층(14)의 우물층에 Al을 첨가함으로써 열의 손상에 강한 활성층을 구성하고, 한편 활성층(14)의 배리어층에 Al을 첨가함으로써 와이드밴드갭화할 수 있어, 캐리어의 가둠 효과를 향상시킬 수 있어 광 출력을 높일 수 있다.
또한, Al을 첨가함으로써, 원하는 파장을 얻기 위해서는, 종래 구조의 InGaN 우물층의 In 조성 비율보다 In 조성을 약간 많게 하지 않으면 안 되지만, 이에 의해 피에조 효과가 증가하기 때문에, 상기한 바와 같이 n형 불순물인 Si를 활성층(14)에 도핑함으로써 피에조 효과를 저감할 수 있다.
도 6의 질화물 반도체 발광 소자에 있어서, 사파이어 기판(11) 상에 AlN 버퍼층(12)을 형성한 후, n형 AlGaN 층(13) 대신에, AlInGaN/AlGaN 초격자층을 형성하고, 활성층(14)으로서 AlInGaN 우물층과 AlGaN 배리어층을 5주기 형성한 후, 어닐링 처리를 행하며, 이 어닐링 온도(열 처리 온도)와 Al의 조성 비율에 의해서 활성층(14)의 표면이 흑색화되어 있는지 여부를 검사했다. Al의 조성 비율은 AlInGaN 우물층과 AlGaN 배리어층에서 공통이다.
도 10은 실험 데이터의 일부를 나타내는 것으로, 활성층(14) 표면의 화상 데이터를 세로축 Al 조성(Al/Ga 공급비), 가로축 열 처리 온도(어닐링 온도)의 좌표 상에 나열한 것이다. 활성층(14)에는 배리어층(장벽층)으로서 언도핑 AlGaN을 교대로 적층한 것을 이용하여, AlInGaN 우물층의 In 조성 비율은 20% 정도로 하고, 각 온도마다의 열 처리는 질소 분위기 중에서 행하고, 열 처리 시간은 30분으로 했다.
또한, 활성층에 Al을 첨가한 것과 비교하기 위해서, 활성층(14)을 종래의 InGaN/GaN 활성층으로 하고, 상기 AlInGaN/AlGaN 초격자층을 InGaN/GaN 초격자층으로 한 구성으로 같은 조건에서 열 처리를 행했다. 한편, InGaN 우물층의 In 조성 비율은 상기와 마찬가지로 20%정도로 했다. 도 10 중 파선은 웨이퍼의 흑색화가 시작되는 경계선을 나타낸다.
도 10으로부터도 알 수 있는 바와 같이, 종래의 InGaN/GaN 활성층에서는 950℃에서 웨이퍼의 흑색화가 나타난다. 그러나, AlInGaN/AlGaN 활성층에서, Al 조성이 0.5%인 경우, 1000℃의 열 처리에서 흑색화가 시작되고 있다. 또한, Al 조성을 증가시켜서 Al 조성이 1.0%인 경우에는 1050℃의 열 처리 온도가 되지 않으면, 흑색화되지 않아서, 1000℃에서도 활성층에 문제는 발생하지 않는다. Al 조성을 2.0%까지 증가시킨 경우에는 Al 조성 1.0%인 경우에 비해 상태는 변하지 않고 내열성은 그다지 향상되지 않는다.
다음으로 도 9는 PL(포토 루미네센스) 측정 결과를 나타낸다. 세로축은 PL 강도(임의 단위), 가로축은 열 처리 온도를 나타낸다. 우선, 도 10의 경우와 같이, 도 6의 구성에서 사파이어 기판(11) 상에, 활성층(14)으로서 AlInGaN 우물층과 AlGaN 배리어층 또는 AlInGaN 우물층과 GaN 배리어층을 5주기 정도 형성한 후, 어닐링 온도를 변화시켜 질소 분위기 중에서 열 처리(시간 30분)를 행하고, 그 후 실온에서 발광 스펙트럼(PL 강도 분포)을 측정하여, 각 온도마다의 PL 강도 분포의 적분값을 구했다.
곡선 Al은 활성층이 AlInGaN 우물층/AlGaN 배리어층의 MQW 구조로 Al의 조성 비율이 0.25%인 것을 나타낸다. 곡선 A2는 종래 구조의 활성층을 이용한 것으로, InGaN 우물층/GaN 배리어층의 MQW 구조의 경우를 나타낸다. 곡선 A3는 활성층이 AlInGaN 우물층/GaN 배리어층의 MQW 구조로, Al의 조성 비율이 1%를 나타낸다. 곡선 A4는 활성층이 AlInGaN 우물층/AlGaN 배리어층의 MQW 구조로 Al의 조성 비율이 1%를 나타낸다.
종래 구조의 활성층을 이용한 A2에서는, 950℃의 열 처리를 행하면, PL 강도가 격감해서 활성층의 열화가 나타난다. 이것은 도 10의 결과와도 일치하고 있다. 한편, Al의 조성 비율이 0.25%에서는 950℃ 부근에서 양호한 PL 강도를 나타내고, 1000℃의 열 처리로 PL 강도가 낮아져 있다. 따라서, Al을 첨가한 A1 쪽이, 종래 구조의 활성층을 이용한 A2보다 T℃(도면에서는 50℃) 내열성이 향상했다. 또한, A3에서는 우물층에만 Al가 1% 첨가되어 있지만, 1000℃가 되면 발광 강도가 저하되어서, 내열성은 A1과 거의 변하지 않지만, Al 조성 비율의 증가와 함께 발광 강도도 저하되어 있다. 한편, 우물층과 배리어층 양쪽에 Al을 1% 첨가한 A4는 도 10도 참조하면 알 수 있는 바와 같이 내열성은 A1이나 A3보다 향상하지만, 발광 강도는 A3보다 저하된다.
이상과 같이, 도 9, 10에 도시된 측정 결과로부터는 활성층에 Al이 조금이라도 첨가되어 있으면, 내열성의 향상이 있다고 생각된다.
도 6의 질화물 반도체 소자의 제조 방법을 설명한다. 우선, 사파이어 기판(11)을 MOCVD(유기 금속 화학 기상 성장) 장치에 넣고, 수소 가스를 흘리면서 1050℃ 정도까지 온도를 높여서, 사파이어 기판(11)을 서멀 클리닝한다. 온도를 그대로 유지하거나 혹은 900℃ 이상의 적절한 온도까지 낮춰서, 고온 AlN 버퍼층(12)을 성장시킨다. 이 고온 AlN 버퍼층(12)에 대한 성장 온도에 대해서는 900℃ 이상의 온도가 필요하다. 반응실에, 예컨대 Al의 원료 가스로서 트라이메틸알루미늄(TMA), N(질소)의 원료 가스로서 암모니아(NH3)를 공급하여 고온 AlN 버퍼층을 제작한다.
다음으로 성장 온도를 1020℃~1040℃로 하고, TMA의 공급에 더해서 예컨대, 트라이메틸갈륨(TMGa)을 20μ몰/분 공급하여, n형 도펀트 가스로서 실레인(SiH4)을 공급하여 n형 AlGaN 층(13)을 성장시킨다.
다음 활성층(14)의 성장에 대해서는 도 8을 참조하면서 설명하면, 캐리어 가스인 질소(N2)를 흘려서, Ga 원자의 원료 가스인 트라이에틸갈륨(TEG) 또는 트라이메틸갈륨(TMG), 질소 원자의 원료 가스인 암모니아(NH3), Al원자의 재료 가스로서 트라이메틸알루미늄(TMA)을 공급한다. 한편, n형으로 하는 경우에는 도펀트 가스로서의 실레인(SiH4)도 공급한다.
도 8로부터도 알 수 있는 바와 같이, TEG, TMA 및 도시는 하고 있지 않지만 NH3에 대해서는 활성층(14)의 제작중에는 연속해서 흘리도록 하고, 우물층(14b)을 제작할 때에만, In 원자의 원료 가스인 트라이메틸인듐(TMI)을 도면과 같이 시간 L동안만 흘리도록 한다. 그리고, TMI를 공급하는 기간과 공급을 정지하는 기간을 교대로 설정한다. 이렇게 해서, 시간 L에 대응하는 기간에는 우물층(14b)이, 그 외의 TMI의 공급이 정지되어 있는 기간에는 배리어층(14a)이 제작되어, 배리어층(14a)과 우물층(14b)이 교대로 형성된다.
성장 조건으로서 일례를 나타내면, 우물층(14b) 및 배리어층(14a) 모두 성장 온도는 730℃로 공통으로 하고, 우물층(14b)의 성장 시간(기간 L에 상당)은 0.86분, 배리어층(4a)의 성장 시간 7분, TEG 유량 74sccm, TMI 유량 115sccm, TMA 유량 10~200sccm 등으로 했다.
AlInGaN/AlGaN 활성층(14)의 성장 후, TMIn의 공급을 정지하여, 성장 온도를 1020℃~1040℃로 상승시켜서, Ga 원자의 원료 가스인 트라이메틸갈륨(TMGa), 질소 원자의 원료 가스인 암모니아(NH3), p형 불순물 Mg의 도펀트 재료인 CP2Mg(비스사이클로펜타다이에닐마그네슘)를 공급하여, p형 GaN 층(16)을 성장시킨다.
여기서, 성장 막 두께의 일례를 나타내면, 고온 AlN 버퍼층(12)은 10Å~50Å, n형 AlGaN 층(13)은 4μm정도, AlInGaN/AlGaN 활성층(14)은 0.1μm정도, p형 GaN 콘택트층(16)은 0.2μm정도로 할 수 있다.
이상과 같이, p형 GaN 층(16)까지를 적층한 후, 메사 에칭을 행하고, n형 AlGaN 층(13)의 일부를 노출시키며, 이 노출된 표면에 n 전극(18)을 형성한다. 한편 p형 GaN 층(16) 위에 p전극(17)을 형성한다.
이상과 같이, AlN 버퍼층(12)을 성장 온도 900℃ 이상에서 성장시킨 고온 AlN 버퍼층으로 해 두면, n형 AlGaN 층(13)의 성장 온도의 차이가 작아져서, 성장 온도 차이에 의한 AlN 버퍼층(12)의 열 변형을 방지할 수 있다.
그런데, AlN 버퍼층(12)의 제작 방법으로는, 성장용 기판 상에 성장 온도 400~800℃의 저온으로, 막 두께가 100~500Å(옹스트롬)의 저온 AlN 버퍼층으로 하는 것도 가능하다. 그러나, 저온 AlN 버퍼층의 경우, 막 두께가 얇은 쪽이 그 위에 결정 성장시키는 GaN 막의 결정축의 방향이 쉽게 정렬되기 때문에, GaN 막의 결정성이 좋게 되지만, 막 두께를 얇게 하면 표면에는 육각형 파셋이 쉽게 형성되게 되어서, GaN 막의 표면 모폴로지가 나빠지기 때문에, 디바이스 제작에 이용하는데는 문제가 있었다.
그래서, 이들의 문제를 해결하기 위해서, 900℃ 이상의 고온에서 제작되는 고온 AlN 버퍼층을 성장용 기판 위에 성장시킨 후, 질화물 반도체 결정을 적층하는 수법이 제안되어 있다. 그러나 고온 AlN 버퍼층은 그 성장 조건이 어려워서, AlN 버퍼층 상에 형성되는 질화물 반도체 결정의 결정성 및 표면 모폴로지를 악화시켜 버리는 경우가 있어서, 양질의 질화물 반도체 결정을 제작하기 어려웠다.
종래, 고온 AlN 버퍼층을 제작하는 경우, 예컨대, Ⅲ족 가스로서 트라이메틸알루미늄(TMA)과, V족 가스로서 암모니아(NH3)가 이용되고 있고, 이들 원료 가스의 반응실로의 공급은 도 14에 도시되는 타임 차트에 따라서 실시된다. 우선, 시각 t0에 TMA의 공급이 개시(온)되고, 그 후 시각 t1에 NH3의 공급이 개시(온)된다. TMA 및 NH3 모두, 한번 공급이 온 상태로 된 뒤에는 고온 AlN 버퍼층의 제작 종료까지 원료 가스를 계속 흘린다.
이상과 같이 제작된 고온 AlN 버퍼층에서, NH3/TMA의 몰비가 높으면, AlN 버퍼층 상에 결정 성장시킨 질화물 반도체 결정 표면의 평탄성이 나빠진다. 도 15는 NH3/TMA의 몰비 1800에서 형성된 AlN 버퍼층 상에 결정 성장시킨 GaN 결정의 표면을 나타내지만, 표면이 황폐화되어 있다는 것을 알 수 있다.
한편, NH3/TMA의 몰비가 낮으면, 고온 AlN 버퍼층 상에 결정 성장시킨 질화물 반도체 결정의 결정성이 나빠진다. 이 상태를 나타내는 것이 도 16, 17이며, 도 16은 AlN 버퍼층 상에 결정 성장시킨 GaN 결정의 표면 상태를 나타내고, 도 17은 GaN 결정중인 상태를 나타낸다. 또한, NH3/TMA의 몰비는 1200으로 했다. 도 16으로부터 알 수 있는 바와 같이, GaN 결정의 표면의 평탄성은 매우 좋아지지만, 도 17에 도시된 바와 같이, GaN 결정중에 Al가 혼입되게 되어서, GaN 결정의 결정성이 나빠진다.
이와 같이, 일반적으로, 공급되는 반응 가스의 N 원료/Al 원료의 몰비가 작아지면 고온 AlN 버퍼층 상의 질화물 반도체 결정의 결정성에 영향을 미치고, 한편 N 원료/Al 원료의 몰비가 커지면 질화물 반도체 결정의 표면 모폴로지를 악화시키게 된다.
그래서, 본 발명의 도 1~도 4, 도 6 등의 구성에 있어서의 고온 AlN 버퍼층(1, 11)을 형성할 때에는 아래와 같이, 고온 AlN 버퍼층을 제작한다. 도 11은 본 발명의 질화물 반도체의 제조 방법의 주요 공정의 타임 차트를 나타낸다. 또한, 도 12는 본 발명의 질화물 반도체의 제조 방법에 의해 제작되는 질화물 반도체의 기본 구조를 나타낸다.
성장용 기판(21) 상에 AlN 버퍼층(22)을 적층하고, 그 위에 질화물 반도체 결정(30)을 결정 성장시키는 것이다. 이 질화물 반도체는 이미 알려진 MOCVD 법 등에 의해서 형성한다. 한편, 질화물 반도체 결정(30)은 AlGaInN 4원혼정을 나타내고, 이른바 Ⅲ-V족 질화물 반도체라고 불리는 것으로, AlxGayInzN(x+y+z=1, 0≤x≤1, 0≤y≤1, 0≤z≤1)으로 나타낼 수 있다.
본 발명에서 특징적인 것은, AlN 버퍼층(22)을 결정 성장시키는 경우, 900℃ 이상의 고온에서 성장시킴과 아울러, AlN 버퍼층(22)의 Al 원료로서 이용하는 트라이메틸알루미늄(TMA)과 암모니아(NH3)를 교대로 공급하는 것에 있다. 이 경우, 트라이메틸알루미늄(TMA)을 먼저 반응실에 공급해도, 암모니아(NH3)를 먼저 반응실에 공급해도 되지만, 트라이메틸알루미늄(TMA)을 먼저 반응실에 공급해 두는 편이 바람직하다.
도 11의 타임 차트는 가로축이 시간을, 세로축이 공급의 온-오프의 상태를 나타낸다. 한편, 도시는 하고 있지 않지만, 수소 등의 캐리어 가스도 물론 흐르고 있다. 본 발명에서는 우선, TMA의 공급을 시각 t0에 개시(온)한 후, 소정 막 두께의 AlN 버퍼층(22)이 형성될 때까지는 도 11의 상단에 나타낸 바와 같이 TMA의 공급은 간헐적으로 행해진다. 또한, NH3의 공급을 시각 t1에 개시(온)한 후, 소정 막 두께의 AlN 버퍼층(22)이 형성될 때까지는 도 11의 하단에 나타낸 바와 같이, NH3의 공급도 간헐적으로 행해진다. 또한, TMA의 공급과 NH3의 공급이 겹치는 일 없이 교대로 실시된다.
우선, 시각 t0에 TMA의 공급이 시작되고, L의 기간 연속적으로 TMA가 공급된 후, 시각 t1에 TMA의 공급이 정지(오프)됨과 아울러, NH3의 공급을 개시한다.
다음으로 NH3의 공급은 시각 t1~t2까지의 W의 기간 연속적으로 실시된 후, 시각 t2에 공급이 정지(오프)됨과 아울러, TMA의 공급이 개시된다. 시각 t2~t3까지의 기간 L에 대해서는 TMA가 시각 t2~t3까지의 L의 기간 연속적으로 공급된 후, 시각 t3에 공급이 정지(오프)됨과 아울러, NH3의 공급이 개시된다. 다음으로 시각 t3~t4까지의 W의 기간, NH3가 공급된 후, 시각 t4에 공급이 오프로 됨과 아울러 TMA의 공급이 개시된다. 그 후, t4~t5의 L의 기간에는 TMA만이 공급된다.
마찬가지로, 다음 시각 t5~t6까지의 W 및 시각 t7~t8까지의 W의 기간은 TMA의 공급이 정지되고 NH3만이 공급되며, 시각 t6~t7까지의 기간 L의 동안에는 NH3의 공급이 정지되고 TMA의 공급만이 행해진다. 이상과 마찬가지로, 기간 W의 동안에는 NH3의 공급만을 행하고, L의 기간의 동안에는 TMA의 공급만을 행하며, NH3와 TMA의 공급은 교대로 반복해서 행해진다. W+L의 반복 회수는 필요에 따라 증감될 수 있다.
이상과 마찬가지로, AlN의 N(질소) 원료의 공급과 Al(알루미늄) 원료의 공급을 교대로 반복해서 행함으로써 N 원료/Al 원료의 몰비를 적절한 값으로 설정하여, 질화물 반도체 결정(30)의 결정성 중에 Al가 취입되지 않도록 함과 아울러, 표면 모폴로지가 좋은 질화물 반도체 결정(30)을 형성할 수 있다.
한편, 성장 압력은 200Torr로 하고, 캐리어 가스로서는 수소를 이용하여, 이 캐리어 수소(H2)의 유량을 14L/분으로 하며, TMA의 유량에 대해서는 20cc/분, NH3의 유량에 대해서는 500cc/분으로 했다. 이 때의 NH3/TMA의 몰비를 계산하면, 약 2600가 된다. 또한, W는 4초~30초, L은 3초~18초, W+L의 반복 회수는 3회~5회의 범위로 형성할 수 있고, 예컨대, W는 9초, L은 6초, W+L의 반복 회수는 5회로 한 경우, 막 두께 20Å~30Å 정도의 AlN 버퍼층을 형성할 수 있었다. 이와 같이, AlN 버퍼층(22)을 결정 성장시킨 경우, 예컨대 막 두께가 10Å~50Å의 AlN 버퍼층으로서는 75초 정도까지에서 제작할 수 있지만, 종래의 도 14에 나타내는 방법에서는 10분~15분의 성장 시간이 필요하게 되어서, 도 11의 본 발명의 방법을 이용함으로써 AlN 버퍼층의 성장 시간을 대폭 단축할 수 있다.
도 2의 AlN 버퍼층(22) 상에 적층된 질화물 반도체 결정(30)의 구체예로서, 도 1~도 4, 도 6에 나타내는 구성을 들 수 있지만, 그 외의 일례를 나타내는 것이 도 13이다. 성장용 기판으로서의 사파이어 기판(21) 상에 결정 성장시킨 AlN 버퍼층(22) 상에 Si 도핑 농도 3×1018cm-3의 n형 GaN 콘택트층(23), Si 도핑 농도5×1016cm-3의 n형 GaN 층(24), MQW 활성층(25), Mg 도핑의 p형 GaN 콘택트층(26)이 차례로 적층되어 있고, n형 GaN 콘택트층(23)~p형 GaN 콘택트층(26)까지가, 도 12의 질화물 반도체 결정(30)에 상당한다. 이들 각 반도체층은 MOCVD 법에 의해서 형성된다. 또한, MQW 활성층(25)은 예컨대, 논도핑 GaN으로 이루어지는 장벽층과, 논도핑 InX1Ga1 -X1N(0<X1)으로 이루어지는 우물층의 다중 양자 우물 구조로 구성된다.
도 13의 질화물 반도체의 제조 방법을 설명한다. 우선, 성장용 기판으로서 사파이어 기판(21)을 MOCVD(유기 금속 화학 기상 성장) 장치에 넣고, 수소 가스를 흘리면서, 1050℃ 정도까지 온도를 높여서, 사파이어 기판(21)을 서멀 클리닝한다. 온도를 그대로 유지하거나 혹은 900℃ 이상의 적절한 온도까지 낮추고, 고온 AlN 버퍼층(22)을 성장시킨다. 이 고온 AlN 버퍼층(22)에 대한 성장 온도에 대해서는 900℃ 이상의 온도가 필요하여서, 900℃~950℃의 범위로 설정되는 것이 바람직하다.
도 11에 나타낸 바와 같이, Al 원료로서 이용하는 반응 가스(예컨대 TMA)를 먼저 반응실에 연속적으로 흘려 두고, 다음으로 N 원료로서 이용하는 반응 가스(예컨대 NH3)를 공급할 때에 Al 원료 가스를 정지하고, 그 후에는 Al 원료 가스의 공급과 N 원료 가스의 공급을 교대로 행하여, 고온 AlN 버퍼층(22)을 제작한다.
다음으로 성장 온도를 1020℃~1040℃로 해서, TMA의 공급을 정지하고, 예컨대, 트라이메틸갈륨(TMGa)을 20μ몰/분 공급하여, n형 도펀트 가스로서 실레인(SiH4)을 공급하여 n형 GaN 콘택트층(23)을 성장시킨다. 그 후, 실레인(SiH4)의 공급량을 줄여서, 저도핑층에서 클래드층으로서의 역활을 하는 n형 GaN 층(24)을 형성한다.
다음으로 TMGa, 실레인의 공급을 정지하고, 암모니아와 수소의 혼합 분위기 중에서 기판 온도를 700℃~800℃의 사이로 낮춰서, 트라이메틸인듐(TMIn)을 200μ몰/분, 트라이에틸갈륨(TEGa)을 20μ몰/분 공급하고, MQW 활성층(25)의 논도핑 InGaN 우물층을 적층하며 TMIn의 공급만을 정지하여 논도핑 GaN으로 이루어지는 장벽층을 적층한다. 그리고, GaN 장벽층과 InGaN 우물층의 반복에 의해 다중 양자 우물 구조로 한다.
MQW 활성층(25) 성장후, 성장 온도를 1020℃~1040℃로 상승시켜서, Ga 원자의 원료 가스인 트라이메틸갈륨(TMGa), 질소 원자의 원료 가스인 암모니아(NH3), p형 불순물 Mg의 도펀트 재료인 CP2Mg(비스사이클로펜타다이에닐마그네슘)를 공급하여, p형 GaN 콘택트층(26)을 성장시킨다.
상술한 바와 같게, AlN 버퍼층(22)의 성장 온도를 900℃~950℃의 사이로 설정해 두면, n형 GaN 콘택트층(23)의 성장 온도와의 차이가 작아져서, 성장 온도 차이에 의한 AlN 버퍼층(22)의 열 변형을 방지할 수 있다. 성장 막 두께 등의 구성의 일례에 대해서 나타내면, 고온 AlN 버퍼층(22)은 10Å~50Å, n형 GaN 콘택트층(23)은 4~6μm, n형 GaN 클래드층(24)은 200nm 정도, MQW 활성층(25)은 막 두께 20Å~30Å의 InGaN 우물층과 막 두께 120Å~180Å의 GaN 장벽층을 교대로 8주기 적층한 다중 양자 우물 구조로 했다. 또한, p형 GaN 콘택트층(26)은 막 두께 0.2μm 정도로 형성하여, 상기 성장 온도와는 달리, 저온 성장시켜서, p형 불순물 Mg을 변조 도핑시킨 p형 GaN 층으로 했다. 또한, 도시되어 있지 않지만, p형 GaN 콘택트층(26) 상에 ZnO 전극(투명 전극)을 형성하고, 이 ZnO 전극 상에 산화막 등에 의한 DBR 층(광 반사층)을 형성하도록 해도 된다.
이상과 같이, 질화물 반도체 결정을 형성한 후, 메사 에칭을 행하여, n형 GaN 콘택트층(23)의 일부를 노출시키고, 이 노출된 표면에 n전극(28)을 형성한다. 한편 p형 GaN 콘택트층(26) 위에 p전극(27)을 형성한다.
p전극(27)과 n전극(28)은 Al 또는 Al/Ni의 금속 다층막 구조 중 어느 하나를 이용하고, Al/Ni의 경우에는 각 막 두께는 3000Å/500Å 등으로 형성했다.
그런데, 상술한 바와 같이, p형 GaN 콘택트층(26)을 900℃ 이하의 저온에서 성장시켜서, p형 불순물을 변조 도핑시킨 p형 GaN 층으로 할 수 있다. 이 방법에 대해서 이하에 구체적으로 설명한다.
도 5는 도 1~도 4의 p형 GaN 층(6, 16)을 4층 구조로 한 예를 게시하는 것이다. 도 5(a)는 도 1, 3의 p형 GaN 층(6)을 4층의 다층 구조로 한 것으로, 도 5(b)는 도 2, 4의 p형 GaN 층(16)을 4층의 다층 구조로 한 것이다. 예컨대, p형 GaN 층(6, 16)은 p형 불순물을 도핑한 0.05~1μm정도의 막 두께로 형성되고, p형 불순물로서는 마그네슘(Mg), 아연(Zn), 카드뮴(Cd), 칼슘(Ca), 베릴륨(Be), 탄소(C) 등을 사용할 수 있다.
p형 GaN 층(6, 16)의 구성예는 구체적으로는 이하와 같다. 즉, 도 5(a), (b)에 나타낸 바와 같이, p형 클래드층(5, 15) 위에 형성된 제 1 p형 GaN 층(61)과, 제 1 p형 GaN 층(61) 상에 형성되며, 제 1 p형 GaN 층(61)의 p형 불순물보다 저농도의 p형 불순물을 포함하는 제 2 p형 GaN 층(62)과, 제 2 p형 GaN 층(62) 상에 형성되며 제 2 p형 GaN 층(62)의 p형 불순물보다 고농도의 p형 불순물을 포함하는 제 3 p형 GaN 층(63)과, 제 3 p형 GaN 층(63) 상에 형성되며 제 3 p형 GaN 층(63)의 p형 불순물보다 저농도의 p형 불순물을 포함하는 제 4 p형 GaN 층(64)을 구비하고 있다. 이와 같이, p형 불순물 농도가, 활성층(4, 14)에 가까운 p형 GaN 층부터 고농도, 저농도, 고농도, 저농도로 교대로 반복되는 농도 변조가 행해져 있다.
제 2 p형 GaN 층(62)의 두께는 제 1 p형 GaN 층(61), 제 3 p형 GaN 층(63), 제 4 p형 GaN 층(64) 모두의 두께보다 두껍게 형성된다.
여기서, 구체적으로 각 층의 재료와 두께를 설명한다. 제 1 p형 GaN 층(61)은 예컨대 p형 불순물 Mg 농도가 약 2×1020cm-3, 막 두께가 약 50nm 정도로 형성된다. 제 1 p형 GaN 층(61) 상에 배치되는 제 2 p형 GaN 층(62)은 제 1 p형 GaN 층(61)보다 저농도의 p형 불순물이 첨가되어 있고, 예컨대 p형 불순물 Mg 농도가 약 4×1019cm-3, 막 두께 약 100nm 정도로 형성된다. 제 2 p형 GaN 층(62) 상에 배치되는 제 3 p형 GaN 층(63)은 제 2 p형 GaN 층(62)보다 고농도의 p형 불순물이 첨가되어 있고, 예컨대 p형 불순물 Mg 농도가 약 1×1020cm-3, 막 두께 약 40nm 정도의 p형 GaN 층으로 형성된다. 제 3 p형 GaN 층(63) 상에 배치되는 제 4 p형 GaN 층(64)은 제 3 p형 GaN 층(63)보다 저농도의 p형 불순물이 첨가되어 있고, 예컨대 p형 불순물 Mg 농도가 약 8×1019cm-3, 막 두께 약 10nm 정도로 형성된다.
상기한 바와 같이, p형 GaN 층(6, 16)은 Mg 농도가 다른 4층의 제 1 p형 GaN 층(61)~제 4 p형 GaN 층(64)이 적층된 적층 구조로 이루어진다. 제 1 p형 GaN 층(61)~제 4 p형 GaN 층(64)은 활성층(4, 14)으로의 열 손상을 저감시키기 위해서, 약 800℃~900℃의 저온에서 성장시킨다.
활성층에 가장 가까운 제 1 p형 GaN 층(61)은 Mg 농도가 높을수록 발광 강도가 높아지기 때문에, Mg 농도는 높으면 높을수록 바람직하다. 제 2 p형 GaN 층(62)은 불순물 Mg을 너무 첨가하면, Mg에 기인한 결정 결함이 증가해서, 막의 저항이 높아지기 때문에, 1019cm-3대의 중간 정도의 Mg 농도로 하는 것이 바람직하다. 제 3 p형 GaN 층(63)은 활성층으로의 정공 주입량을 정하는 층이기 때문에, 제 2 p형 GaN 층(62)보다는 약간 높은 쪽의 Mg 농도로 하는 것이 바람직하다. 제 4 p형 GaN 층(64)은 p전극(7, 17)과의 오믹 콘택트를 취하기 위한 층으로, 실질적으로 공핍화되어 있다. 반도체 발광 소자의 순방향 전압 Vf을 가장 낮출 때의 Mg 농도가 되도록, 제 4 p형 GaN 층(64)에는 Mg이 불순물 첨가된다.
제 1 p형 GaN 층(61)~제 4 p형 GaN 층(64)까지의 4층을 결정 성장시키는 경우, p전극에 가까운 제 3 p형 GaN 층(63) 및 제 4 p형 GaN 층(64)은 막 중의 정공 농도를 상승시킬 필요가 있기 때문에, 캐리어 가스 중의 H2 가스량을 많게 한다. 또한, 활성층에 가까운 제 1 p형 GaN 층(61) 및 제 2 p형 GaN 층(62)은 캐리어 가스 중의 H2 가스량을 많게 할 필요는 없으며, 활성층을 N2 캐리어 가스로 성장시키는 그 연장에서 결정 성장시킨다. 이들 p형 GaN 층을 성장시킬 때에는 V족 가스와 Ⅲ족 가스의 몰비(V/Ⅲ)를 가능한 한 높이는 편이 보다 저 저항의 막을 성장시킬 수 있어서, 발광 소자의 순 방향 전압(Vf)을 낮출 수 있다.
상기한 바와 같이, 저온에서 제 1 p형 GaN 층(61)~제 4 p형 GaN 층(64)을 형성해서 활성층으로의 열 손상을 저감시키고, 또한 순 방향 전압(Vf)을 저하시켜서 발광 효율을 향상시킬 수 있다.
다음으로 p형 GaN 층(6, 16)을 구성하는 제 1 p형 GaN 층(61)~제 4 p형 GaN 층(64)까지의 제조 방법을 이하에 설명한다. 상술한 바와 같이, 기판 온도를 800℃~900℃ 정도로 해서, 제 1 p형 GaN 층(61)~제 4 p형 GaN 층(64)의 합계 막 두께 0.05~1μm 정도 형성한다.
p형 불순물로서 Mg를 도핑하는 경우에는, 원료 가스로서 비스사이클로펜타다이에닐마그네슘(Cp2Mg) 가스를 이용해서, p형 GaN 층의 Ga 원료 가스인 TMG 가스, N 원료 가스인 NH3 가스와 함께 공급하여, 제 1 p형 GaN 층(61)~제 4 p형 GaN 층(64)을 형성한다.
도 24는 제 1 p형 GaN 층(61)~제 4 p형 GaN 층(64)을 형성할 때의 성장 온도 분포 (a)와, 캐리어 가스로서의 수소 가스 플로우의 조건 (b)~(e)를 설명하는 도면을 나타낸다. 또한, 도 25는 제 1 p형 GaN 층(61)~제 4 p형 GaN 층(64)을 형성할 때의 성장 온도 분포 (a)와 질소 가스 플로우 (b) 및 암모니아 가스 플로우 (c)의 조건을 설명하는 도면을 나타낸다.
도 24(a) 및 도 25(a)에 나타내는 성장 온도 분포에 있어서, 시각 t1~t2의 기간 T1은 제 1 p형 GaN 층(61)을 형성하는 기간이고, 시각 t2~t3의 기간 T2는 제 2 p형 GaN 층(62)을 형성하는 기간이며, 시각 t3~t4의 기간 T3은 제 3 p형 GaN 층(63)을 형성하는 기간이고, 시각 t4~t5의 기간 T4은 제 4 p형 GaN 층(64)을 형성하는 기간이다. 시각 t5~t6의 기간 T5은 기판 온도를 850℃부터 350℃까지 냉각하는 기간이다.
도 24에 나타낸 바와 같이, 제 1 p형 GaN 층(61)~제 4 p형 GaN 층(64)은 약 800℃~900℃ 정도의 저온에서 형성하며, 수소를 포함하지 않는 캐리어 가스에 의해서 원료 가스를 공급하여, 복수의 p형 GaN 층(61~64) 중 적어도 한 층을 형성한다. 여기서, 질화물을 CVD 법에 의해 성장시키는 경우, 캐리어 가스로는 보통, 수소(H2) 또는 질소(N2) 또는 수소와 질소의 혼합 가스 등이 자주 이용된다. 그래서, 수소를 포함하지 않는 캐리어 가스의 일례로서 질소 가스만으로 구성되는 가스 등이, 수소를 포함하는 가스의 일례로서는 수소 가스만으로 구성되는 가스나 수소와 질소의 혼합 가스 등을 들 수 있다.
수소를 포함하는 캐리어 가스에 의해서 p형 GaN 층을 형성하는 경우, Mg와 함께 취입되는 수소 원자에 의해서 Mg가 활성화되기 어렵게 되어서, p형 GaN 층의 p형화가 저해되는 원인이 된다. 이 때문에, p형 GaN 층을 형성한 후, 수소 원자를 제거하고 p형 GaN 층을 p형화하기 위한 어닐링(이하에 있어서「p형화 어닐링」이라 한다)을 실시할 필요가 있다.
그러나, 본 실시예에서는, 제 1 p형 GaN 층(61)~제 4 p형 GaN 층(64) 중 적어도 한 층을, 수소를 포함하지 않는 캐리어 가스에 의해서 Mg의 원료 가스를 공급해서 형성함으로써 p형화 어닐링 공정을 생략할 수 있다. 제 1 p형 GaN 층(61)~제 4 p형 GaN 층(64) 중 어느 부분을 수소를 포함하지 않는 캐리어 가스에 의해서 형성할지는 임의로 설정할 수 있다.
예컨대, 도 24(b)에 나타낸 바와 같이, 제 1 p형 GaN 층(61)~제 4 p형 GaN 층(64) 중 막 두께가 두꺼운 제 2 p형 GaN 층(62)이나, Mg 농도가 높은 제 1 p형 GaN 층(61)을 수소를 포함하지 않는 캐리어 가스에 의해서 형성하는 것이, p형화 어닐링 공정을 생략한다는 점에서 바람직하다. 예컨대, 도 24(c)는 제 1 p형 GaN 층(61)~제 3 p형 GaN 층(63)을 수소를 포함하지 않는 캐리어 가스에 의해서 형성하는 예이다. 도 24(d)는 제 1 p형 GaN 층(61) 및 제 3 p형 GaN 층(63)을 수소를 포함하지 않는 캐리어 가스에 의해서 형성하는 예이다. 도 24(e)는 제 2 p형 GaN 층(62) 및 제 3 p형 GaN 층(63)을 수소를 포함하지 않는 캐리어 가스에 의해서 형성하는 예이다.
한편, 도 24(b)~도 24(e)에 나타낸 바와 같이, p전극(7, 17)과 접하는 제 4 p형 GaN 층(64)은 결정 상태를 가능한 한 좋게 하기 위해서, 수소를 포함하는 캐리어 가스에 의해서 Mg의 원료 가스를 공급하여 형성하는 것이 바람직하다. 이것은 일반적으로, 수소를 포함하는 캐리어 가스에 의해서 Mg의 원료 가스를 공급하는 경우가, 수소를 포함하지 않는 캐리어 가스에 의해서 형성하는 경우에 비해서, Mg가 도핑된 p형 반도체층의 결정 상태가 좋기 때문이다.
도 24 및 도 25에 따라서, 제 1 p형 GaN 층(61)~제 4 p형 GaN 층(64)의 제조 방법의 일례에 대하여 자세하게 설명한다. 한편, p형 불순물로서 Mg를 이용하고 있지만, 상술한 다른 p형 불순물을 이용해도 된다. 도 24(b)에 나타낸 바와 같이, 제 1 p형 GaN 층(61) 및 제 2 p형 GaN 층(62)을 수소를 포함하지 않는 캐리어 가스에 의해서 형성하고, 제 3 p형 GaN 층(63) 및 제 4 p형 GaN 층(64)을 수소를 포함하는 캐리어 가스에 의해서 형성하는 경우를 대표예로 해서 설명한다.
도 24 및 도 25에 나타낸 바와 같이, 제 1 p형 GaN 층(61)~제 4 p형 GaN 층(64)을 형성하는 기판 온도 Tp는 850℃, 압력은 200Torr으로 공통으로 설정된다.
우선, 제 1 공정에서, 시각 t1~시각 t2에서, 캐리어 가스로서 N2 가스를 공급하고, 원료 가스로서 NH3 가스, TMG 가스, 비스사이클로펜타다이에닐마그네슘(Cp2Mg) 가스를 각각 MOCVD 장치의 성장실에 공급하여 제 1 p형 GaN 층(61)이 형성된다. 시각 t1~시각 t2 사이를 5분으로 해서, 막 두께 50nm, Mg 농도 2×1020cm-3인 제 1 질화물계 반도체층(41)이 형성된다.
제 2 공정, 즉 시각 t2~시각 t3에서, 캐리어 가스로서 N2 가스를 공급하고, 원료 가스로서 NH3 가스, TMG 가스, Cp2Mg 가스를 각각 성장실에 공급하여 제 2 p형 GaN 층(62)이 형성된다. 시각 t2~시각 t3 사이를 21분으로 해서, 막 두께 100nm, Mg 농도 4×1019cm-3의 제 2 p형 GaN 층(62)이 형성된다.
제 3 공정, 즉 시각 t3~시각 t4에서, 캐리어 가스로서 H2 가스와 N2 가스의 혼합 가스를 공급하고, 원료 가스로서 NH3 가스, TMG 가스, Cp2Mg 가스를 각각 성장실에 공급하여 제 3 p형 GaN 층(63)이 형성된다. 시각 t3~시각 t4 사이를 1분으로 해서, 막 두께 40nm, Mg 농도 1×1020cm-3의 제 3 p형 GaN 층(63)이 형성된다.
제 4 공정, 즉 시각 t4~시각 t5에 있어서, 캐리어 가스로서 H2 가스와 N2 가스의 혼합 가스를 공급하고, 원료 가스로서 NH3 가스, TMG 가스, Cp2Mg 가스를 각각 성장실에 공급하여 제 4 p형 GaN 층(64)이 형성된다. 시각 t4~시각 t5 사이를 3분으로 해서, 막 두께 10nm, Mg 농도 8×1019cm-3의 제 4 p형 GaN 층(64)이 형성된다.
제 5 공정, 즉 시각 t5~시각 t6에 있어서, 캐리어 가스로서 N 가스를 공급하면서, 기판 온도를 온도 Tp(850℃)부터 온도 Td(350℃) 이하까지 온도를 낮춘다. 즉, 400℃ 이상에서 행하는 p형화 어닐링은 실시되지 않는다.
상기한 제 1 공정~제 5 공정에 의해서, 제 1 p형 GaN 층(61)~제 4 p형 GaN 층(64)이 형성된다. Mg 농도가 높은 제 1 p형 GaN 층(61) 및 막 두께가 두꺼운 제 2 p형 GaN 층(62)을 H2 가스를 포함하지 않는 캐리어 가스에 의해서 형성하기 때문에, p형화 어닐링을 실시하지 않아도, p형화가 행해져서 p형 GaN 층(6, 16)을 얻을 수 있다. 또한, H2 가스를 포함하는 캐리어 가스를 공급해서 형성함으로써 제 4 p형 GaN 층(64)의 결정 상태가 좋아져서, p전극(7, 17)과 접하는 표면의 결정 상태가 좋아지기 때문에, p전극(7, 17)과의 오믹 콘택트가 취해지게 된다.
상술한 p형 GaN 층(6, 16)의 제조 공정에 의하면, p형 GaN 층(6, 16)을 다층 구조로 해서, p형 불순물의 활성화에 중점을 둔 GaN 층을 선택하고, 선택한 GaN 층에 대해서는 H2 가스를 포함하지 않는 캐리어 가스를 공급해서 형성함으로써 p형 불순물과 함께 H2가 취입되는 일이 없어지기 때문에, p형화 어닐링이 불필요하게 되어, 제조 공정을 단축할 수 있다.
다음으로 상기한 p형 콘택트층을 900℃ 이하의 기판 온도로 결정 성장시켜서 p형 불순물을 변조 도핑시키는 것 및 MQW 활성층에 있어서의 우물층과 장벽층의 적절한 페어수 등을 규정하는 것에 주안을 둔 질화물 반도체 발광 소자의 기본적인 구조에 대하여 이하에 설명한다. 이 질화물 반도체 발광 소자를 질화물 반도체로 일반화한 구조를 도 18, 19에 나타낸다.
도 18(a)는 본 발명의 질화물 반도체 발광 소자의 모식적 단면 구조의 일례를 나타내고, 도 18(b)는 활성층 부분의 확대된 모식적 단면 구조를 나타낸다.
본 실시예의 제 1 질화물 반도체 발광 소자는 도 18에 나타낸 바와 같이, 기판(31)과, 기판(31) 상에 배치된 버퍼층(36)과, 버퍼층(36) 상에 배치되고 n형 불순물이 불순물 첨가된 n형 반도체층(32)과, n형 반도체층(32) 상에 배치되고 n형 반도체층(32)보다 낮은 농도로 n형 불순물이 불순물 첨가된 블록층(37)과, 블록층(37) 상에 배치된 활성층(33)과, 활성층(33) 상에 배치된 p형 반도체층(34)과, p형 반도체층(34) 상에 배치된 산화물 전극(35)을 구비한다.
활성층(33)은 도 18(b)에 나타낸 바와 같이, 배리어층(3311~331n, 3310)과 그 배리어층(3311~331n, 3310)보다 밴드갭이 작은 우물층(3321~332n)이 교대로 배치된 적층 구조를 갖는다. 이하에 있어서, 활성층(33)에 포함되는 제 1 배리어층(3311)~제 n 배리어층(331n)을 총칭해서 「배리어층(331)」이라고 한다. 또한, 활성층(33)에 포함되는 모든 우물층을 총칭해서 「우물층(332)」이라고 한다.
상기 적층 구조의 최상층의 마지막 배리어층(3310)의 막 두께는 그 마지막 배리어층(3310) 이외의 적층 구조에 포함되는 다른 배리어층(제 1 배리어층(3311)~제 n 배리어층(331n))의 두께보다 두껍게 형성되어 있어도 된다.
도 18에 나타낸 질화물 반도체 발광 소자에서는, 마지막 배리어층(3310)의 p형 도펀트의 농도가, p형 반도체층(34)에 접하는 마지막 배리어층(3310)의 제 1 주표면으로부터 마지막 배리어층(3310)의 막 두께 방향을 따라서 차례로 감소하여, 제 1 주표면에 대향하는 제 2 주표면에 p형 도펀트가 존재하지 않는다.
기판(31)에는 예컨대, c면(0001)부터 0.25°오프한 주표면을 갖는 사파이어 기판 등을 채용할 수 있다. n형 반도체층(32), 활성층(33) 및 p형 반도체층(34)은 각각 Ⅲ족 질화물계 반도체로 이루어지고, 기판(31) 상에 버퍼층(36), n형 반도체층(32), 블록층(37), 활성층(33) 및 p형 반도체층(34)이 차례로 적층된다.
(AlN 버퍼층)
버퍼층(36)은 예컨대, 두께 약 10~50 옹스트롬 정도의 AlN 층으로 형성된다. AlN 버퍼층(36)을 결정 성장시키는 경우, 상술한 바와 같이 약 900℃~950℃ 정도의 온도 범위의 고온에서 성장시킨다. AlN 버퍼층(36)의 Al 원료로서 이용하는 트라이메틸알루미늄(TMA)과, N 원료로서 이용하는 암모니아(NH3)를, H2 가스를 캐리어로 해서, 전술한 도 11에 나타낸 바와 같이, 교대로 펄스적으로, 반응실에 공급함으로써, AlN 버퍼층(36)을 결정 성장시킨다. 도 11과 같이 성장시키면, 두께 약 10~50 옹스트롬 정도의 얇은 AlN 버퍼층(36)을 고속으로 성장시킬 수 있어, 결정성도 양호하게 유지하면서 형성할 수 있다.
(블록층)
n형 반도체층(32)과 활성층(33) 사이에 배치된 블록층(37)은, 예컨대 n형 불순물로서 Si를 1×1017cm-3 미만으로 불순물 첨가한 막 두께 약 200nm 정도의 Ⅲ족 질화물계 반도체, 예컨대 GaN 층 등을 채용할 수 있다.
도 18에 나타낸 질화물 반도체 발광 소자로서는, 예컨대 n형 반도체층(32)에 Si가 3×1018cm-3 정도 불순물 첨가된 경우에, Si가 약 8×1016cm-3 정도 불순물 첨가된 블록층(37)을 n형 반도체층(32)과 활성층(33) 사이에 배치함으로써 활성층(33)의 형성 공정 및 그 공정 이후의 제조 공정에 있어서의 n형 반도체층(2)으로부터 활성층(3)으로의 Si의 확산을 방지할 수 있다.
즉, 활성층(33) 내에 Si가 확산되지 않아서, 활성층(33)으로 발생하는 광의 휘도의 저하가 방지된다. 또한, 활성층(33)에서 발광시키기 위해서 n형 반도체층(32)과 p형 반도체층(34) 사이에 바이어스가 인가된 경우에, n형 반도체층(32)으로부터 활성층(33)에 공급된 전자가 활성층(33)을 통과하여 p형 반도체층(34)에 도달하는 오버플로우를 방지할 수 있어, 질화물 반도체 발광 소자로부터 출력되는 광의 휘도의 저하를 방지할 수 있다.
블록층(37)의 Si 농도는 1×1017cm-3 미만이다. 이것은 블록층(37)의 Si 농도가 지나치게 높은 경우에, n형 반도체층(32)으로부터 공급된 전자가 활성층(33)을 넘어서 p형 반도체층(34)까지 오버플로우하여, p형 반도체층(34) 내에서 정공과 재결합해 버려서, 활성층(33) 중에서의 재결합의 비율이 감소되어, 활성층(33)에서 발생하는 광의 휘도가 저하되기 때문이다. 한편, 블록층(37)의 Si 농도가 지나치게 낮은 경우에는 n형 반도체층(32)으로부터 활성층(33)으로 주입시키는 전자의 캐리어 밀도를 상승시킬 수 없다. 이 때문, 블록층(37)의 Si 농도는 약 5×1016~1×1017cm-3 미만인 것이 바람직하다.
이상으로 설명한 바와 같이, 제 1 질화물 반도체 발광 소자에서는, n형 반도체층(32)과 활성층(33) 사이에 블록층(37)을 배치함으로써 제조 공정 중에서의 n형 반도체층(32)으로부터 활성층(33)으로의 Si의 확산 및 발광시의 n형 반도체층(32)으로부터 p형 반도체층(34)으로의 전자의 오버플로우를 방지할 수 있어, 질화물 반도체 발광 소자로부터 출력되는 광의 휘도의 저하를 방지할 수 있다. 그 결과, 도 1에 나타내는 질화물 반도체 발광 소자의 품질의 열화를 방지할 수 있다.
(n형 반도체층)
n형 반도체층(32)은 전자를 활성층(33)에 공급하고, p형 반도체층(34)은 정공(홀)을 활성층(33)에 공급한다. 공급된 전자 및 정공이 활성층(33)에서 재결합됨으로써 광이 발생한다.
n형 반도체층(32)은 실리콘(Si) 등의 n형 불순물을 불순물 첨가한 막 두께 1~6μm정도의 Ⅲ족 질화물계 반도체, 예컨대 GaN 층 등을 채용할 수 있다.
(p형 반도체층)
p형 반도체층(34)은 p형 불순물을 불순물 첨가한 막 두께 0.05~1μm정도의 Ⅲ족 질화물계 반도체, 예컨대 GaN 층 등을 채용할 수 있다. p형 불순물로서는 마그네슘(Mg), 아연(Zn), 카드뮴(Cd), 칼슘(Ca), 베릴륨(Be), 탄소(C) 등이 사용 가능하다.
p형 반도체층(34)의 구성예는 더 구체적으로는 이하와 같다. 즉, p형 반도체층(34)은 도 18(a)에 나타낸 바와 같이, 활성층(33)의 상부에 배치되고 p형 불순물을 포함하는 제 1 질화물계 반도체층(341)과, 제 1 질화물계 반도체층(341) 상에 배치되고 제 1 질화물계 반도체층(341)의 p형 불순물보다 저농도의 p형 불순물을 포함하는 제 2 질화물계 반도체층(342)과, 제 2 질화물계 반도체층(342) 상에 배치되고 제 2 질화물계 반도체층(342)의 p형 불순물보다 고농도의 p형 불순물을 포함하는 제 3 질화물계 반도체층(343)과, 제 3 질화물계 반도체층(343) 상에 배치되고 제 3 질화물계 반도체층(343)의 p형 불순물보다 저농도의 p형 불순물을 포함하는 제 4 질화물계 반도체층(344)을 구비한다.
제 2 질화물계 반도체층(342)의 두께는 제 1 질화물계 반도체층(341) 혹은 제 3 질화물계 반도체층(343) 내지 제 4 질화물계 반도체층(344)의 두께보다 두껍게 형성된다.
여기서, 구체적으로 각 층의 재료와 두께를 설명한다. 활성층(3)의 상부에 배치되는 p형 불순물을 포함하는 제 1 질화물계 반도체층(341)은 예컨대, Mg를 불순물 첨가한 약 2×1020cm-3, 두께 약 50nm 정도의 p형 GaN 층으로 형성된다.
제 1 질화물계 반도체층(341) 상에 배치되고 제 1 질화물계 반도체층(341)의 p형 불순물보다 저농도의 p형 불순물을 포함하는 제 2 질화물계 반도체층(342)은 예컨대 Mg를 불순물 첨가한 약 4×1019cm-3, 두께 약 100nm 정도의 p형 GaN 층으로 형성된다.
제 2 질화물계 반도체층(342) 상에 배치되고 제 2 질화물계 반도체층(342)의 p형 불순물보다 고농도의 p형 불순물을 포함하는 제 3 질화물계 반도체층(343)은 예컨대, Mg를 불순물 첨가한 약 1×1020cm-3, 두께 약 40nm 정도의 p형 GaN 층으로 형성된다.
제 3 질화물계 반도체층(343) 상에 배치되고 제 3 질화물계 반도체층(343)의 p형 불순물보다 저농도의 p형 불순물을 포함하는 제 4 질화물계 반도체층(344)은 예컨대 Mg를 불순물 첨가한 약 8×1019cm-3, 두께 약 10nm 정도의 p형 GaN 층으로 형성된다.
본 발명의 실시예 1에 따른 질화물 반도체 발광 소자에 있어서, 인듐을 포함하는 다중 양자 우물로 이루어지는 활성층(33) 위에 형성되는 p형 반도체층(34)은 상기한 바와 같이, Mg 농도가 다른 4층 구조의 p형 GaN 층으로 이루어지며, 상기 농도로 도핑되어 있다. p형 GaN 층은 활성층(33)으로의 열 손상을 저감시키기 위해서, 약 800℃~900℃의 저온에서 성장한다.
활성층(33)에 가장 가까운 제 1 질화물계 반도체층(341)은 Mg 농도가 높을수록 발광 강도가 높아지기 때문에, Mg 농도는 높으면 높을수록 바람직하다.
제 2 질화물계 반도체층(342)은 Mg을 지나치게 불순물 첨가하면, Mg에 기인하는 결정 결함이 증가해서, 막의 저항이 높아지기 때문에, 1019cm-3대의 중간 정도의 Mg 농도로 하는 것이 바람직하다.
제 3 질화물계 반도체층(343)은 활성층(33)으로의 정공 주입량을 정하는 층이기 때문에, 제 2 질화물계 반도체층(342)보다는 약간 높은 쪽의 Mg 농도로 하는 것이 바람직하다.
제 4 질화물계 반도체층(344)은 산화물 전극(35)과의 오믹 콘택트를 취하기 위한 p형 GaN 층으로, 실질적으로 공핍화되어 있다. 산화물 전극(35)으로서, 예컨대, Ga 또는 Al이 1×1019~5×1021cm-3 정도 불순물 첨가된 ZnO 전극을 이용하는 경우, 질화물 반도체 발광 소자의 순방향 전압 Vf을 가장 낮출 때의 Mg 농도가 되도록, 제 4 질화물계 반도체층(344)에는 Mg이 불순물 첨가된다.
p형 GaN 층을 4층 성장시키는 경우, p측 전극(40)에 가까운 제 3 질화물계 반도체층(343), 제 4 질화물계 반도체층(344)은 막중의 정공 농도를 상승시킬 필요가 있기 때문에, 캐리어 가스 중의 H2 가스량을 많게 한다. 또한, 활성층(33)에 가까운 제 1 질화물계 반도체층(341), 제 2 질화물계 반도체층(342)은 캐리어 가스 중의 H2 가스량을 많게 할 필요는 없고, 활성층(3)을 N2 캐리어 가스로 성장시키는 그 연장에서 결정 성장시킨다. 이들 p형 GaN 층을 성장시킬 때에는 V/Ⅲ 비를 가능한 한 높게 하는 편이 보다 저 저항의 막을 성장시킬 수 있어, 발광 소자의 순 방향 전압(Vf)을 낮출 수 있다.
본 발명의 제 1 질화물 반도체 발광 소자에 의하면, 저온에서 p형 반도체층을 형성해서 활성층으로의 열 손상을 저감시키고, 또한 순 방향 전압(Vf)을 저하시켜서 발광 효율을 향상시킬 수 있다.
(활성층)
활성층(33)은 도 18(b)에 나타낸 바와 같이, 제 1 배리어층(3311)~제 n 배리어층(331n) 및 마지막 배리어층(3310) 사이에 놓인 제 1 우물층(3321)~제 n 우물층(332n)을 갖는 다중 양자 우물(MQW) 구조이다(n:자연수). 즉, 활성층(33)은 우물층(332)을 우물층(332)보다 밴드갭이 큰 배리어층(331) 사이에 배치한 양자 우물 구조를 단위 페어 구조로 하여, 이 단위 페어 구조를 n회 적층한 n 페어 구조를 갖는다.
구체적으로는, 제 1 우물층(3321)은 제 1 배리어층(3311)과 제 2 배리어층(3312) 사이에 배치되고, 제 2 우물층(3322)은 제 2 배리어층(3312)과 제 3 배리어층(3313) 사이에 배치된다. 그리고, 제 n 우물층(332n)은 제 n 배리어층(331n)과 마지막 배리어층(3310) 사이에 배치된다. 활성층(33)의 제 1 배리어층(3311)은 n형 반도체층(32) 상에 버퍼층(36)을 통해서 배치되고 활성층(33)의 마지막 배리어층(3310) 상에는 p형 반도체층(34)(341~344)이 배치된다.
우물층(3321)~(332n)은 예컨대 InXGa1 -XN(0<x<1)층에 의해서 형성되고, 배리어층(3311~331n, 3310)은 예컨대 GaN 층에 의해서 형성된다. 또한, 다중 양자 우물층의 페어수는 예컨대, 6~11인 것을 특징으로 한다. 한편, 우물층(3321~332n)의 갈륨(Ga)에 대한 인듐(In)의 비율{x/(1-x)}은 발생시키려하는 광의 파장에 따라 적절하게 설정된다.
또한, 우물층(3321~332n)의 두께는 예컨대, 약 2~3nm 정도, 바람직하게는 약 2.8nm 정도이며, 배리어층(3311~331n)의 두께는 약 7~18nm 정도, 바람직하게는 약 16.5nm 정도인 것을 특징으로 한다.
도 21은 본 발명의 제 1 질화물 반도체 발광 소자에 있어서, 발광 출력과 양자 우물 페어수의 관계를 나타낸다.
도 22는 본 발명의 제 1 질화물 반도체 발광 소자에 있어서, 활성층(33) 내에서의 발광 현상을 설명하는 밴드 구조의 모식도를 나타낸다.
도 23은 본 발명의 제 1 질화물 반도체 발광 소자에 있어서, 활성층(33) 내에서의 발광 현상을 설명하는 밴드 구조로, 도 23(a)는 MQW가 5페어인 경우의 밴드 구조의 모식도, 도 23(b)는 MQW가 8페어인 경우의 밴드 구조의 모식도, 도 23(c)는 MQW가 12페어인 경우의 밴드 구조의 모식도를 각각 나타낸다.
종래 구조에서는 MQW의 페어수는 4~5페어가 사용되고 있기 때문에, 도 23(a)에 나타낸 바와 같이, n형 반도체층(32)으로부터 공급되는 전자가 활성층(33)을 넘어서 p형 반도체층(34)까지 흘러 버린다. 이 때, p형 반도체층(34)으로부터 공급되는 홀이 활성층(33)에 도달하기 전에 전자와 재결합해 버려서, 활성층(33)에 도달하는 홀 농도가 감소된다. 이로써, LED의 휘도가 감소되어 버린다. 이것은 홀의 유효 질량이 전자에 비해서 높기 때문에 p형 반도체층(34)으로부터의 주입 홀의 이동도가 낮아서, 홀이 활성층(33)에 도달하기 전에, 전자가 p형 반도체층(34)까지 도달하여, 홀과 재결합하여 버리기 때문이다.
한편, MQW의 페어수가 12페어보다 큰 경우에는 도 23(c)에 나타낸 바와 같이 활성층(33)이 두껍기 때문에, n형 반도체층(32)으로부터 공급되는 전자는 활성층(33) 내를 충분히 주행할 수 없다. 이 때, p형 반도체층(34)으로부터 공급되는 홀도, 활성층(3) 내를 충분히 주행할 수 없다. 이 때문에, 활성층(33) 내에서, 전자와 홀의 재결합이 충분히 발생하지 않고, 이로써 LED의 휘도가 감소되어 버린다.
이에 비해서, MQW의 페어수가, 8페어 정도인 경우에는 도 22 및 도 23(b)에 나타낸 바와 같이, 활성층(33)의 두께가 최적화되어, n형 반도체층(32)으로부터 공급되는 전자는 활성층(33) 내를 충분히 주행함과 아울러, 동시에 p형 반도체층(34)으로부터 공급되는 홀도, 활성층(33)내를 충분히 주행할 수 있어, 활성층(33) 내에서 전자와 홀의 재결합이 충분히 발생하고, 이로써 LED의 휘도를 높일 수 있다.
p형 반도체층(34)으로부터 활성층(33)으로의 충분한 정공의 주입량이 확보되어 있고, 또한 n형 반도체층(32)으로부터도 활성층(33)으로의 충분한 전자의 주입량이 확보되어 있는 경우에는 발광 현상에 기여하는 활성층(33) 내의 MQW는 p형 반도체층(34)으로부터 세었을 때 2~3페어여도 된다. 한편, 전자의 이동도는 정공의 이동도에 비해 높기 때문에, 발광 현상에 기여하는 활성층(33) 내의 MQW는 p형 반도체층(34) 측에 가까운 수 페어가 된다.
또한, 도 21에 나타낸 바와 같이, MQW의 페어수가 8일 때는 발광 출력 P은 최대치 P2를 나타내고, 한편, MQW의 페어수가 5 혹은 12일 때는 발광 출력 P은 P1(P1<P2) 정도이며, MQW의 페어수가 5보다 작은 경우 혹은 12보다 큰 경우에는 충분한 발광 출력 P를 확보하는 것이 어렵다.
본 발명의 제 1 질화물 반도체 발광 소자에 있어서는 n형 반도체층(32)으로부터 공급되는 전자와, p형 반도체층(34)으로부터 공급되는 홀이 활성층(33)에서 효율적으로 재결합하기 위한 활성층(33) 내의 MQW 페어수를 최적화할 수 있다.
(마지막 배리어층)
마지막 배리어층(3310)의 막 두께는 p형 반도체층(34)으로부터 활성층(33)으로의 Mg의 확산 거리보다 두껍게 형성된다.
도 1에 나타낸 질화물 반도체 발광 소자에서는, 마지막 배리어층(3310)의 p형 불순물의 농도가 p형 반도체층(34)에 접하는 마지막 배리어층(3310)의 제 1 주표면으로부터 마지막 배리어층(3310)의 막 두께 방향을 따라 차례로 감소되어서, 제 1 주표면에 대향하는 제 2 주표면에서 p형 불순물이 실질적으로 존재하지 않는다.
도 1에 나타낸 질화물 반도체 발광 소자의 마지막 배리어층(3310)의 막 두께 d0는 p형 반도체층(34)의 형성 공정 및 그 공정 이후에 p형 반도체층(34)으로부터 활성층(33)으로 확산하는 p형 불순물이, 활성층(33)의 우물층(332)에 도달하지 않도록 설정된다. 즉, p형 반도체층(4)으로부터 마지막 배리어층(3310)으로 확산되는 p형 불순물이, p형 반도체층(34)에 접하는 마지막 배리어층(3310)의 제 1 주표면에 대향하는 제 2 주표면(마지막 배리어층(3310)이 우물층(332n)에 접하는 면)까지 도달하지 않는 두께로 막 두께 d0가 설정된다.
p형 반도체층(34)에 접하는 마지막 배리어층(3310)의 제 1 주표면에서의 Mg 농도는 예컨대, 약 2×1020cm-3 정도이며, 제 1 주표면에 대향하는 마지막 배리어층(331O)의 제 2 주표면을 향해서 Mg 농도는 차츰 저하되어, 제 1 주표면으로부터 거리 약 7~8nm인 위치에서 Mg 농도는 약 1016cm-3 미만밖에 영향을 미치지 않아서, 분석에서의 검출 하한계 이하로 된다.
즉, 마지막 배리어층(3310)의 막 두께 d0를, 약 10nm 정도로 함으로써, Mg는 마지막 배리어층(3310)의 제 2 주표면까지 확산하지 않고, 이 때문에, 활성층(33)과 접하는 마지막 배리어층(3310)의 제 2 주표면에는 Mg는 존재하지 않는다. 즉, 제 n 우물층(332n) 내로 Mg가 확산하지 않아서, 활성층(33)으로 발생하는 광의 휘도의 저하가 방지된다.
한편, 제 1 배리어층(3311)~제 n 배리어층(331n)의 막 두께 d1~dn은 동일해도 된다. 단, 막 두께 d1~dn은 n형 반도체층(32)으로부터 활성층(33)으로 주입되는 정공이 제 n 우물층(332n)에 도달하고, 제 n 우물층(332n)에서 전자와 정공의 재결합에 의한 발광이 생길 수 있는 두께로 설정해야 한다. 제 1 배리어층(3311)~제 n 배리어층(331n)의 막 두께 d1~dn가 지나치게 두꺼우면 활성층(33) 안에서의 정공의 이동이 방해되고, 발광 효율이 저하되기 때문이다. 예컨대, 마지막 배리어층(3310)의 막 두께 d0는 약 10nm 정도이며, 제 1 배리어층(3311)~제 n 배리어층(331n)의 막 두께 d1~dn은 약 7~18nm 정도이며, 제 1 우물층(3321)~제 n 우물층(332n)의 막 두께는 약 2~3nm 정도이다.
이상으로 설명한 바와 같이, 본 발명의 실시예 1에 따른 질화물 반도체 발광 소자에서는 p형 반도체층(34)에 접하는 마지막 배리어층(3310)의 막 두께 d0가, p형 반도체층(34)으로부터 활성층(33)으로 확산되는 p형 불순물이 활성층(33)의 우물층(332)에 도달하지 않는 두께로 설정된다. 즉, 도 1에 나타낸 질화물 반도체 발광 소자에 의하면, 마지막 배리어층(3310)의 막 두께 d0를 Mg의 확산 거리보다 두껍게 설정함으로써 활성층(33) 전체의 막 두께의 증대를 억제하면서, p형 반도체층(34)으로부터 활성층(33)의 우물층(332)으로의 p형 불순물의 확산을 방지할 수 있다. 그 결과, 우물층(332)으로의 p형 불순물의 확산에 기인하는 광의 휘도의 저하가 생기지 않아서, 질화물 반도체 발광 소자의 품질의 열화가 억제된 질화물 반도체 발광 소자를 제조할 수 있다.
(전극 구조)
본 발명의 제 1 질화물 반도체 발광 소자는, 도 20에 나타낸 바와 같이 n형 반도체층(32)에 전압을 인가하는 n측 전극(41)과, p형 반도체층(34)에 전압을 인가하는 p측 전극(40)을 더 구비한다. 도 20에 나타낸 바와 같이, p형 반도체층(34), 활성층(33), 블록층(37) 및 n형 반도체층(32)의 일부 영역을 메사 에칭해서 노출시킨 n형 반도체층(32)의 표면에, n측 전극(41)이 배치된다.
p측 전극(40)은 p형 반도체층(34) 상에 산화물 전극(35)을 사이에 두고 배치된다. 혹은 또한, p측 전극(40)은 p형 반도체층(34) 상에 직접 배치되어 있어도 된다. 제 4 질화물계 반도체층(344) 상에 배치되는 산화물 전극(35)으로 이루어지는 투명 전극은 예컨대, ZnO, ITO 혹은 인듐을 함유하는 ZnO 중 어느 하나를 포함한다.
n측 전극(41)은 예컨대 알루미늄(Al)막, Ti/Ni/Au 또는 Al/Ti/Au, Al/Ni/Au, Al/Ti/Ni/Au의 다층막, 혹은 상층부터 Au-Sn/Ti/Au/Ni/Al의 다층막으로 이루어지고, p측 전극(40)은 예컨대 Al막, 팔라듐(Pd)-금(Au) 합금막, Ni/Ti/Au의 다층막, 혹은 상층부터 Au-Sn/Ti/Au의 다층막으로 이루어진다. 그리고, n측 전극(41)은 n형 반도체층(32)에, p측 전극(40)은 산화물 전극(35)을 거쳐서 p형 반도체층(34)에, 각각 오믹 접속된다.
도 26은 본 발명의 제 1 질화물 반도체 발광 소자에 있어서, 최종 전극 형성 공정 후의 모식적 단면 구조도를 나타낸다. 도 26은 본 발명의 제 1 질화물 반도체 발광 소자를 플립 칩 구조에 실장하기 위해서, p측 전극(40)의 표면과 n측 전극(50)의 표면을, 기판(31)으로부터 잰 높이가 같은 높이가 되도록 형성하고 있다. n측 전극(50)은 n측 전극(41)과 마찬가지로, 예컨대 알루미늄(Al)막, Ti/Ni/Au의 다층막, 혹은 상층부터 Au-Sn/Ti/Au/Ni/Al의 다층막으로 이루어진다.
도 26의 구조는 산화물 전극(35)으로서 투명 도전막 ZnO을 형성하고, 이 ZnO를, 발광하는 광의 파장 λ에 대해 반사하는 반사 적층막(38)으로 덮는 구조를 갖는다. 반사 적층막(38)은 λ/4n1과 λ/4n2의 적층 구조(n1, n2는 적층되는 층의 굴절률)를 갖는다. 적층 구조에 이용하는 재료로서는 예컨대 λ=450nm의 청색광에 대해, ZrO2(n=2.12)와 SiO2(n=1.46)으로 이루어지는 적층 구조를 이용할 수 있다. 이 경우의 각 층의 두께는, ZrO2를, 예컨대 약 53nm, SiO2를, 예컨대 약 77nm로 하고 있다. 적층 구조를 형성하기 위한 다른 재료로서는 TiO2, Al2O3 등을 이용하는 것도 가능하다.
본 발명의 제 1 질화물 반도체 발광 소자에 의하면, 반사 적층막(38)에 의해 활성층(33) 내에서 발광한 광이, p측 전극(40)으로 흡수되는 일없이 외부로 취출할 수 있기 때문에, 외부 발광 효율을 향상시킬 수 있다.
(제조 방법)
이하에, 도 18에 나타낸 본 발명의 제 1 질화물 반도체 발광 소자의 제조 방법의 예를 설명한다. 한편, 이하에 설명하는 질화물 반도체 발광 소자의 제조 방법은 일례로, 이 변형예를 포함해서, 그 외의 여러가지의 제조 방법에 의해 실현 가능한 것은 물론이다. 여기서는 기판(1)에 사파이어 기판을 적용하는 예를 설명한다.
(a) 우선, 잘 알려진 유기 금속 기상 성장(MOCVD)법 등으로 사파이어 기판(31) 상에 AlN 버퍼층(36)을 성장시킨다. 예컨대, 약 900℃~950℃ 정도의 고온에서, 트라이메틸알루미늄(TMA)과, 암모니아(NH3)를, H2 가스를 캐리어로 해서, 도 11에 나타낸 바와 같이, 교대로 펄스적으로 반응실에 공급함으로써, 두께 약 10~30 옹스트롬 정도의 얇은 AlN 버퍼층(36)을 단시간에 성장시킨다.
(b) 다음으로, AlN 버퍼층(36) 상에, MOCVD 법 등에 의해, n형 반도체층(32)이 되는 GaN 층을 성장시킨다. 예컨대, AlN 버퍼층(36)을 형성한 기판(31)을 서멀 클리닝한 후, 기판 온도를 1000℃ 정도로 설정하여, AlN 버퍼층(36) 상에 n형 불순물을 불순물 첨가한 n형 반도체층(32)을 1~5μm정도 성장시킨다. n형 반도체층(32)으로는, 예컨대 n형 불순물로서 Si를 3×1018cm-3 정도의 농도로 불순물 첨가한 GaN 막을 채용할 수 있다. Si를 불순물 첨가하는 경우에는 트라이메틸갈륨(TMG), 암모니아(NH3) 및 실레인(SiH4)을 원료 가스로서 공급하여, n형 반도체층(32)을 형성한다.
(c) 다음으로, n형 반도체층(32) 상에 블록층(37)으로서, Si를 1×1017cm-3 미만, 예컨대 8×1016cm-3 정도의 농도로 불순물 첨가한 GaN 막을 예컨대, 약 200nm 정도 성장시킨다. 이 때, n형 반도체층(32)을 형성한 경우와 같은 원료 가스를 적용할 수 있다.
(d) 다음으로, 활성층(33)을 n형 반도체층(32) 상에 형성한다. 예컨대, GaN 막으로 이루어지는 배리어층(331)과 InGaN 막으로 이루어지는 우물층(332)을 교대로 적층하여 활성층(33)을 형성한다. 구체적으로는 활성층(33)을 형성할 때의 기판 온도 및 원료 가스의 유량을 조정하면서, 배리어층(331)과 우물층(332)을 교대로 연속하여 성장시켜서, 배리어층(331)과 우물층(332)이 적층하여 이루어지는 활성층(33)이 형성된다. 즉, 기판 온도 및 원료 가스의 유량을 조절함으로써 우물층(332) 및 우물층(332)보다 밴드갭이 큰 배리어층(331)을 적층하는 공정을 단위 공정으로 하여, 이 단위 공정을 n회, 예컨대 8회 정도 반복하여, 배리어층(331)과 우물층(332)이 교대로 적층된 적층 구조를 얻는다.
예컨대, 기판 온도 Ta에서 배리어층(331)이 형성되고, 기판 온도 Tb(Ta>Tb)에서 우물층(332)이 형성된다. 즉, 기판 온도가 Ta로 설정된 시각 t10~t11에 있어서 제 1 배리어층(3311)이 형성된다. 이어서, 시각 t11에 기판 온도가 Tb로 설정되고, 시각 t11~시각 t20에 있어서 제 1 우물층(3321)이 형성된다. 그 후에도 마찬가지로, 시각 t20~t21에 있어서 기판 온도 Ta에서 제 2 배리어층(3312)이 형성되고, 시각 t21~시각 t30에 있어서 기판 온도 Tb에서 제 2 우물층(3322)이 형성된다. 그리고, 시각 tn0~tn1에 있어서 기판 온도 Ta에서 제 n 배리어층(331n)이 형성되고, 시각 tn1~시각 te에서 기판 온도 Tb에서 제 n 우물층(332n)이 형성되어서, 배리어층(31)과 우물층(32)을 교대로 적층한 적층 구조가 완성된다.
배리어층(331)을 형성하는 경우에는 원료 가스로서, 예컨대 TMG 가스, NH3 가스를 각각 성막용 처리 장치에 공급한다. 한편, 우물층(332)을 형성하는 경우에는 원료 가스로서, 예컨대 TMG 가스, 트라이메틸인듐(TMI) 가스, NH3 가스를 각각 처리 장치에 공급한다. 한편, TMG 가스는 Ga 원자의 원료 가스, TMI 가스는 In 원자의 원료 가스, NH3 가스는 질소 원자의 원료 가스로서 공급된다.
형성된 적층 구조상에, 마지막 배리어층(310)으로서 논도핑의 GaN 막을 10nm 정도 형성하여 도 1에 나타낸 활성층(33)이 형성된다. 이미 설명한 바와 같이, 마지막 배리어층(3310)의 막 두께 d0는 p형 반도체층(34)으로부터 활성층(33)으로 확산되는 p형 도펀트가 활성층(33)의 우물층(332)에 도달하지 않는 두께로 설정된다.
(e) 이어서, 기판 온도를 800℃~900℃ 정도로 하여, 마지막 배리어층(3310) 상에, p형 불순물을 불순물 첨가한 p형 반도체층(34)을 0.05~1μm정도 형성한다.
p형 반도체층(34)은 예컨대 p형 불순물로서 Mg를 불순물 첨가한 4층 구조로 형성한다. 활성층(33)의 상부에 배치되는 제 1 질화물계 반도체층(341)은 약 2×1020cm-3, 두께 약 50nm 정도의 p형 GaN 층으로 형성하고, 제 2 질화물계 반도체층(342)은 약 4×1019cm-3, 두께 약 100nm 정도의 p형 GaN 층으로 형성하며, 제 3 질화물계 반도체층(343)은 예컨대 약 1×1020cm-3, 두께 약 40nm 정도의 p형 GaN 층으로 형성하고, 제 4 질화물계 반도체층(344)은 약 8×1019cm-3, 두께 약 10nm 정도의 p형 GaN 층으로 형성한다.
Mg를 불순물 첨가하는 경우에는 TMG 가스, NH3 가스 및 비스사이클로펜타다이에닐마그네슘(Cp2Mg) 가스를 원료 가스로서 공급하여 p형 반도체층(34)(341~344)을 형성한다. p형 반도체층(34)(341~344)의 형성시에 p형 반도체층(34)(341~344)으로부터 활성층(33)으로 Mg가 확산되지만, 마지막 배리어층(3310)에 의해, Mg가 활성층(33)의 우물층(332)으로 확산하는 것이 방지된다.
여기서 p형 반도체층(34)의 형성 공정을 더 구체적으로 설명한다.
도 24는 본 발명의 제 1 질화물 반도체 발광 소자에 있어서, 4층 구조의 질화물계 반도체층(341~344)을 형성할 때의 온도 분포 (a)와, 수소 가스 플로우의 조건 (b)~(e)를 설명하는 도면을 나타낸다.
또한, 도 25는 본 발명의 제 1 질화물 반도체 발광 소자에 있어서, 4층 구조의 질화물계 반도체층(341~344)을 형성할 때의 온도 분포 (a)와 질소 가스 플로우 (b) 및 암모니아 가스 플로우 (c)의 조건을 설명하는 도면을 나타낸다.
도 24(a) 및 도 25(a)에 나타내는 온도 분포에 있어서, 시각 t1~t2의 기간 T1은 제 1 질화물계 반도체층(341)을 형성하는 기간이고, 시각 t2~t3의 기간 T2은 제 2 질화물계 반도체층(342)을 형성하는 기간이며, 시각 t3~t4의 기간 T3은 제 3 질화물계 반도체층(343)을 형성하는 기간이고, 시각 t4~t5의 기간 T4은 제 4 질화물계 반도체층(344)을 형성하는 기간이다. 시각 t5~t6의 기간 T5은 기판 온도를 850℃부터 350℃까지 냉각하는 기간이다.
본 발명의 실시예 1에 따른 질화물 반도체 발광 소자의 제조 방법에 있어서는 n형 반도체층(32)을 형성하는 단계와, n형 반도체층(32) 상에 활성층(33)을 형성하는 단계와, 활성층(33) 상에 p형 불순물을 각각 포함하는 복수의 p형 GaN 층을 적층하여 질화물계 반도체층(341~344)을 약 800℃~900℃ 정도의 저온에서 형성하는 단계를 포함하며, 수소를 포함하지 않는 캐리어 가스에 의해서 원료 가스를 공급하여, 복수의 p형 GaN 층의 적어도 일부를 형성한다.
수소를 포함하는 캐리어 가스에 의해서 p형 반도체층(34)을 형성하는 경우, Mg와 함께 취입되는 수소 원자에 의해서 Mg가 활성화되기 어렵게 되어서, p형 반도체층(34)의 p형화가 저해되는 원인이 된다. 이 때문에, p형 반도체층(34)을 형성한 후, 수소 원자를 제거하여 p형 반도체층(34)을 p형화하기 위한 어닐링(이하에서 「p형화 어닐링」이라고 한다)을 실시할 필요가 있다.
그러나, 본 발명의 실시예 1에 따른 질화물 반도체 발광 소자의 제조 방법에 의하면, 제 1 질화물계 반도체층(341)~제 4 질화물계 반도체층(344) 중 적어도 한 층을, 수소를 포함하지 않는 캐리어 가스에 의해서 Mg의 원료 가스를 공급해서 형성함으로써 p형화 어닐링 공정을 생략할 수 있다. p형 반도체층(34)의 어느 부분을 수소를 포함하지 않는 캐리어 가스에 의해서 형성할지는 임의로 설정 가능하고, 예컨대 제 1 질화물계 반도체층(341)~제 3 질화물계 반도체층(343)을 수소를 포함하지 않는 캐리어 가스에 의해서 형성하고, 제 4 질화물계 반도체층(344)만을 수소를 포함하는 캐리어 가스에 의해서 형성할 수도 있다.
예컨대, 도 24(b)에 나타낸 바와 같이, 제 1 질화물계 반도체층(341)~제 4 질화물계 반도체층(344) 중, 막 두께가 두꺼운 제 2 질화물계 반도체층(342)이나, Mg 농도가 높은 제 1 질화물계 반도체층(341)을, 수소를 포함하지 않는 캐리어 가스에 의해서 형성하는 것이, p형화 어닐링의 공정을 생략한다는 점에서 바람직하다. 예컨대, 도 24(c)는 제 1 질화물계 반도체층(41)~제 4 질화물계 반도체층(344) 중, 제 1 질화물계 반도체층(341)~제 3 질화물계 반도체층(343)을, 수소를 포함하지 않는 캐리어 가스에 의해서 형성하는 예이다. 도 24(d)는 제 1 질화물계 반도체층(341) 및 제 3 질화물계 반도체층(343)을, 수소를 포함하지 않는 캐리어 가스에 의해서 형성하는 예이다. 도 24(e)는 제 2 질화물계 반도체층(342) 및 제 3 질화물계 반도체층(343)을, 수소를 포함하지 않는 캐리어 가스에 의해서 형성하는 예이다.
한편, 도 24(b)~도 24(e)에 나타낸 바와 같이, p측 전극(40)과 접하는 제 4 질화물계 반도체층(344)은 결정 상태를 가능한 한 좋게 하기 위해서, 수소를 포함하는 캐리어 가스에 의해서 Mg의 원료 가스를 공급하여 형성하는 것이 바람직하다. 이것은 일반적으로, 수소를 포함하는 캐리어 가스에 의해서 Mg의 원료 가스를 공급하는 경우가, 수소를 포함하지 않는 캐리어 가스에 의해서 형성하는 경우에 비해서, Mg를 불순물 첨가한 p형 반도체층의 결정 상태가 좋기 때문이다.
이하에, 본 발명의 실시예 1에 따른 질화물 반도체 발광 소자의 제조 방법에 있어서의 p형막 형성 방법에 대하여 설명한다. 한편, 이하에 설명하는 p형막 형성 방법은 일례로, 이 변형예를 포함해서, 그 외의 여러가지의 방법에 의해 실현될 수 있는 것은 물론이다. 여기서는 p형 불순물로서 Mg를 채용하여, 도 24(b)에 나타낸 바와 같이, 제 1 질화물계 반도체층(341) 및 제 2 질화물계 반도체층(342)을 수소를 포함하지 않는 캐리어 가스에 의해서 형성하고, 제 3 질화물계 반도체층(343) 및 제 4 질화물계 반도체층(344)을 수소를 포함하는 캐리어 가스에 의해서 형성하는 경우를 예시적으로 설명한다.
도 24~도 25에 나타낸 바와 같이, p형 반도체층(34)을 형성하는 기판 온도 Tp는 850℃, 압력은 200 Torr로 공통으로 설정된다.
(공정 1)
시각 t1~시각 t2에 있어서, 캐리어 가스로서 N2 가스를 공급하고, 원료 가스로서 NH3 가스, TMG 가스, 비스사이클로펜타다이에닐마그네슘(Cp2Mg) 가스를 각각 처리 장치에 공급하여 제 1 질화물계 반도체층(341)이 형성된다. 시각 t1~시각 t2사이를 5분으로 해서, 막 두께=50nm, Mg 농도=2×1020cm-3의 제 1 질화물계 반도체층(341)이 형성된다.
(공정 2)
시각 t2~시각 t3에 있어서, 캐리어 가스로서 N2 가스를 공급하고, 원료 가스로서 NH3 가스, TMG 가스, Cp2Mg 가스를 각각 처리 장치에 공급하여 제 2 질화물(32)계 반도체층(342)이 형성된다. 시각 t2~시각 t3 사이를 21분으로 해서, 막 두께=100nm, Mg 농도=4×1019cm-3의 제 2 질화물계 반도체층(342)이 형성된다.
(공정 3)
시각 t3~시각 t4에 있어서, 캐리어 가스로서 H2 가스, N2 가스를 공급하고, 원료 가스로서 NH3 가스, TMG 가스, Cp2Mg 가스를 각각 처리 장치에 공급하여 제 3 질화물계 반도체층(343)이 형성된다. 시각 t3~시각 t4 사이를 1분으로 해서, 막 두께=40nm, Mg 농도=1×1020cm-3의 제 3 질화물계 반도체층(343)이 형성된다.
(공정 4)
시각 t4~시각 t5에 있어서, 캐리어 가스로서 H2 가스, N2 가스를 공급하고, 원료 가스로서 NH3 가스, TMG 가스, Cp2Mg 가스를 각각 처리 장치에 공급하여 제 4 질화물계 반도체층(344)이 형성된다. 시각 t4~시각 t5 사이를 3분으로 해서, 막 두께=10nm, Mg 농도=8×1019cm-3의 제 4 질화물계 반도체층(344)이 형성된다.
(공정 5)
시각 t5~시각 t6에 있어서, 캐리어 가스로서 N2 가스를 공급하면서, 기판 온도를 온도 Tp(850℃)부터 온도 Td(350℃) 이하까지 온도를 낮춘다. 즉, 400℃ 이상에서 행하는 p형화 어닐링은 실시되지 않는다.
상기한 공정 1~공정 5에 의해서, 제 1 질화물계 반도체층(341)~제 4 질화물계 반도체층(344)을 포함하는 p형 반도체층(34)이 형성된다. Mg 농도가 높은 제 1 질화물계 반도체층(341) 및 막 두께가 두꺼운 제 2 질화물계 반도체층(342)을 H2 가스를 포함하지 않는 캐리어 가스에 의해서 형성하기 때문에, p형화 어닐링을 실시하지 않아도, p형 반도체로서 p형 반도체층(34)을 얻을 수 있다. 또한, H2 가스를 포함하는 캐리어 가스를 공급하여 형성함으로써 제 4 질화물계 반도체층(344)의 표면 모폴로지가 양호하게 되어서, 결정 상태가 좋아진다. 즉, p형 반도체층(4)의 p측 전극(40)과 접하는 표면의 결정 상태가 좋고, p형 반도체층(34)의 p측 전극(40)과의 콘택트가 양호하게 된다.
상기와 같은 p형 반도체층(34)의 형성 공정에 의하면, H2 가스를 포함하지 않는 캐리어 가스를 공급하여 p형 반도체층(34)을 형성함으로써 p형 반도체층(34)에 p형 불순물과 함께 H2가 취입되는 일이 없다. 이 때문에, p형 반도체층(34)으로부터 H2를 제거하기 위한 p형화 어닐링이 불필요하게 되어서, 질화물 반도체 발광 소자의 제조 공정을 단축할 수 있다.
(공정 6)
다음으로, p형 반도체층(34)의 상부에 증착, 스퍼터링 기술 등에 의해서 산화물 전극(35)을 형성한다. 산화물 전극(35)으로서는 예컨대, ZnO, ITO 혹은 인듐을 함유하는 ZnO 중 어느 하나를 이용할 수 있다. 또한, Ga 또는 Al 등의 n형 불순물을 1×1019~5×1021cm-3 정도까지 고농도로 불순물 첨가해도 된다.
(공정 7)
다음으로, 산화물 전극(35)을 패터닝한 후, 산화물 전극(35)을 덮도록 발광하는 광의 파장 λ에 대해 반사하는 반사 적층막(38)을 증착, 스퍼터링 기술 등에 의해서 형성한다. 반사 적층막(38)에 이용하는 재료로서는 예컨대 λ=450nm인 청색광에 대해, ZrO2(n=2.12)과 SiO2(n=1.46)으로 이루어지는 적층 구조를 이용한다. 각 층의 두께는 ZrO2를, 예컨대 약 53nm, SiO2를, 예컨대 약 77nm로 하고 있다.
(공정 8)
이어서, 반사 적층막(8) 및 p형 반도체층(34)~ n형 반도체층(32)의 중간까지를, 반응성 이온 에칭(RIE:Reactive Ion Etching) 등의 에칭 기술을 이용해서 메사 에칭하여 제거하여, n형 반도체층(32)의 표면을 노출시킨다.
(공정 9)
다음으로, 노출된 n형 반도체층(32)의 표면에 n측 전극(41, 50)을 증착, 스퍼터링 기술 등에 의해 형성한다. p형 반도체층(34) 상의 산화물 전극(35)에 대해서도, 패턴 형성 후 p측 전극(40)을 증착, 스퍼터링 기술 등에 의해 형성하여, 도 20에 나타낸 질화물 반도체 발광 소자가 완성된다.
(변형예)
도 19(a)는 본 발명의 제 1 질화물 반도체 발광 소자의 변형예가 되는 모식적 단면 구조도를 나타내고, 도 19(b)는 활성층 부분의 확대된 모식적 단면 구조도를 나타낸다.
본 발명의 제 1 질화물 반도체 발광 소자의 변형예인 질화물 반도체 발광 소자는 도 19에 나타낸 바와 같이, 기판(31)과, 기판(31) 상에 배치된 버퍼층(36)과, 버퍼층(36) 상에 배치되고 n형 불순물이 불순물 첨가된 n형 반도체층(32)과, n형 반도체층(32) 상에 배치되고 n형 반도체층(32)보다 낮은 농도로 n형 불순물이 불순물 첨가된 블록층(37)과, 블록층(37) 상에 배치된 활성층(33)과, 활성층(33) 상에 배치된 p형 반도체층(34)과, p형 반도체층(34) 상에 배치된 산화물 전극(35)을 구비한다.
제 1 질화물 반도체 발광 소자의 변형예인 질화물 반도체 발광 소자는 활성층(33)의 상부에 배치된 p형 불순물을 포함하는 제 3 질화물계 반도체층(343)과, 제 3 질화물계 반도체층 상에 배치되고 제 3 질화물계 반도체층의 p형 불순물보다 저농도의 p형 불순물을 포함하는 제 4 질화물계 반도체층(344)과, 제 4 질화물계 반도체층 상에 배치되고 산화물 전극(35)으로 이루어지는 투명 전극을 구비하는 것을 특징으로 한다.
또한, 투명 전극은 Ga 또는 Al이 1×1019~5×1021cm-3 정도까지 불순물 첨가된 ZnO, ITO 혹은 인듐을 함유하는 ZnO 중 어느 하나를 포함하는 것을 특징으로 한다.
제 1 질화물 반도체 발광 소자의 변형예인 질화물 반도체 발광 소자는 제 1 질화물 반도체 발광 소자의 구조상, p형 반도체층(34)이 활성층(33)의 상부에 직접 배치된 제 3 질화물계 반도체층과, 제 3 질화물계 반도체층 상에 배치되고 제 3 질화물계 반도체층의 p형 불순물보다 저농도의 p형 불순물을 포함하는 제 4 질화물계 반도체층으로 이루어지는 2층 구조로 형성되어 있다는 점에 특징을 갖는다.
활성층(33)의 상부에 직접 배치된 제 3 질화물계 반도체층(343)은 예컨대 Mg를 불순물 첨가한 약 1×1020cm-3, 두께 약 40nm 정도의 p형 GaN 층으로 형성된다.
제 3 질화물계 반도체층(343) 상에 배치되고 제 3 질화물계 반도체층(343)의 p형 불순물보다 저농도의 p형 불순물을 포함하는 제 4 질화물계 반도체층(344)은, 예컨대 Mg를 불순물 첨가된 약 8×1019cm-3, 두께 약 10nm 정도의 p형 GaN 층으로 형성된다.
도 19의 질화물 반도체 발광 소자에 있어서, 인듐을 포함하는 다중 양자 우물로 이루어지는 활성층(33) 상에 형성되는 p형 반도체층(34)은 상기한 바와 같이, Mg 농도가 다른 2층 구조의 p형 GaN 층으로 이루어지고, 상기한 농도로 도핑되어 있다. p형 GaN 층은 활성층(33)으로의 열 손상을 저감시키기 위해서, 약 800℃~900℃의 저온에서 성장한다.
활성층(33)에 가장 가까운 제 3 질화물계 반도체층(343)은 활성층(33)으로의 정공 주입량을 결정하는 층이기 때문에, Mg 농도가 높을수록 발광 강도가 높아진다. 이 때문에, Mg 농도는 높으면 높을수록 바람직하다.
제 4 질화물계 반도체층(344)은 산화물 전극(35)과의 오믹 콘택트를 취하기 위한 p형 GaN층으로, 실질적으로 공핍화되어 있다. 산화물 전극(35)으로서, 예컨대, Ga 또는 Al이 1×1019~5×1021cm-3 정도 불순물 첨가된 ZnO 전극을 이용하는 경우, 질화물 반도체 발광 소자의 순 방향 전압 Vf를 가장 낮출 때의 Mg 농도가 되도록, 제 4 질화물계 반도체층(344)에는 Mg이 불순물 첨가된다.
p형 GaN 층을 4층 성장시키는 경우, p측 전극(40)에 가까운 제 3 질화물계 반도체층(343), 제 4 질화물계 반도체층(344)은 막 중의 정공 농도를 상승시킬 필요가 있기 때문에, 캐리어 가스 중의 H2 가스량을 많게 한다. 혹은, 활성층(33)에 가까운 제 3 질화물계 반도체층(343)은 캐리어 가스 중의 H2 가스량을 많게 할 필요는 없고, 활성층(33)을 N2 캐리어 가스로 성장시키는 그 연장에서 결정 성장시켜도 된다.
본 발명의 제 1 질화물 반도체 발광 소자의 변형예인 질화물 반도체 발광 소자에 있어서도 AlN 버퍼층(36), n형 반도체층(32), 블록층(37), 활성층(33), p형 반도체층(34), 마지막 배리어층(3310), 반사 적층막(38) 및 전극 구조는 본 발명의 제 1 질화물 반도체 발광 소자와 마찬가지기 때문에, 설명은 생략한다.
본 발명의 제 1 질화물 반도체 발광 소자의 변형예인 질화물 반도체 발광 소자에 의하면, 고온 AlN 버퍼층 상에 형성되는 Ⅲ족 질화물계 반도체의 결정성 및 표면 모폴로지를 개선할 수 있고, 저온에서 p형 반도체층을 형성하여 활성층으로의 열 손상을 저감시키며, 또한 순 방향 전압 Vf를 저하시켜 발광 효율을 향상시킬 수 있고, n형 반도체층으로부터 공급되는 전자와, p형 반도체층으로부터 공급되는 홀이 활성층에 있어서 효율적으로 재결합하기 위한 활성층의 MQW 페어수를 최적화하여 발광 효율을 향상시킬 수 있으며, p형 반도체층으로부터 우물층으로의 p형 불순물의 확산을 억제하여, 발광 효율을 향상시킬 수 있고, n형 반도체층으로부터 p형 반도체층으로의 전자의 오버 플로우 및 n형 반도체층으로부터 활성층으로의 n형 불순물의 확산을 억제하여, 발광 효율을 향상시킬 수 있으며, p형 반도체층으로부터 수소 원자를 제거하는 어닐링 공정이 불필요한 질화물 반도체 발광 소자를 제공할 수 있고, 또한 반사 적층막에 의해 외부 발광 효율의 향상한 질화물 반도체 발광 소자를 제공할 수 있다.
(그 밖의 실시의 형태)
상기한 바와 같이, 본 발명은 실시예 1에 따라 기재했지만, 이 개시의 일부를 이루는 논술 및 도면은 이 발명을 한정하는 것은 아니다. 이 개시로부터 당업자에게는 다양한 대체 실시의 형태, 실시예 및 운용 기술이 분명해질 것이다.
이미 설명한 실시예의 설명에 있어서는, 활성층(33)이 각각 배리어층(331) 사이에 놓여진 복수의 우물층(332)을 갖는 MQW 구조인 경우를 나타내었지만, 활성층(33)이 하나의 우물층(332)을 포함하고, 이 우물층(332)과 p형 반도체층(34) 사이에 배치된 마지막 배리어층(3310)의 막 두께 d0를, Mg의 확산 거리보다 두껍게 한 구조여도 된다.
이와 같이, 본 발명은 여기서는 기재하지 않는 다양한 실시예 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 상기한 설명으로부터 타당한 특허 청구의 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.

Claims (37)

  1. AlN 버퍼층 상에 n형 AlGaN 클래드층이 형성된 것을 특징으로 하는 질화물 반도체 발광 소자.
  2. 제 1 항에 있어서,
    상기 n형 AlGaN 클래드층은 전극과 접촉하는 콘택트층을 겸하고 있는 것을 특징으로 하는 질화물 반도체 발광 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 n형 AlGaN 클래드층 상에, 양자 우물(well) 구조를 갖는 활성층이 형성되어 있고,
    상기 활성층은 AlX1InY1GaZ1N 우물층(X1+Y1+Z1=1, 0<X1<1, 0<Y1<1, 0<Z1<1)과 AlX2GaY2N 배리어층(X2+Y2=1, 0<X2<1, 0<Y2<1)으로 구성되어 있는 것
    을 특징으로 하는 질화물 반도체 발광 소자.

  4. 제 3 항에 있어서,
    상기 활성층에는 n형 불순물이 1017cm-3 미만으로 도핑되어 있는 것을 특징으로 하는 질화물 반도체 발광 소자.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 활성층 상에, p형 AlInGaN 클래드층 또는 p형 AlInGaN/InGaN 초격자 클래드층이 형성되어 있는 것을 특징으로 하는 질화물 반도체 발광 소자.
  6. 제 5 항에 있어서,
    상기 p형 클래드층과 p전극 사이에는 p전극과 접하는 p형 GaN 콘택트층이 형성되어 있는 것을 특징으로 하는 질화물 반도체 발광 소자.
  7. 제 6 항에 있어서,
    상기 p형 GaN 콘택트층은 상기 p형 클래드층에 가까운 쪽부터, 제 1 p형 GaN층, 제 2 p형 GaN층, 제 3 p형 GaN층, 제 4 p형 GaN 층의 순서로 적층된 다층 구조로,
    상기 제 2 p형 GaN 층의 p형 불순물 농도는 상기 제 1 p형 GaN 층보다 저농도, 또한 상기 제 3 p형 GaN 층의 p형 불순물 농도는 상기 제 2 p형 GaN 층보다 고농도, 또한 상기 제 4 p형 GaN 층의 p형 불순물 농도는 상기 제 3 p형 GaN 층보다 저농도로 형성되어 있는 것
    을 특징으로 하는 질화물 반도체 발광 소자.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 AlN 버퍼층은 성장 온도 900℃ 이상에서 형성되는 것을 특징으로 하는 질화물 반도체 발광 소자.
  9. 기판과,
    상기 기판 상에 배치된 AlN 버퍼층과,
    상기 AlN 버퍼층 상에 배치되고 n형 불순물이 불순물 첨가된 n형 반도체층과,
    상기 n형 반도체층 상에 배치되고 상기 n형 반도체층보다 낮은 농도로 상기 n형 불순물이 불순물 첨가된 블록층과,
    상기 블록층 상에 배치되고 배리어층과 상기 배리어층보다 밴드갭이 작은 우물층이 교대로 배치된 적층 구조를 갖고, 인듐을 포함하는 다중 양자 우물로 이루어지는 활성층과,
    상기 활성층 상에 배치되고 p형 불순물을 포함하는 제 1 질화물계 반도체층과,
    상기 제 1 질화물계 반도체층 상에 배치되고 상기 제 1 질화물계 반도체층의 p형 불순물보다 저농도의 p형 불순물을 포함하는 제 2 질화물계 반도체층과,
    상기 제 2 질화물계 반도체층 상에 배치되고 상기 제 2 질화물계 반도체층의 p형 불순물보다 고농도의 p형 불순물을 포함하는 제 3 질화물계 반도체층과,
    상기 제 3 질화물계 반도체층 상에 배치되고 상기 제 3 질화물계 반도체층의 p형 불순물보다 저농도의 p형 불순물을 포함하는 제 4 질화물계 반도체층
    을 구비하되,
    상기 적층 구조의 최상층의 마지막 배리어층의 막 두께가, 상기 제 1 질화물계 반도체층의 p형 불순물의 확산 거리보다 두꺼운 것
    을 특징으로 하는 질화물 반도체 발광 소자.
  10. 제 9 항에 있어서,
    상기 제 2 질화물계 반도체층의 두께는, 상기 제 1 질화물계 반도체층 혹은 상기 제 3 내지 상기 제 4 질화물계 반도체층의 두께보다 두껍게 형성되는 것을 특징으로 하는 질화물 반도체 발광 소자.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 제 4 질화물계 반도체층 상에 배치되고 산화물 전극으로 이루어지는 투명 전극을 더 구비하는 것을 특징으로 하는 질화물 반도체 발광 소자.
  12. 제 11 항에 있어서,
    상기 투명 전극은 ZnO, ITO 혹은 인듐을 함유하는 ZnO 중 어느 하나를 포함하는 것을 특징으로 하는 질화물 반도체 발광 소자.
  13. 제 11 항에 있어서,
    상기 투명 전극은, Ga 또는 Al이, 불순물 농도 1×1019~5×1021cm-3로 불순물 첨가된 ZnO, ITO 혹은 인듐을 함유하는 ZnO 중 어느 하나를 포함하는 것을 특징으로 하는 질화물 반도체 발광 소자.
  14. 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 배리어층은 GaN으로 이루어지고, 상기 우물층은 InXGa1 -XN(0<x<1)으로 이루어지며, 상기 다중 양자 우물의 페어수는 6~11인 것을 특징으로 하는 질화물 반도체 발광 소자.
  15. 제 14 항에 있어서,
    상기 우물층의 두께는 2~3nm이고, 상기 배리어층의 두께는 15~18nm인 것을 특징으로 하는 질화물 반도체 발광 소자.
  16. 제 9 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 마지막 배리어층의 상기 p형 불순물의 농도는, 상기 p형 반도체층에 접하는 상기 마지막 배리어층의 제 1 주표면으로부터 마지막 배리어층의 막 두께 방향을 따라서 차례로 감소하여, 상기 제 1 주표면에 대향하는 제 2 주표면에서의 상기 p형 불순물은 1×1016cm-3 미만인 것을 특징으로 하는 질화물 반도체 발광 소자.
  17. 제 9 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 마지막 배리어층은 GaN으로 이루어지는 것을 특징으로 하는 질화물 반도체 발광 소자.
  18. 제 9 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 p형 불순물은 마그네슘인 것을 특징으로 하는 질화물 반도체 발광 소자.
  19. 제 9 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 n형 불순물은 실리콘인 것을 특징으로 하는 질화물 반도체 발광 소자.
  20. 제 19 항에 있어서,
    상기 블록층의 실리콘 농도는 1×1017cm-3 미만인 것을 특징으로 하는 질화물 반도체 발광 소자.
  21. 제 9 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 제 1 내지 제 4 질화물계 반도체층은 모두 GaN에 의해 800℃~900℃의 저온 성장에 의해 형성되는 것을 특징으로 하는 질화물 반도체 발광 소자.
  22. 기판과,
    상기 기판 상에 배치된 AlN 버퍼층과,
    상기 AlN 버퍼층 상에 배치되고 n형 불순물이 불순물 첨가된 n형 반도체층과,
    상기 n형 반도체층 상에 배치되고 상기 n형 반도체층보다 낮은 농도로 상기 n형 불순물이 불순물 첨가된 블록층과,
    상기 블록층 상에 배치되고 배리어층과 상기 배리어층보다 밴드갭이 작은 우물층이 교대로 배치된 적층 구조를 갖고, 인듐을 포함하는 다중 양자 우물로 이루어지는 활성층과,
    상기 활성층 상에 배치되고 p형 불순물을 포함하는 제 1 질화물계 반도체층과,
    상기 제 1 질화물계 반도체층 상에 배치되고 상기 제 1 질화물계 반도체층의 상기 p형 불순물보다 저농도의 p형 불순물을 포함하는 제 2 질화물계 반도체층과,
    상기 제 2 질화물계 반도체층 상에 배치되고 산화물 전극으로 이루어지는 투명 전극
    을 구비하되,
    상기 적층 구조의 최상층의 마지막 배리어층의 막 두께는, 상기 제 1 질화물계 반도체층의 p형 불순물의 확산 거리보다 두꺼운 것
    을 특징으로 하는 질화물 반도체 발광 소자.
  23. 제 22 항에 있어서,
    상기 투명 전극은 ZnO, ITO 혹은 인듐을 함유하는 ZnO 중 어느 하나를 포함하는 것을 특징으로 하는 질화물 반도체 발광 소자.
  24. 제 22 항에 있어서,
    상기 투명 전극은, Ga 또는 Al이 불순물 농도 1021cm-3로 불순물 첨가된 ZnO, ITO 혹은 인듐을 함유하는 ZnO 중 어느 하나를 포함하는 것을 특징으로 하는 질화물 반도체 발광 소자.
  25. 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 배리어층은 GaN으로 이루어지고, 상기 우물층은 InXGa1 -XN(0<x<1)으로 이루어지며, 상기 다중 양자 우물의 페어수는 6~11인 것을 특징으로 하는 질화물 반도체 발광 소자.
  26. 제 25 항에 있어서,
    상기 우물층의 두께는 2~3nm이고, 상기 배리어층의 두께는 15~18nm인 것을 특징으로 하는 질화물 반도체 발광 소자.
  27. 제 22 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 마지막 배리어층의 상기 p형 불순물의 농도는, 상기 p형 반도체층에 접하는 상기 마지막 배리어층의 제 1 주표면으로부터 마지막 배리어층의 막 두께 방향을 따라서 차례로 감소하고, 상기 제 1 주표면에 대향하는 제 2 주표면에서의 상기 p형 불순물은 1×1016cm-3 미만인 것을 특징으로 하는 질화물 반도체 발광 소자.
  28. 제 22 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 마지막 배리어층은 GaN으로 이루어지는 것을 특징으로 하는 질화물 반도체 발광 소자.
  29. 제 22 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 p형 불순물은 마그네슘인 것을 특징으로 하는 질화물 반도체 발광 소자.
  30. 제 22 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 n형 불순물은 실리콘인 것을 특징으로 하는 질화물 반도체 발광 소자.
  31. 제 30 항에 있어서,
    상기 블록층의 실리콘 농도는, 1×1017cm-3 미만인 것을 특징으로 하는 질화물 반도체 발광 소자.
  32. 제 22 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 제 1 내지 제 2 질화물계 반도체층은 모두 GaN에 의해 800℃~900℃의 저온 성장에 의해 형성되는 것을 특징으로 하는 질화물 반도체 발광 소자.
  33. 제 9 항 내지 제 32 항 중 어느 한 항에 있어서,
    상기 기판은 사파이어로 형성되는 것을 특징으로 하는 질화물 반도체 발광 소자.
  34. 제 11 항 내지 제 13 항 또는 제 22 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 투명 전극의 위에는 반사 적층막이 더 구비되는 것을 특징으로 하는 질화물 반도체 발광 소자.
  35. 제 34 항에 있어서,
    상기 반도체 소자는 플립 칩 구조를 구비하고, 상기 반사 적층막에서 반사된 광은 기판측으로부터 취출되는 것을 특징으로 하는 질화물 반도체 발광 소자.
  36. AlN 버퍼층 상에 질화물 반도체 결정을 성장시키는 질화물 반도체의 제조 방법으로서,
    상기 AlN 버퍼층은 성장 온도 900℃ 이상에서, Al 원료의 공급과 N 원료의 공급을 교대로 행하는 것
    을 특징으로 하는 질화물 반도체의 제조 방법.
  37. 제 36 항에 있어서,
    상기 AlN 버퍼층의 막 두께는 10Å~50Å의 범위에서 형성되어 있는 것을 특징으로 하는 질화물 반도체의 제조 방법.
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