KR20100015664A - 유기 박막 트랜지스터들 - Google Patents

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Abstract

기판과; 채널을 정의하는 소스 전극 및 드레인 전극과; 상기 소스 전극 및 드레인 전극 위에 배치되는 절연 물질층과; 상기 채널을 가로질러 연장되는 유기 반도체 물질층과; 유전 물질층과; 그리고 상기 유전 물질층 위에 배치되는 게이트 전극을 포함하는 유기 박막 트랜지스터가 개시된다.
유기 박막 트랜지스터, 절연 물질층, 기생 캐패시턴스, 게이트 누설

Description

유기 박막 트랜지스터들{ORGANIC THIN FILM TRANSISTORS}
본 발명은 유기 박막 트랜지스터들에 관한 것이다.
트랜지스터들은 2개의 주요 타입, 즉 바이폴라 접합 트랜지스터들 및 전계 효과 트랜지스터들로 나뉘어진다. 양 타입 모두, 3개의 전극들 및 이러한 전극들 사이에서 채널 영역 내에 배치된 반도체 물질을 포함하는 공통 구조를 공유한다. 바이폴라 접합 트랜지스터의 3개의 전극들은 에미터, 콜렉터 및 베이스로서 알려져있고, 전계 효과 트랜지스터의 3개의 전극들은 소스, 드레인 및 게이트로서 알려져있다. 바이폴라 접합 트랜지스터들은 전류 구동 디바이스(current-operated device)로서 설명될 수 있는데, 이는 에미터와 콜렉터 간의 전류가 베이스와 에미터 간에 흐르는 전류에 의해 제어되기 때문이다. 대조적으로, 전계 효과 트랜지스터들은 전압 구동 디바이스(voltage-operated device)로서 설명될 수 있는데, 이는 소스와 드레인 간에 흐르는 전류가 게이트와 소스 간의 전압에 의해 제어되기 때문이다.
트랜지스터들은 또한, 이들이 양전하 캐리어들(정공들) 또는 음전하 캐리어들(전자들)중 어느 것을 도통(conduct)시키는 반도체 물질을 포함하고 있느냐에 따라 각각 p-타입 및 n-타입으로서 분류될 수 있다. 반도체 물질은 전하를 억셉 트(accept)하고, 도통시키고, 도네이트(donate)시키는 능력에 따라 선택될 수 있다. 정공들 또는 전자들을 억셉트하고, 도통시키고 도네이트하는 반도체 물질의 능력은 그 물질을 도핑시킴으로써 증강될 수 있다. 또한, 소스 전극 및 드레인 전극에 이용되는 물질은 정공들 또는 전자들을 억셉트하고 주입시키는 능력에 따라 선택될 수 있다. 예를 들어, p-타입 트랜지스터 디바이스는, 정공들을 억셉트, 도통 및 도네이트시키는 데에 효율적인 반도체 물질을 선택하고, 반도체 물질 내에 정공들을 주입하고 이러한 반도체 물질로부터 정공들을 억셉트하는 데에 효율적인 소스 전극 및 드레인 전극을 위한 물질을 선택함으로써 형성될 수 있다. 반도체 물질의 HOMO 레벨과 전극들의 페르미 레벨(Fermi-level)의 우수한 에너지 레벨 매칭은 정공 주입 및 억셉턴스를 강화할 수 있다. 대조적으로, n-타입 트랜지스터 디바이스는, 전자들을 억셉트, 도통 및 도네이트시키는 데에 효율적인 반도체 물질을 선택하고, 반도체 물질 내에 전자들을 주입하고 이러한 반도체 물질로부터 전자들을 억셉트하는 데에 효율적인 소스 전극 및 드레인 전극을 위한 물질을 선택함으로써 형성될 수 있다. 반도체 물질의 LUMO 레벨과 전극들의 페르미 레벨의 우수한 에너지 레벨 매칭은 전자 주입 및 억셉턴스를 강화할 수 있다.
트랜지스터들은 박막 트랜지스터들을 형성하기 위해 박막들 내에 구성요소(component)들을 증착함으로써 형성될 수 있다. 이러한 디바이스에서 반도체 물질로서 유기 물질이 이용될 때, 이는 유기 박막 트랜지스터(OTFT)로서 알려져있다. OTFT들은 용액 처리(solution processing)와 같은 저 비용의 저 온도 방법들에 의해 제조될 수 있다. 또한, OTFT들은 유연성(flexible)의 플라스틱 기판들과 호환됨 으로써, 롤 투 롤 프로세스(roll-to-roll process)에 의해 유연성 기판들 상에 OTFT들을 대규모 제조할 수 있는 가능성을 제공한다.
유기 박막 트랜지스터들에 대한 다양한 배열들이 알려져있다. 이러한 하나의 디바이스는 절연 게이트(insulated gate) 전계 효과 트랜지스터인데, 이는 소스 전극 및 드레인 전극(이들 사이의 채널 영역에는 반도체 물질이 배치되어 있다)과, 상기 반도체 물질에 인접하게 배치되는 게이트 전극과, 그리고 이러한 게이트 전극과 상기 채널 영역의 반도체 물질 사이에 배치되는 절연 물질층을 포함한다.
도 1은 이러한 유기 박막 트랜지스터의 하나의 예를 나타낸다. 도시된 구조는 기판(미도시) 위에 증착되고 소스 전극(2) 및 드레인 전극(4)을 포함하며, 이러한 소스 전극 및 드레인 전극은 이들 사이에 위치하는 채널 영역(6)에 의해 이격되어 있다. 유기 반도체(OSC)(8)가 채널 영역(6) 내에 배치되며, 소스 전극(2) 및 드레인 전극(4)의 적어도 일부 위로 연장될 수 있다. 유전 물질로 된 절연층(10)이 유기 반도체(8) 위에 증착되며, 소스 전극(2) 및 드레인 전극(4)의 적어도 일부 위로 연장될 수 있다. 마지막으로, 게이트 전극(12)이 절연층(10) 위에 증착된다. 이 게이트 전극(12)은 채널 영역(6) 위에 위치되며, 소스 전극(2) 및 드레인 전극(4)의 적어도 일부 위로 연장될 수 있다.
상기 설명한 구조는 게이트가 디바이스의 상부측에 위치하기 때문에, 탑 게이트(top-gate) 유기 박막 트랜지스터로서 알려져있다. 대안적으로, 소위 바텀 게이트(bottom-gate) 유기 박막 트랜지스터를 형성하기 위해 디바이스의 바닥측에 게이트를 제공하는 것이 또한 알려져있다.
유기 박막 트랜지스터들이 갖는 하나의 문제는 소스 및 드레인에 대한 기생 게이트 캐패시턴스 및 게이트 누설이다. 도 1에 도시한 것과 같은 종래 기술의 구성들에 있어서, 이러한 문제는 게이트 절연 물질의 두께를 증가시킴으로써 해결될 수 있다. 하지만, 채널 영역 부근의 게이트 절연 물질의 두께가 증가하게 되면, 트랜지스터를 턴온시키는 데에 보다 큰 전압이 요구될 것이다. 이에 따라, 바람직한 해결책은 게이트와 소스/드레인이 겹치는 영역에서의 게이트 절연 물질의 두께 만을 증가시키는 것이다. 이러한 해결책은 하기 설명되는 문서들로부터 알려져있다.
US 2006/060855 는 게이트와 소스/드레인 전극들이 겹치는 영역 내에만 있는 여분의 절연층을 개시한다. 이러한 여분의 절연층은 주(main) 게이트 유전층 위에 증착된 다음, 게이트 증착 이전에 패터닝된다.
US 2006/220022 는 가변 두께를 갖는 게이트 절연층을 개시한다. 이러한 게이트 절연층은 채널 위에서의 그 중심 영역에서는 보다 얇고, 게이트가 소스/드레인과 겹치는 주변 영역들에서는 보다 두껍다.
상기 설명한 두 개의 구성들이 갖는 하나의 가능한 문제는, 이들이 유기 반도체층 상에 여분의 유전 물질이 증착될 것을 요구한다는 것인데, 이는 유기 반도체층을 손상시킬 수 있다. 상기 설명한 두 개의 구성들이 갖는 다른 가능한 문제는, 예를 들어 소스와 드레인 사이에 있는 채널 영역과 게이트를 정렬시키는 것과 같이, 디바이스 내의 위에 있는 모든 층들을 정렬시키는 것이 어렵다는 것이다. 또한, 채널 영역 내에 유기 반도체 물질이 억제(containment)되는 것도 문제가 될 수 있다.
US 2006/060855 에 개시된 구성이 갖는 부가적인 문제는, 게이트 유전층 위에 부가적인 유전 물질층을 증착하고, 이러한 부가적인 유전 물질층을, 예를 들어 식각에 의해 패터닝할 것을 요구한다는 것이다. 이는 채널 영역 내의 아래의 게이트 유전층에 손상을 가함으로써, 트랜지스터의 성능을 영향을 미칠 수 있다.
US 2006/220022 에 개시된 구성이 갖는 부가적인 문제는, 균일한 특성들을 갖는 디바이스들을 형성하기 위해, 재생가능한 방법(reproducible manner)으로 상기 가변 두께를 갖는 게이트 유전층을 형성하기가 어렵다는 것이다.
본 발명의 실시예들의 하나의 목적은 상기 설명한 문제들중 하나 이상을 해결하는 것이다.
본 발명의 제 1 양상에 따르면, 기판과; 채널을 정의하는 소스 전극 및 드레인 전극과; 상기 소스 전극 및 드레인 전극 위에 배치되는 절연 물질층과; 상기 채널을 가로질러 연장되는 유기 반도체 물질층과; 유전 물질층과; 그리고 상기 유전 물질층 위에 배치되는 게이트 전극을 포함하는 유기 박막 트랜지스터가 제공된다.
당업자에 의해 이해될 사항으로서, 유기 반도체 물질층은 전하 캐리어들이 채널을 가로질러 흐르기 위한 경로를 제공하는 역할을 하며, 이에 따라 이러한 층은 소스 전극 및 드레인 전극의 아래에 또는 상부에 제공될 수 있다. 따라서, 유기 반도체 물질층은 기판과 소스/드레인 전극들 사이에 제공될 수 있다(즉, 유기 반도체 물질층은 소스/드레인 전극들이 증착되기 전에 증착된다). 하지만, 유기 반도체 물질층은 절연층이 형성된 이후에 증착되는 것이 바람직하다.
이러한 절연층은 소스/드레인 전극들의 영역들의 일부 위에 또는 실질적으로 이러한 영역들 모두 위에 증착될 수 있다.
본 발명의 실시예들은, 소스 및 드레인으로부터 게이트의 주변 영역들을 절연시킴으로써, 소스 및 드레인에 대한 게이트 캐패시턴스 및 게이트 누설을 최소화하는 절연층을 제공한다. 이 절연층은 또한, 정렬을 강화하기 위해 유기 박막 트랜지스터의 다른 층들이 증착될 수 있는 웰(well)을 형성하는 기능을 한다. 특히, 예를 들어 잉크젯 프린팅(inkjet printing)에 의한 유기 반도체 물질의 증착을 용이하게 하기 위해, 상기 웰의 주변부는 소스 전극과 드레인 전극 간에 정의되는 채널의 일부 또는 전부를 둘러싼다. 또한, 이러한 절연층은 유기 반도체층 및 게이트 유전층이 증착되기 전에 증착되기 때문에, 유기 반도체층 및 게이트 유전층을 손상시키지 않으면서 증착 및 패터닝될 수 있다. 이러한 구조는 기존의 증착 및 패터닝 기술들(포지티브 또는 네거티브 레지스트들의 포토리소그래피, 습식 식각, 건식 식각 등)을 이용하여 재생가능한 방법으로 형성됨으로써, 소스 및 드레인에 대한 낮은 캐패시턴스 및 게이트 누설에 의해 균일한 특성들을 갖는 디바이스를 제조할 수 있게 된다.
본 발명의 제 2 양상에 따르면, 유기 박막 트랜지스터 형성 방법이 제공되는 바, 이 방법은 기판 위에 소스 및 드레인 물질을 증착하는 단계와; 상기 소스 및 드레인 위에 절연 물질층을 형성하는 단계와, 여기서 상기 절연 물질층은 패터닝되어 웰을 형성하며; 소스 전극 및 드레인 전극을 형성하기 위해, 상기 웰 내의 상기 소스 및 드레인 물질을 식각하는 단계와; 상기 웰 내에 유기 반도체 물질을 증착하는 단계와; 상기 유기 반도체 물질 위에 유전 물질을 증착하는 단계와; 그리고 상기 유전 물질 위에 게이트 전극을 증착하는 단계를 포함한다.
상기 절연 물질은, 예를 들어 증발성(evaporable) 절연 물질을 마스크를 통해 진공 증착(evaporation)시킴으로써, 패터닝된 형태로 직접 증착될 수도 있다. 하지만, 절연 물질층은 패터닝되지 않은 형태로 증착된 다음, 예를 들어 스핀 코팅(spin-coating) 및 포토레지스트의 현상에 의해 패터닝되는 것이 바람직하다.
본 발명의 이러한 양상에 따르면, 절연층은 소스 전극 및 드레인 전극을 형성하기 위한 금속 식각에 대한 식각 마스크로서 기능한다. 이러한 절연층은 또한 유기 박막 트랜지스터의 다른 층들의 증착을 위한 웰로서도 기능한다. 이와 같이, 본 방법은 위에 있는 층들에 의한 소스 및 드레인의 자기 정렬(self-alignment)을 제공한다. 본 발명의 이러한 양상에서, 패터닝된 절연 물질층은 포토레지스트층의 상면을 UV 광에 노광시킴으로써 형성되는 것이 바람직하다.
본 발명의 제 3 양상에 따르면, 유기 박막 트랜지스터 형성 방법이 제공되는 바, 이 방법은 투명한(transparent) 기판 위에 소스 및 드레인 전극들을 형성하는 단계와; 상기 소스 및 드레인 위에 절연 물질층을 형성하는 단계와, 여기서 상기 절연 물질층은 패터닝되어 웰을 형성하며; 상기 웰 내에 유기 반도체 물질을 증착하는 단계와; 상기 유기 반도체 물질 위에 유전 물질을 증착하는 단계와; 그리고 상기 유전 물질 위에 게이트 전극을 증착하는 단계를 포함한다.
본 발명의 이러한 양상에 따르면, 소스 전극 및 드레인 전극은 패터닝된 절연 물질층을 형성하기 전에 패터닝된다.
상기 절연 물질은, 예를 들어 증발성 절연 물질을 마스크를 통해 진공 증착시킴으로써, 패터닝된 형태로 직접 증착될 수 있다. 하지만, 패터닝된 절연 물질층은, 소스 전극 및 드레인 전극 위에 포토레지스트층을 증착한 다음, 투명한 기판을 통해 포토레지스트를 노광시킴으로써 형성되는 것이 바람직하다. 이러한 방식으로, 소스 전극 및 드레인 전극은 포토레지스트층의 패터닝을 위한 자기 정렬 쉐도우 마스크(self-aligned shadow mask)의 역할을 한다.
본 발명의 제 2 양상 또는 제 3 양상의 자기 정렬 공정은 공정 단계들을 최소화하며, 채널 영역으로부터 떨어져있는 겹치는 영역(overlapping region)들 내에서의 소스/드레인과 게이트 간의 절연층이 두꺼워지게 한다. 이러한 해결책은 또한, 캐패시턴스 및 전류 누설을 과도하게 증가시키지 않으면서, 게이트의 물리적인 폭을 확장시킬 수 있다(즉, 프린트(print)될 수 있게 된다). 따라서, 본 발명의 실시예들은, 캐패시턴스 및 게이트 누설을 감소시키면서, 소스 전극 및 드레인 전극이 박막 트랜지스터의 나머지 층들과 정렬될 수 있게 하는 간단한 공정을 제공한다. 또한, 게이트는 간단한 다른 패터닝 기술들을 이용하여 프린트 또는 증착될 수 있다.
본 발명의 제 4 양상에 따르면, 기판과; 상기 기판 위의 게이트 전극과; 상기 게이트 전극 위의 유전 물질층과; 상기 유전 물질층 위에 있으며, 채널을 정의하는 소스 전극 및 드레인 전극과; 상기 채널을 가로질러 연장되는 유기 반도체 물질층과; 그리고 상기 소스 전극 및 드레인 전극과 상기 유전 물질층 사이에 배치되는 절연 물질층을 포함하는 유기 박막 트랜지스터가 제공된다.
본 발명의 제 4 양상의 바텀 게이트 배열은 본 발명의 제 1 양상의 대응하는 탑 게이트 배열과 동일한 방식으로 기생 캐패시턴스를 최소화하는 역할을 한다.
본 발명의 제 4 양상의 일 실시예에서, 절연 물질층의 두께는 채널 영역 아래의 영역에서 보다, 소스 전극 및 드레인 전극 아래의 영역에서 더 두껍다. 본 발명의 제 4 양상의 다른 실시예에서, 채널 영역 아래의 영역에는 절연 물질이 없다.
본 발명의 제 5 양상에 따르면, 유기 박막 트랜지스터를 형성하는 방법이 제공되는 바, 상기 유기 박막 트랜지스터는 소스 전극 및 드레인 전극과, 여기서 상기 소스 전극 및 드레인 전극은 이들 사이에 채널을 정의하며; 게이트 전극과; 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이의 유전 물질층과; 그리고 상기 채널 내에 위치하는 유기 반도체 물질층을 포함하며, 상기 유기 반도체 물질은 절연 물질층 내에 정의되는 웰 내에 프린트된다.
바람직하게는, 상기 유기 반도체 물질은 잉크젯 프린팅에 의해 프린트된다.
이러한 제 5 양상에 따른 박막 트랜지스터는 탑 게이트 또는 바텀 게이트 디바이스가 될 수 있다. 박막 트랜지스터가 탑 게이트 디바이스인 경우, 절연 물질은 본 발명의 제 1 양상과 관련하여 설명된 것이 바람직하다. 박막 트랜지스터가 바텀 게이트 디바이스인 경우, 절연 물질은 게이트 유전 물질층이 될 수 있으며, 이러한 유전 물질은 식각되거나 또는 그렇지 않으면 패터닝되어, 게이트 전극 위에 있는 영역 내에서 게이트 유전층의 두께의 일부까지 연장되는 웰을 정의한다. 이러한 구조를 갖는 OTFT는 JP 2005-108949 에 개시되어 있기는 하지만, 이 경우 유기 반도체는, 본 발명의 본 양상에 따른 프린트 공정에 의해서가 아닌, 진공 증착에 의해 증착된다. 대안적으로, 절연층은 게이트 유전층 위에 증착된 다음 패터닝되는 포토레지스트층으로부터 형성되어, 이러한 웰들을 정의한다.
이제, 첨부 도면을 참조하여 본 발명에 대해 단지 예시적으로 설명한다.
도 1은 종래 기술의 구성에 따른 기본적인 유기 박막 트랜지스터 구조를 도시한다.
도 2는 본 발명의 일 실시예에 따른 탑 게이트 유기 박막 트랜지스터 구조를 도시한다.
도 3a는 도 2에 나타낸 유기 박막 트랜지스터를 형성하기 위한 본 발명의 방법에 포함되는 단계들을 예시한다.
도 3b는 도 2에 나타낸 유기 박막 트랜지스터를 형성하기 위한 다른 방법에 포함되는 단계들을 예시한다.
도 4는 비아 컨택 포인트(via contact point)들을 보호하는 데에 포함되는 부가적인 방법 단계들을 예시한다.
도 5는 본 발명의 일 실시예에 따른 바텀 게이트 유기 박막 트랜지스터를 나타낸다.
도 6은 유기 발광 다이오드 픽셀 및 OTFT를 포함하는, 액티브 매트릭스 유기 발광 디바이스(OLED)의 픽셀의 단면도를 예시한다.
도 2는 본 발명의 일 실시예에 따른 탑 게이트 유기 박막 트랜지스터 구조를 나타낸다. 이 트랜지스터는 절연 게이트 전계 효과 타입이다.
상기 트랜지스터는 도 1에 예시되어 상기 배경기술 부분에서 이전에 설명된 것과 유사한 구조를 갖는다. 명확성을 위해, 공통의 층들에 대해서는 도 1에서와 동일한 참조 부호들을 이용하였다. 중요한 차이점은, 도 2에 예시된 구성에서는, 절연 물질층(14)이 소스(2) 및 드레인(4) 위에 배치되어 웰을 형성한다는 것이다. 이 절연 물질층은 소스(2) 및 드레인(4)으로부터 위에 있는 게이트 전극(12)의 주변 영역들을 절연시킴으로써, 소스 및 드레인에 대한 캐패시턴스 및 게이트 누설을 최소화한다. 절연층(14)은 또한 정렬을 강화하기 위해 유기 박막 트랜지스터의 다른 층들이 증착될 수 있는 웰을 형성하는 기능을 한다.
도 3a는 도 2에 나타낸 유기 박막 트랜지스터를 형성하는 데에 포함되는 방법 단계들을 도시한다. 단계 1에서, 소스/드레인 물질(2, 4)이 기판(1)(이는 불투명하거나 또는 투명할 수 있다) 위에 증착된다. 단계 2에서, 절연 물질층(14)이 소스/드레인 물질(2, 4) 위에 증착된다.
단계 3에서, 절연 물질층(14)을 패터닝하여 웰을 형성한다. 절연 물질층(14)은 아래에 있는 소스/드레인 물질(2, 4)을 손상시키지 않으면서 증착 및 패터닝되어 웰을 형성할 수 있는 어떠한 절연 물질로도 형성될 수 있다. 절연 물질층(14)은 용이하게 스핀 코팅(spin coating) 및 패터닝될 수 있는 폴리이미드(polyimide)와 같은 유기 포토레지스트가 될 수 있다. 이러한 절연 물질은 그 습윤성(wettability)을 변경하기 위해 불소화 단계(fluorination step)에 의해 처리될 수 있다. 대안적으로, 불소화된 또는 불소화된 형태(fluorinated-like)의 포토레지 스트가 이용될 수 있다. 이러한 물질들을 이용한 웰들(뱅크 구조들)의 형성은 유기 발광 디바이스의 분야에 잘 알려져있기 때문에, 여기에서는 더 상세히 설명하지 않는다.
단계 4에서, 소스 및 드레인 물질을 식각하여, 소스 전극(2) 및 드레인 전극(4)을 형성한다. 습식 또는 건식의 다양한 표준 금속 식각들이 이용될 수 있다. 이들은 당업계에 알려져있으며, 여기에서는 더 이상 상세히 설명하지 않는다. 절연층(14)은 소스/드레인 금속 식각에 대한 식각 마스크의 역할을 한다. 이와 같이, 본 방법은 위에 있는 층들에 의한 소스 및 드레인의 자기 정렬을 제공한다. 금속 식각 이후, 절연층은 이러한 절연층을 얇게 함과 아울러, 예시된 바와 같이 웰 내의 소스/드레인 에지로부터 절연층 물질을 제거하기 위해, 등방성 식각을 받는다. 적절한 등방성 식각은, 예를 들어 CF4:02, O2 플라즈마 등이 될 수 있다.
단계 5에서, 유기 반도체 물질(8)이 증착된다. 바람직하게는, 유기 반도체 물질(8)은 용액 처리가능하며, 이에 따라 예를 들어 스핀 코팅에 의해, 또는 더 바람직하게는 절연층(14)에 의해 형성되는 웰들 내로의 잉크젯 프린팅에 의해, 용액으로부터 증착될 수 있다. 이러한 유기 반도체 물질(8)은 폴리머 또는 덴드리머(dendrimer)를 포함할 수 있는데, 그 이유는 이들이 우수한 용액 처리가능 물질들로 입증되었기 때문이다. 당업계에는 유기 발광 디바이스들에서 이용되는 많은 반도체 물질들, 예를 들어 컨쥬게이트 폴리머들(conjugated polymers) 및 덴드리머들이 알려져있다.
단계 6에서, 유전층(10)이 반도체층 위에 증착된다. 이 유전층은 유기 또는 무기 물질로 형성될 수 있다. 하나의 가능성은, 예를 들어 절연층(14)에 대해 이용되는 것과 동일한 타입의 용액 처리가능한 유기 물질을 이용하는 것이다.
마지막으로, 단계 7에서, 게이트 전극(12)이 유전층(10) 위에 증착된다. 이 게이트 전극(12)은 당업계에 알려져있는 다른 간단한 패터닝 기술들을 이용하여 프린팅 또는 증착될 수 있다.
절연층(14)은 디스플레이(예를 들어, 액티브 매트릭스 유기 발광 디스플레이)와 같은 디바이스 내에서의 하위 및 상위 레벨 금속화 간의 트랙 누설(track leakage)을 감소시키는 데에 이용될 수 있다. 금속 식각 동안 컨택 비아 포인트들을 보호하기 위해, 이러한 디바이스에서 금속 식각 단계를 수행할 때 레지스트 단계(resist step)를 이용함으로써 상기 컨택 비아 포인트들을 보호할 수 있다.
도 3b는 도 3a의 방법에 대한 대안적인 방법에 있어서, 도 2에 나타낸 유기 박막 트랜지스터를 형성하는 데에 포함되는 방법 단계들을 예시한다.
이 경우, 단계 2에서, 소스 및 드레인 물질을 식각하여 소스 및 드레인 전극들(2, 4)을 형성한다. 단계 3에서, 절연성 포지티브 포토레지스트 물질층(14)이 패터닝된 소스 및 드레인 전극들 상에 증착되고, 단계 4에서, 포토레지스트는 투명한 기판(1)을 통한 노광에 의해 패터닝된다. 소스 및 드레인 전극들(2, 4)이 포토레지스트의 패터닝을 위한 자기 정렬 마스크들의 역할을 함으로써, 레지스트의 현상 이후 패터닝된 층(14)을 남긴다.
도 4는 비아 컨택 포인트들을 보호하는 데에 포함하는 부가적인 방법 단계들 을 예시한다. 단계 4b에서 소스/드레인 물질(2, 4)이 식각되기 전에, 단계 4a에서 레지스트(22)가 비아(20) 내에 증착된다. 그런 다음, 도 3과 관련하여 이전에 설명한 바와 같이, 트랜지스터의 나머지 층들이 단계 4c에서 증착될 수 있다. 컨택 물질(24)이 비아(20) 내에 증착되어, 컨택 비아 포인트를 형성한다.
도 5는 바텀 게이트 디바이스의 유전층 내의 웰의 형성을 도시하는 바, 이러한 웰 내에 유기 반도체 물질이 프린트될 수 있다. 이 경우, 먼저 게이트 전극(12), 두꺼운 유전층(10)(~1-5㎛)의 형성에 의해 기판이 준비되며, 상기 유전층은 SiO2와 같은 무기 물질들 또는 폴리머로 이루어질 수 있다. 이후, 소스 및 드레인 컨택들(2, 4)이 증착된다(이것은 바텀 게이트, 바텀 컨택 트랜지스터 아키텍쳐이다).
이후, 단계 1에서, 유전층(10)이 제어되는 방식으로 식각되는 바, 이때 소스 및 드레인 컨택들(2, 4)이 이러한 식각을 위한 자기 정렬 마스크의 역할을 한다. 이는, 식각이 유전층을 통해 완전히 식각하지 않도록 제어될 수 있는 한, 건식 또는 습식 식각 기술중 어느 것에 의해서도 수행될 수 있다.
디바이스의 동작을 위해서는 채널 영역에서의 유전체 인터페이스의 물리적 특성 및 화학적 특성이 중요할 수 있기 때문에, 선택적인 단계에서, 예를 들어 노출된 유전체 표면 상에 자기 조립 모노층(self-assembled monolayer)(14)을 증착함으로써, 상기 식각 단계에 의해 야기되는 유전체 표면에 대한 임의의 손상이 복구될 수 있다.
그런 다음, 단계 3에 나타낸 바와 같이, 프린팅, 바람직하게는 잉크젯 프린팅에 의해 유기 반도체층(8)을 증착함으로써, 유기 박막 트랜지스터가 완성된다.
도 5의 OTFT는 채널 영역 내에 배치되는 유전 물질의 얇은 영역을 포함하며, 소스 및 드레인 아래에는 유전 물질의 두꺼운 영역들이 제공된다. 이러한 유전 물질의 두꺼운 영역들은 소스 및 드레인으로부터 게이트 전극의 주변 영역들을 절연시킴으로써, 소스 및 드레인에 대한 기생 캐패시턴스 및 게이트 누설을 최소화한다. 유전 물질의 두꺼운 영역들은 또한 유기 반도체 물질이 증착되는 웰을 형성하는 역할을 한다. 만일 이러한 웰이 매우 깊게 만들어진다면, 소스와 드레인 간의 전도성 경로의 길이가 증가될 수 있다. 이는 유기 반도체 내의 전하 캐리어들이 유전체에 가까운 채널의 영역 내로 이송되는 경향이 있기 때문이다. 따라서, 이러한 전하 캐리어들은 소스로부터 웰의 바닥으로 이동하여, 채널 영역을 가로지른 다음, 드레인으로 백업된다. 이 경우, 깊은 웰이 요구되면, 소스와 드레인 간의 전도성 경로의 길이를 줄이기 위해, 웰의 측면들이 금속화될 수 있다.
이하, 본 발명의 OTFT를 형성하는 데에 적절한 물질들 및 공정들에 대해 보다 상세히 설명한다.
기판
기판은 강성(rigid) 또는 유연성(flexible)일 수 있다. 강성 기판들은 유리 또는 실리콘으로부터 선택될 수 있고, 유연성 기판들은 폴리(에틸렌 테레프탈레이트)(poly(ethylene terephthalate))(PET), 폴리(에틸렌-나프탈레이트)(poly(ethylene-naphthalate))(PEN), 폴리카보네이트(polycarbonate) 및 폴리이 미드(polyimide)와 같은, 얇은 유리 또는 플라스틱으로부터 선택될 수 있다.
유기 반도체 물질은 적절한 용제(solvent)를 이용하여 용액 처리가능하게 만들어진다. 예시적인 용제들은 톨루엔(toluene) 및 크실렌(xylene)과 같은 모노- 또는 폴리-알킬벤젠(poly-alkylbenzenes); 테트랄린(tetralin) 및 클로로폼(chloroform)을 포함한다. 바람직한 용액 증착 기술은 스핀 코팅 및 잉크젯 프린팅을 포함한다. 기타의 용액 증착 기술들은 딥 코팅(dip-coating), 롤 프린팅(roll printing) 및 스크린 프린팅(screen printing)을 포함한다. 용액이 노즐로부터 분사되는 경우, 프린팅 공정은 연속적이거나 또는 불연속적일 수 있다. 예를 들어, 연속적인 공정에서는, 유기 반도체 물질의 연속적인 스트립이 노즐로부터 분사될 수 있는 반면, 불연속적인 프린팅 공정에서는, 불연속적인 드롭(drop)들이 노즐로부터 분사된다.
유기 반도체 물질들
바람직한 유기 반도체 물질들은 선택적으로 치환(substitution)된 펜타신(pentacene)과 같은 저 분자들(small molecules); 폴리아릴렌(polyarylene), 특히 폴리플루오렌(polyfluorene) 및 폴리싸이오펜(polythiophene)과 같은 선택적으로 치환된 폴리머들; 및 올리고머(oligomer)를 포함한다. 다른 타입 물질의 혼합(예를 들어, 폴리머와 저 분자의 혼합)을 포함하는 물질들의 혼합이 이용될 수 있다.
소스 및 드레인 전극들
바람직하게는, p-채널 OTFT에 대해, 소스 및 드레인 전극들은 3.5eV 보다 큰 일함수를 갖는 높은 일함수 물질(high workfunction material), 바람직하게는 금속, 예를 들어 금(gold), 백금(platinum), 팔라듐(palladium), 몰리브덴(molybdenum), 텅스텐 또는 크롬(chromium)을 포함한다. 보다 바람직하게는, 이러한 금속은 4.5 내지 5.5eV 범위의 일함수를 갖는다. 삼산화 몰리브덴(molybdenum trioxide) 및 산화 인듐 주석(indium tin oxide)과 같은, 다른 적절한 화합물들, 합금들 및 산화물들도 이용될 수 있다. 소스 및 드레인 전극들은 열 증착에 의해 증착된 다음, 당업계에 알려져있는 표준의 리소그래피 및 리프트 오프(lift off) 기술들을 이용하여 패터닝될 수 있다.
대안적으로, 전도성 폴리머들이 소스 및 드레인 전극들로서 증착될 수 있다. 이러한 전도성 폴리머들의 하나의 예는 폴리(에틸렌 디옥시싸이오펜)(poly(ethylene dioxythiophene))(PEDOT)이지만, 다른 전도성 폴리머들도 당업계에 알려져있다. 이러한 전도성 폴리머들은, 예를 들어 스핀 코팅 또는 잉크젯 프린팅 기술들 및 상기 설명한 기타 용액 증착 기술들을 이용하여 용액으로부터 증착될 수 있다.
바람직하게는, n-채널 OTFT에 대해, 소스 및 드레인 전극들은 금속, 예를 들어 3.5eV 보다 작은 일함수를 갖는 금속을 포함하는 바, 이러한 금속으로는 칼슘 또는 바륨(barium), 또는 금속 화합물의 얇은 층, 특히 예를 들어 리튬 불화물(lithium fluoride), 바륨 불화물(barium fluoride) 및 바륨 산화물(barium oxide) 등의, 알칼리 또는 알칼리 토금속의 산화물 또는 불화물이 있다. 대안적으로, 전도성 폴리머들이 소스 및 드레인 전극들로서 증착될 수 있다.
바람직하게는, 소스 및 드레인 전극들은 제조의 용이를 위해 동일한 물질로부터 형성된다. 하지만, 이해될 사항으로서, 소스 및 드레인 전극들은 전하 주입 및 추출의 최적화를 위해 서로 다른 물질들로 각각 형성될 수도 있다.
소스와 드레인 전극들 간에 정의되는 채널 길이는 500 미크론(micron)까지 될 수 있지만, 채널 길이는 바람직하게는 200 미크론 보다 작으며, 보다 바람직하게는 100 미크론 보다 작으며, 가장 바람직하게는 20 미크론 보다 작다.
게이트 전극
게이트 전극(4)은 광범위한 전도성 물질들, 예를 들어 금속(예를 들어, 금) 또는 금속 화합물(예를 들어, 산화 인듐 주석)로부터 선택될 수 있다. 대안적으로, 전도성 폴리머들이 게이트 전극(4)으로서 증착될 수 있다. 이러한 전도성 폴리머들은, 예를 들어 스핀 코팅 또는 잉크젯 프린팅 기술들 및 상기 설명한 기타 용액 증착 기술들을 이용하여, 용액으로부터 증착될 수 있다.
전형적으로는, 예를 들어 원자 현미경(Atomic Force Microscopy)(AFM)에 의해 50nm가 측정되기는 하지만, 게이트 전극, 소스 및 드레인 전극들의 두께는 5-200nm의 범위가 될 수 있다.
절연층
절연층은 높은 저항(resistivity)을 갖는 절연 물질들로부터 선택되는 유전 물질을 포함한다. 유전체의 유전 상수(k)가 전형적으로 약 2-3이기는 하지만, 높은 k 값을 갖는 물질들이 바람직한데, 이는 OTFT에 대해 달성할 수 있는 캐패시턴스가 k에 직접 비례하고, 드레인 전류(ID)가 이러한 캐패시턴스에 직접 비례하기 때문이다. 따라서, 낮은 동작 전압과 함께 높은 드레인 전류를 얻기 위해서는, 채널 영역 내에 얇은 유전층들을 갖는 OTFT들이 바람직하다.
유전 물질은 유기 또는 무기일 수 있다. 바람직한 무기 물질들은 SiO2, SiNx 및 스핀온글래스(spin-on-glass)(SOG)를 포함한다. 바람직한 유기 물질들은 일반적으로 폴리머들이며, 폴리 비닐알콜(poly vinylalcohol)(PVA), 폴리비닐피로리돈(polyvinylpyrrolidine)(PVP)과 같은 절연성 폴리머들, 폴리메틸메타크릴레이트(polymethylmethacrylate)(PMMA)와 같은 아크릴레이트(acrylates), 및 다우 코닝(Dow Corning)사로부터 입수할 수 있는 벤조시클로부탄(benzocyclobutanes)(BCBs)을 포함한다. 절연층은 물질들의 혼합물로부터 형성되거나, 또는 다층 구조(multi-layered structure)를 포함할 수 있다.
유전 물질은 당업계에 알려져있는 열 증착, 진공 처리 또는 적층 기술들에 의해 증착될 수 있다. 대안적으로, 유전 물질은, 예를 들어 스핀 코팅 또는 잉크젯 프린팅 기술들 및 상기 설명한 기타의 용액 증착 기술들을 이용하여, 용액으로부터 증착될 수 있다.
유전 물질이 용액으로부터 유기 반도체 위에 증착되는 경우, 유기 반도체의 용해(dissolution)를 야기해서는 안된다. 마찬가지로, 유기 반도체가 용액으로부터 유전 물질 위에 증착되는 경우, 유전 물질이 용해되서는 안된다. 이러한 용해를 피하기 위한 기술들은, 직교 용제(orthogonal solvent)의 이용, 즉 아래에 있는 층을 용해시키지 않는 최상층의 증착을 위한 용제의 이용과; 그리고 상기 아래에 있는 층의 교차결합이다.
절연층의 두께는 바람직하게는 2㎛ 보다 작고, 보다 바람직하게는 500nm 보다 작다.
기타 층들
디바이스 아키텍쳐 내에는 다른 층들이 포함될 수 있다. 예를 들어, 자기 조립 모노층(SAM)이 게이트, 소스 또는 드레인 전극들, 기판, 절연층 및 유기 반도체 물질 위에 증착됨으로써, 결정도(crystallity)를 촉진시키고, 컨택 저항을 감소시키고, 표면 특성을 보상(repair)하며, 그리고 요구되는 곳에서의 점착(adhesion)을 촉진시킨다. 특히, 채널 영역의 유전 표면에 결합 영역(binding region) 및 유기 영역을 포함하는 모노층이 제공됨으로써 디바이스 성능을 개선할 수 있는데, 이는 예를 들어 유기 반도체의 형태(morphology)(특히, 폴리머 정렬 및 결정도)를 개선하고, 그리고 특히 높은 k의 유전 표면에 대해, 전하 트랩들을 커버(cover)함으로써 이루어진다. 이러한 모노층에 대한 예시적인 물질들은 긴 알킬 체인(long alkyl chain)들을 갖는 클로로(chloro)- 또는 알콕시-시레인들(alkoxy-silanes), 예를 들어 옥타데실트리클로로시레인(octadecyltrichlorosilane)을 포함한다.
OTFT 응용들
본 발명의 실시예들에 따른 OTFT들은 넓은 범위의 가능한 응용들을 갖는다. 하나의 응용은 광학 디바이스(optical device), 바람직하게는 유기 광학 디바이스 내의 픽셀들을 구동(drive)시키는 것이다. 이러한 광학 디바이스들의 예는 광반응 성 디바이스들(photoresponsive devices)(특히, 광검출기들(photodetectors)) 및 발광 디바이스들(특히, 유기 발광 디바이스들)을 포함한다. OTFT들은, 예를 들어 디스플레이 응용들에서 이용하기 위해, 액티브 매트릭스 유기 발광 디바이스들과 함께 이용하기에 특히 적절하다.
도 5는 본 발명에 따른 유기 발광 디바이스(OLED) 픽셀을 도시한다. OTFT는 상기 설명한 층들(2-14)을 포함한다. OLED는 애노드(51), 캐소드(53) 및 이러한 애노드와 캐소드 사이에 제공되는 전계 발광층(52)을 포함한다. 애노드와 캐소드 사이에는, 전하 이송층, 전하 주입층 또는 전하 차단층(charge blocking layer)과 같은 추가의 층들이 위치될 수 있다. OTFT에 있어서, OLED의 액티브 영역은 절연성 포토레지스트층(54)을 패터닝함으로써 형성되는 웰에 의해 정의된다. OLED는 OTFT 위에 증착되는 평탄화층(55)(이는 패시베이션층이라고도 알려짐) 위에 구성된다. 이러한 패시베이션층을 형성하는 데에 이용하기 위한 예시적인 물질들은 BCB들 및 파릴렌(parylene)이 있다. OLED의 애노드(51)는, 패시베이션층(55) 및 절연층(14)을 관통하는 전도성 비아(56)에 의해 유기 박막 트랜지스터의 드레인 전극에 전기적으로 연결된다.
이해될 사항으로서, OTFT 및 광학적으로 액티브한 픽셀 영역(예를 들어, 발광 또는 광 감지 픽셀 영역)을 포함하는 픽셀 회로들은 추가의 요소들을 포함할 수 있다. 특히, 전형적으로, 도 5의 OLED 픽셀 회로는 나타낸 구동 트랜지스터 외에 적어도 하나의 추가의 트랜지스터와, 그리고 적어도 하나의 캐패시터를 포함할 것이다.
본 발명이 그 바람직한 실시예들과 관련하여 특정하게 제시되어 설명되기는 했지만, 당업자라면 첨부된 청구범위에 의해 정의되는 본 발명의 범위를 벗어나지 않으면서 형태 및 상세한 사항들에 있어서 다양한 변경들이 이루어질 수 있다는 것을 이해할 것이다.

Claims (27)

  1. 기판과;
    채널을 정의하는 소스 전극 및 드레인 전극과;
    상기 소스 전극 및 드레인 전극 위에 배치되는 절연 물질층과;
    상기 채널을 가로질러(across) 연장되는 유기 반도체 물질층과;
    유전 물질층과; 그리고
    상기 유전 물질층 위에 배치되는 게이트 전극을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소스 전극 및 드레인 전극은 상기 기판 위에 배치되고; 상기 소스 전극 및 드레인 전극 위에 배치되는 상기 절연 물질층은 웰(well)을 정의하며; 그리고 상기 유기 반도체 물질층은 상기 웰 내에 상기 소스 전극과 드레인 전극 사이에 배치되는 것을 특징으로 하는 유기 박막 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 절연 물질층은 유기 물질을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터.
  4. 선행하는 항들중 어느 한 항에 있어서,
    상기 절연 물질층은 용액 처리가능한 물질을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터.
  5. 선행하는 항들중 어느 한 항에 있어서,
    상기 절연 물질층은 유기 포토레지스트를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터.
  6. 제 5 항에 있어서,
    상기 유기 포토레지스트는 불소화된 유기 포토레지스트(fluorinated organic photoresist)인 것을 특징으로 하는 유기 박막 트랜지스터.
  7. 선행하는 항들중 어느 한 항에 있어서,
    상기 유기 반도체 물질은 용액 처리가능한 것을 특징으로 하는 유기 박막 트랜지스터.
  8. 제 7 항에 있어서,
    상기 유기 반도체 물질은 폴리머 또는 덴드리머(dendrimer)를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터.
  9. 제 8 항에 있어서,
    상기 유기 반도체 물질은 컨쥬게이트(conjugate)되는 것을 특징으로 하는 유기 박막 트랜지스터.
  10. 선행하는 항들중 어느 한 항에 있어서,
    상기 유기 반도체 물질층은 도펀트를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터.
  11. 선행하는 항들중 어느 한 항에 있어서,
    상기 유전 물질은 유기(organic)인 것을 특징으로 하는 유기 박막 트랜지스터.
  12. 선행하는 항들중 어느 한 항에 있어서,
    상기 유전 물질은 용액 처리가능한 것을 특징으로 하는 유기 박막 트랜지스터.
  13. 선행하는 항들중 어느 한 항에 있어서,
    상기 유전 물질층을 형성하는 데에 이용되는 물질은 상기 절연 물질층을 형성하는 데에 이용되는 물질과 동일한 것을 특징으로 하는 유기 박막 트랜지스터.
  14. 선행하는 항들중 어느 한 항에 있어서,
    상기 절연 물질층 내의 컨택 비아 포인트(contact via point)를 더 포함하는 것을 특징으로 하는 유기 박막 트랜지스터.
  15. 선행하는 항들중 어느 한 항에 따른 유기 박막 트랜지스터를 포함하는 유기 발광 디바이스.
  16. 유기 박막 트랜지스터 형성 방법으로서,
    기판 위에 소스 및 드레인 물질을 증착하는 단계와;
    상기 소스 및 드레인 위에 절연 물질층을 형성하는 단계와, 여기서 상기 절연 물질은 패터닝되어 웰을 형성하며;
    소스 전극 및 드레인 전극을 형성하기 위해, 상기 웰 내의 상기 소스 및 드레인 물질을 식각하는 단계와;
    상기 웰 내에 유기 반도체 물질을 증착하는 단계와;
    상기 유기 반도체 물질 위에 유전 물질을 증착하는 단계와; 그리고
    상기 유전 물질 위에 게이트 전극을 증착하는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 형성 방법.
  17. 제 16 항에 있어서,
    상기 절연 물질은 패터닝된 형태로 직접 증착되는 것을 특징으로 하는 유기 박막 트랜지스터 형성 방법.
  18. 제 16 항에 있어서,
    상기 절연 물질은 패터닝되지 않은 형태로 증착된 다음, 패터닝되는 것을 특징으로 하는 유기 박막 트랜지스터 형성 방법.
  19. 제 16 항 내지 제 19 항 중의 어느 한 항에 있어서,
    상기 소스 및 드레인 물질을 식각한 후, 상기 절연 물질층은 상기 절연 물질층을 얇게 하고, 상기 웰 내의 상기 소스 전극 및 드레인 전극의 에지로부터 절연층 물질을 제거하기 위해, 등방성 식각을 받는 것을 특징으로 하는 유기 박막 트랜지스터 형성 방법.
  20. 제 16 항 내지 제 19 항 중의 어느 한 항에 있어서,
    상기 절연 물질층 내에 비아가 형성되고, 상기 소스 및 드레인 물질을 식각하기 전에 상기 비아 내에 레지스트 물질이 증착되고, 상기 레지스트 물질은 상기 소스 및 드레인 물질이 식각된 이후 제거되며, 그리고 상기 비아 내에 전도성 물질이 증착되어 컨택 비아 포인트를 형성하는 것을 특징으로 하는 유기 박막 트랜지스터 형성 방법.
  21. 유기 박막 트랜지스터 형성 방법으로서,
    투명한 기판 위에 소스 전극 및 드레인 전극을 증착하는 단계와;
    상기 소스 및 드레인 위에 절연 물질층을 형성하는 단계와, 여기서 상기 절연 물질은 패터닝되어 웰을 형성하며;
    상기 웰 내에 유기 반도체 물질을 증착하는 단계와;
    상기 유기 반도체 물질 위에 유전 물질을 증착하는 단계와; 그리고
    상기 유전 물질 위에 게이트 전극을 증착하는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 형성 방법.
  22. 제 21 항에 있어서,
    상기 절연 물질은 패터닝되지 않은 형태로 증착된 다음, 상기 투명한 기판을 통해 가해지는 광에 상기 절연 물질을 노광시킴으로써 패터닝되는 것을 특징으로 하는 유기 박막 트랜지스터 형성 방법.
  23. 유기 박막 트랜지스터 형성 방법으로서,
    상기 유기 박막 트랜지스터는, 소스 전극 및 드레인 전극과, 여기서 상기 소스 전극 및 드레인 전극은 이들 사이에 채널을 정의하며; 게이트 전극과; 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이의 유전 물질층과; 그리고 상기 채널 내에 위치하는 유기 반도체 물질층을 포함하며,
    상기 유기 반도체 물질층은 절연 물질층 내에 정의되는 웰 내에 프린트되는 것을 특징으로 하는 유기 박막 트랜지스터 형성 방법.
  24. 제 23 항에 있어서,
    상기 유기 반도체 물질은 잉크젯 프린팅에 의해 프린트되는 것을 특징으로 하는 유기 박막 트랜지스터 형성 방법.
  25. 제 23 항 또는 제 24 항에 있어서,
    상기 웰은 상기 소스 전극과 상기 드레인 전극 간의 상기 채널의 일부 또는 전부를 둘러싸는 것을 특징으로 하는 유기 박막 트랜지스터 형성 방법.
  26. 제 23 항 내지 제 25 항 중의 어느 한 항에 있어서,
    상기 절연 물질층이 상기 소스 전극 및 상기 드레인 전극 위에 형성된 다음, 상기 유기 반도체 물질층이 프린팅되고, 상기 유전층이 형성되며, 그리고 상기 게이트 전극이 형성되는 것을 특징으로 하는 유기 박막 트랜지스터 형성 방법.
  27. 제 23 항 내지 제 25 항 중의 어느 한 항에 있어서,
    상기 절연 물질층은 상기 게이트 전극 위에 형성되고, 상기 유전 물질층 위에 상기 소스 전극 및 드레인 전극이 배치되는 상태로 상기 유전 물질층을 제공하는 것을 특징으로 하는 유기 박막 트랜지스터 형성 방법.
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