WO2007114254A1 - 有機薄膜トランジスタ及びその製造方法 - Google Patents

有機薄膜トランジスタ及びその製造方法 Download PDF

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WO2007114254A1
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insulating film
thin film
film transistor
organic
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French (fr)
Inventor
Takashi Chuman
Satoru Ohta
Original Assignee
Pioneer Corporation
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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/464—Lateral top-gate IGFETs comprising only a single gate

Definitions

  • the present invention relates to an organic thin film transistor and a method for manufacturing the same.
  • a gate electrode is provided on a substrate, a gate insulating film is formed thereon to cover the gate electrode, and a source electrode and a drain electrode are formed on the gate insulating film.
  • a gate insulating film is formed thereon to cover the gate electrode, and a source electrode and a drain electrode are formed on the gate insulating film.
  • Nanoparticles include particles with a length in at least one direction of less than 500 nm.
  • the coating method after applying a dispersion in which a high dielectric constant inorganic compound is dispersed in a solvent on a predetermined substrate, the solvent component is volatilized to form a gate insulating film, or a silica precursor or the like.
  • a gate insulating film can be obtained by applying a dispersion liquid in which high dielectric constant inorganic compound particles are dispersed in a solution of the above and baking it.
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-110999
  • the present invention provides an organic thin film transistor and a method for manufacturing the same, which have improved performance including smoothness at the interface between the organic semiconductor layer and the gate insulating film.
  • the organic thin film transistor of the present invention includes a source electrode and a drain electrode provided separately from each other, an organic semiconductor layer interposed between the source electrode and the drain electrode, and a space between the source electrode and the drain electrode.
  • An organic thin film transistor having a gate electrode disposed opposite to the organic semiconductor layer via a gate insulating film, the film thickness of the gate insulating film between the organic semiconductor layer and the gate electrode It has a spacer having a height that defines
  • the method for producing an organic thin film transistor of the present invention includes a source electrode and a drain electrode provided separately from each other, an organic semiconductor layer interposed between the source electrode and the drain electrode, the source electrode, A method of manufacturing an organic thin film transistor having a gate electrode disposed through a gate insulating film so as to face the organic semiconductor layer between drain electrodes,
  • a source electrode and a drain electrode separated from each other are formed on the gate insulating film.
  • a spacer having a height that defines the thickness of the gate insulating film between the organic semiconductor layer and the gate electrode is provided, and at least by an imprinting method.
  • the gate insulating film is formed by defining a surface of a portion where a channel on the organic semiconductor layer between the source electrode and the drain electrode is formed at a height of the spacer.
  • the thickness control accuracy of the gate insulating film by the imprinting method is improved. Furthermore, by using a polymer composition in which second nanoparticles having an average particle size larger than the average particle size of the first nanoparticles are dispersed as a spacer, the gate insulating film is formed by an imprinting method. Thus, the surface can be smoothed and the film thickness can be easily controlled. That is, the polymer gate insulating film produced by the imprinting method has the same relative dielectric constant as the gate insulating film GIF formed by spin coating, but the surface roughness is improved. In addition, the mobility of organic thin-film transistors is improved, and the process temperature force is S200 ° C or less, and it can be applied to a plastic film substrate.
  • FIG. 1 is a schematic cross-sectional view of an organic TFT according to an embodiment of the present invention.
  • FIG. 2 is a partially enlarged sectional view showing an organic TFT structure according to an embodiment of the present invention.
  • FIG. 3 is a partial cross-sectional view of a substrate in an organic TFT manufacturing method according to an embodiment of the present invention.
  • FIG. 4 is a partial cross-sectional view of a substrate in a process of an organic TFT manufacturing method according to an embodiment of the present invention.
  • FIG. 5 is a partial cross-sectional view of a substrate in an organic TFT manufacturing method according to an embodiment of the present invention.
  • FIG. 6 is a partial cross-sectional view of a substrate in an organic TFT manufacturing method according to an embodiment of the present invention.
  • FIG. 7 is a partial cross-sectional view of a substrate in an organic TFT manufacturing method according to an embodiment of the present invention.
  • FIG. 8 is a partial cross-sectional view of a substrate in a process of an organic TFT manufacturing method according to an embodiment of the present invention.
  • FIG. 9 is a partial cross-sectional view of a substrate in a process of an organic TFT manufacturing method according to an embodiment of the present invention.
  • FIG. 10 is a partial cross-sectional view of a substrate in an organic TFT manufacturing method according to an embodiment of the present invention.
  • FIG. 11 is a partial cross-sectional view of a substrate in a process of an organic TFT manufacturing method according to an embodiment of the present invention.
  • FIG. 12 is a partial cross-sectional view of a mold in an organic TFT manufacturing method according to an embodiment of the present invention.
  • FIG. 13 is a partial cross-sectional view of a mold in a process of an organic TFT manufacturing method according to an embodiment of the present invention.
  • FIG. 14 is a schematic cross-sectional view of an organic TFT according to another embodiment of the present invention.
  • FIG. 15 is a schematic sectional view of an organic TFT according to another embodiment of the present invention.
  • FIG. 16 is a schematic cross-sectional view of an organic TFT according to another embodiment of the present invention.
  • organic thin film transistor organic TFT
  • a manufacturing method thereof Will be described with reference to the drawings.
  • FIG. 1 shows a cross-sectional view of an organic TFT.
  • FIG. 1 shows an example of the structure of a bottom contact type organic TFT.
  • An organic TFT is an organic semiconductor film OSF made of organic semiconductors stacked so that a channel can be formed between a source electrode and a drain electrode, and a source electrode S and a drain electrode D, which are provided separately from each other.
  • a gate electrode G that applies an electric field to the organic semiconductor film OSF between the source electrode S and the drain electrode D, and covers the gate electrode G and insulates the source electrode S and the drain electrode D.
  • the gate insulating film GIF includes dielectric nanoparticles NP having a high dielectric constant and a base material polymer PM for dispersing them, and further includes a spacer SP.
  • the spacer SP is a second dielectric nanoparticle or nanoparticle aggregate having an average particle size greater than the average particle size of the powerful small particle NP.
  • the density of the spacer SP (second dielectric nanoparticle or nanoparticle aggregate) in the gate insulating film is 1 / 1,000,000 or more compared to the density of the small-particle nanoparticle NP. 1 or less.
  • Spacer SP and nanoparticle NP materials can be composed of different materials, for example, the force that can be composed of the same material.
  • the film thickness of the gate insulating film GIF is usually 50 to 1000 nm, its height (particle diameter) is 50 to: LOOOnm. Since the spacer density is relatively low, a material with a relative dielectric constant of 2 or more is effective for the spacer.
  • the height (particle diameter) of the spacer that defines the film thickness of the gate insulating film GIF is at least twice, preferably at least 10 times the average particle diameter of the small-sized nanoparticle NP. desirable.
  • the nanoparticle NP having a small particle size has an average particle size smaller than the height (particle size) of the spacer SP, and the relative dielectric constant thereof is preferably 3 or more, preferably 10 or more.
  • the shape of the small-sized nanoparticle NP and the large-sized nanoparticle serving as the spacer SP is not particularly limited, and may be any of a flat plate shape, a needle shape, an irregular shape, etc. in addition to a spherical shape. There may be.
  • a nanoparticle NP having a small particle diameter has no problem if the average particle diameter is larger than 500 nm and the dispersion (dielectric constant) in the gate insulating film GIF can be nonuniform.
  • the polymer PM in which the nanoparticles NP of the gate insulating film are dispersed is a cured or thermoplastic resin that is modified by heat or light irradiation.
  • the organic TFT of the organic TFT caused by the increase in roughness due to the nanoparticles on the surface of the gate insulating film GIF can be obtained by using the imprinting method. Performance degradation can be prevented. That is, in the implementation process, the spacer SP having a height that defines the thickness of the gate insulating film between the organic semiconductor layer and the gate electrode (the thickness of the portion where the channel of the organic semiconductor layer is generated). And a gate insulating film is formed. In the present embodiment, the spacer (the nano particle having the maximum particle size) functions by the pressing force in the implementation process.
  • a release agent may be provided between the source electrode S and drain electrode D and the gate insulating film GIF.
  • the imprinting method is a method in which unevenness with a size of several tens to several hundreds of nm engraved in a mold is pressed against a substrate to be processed such as thermoplastic or thermosetting resin.
  • a substrate to be processed such as thermoplastic or thermosetting resin.
  • This is a nano-order three-dimensional structure forming technology that transfers the uneven shape of the material.
  • imprinting methods thermal and photocuring (UV). The transfer process can be completed in a few minutes, and many parts with the same shape can be produced in a short time. Molds used in imprint technology are usually manufactured using electron beam exposure technology and etching technology, such as semiconductor micromachining technology.
  • the gate insulating film can be patterned by heating and cooling with a thermosetting resin or thermoplastic resin.
  • a method of imprinting using a photosensitive polymer such as ultraviolet rays or a photosensitive composition. Is also effective.
  • quartz, sapphire and other materials that transmit ultraviolet light are effective.
  • a substrate that transmits ultraviolet rays is also effective.
  • a gate electrode G is formed on the cleaned substrate 10 (step 1).
  • a polymer solution of the gate insulating film GIF is applied on the substrate 10 and the gate electrode G and dried (step 2).
  • a spin coat method or the like can be used, and a polymer solution containing predetermined nanoparticles and spacers is prepared in advance, and its viscosity is, for example, 111 ⁇ & '3 to 100 ? & 'Adjusted to 3.
  • the amount of the gate insulating film GIF applied to the polymer solution substrate is an amount that exceeds the thickness (particle size) of the film thickness S spacer of the gate insulating film GIF after drying.
  • a mold MD having minute irregularities is prepared (Step 3), and in a reduced pressure atmosphere, the mold MD is crimped to the surface of the gate insulating film GIF as shown in FIG. Then, the surface of the site where the channel of the organic semiconductor layer is generated is smoothed (Step 4).
  • a radiation RAD such as heat (or light) is supplied to the substrate 10 and the mold MD, and Hold the solution for a fixed time to denature the solution and copy it onto the gate insulating film GIF (Step 5).
  • the mold MD is removed from the substrate 10 (step 6).
  • step 7 unnecessary portions of the gate insulating film GIF other than the portion including the portion where the channel of the organic semiconductor layer is generated are removed from the substrate 10 (step 7). In this way, the gate insulating film GIF is formed.
  • a source electrode S and a drain electrode D separated from each other are deposited on the smoothed surface of the copied gate insulating film GIF (step 8). .
  • liquid droplets of the liquefied material of the organic semiconductor layer are supplied to the recesses between the source electrode S and the drain electrode D and dried to form the organic semiconductor film OSF.
  • an organic TFT with MOS structure is formed (Step 9).
  • the organic semiconductor layer OSF can be formed by a self-organization method.
  • the gate electrode G having a predetermined thickness is formed on the substrate 10, even if a flat mold MD is pressed on the entire surface of the gate insulating film GIF by the imprinting method, the gate electrode G is formed on the gate electrode G. It is possible to smooth the surface (part where the channel is generated) and put it on the pattern.
  • the overlapping portion OL between the gate electrode and the source and drain electrodes via the gate insulating film becomes a parasitic capacitance and may be a factor that hinders circuit characteristics.
  • the position of the source and drain electrodes do not overlap with the gate electrode width, and it is necessary to match the position (OLO) (see Fig. 1).
  • the channel length (between the opposite ends OPE of the source electrode S and the drain electrode D) had to be almost the same. For this reason, if the channel length is shortened to several / zm in order to allow source-drain current to flow, the wiring resistance of the gate electrode G also increases.
  • an inkjet capable of dispensing a small amount of an organic semiconductor solution and discharging a droplet at an accurate position.
  • the inclined surface of the recess res functions as a droplet landing site, and the effect of improving the landing accuracy is achieved.
  • the thickness of the partition wall FF can be made larger than the channel thickness of the gate insulating film by conventional coating, so that the parasitic capacitance caused by the overlap between the gate electrode and the source and drain electrodes of the organic TFT is suppressed. it can. Therefore, a wide line width of the gate electrode G can be secured, and an effect of promoting a reduction in wiring resistance can be achieved.
  • the gate insulating film and the organic semiconductor It contributes to the achievement of interface smoothness at the site where the channel of the body layer is generated, and to the achievement of a bank function that reduces parasitic capacitance and is effective for ink jet droplet landing. Therefore, the organic TFT of this embodiment is suitable for an active matrix driving element. For example, it is suitable for technologies that use organic TFTs, organic EL displays, liquid crystal displays, and IC tags.
  • the polymer gate insulating film including nano-particles whose surface is smoothed and patterned by an imprinting method.
  • the nano-particle having the maximum particle size that is, the spacer defines the thickness of the gate insulating film GIF.
  • the spacer may be fixed to the substrate or the gate electrode in advance.
  • a cone-shaped spacer SP having the predetermined height is provided in advance on the gate electrode G on the substrate 10, and the organic thin film TFT is formed through the steps shown in FIG. Can be manufactured.
  • the organic thin film TFT can be manufactured through the steps shown in FIG.
  • the tapered surface of the conical spacers that taper away from the substrate 10 SLS's slanted surface SLS has the effect of encouraging the escape of NPs of small-sized nanoparticles when crimping the channel molding surface CFS of mold MD is there.
  • the substrate 10 may be a plastic substrate such as PES or PC, a bonded substrate of glass and plastic, or an alkali barrier film or a gas-nore film may be coated on the substrate surface.
  • a plastic substrate for example, films of polyethylene terephthalate, polyethylene 2, 6 naphthalate, polysulfone, polyethersulfone, polyetheretherketone, polyphenoxyether, polyarylate, fluorine resin, polypropylene, and the like can be applied.
  • a force of using a mixture of polybutanol and methylated melamine formaldehyde copolymer, or polymethylmethacrylate is not limited to this. That's fine.
  • Other examples include polyethylene, polyvinyl chloride, polyvinylidene fluoride, polycarbonate, polyphenylene sulfide, polyetheretherketone, polyethersulfone, polyimide, phenol novolac, poly Resins such as amide, benzocyclobutene, polychloropyrene, polyester, polyoxymethylene, polysulfone, epoxy resin, and polybulal alcohol can be used.
  • a resin that is cured by heat or light is also effective.
  • Gate insulating film NP having a small dielectric particle having a high dielectric constant dispersed in GIF, for example, TaO or the like having a high dielectric constant having a relative dielectric constant of 3 or more, preferably 10 or more
  • 3 3 3 3 3 3 3 3 3 2 3 is suitable for nanoparticles. Two or more of these may be mixed.
  • the gate electrode G or the source Z drain electrodes S and D for example, Cr alone or Cr ZAu is used, but the material is not particularly limited, and it is sufficient if it has sufficient conductivity. ⁇ . Pt, Au, W, Ru, Ir, Al, Sc, Ti, V, Mn, Fe, Co, Ni CoZn, Ga, Y, Zr, Nb, Mo, Tc, Rh, Pd, Ag, Cd, Ln, Sn, Ta, Re, Os, Tl, Pb, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, etc.
  • a laminate or a compound thereof may be used.
  • an organic conductive material containing a conjugated polymer compound such as metal oxides such as ⁇ and ⁇ , polyaniline, polythiophene, and polypyrrole may be used.
  • organic semiconductor of the organic semiconductor film OSF an organic material exhibiting semiconductor characteristics may be used.
  • organic material exhibiting semiconductor characteristics for example, pentacene, a phthalocyanine derivative, a naphthalocyanine derivative, an azo compound derivative, and a perylene series are used for low molecular weight materials.
  • indigo derivatives quinatalidone derivatives
  • polycyclic quinone derivatives such as anthraquinones, cyanine derivatives, fullerene derivatives, or indole, carbazole, oxazole, inoxazole, thiazole, imidazole, pyrazole, oxadiazole, Nitrogen-containing cyclic compound derivatives such as pyrazoline, thiathiazole and triazole, hydrazine derivatives, triphenylamine derivatives, trichloromethane derivatives, quinone compound derivatives such as stilbenes, anthraquinones and diphenoquinones, anthracene Pyrene, Fuenantoren, and the like polycyclic aromatic compound derivative such as coronene.
  • Polymer materials include aromatic conjugated polymers such as polyparaphenylene, aliphatic conjugated polymers such as polyacetylene, heterocyclic conjugated polymers with polypinol and polythiophene ratios, polyarines and polyphenylenes. Rensalph Constituent units of heteroatom-conjugated polymers such as Eido, conjugated polymers such as poly (phenylene-butylene), poly (animylene-biylene), and poly (cellene-bi-lene) are alternately linked. A carbon-based conjugated polymer such as a composite conjugated polymer having a combined structure is used.
  • disilalenene carbon-based conjugated polymer structures such as polysilanes, disilalenarylene polymers, (disilalenene) ethylene polymers, (disilalenene) ethylene polymers, etc.
  • Polymers in which oligosilanes and carbon-based conjugated structures are alternately linked are used.
  • Perylene a polymer that is coordinated by an aromatic ligand of a polymer chain such as phthalate cyanate polycyclohexane, which may be a polymer chain of inorganic elemental power such as phosphorus and nitrogen Polymers obtained by heat-condensation of perylenes such as tetracarboxylic acid, ladder-type polymers obtained by heat-treating polyethylene derivatives having a cyano group such as polyacrylonitrile, and organic materials such as bebskite A composite material in which a compound is inter-forced may be used.
  • an aromatic ligand of a polymer chain such as phthalate cyanate polycyclohexane
  • inorganic elemental power such as phosphorus and nitrogen
  • Polymers obtained by heat-condensation of perylenes such as tetracarboxylic acid, ladder-type polymers obtained by heat-treating polyethylene derivatives having a cyano group such as polyacrylonitrile, and organic materials such as bebs
  • HMDS Hexmethyldisilazane, (CH) SiNHSi (CH)
  • a film is sealed with an inorganic or high-polymer nitride such as silicon nitride so as to cover the formed circuit and the organic TFT.
  • Nitride oxides such as silicon nitride, silicon nitride, acids such as silicon nitride, aluminum, and silicon carbide and other inorganic sealing films that have carbide strength such as silicon carbide. Multi-layer sealing of molecules and inorganic films may be used.
  • 2nd nanoparticle (spacer) of 2nd particle size (average particle size 300nm) larger than the diameter (average particle size 50nm), 7wt% polybutanol (Mw 20000) 8wt% and methylated polymelamine
  • a Si mold having a gate insulating film pattern applied to this film was pressed at a pressure of 0.5 MPa, and the Si mold was heated to 200 ° C. and cured in 5 minutes. After curing, the uncured portion was removed by ultrasonic cleaning with ethanol to obtain a gate insulating film pattern.
  • this gate insulating film was confirmed by a step gauge to be 3 OOnm. Next, a source electrode and a drain electrode made of Au patterned by photolithography were formed. Finally, pentacene was deposited as an organic semiconductor layer by vacuum deposition to produce an organic TFT.
  • Second nanoparticle (spacer) with a second particle size (average particle size 300nm) larger than the particle size (average particle size 50nm) and 5wt% polymethylmetatalylate (PMMA) (Mw 93000)
  • the mixed solution was applied by spin coating at 2000 rpm and dried at 100 ° C for 2 minutes.
  • the substrate was heated to 200 ° C., and a Si mold having a gate insulating film pattern applied thereto was pressed at a pressure of 0.5 MPa to obtain a gate insulating film pattern.
  • the thickness of this gate insulating film was 300 nm as confirmed by a step gauge.
  • the remaining PMMA is removed by oxygen reactive ion etching.
  • a source electrode and a drain electrode made of Au patterned by photolithography were formed.
  • pentacene was deposited as an organic semiconductor layer by vacuum deposition to produce an organic TFT.
  • the present embodiment it is possible to accurately control the thickness of the gate insulating film, which is an important factor in determining the transistor characteristics, over the organic TFT structure. . Since the thickness of the gate insulating film can be easily controlled at the time of imprinting by inserting nanoparticles for controlling the film thickness as in the configuration of the present invention, an organic TFT using a polymer as the gate insulating film Therefore, it is possible to achieve a high dielectric constant gate insulating film without degrading the performance of the organic TFT.

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  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

　有機薄膜トランジスタは、有機薄膜トランジスタは、互いに分離して設けられたソース電極及びドレイン電極と、ソース電極及びドレイン電極の間に介在する有機半導体層と、ソース電極及びドレイン電極の間の有機半導体層に対向してゲート絶縁膜を介して配置されたゲート電極と、を有する有機薄膜トランジスタであって、有機半導体層とゲート電極との間におけるゲート絶縁膜の膜厚を規定する高さを有するスペーサを有する。ゲート絶縁膜はインプリンティング法により成膜される。

Description

明 細 書
有機薄膜トランジスタ及びその製造方法
技術分野
[0001] 本発明は、有機薄膜トランジスタ及びその製造方法に関する。
背景技術
[0002] 近年、有機薄膜トランジスタの研究開発が盛んに行われており、その応用の一例と して、フレキシブルディスプレイへの応用が期待されている。その中で有機エレクト口 ルミネッセンス (EL)素子を有機薄膜トランジスタでアクティブマトリクス駆動させると!ヽ う研究が行われている。
[0003] 有機薄膜トランジスタの MOS構造の 1つには、基板上にゲート電極を設け、ゲート 電極を覆うようにその上にゲート絶縁膜を形成し、ゲート絶縁膜の上にソース電極とド レイン電極を互いに離して設け、その後、ソース電極及びドレイン電極の間のゲート 絶縁膜上に有機半導体膜を積層して構成されたボトムコンタ外型のものが知られて いる。
[0004] また、有機物のメリットを最大限に活かすため、印刷技術による有機薄膜トランジス タの形成が試みられており、そのためゲート絶縁膜材料としても高分子のような溶剤 に溶ける材料が検討されている。しかし、自発光素子である有機 EL素子を駆動する ためには、比較的大電流が必要である。そのために高誘電率の高分子ゲート絶縁膜 が必要である。
[0005] それを形成するために、シァノエチルプルランといったシァノ基含有の高誘電率の 高分子や、高分子に単に誘電率の高いに金属酸化物のナノ粒子を分散させたゲー ト絶縁膜を塗布法により形成することが検討されている (特許文献 1参照)。ナノ粒子 には、少なくとも 1方向の長さが 500nm未満の粒子が含まれる。
[0006] 塗布法によれば、高誘電率無機化合物を溶媒に分散した分散液を所定基板上に 塗布した後、溶媒成分を揮発させることでゲート絶縁膜を形成するか或いは、シリカ 前駆体などの溶解液中に高誘電率無機化合物粒子を分散させた分散液を塗布し、 焼成することにより、ゲート絶縁膜を得ることができる。 特許文献 1：特開 2002— 110999号公報
発明の開示
発明が解決しょうとする課題
[0007] 有機薄膜トランジスタにおいてゲート絶縁膜に用いるべき高誘電率の高分子材料 の種類はあまり多くなぐまた高分子では耐電圧性に劣るため、結果的にゲート絶縁 膜の膜厚が厚くなり、高誘電率と耐電圧が相殺されるようになる。さらに高誘電率の 高分子は溶剤に溶けにくぐ印刷による形成は難しくなる。また、高誘電率の金属酸 化物のナノ粒子を分散させた溶液を単に塗布しゲート絶縁膜を成膜する従来技術で は、成膜後に表面に突き出したナノ粒子により、ゲート絶縁膜の表面が粗くなつてし ま 、、有機薄膜トランジスタの性能が低下する問題が生じる。
[0008] そこで本発明は、有機半導体層及びゲート絶縁膜の界面の滑面性を含む性能を 改善させた有機薄膜トランジスタ及びその製造方法を提供することが一例として挙げ られる。
課題を解決するための手段
[0009] 本発明の有機薄膜トランジスタは、互いに分離して設けられたソース電極及びドレ イン電極と、前記ソース電極及びドレイン電極の間に介在する有機半導体層と、前記 ソース電極及びドレイン電極の間の前記有機半導体層に対向してゲート絶縁膜を介 して配置されたゲート電極と、を有する有機薄膜トランジスタであって、前記有機半導 体層とゲート電極との間における前記ゲート絶縁膜の膜厚を規定する高さを有するス ぺーサを有することを特徴とする。
[0010] 本発明の有機薄膜トランジスタの製造方法は、互いに分離して設けられたソース電 極及びドレイン電極と、前記ソース電極及びドレイン電極の間に介在する有機半導 体層と、前記ソース電極及びドレイン電極の間の前記有機半導体層に対向してゲー ト絶縁膜を介して配置されたゲート電極と、を有する有機薄膜トランジスタの製造方 法であって、
基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に互いに分離したソース電極及びドレイン電極を形成するェ 程と、
前記ソース電極及びドレイン電極の対向端部及びその近傍上に前記有機半導体 層を形成する工程と、を含み、
前記ゲート絶縁膜を形成する工程において、前記有機半導体層とゲート電極との 間における前記ゲート絶縁膜の膜厚を規定する高さを有するスぺーサを設けるととも に、インプリンティング法により、少なくとも前記ソース電極及び前記ドレイン電極間の 前記有機半導体層上のチャネルが生成される部位の表面を前記スぺーサの高さに 規定して、前記ゲート絶縁膜を形成することを特徴とする。
[0011] 以上の構成によれば、ゲート絶縁膜の膜厚を規定する高さを有するスぺーサを設 けているので、インプリンティング法によるゲート絶縁膜の膜厚制御精度が向上する。 さらに、スぺーサとして、第 1のナノ粒子の平均粒径より大なる平均粒径の第 2のナノ 粒子を分散した高分子組成物を用いることにより、ゲート絶縁膜は、インプリンティン グ法により表面滑面化が可能となり、かつ容易にその膜厚を制御することができる。 すなわち、インプリンティング法にて作製した高分子のゲート絶縁膜は、スピンコート 成膜したゲート絶縁膜 GIFと比較して比誘電率は同等であるが、表面粗度が改善さ れる。また、有機薄膜トランジスタにおいては移動度が向上し、さらに、プロセス温度 力 S200°C以下であり、ブラスティックフィルム基板にも応用可能である。
図面の簡単な説明
[0012] [図 1]本発明による実施形態の有機 TFTの概略断面図である。
[図 2]本発明による実施形態の有機 TFT構造を示す部分拡大断面図である。
[図 3]本発明による実施形態の有機 TFT製造方法の工程における基板の部分断面 図である。
[図 4]本発明による実施形態の有機 TFT製造方法の工程における基板の部分断面 図である。
[図 5]本発明による実施形態の有機 TFT製造方法の工程における基板の部分断面 図である。
[図 6]本発明による実施形態の有機 TFT製造方法の工程における基板の部分断面 図である。 [図 7]本発明による実施形態の有機 TFT製造方法の工程における基板の部分断面 図である。
[図 8]本発明による実施形態の有機 TFT製造方法の工程における基板の部分断面 図である。
[図 9]本発明による実施形態の有機 TFT製造方法の工程における基板の部分断面 図である。
[図 10]本発明による実施形態の有機 TFT製造方法の工程における基板の部分断面 図である。
[図 11]本発明による実施形態の有機 TFT製造方法の工程における基板の部分断面 図である。
[図 12]本発明による実施形態の有機 TFT製造方法の工程におけるモールドの部分 断面図である。
[図 13]本発明による実施形態の有機 TFT製造方法の工程におけるモールドの部分 断面図である。
[図 14]本発明による他の実施形態の有機 TFTの概略断面図である。
[図 15]本発明による他の実施形態の有機 TFTの概略断面図である。
[図 16]本発明による他の実施形態の有機 TFTの概略断面図である。
符号の説明
[0013] 10 基板
S ソース電極
D ドレイン電極
OSF 有機半導体膜
G ゲート電極
GIF ゲート絶縁膜
FF 隔壁部
SLS 傾斜面
発明を実施するための形態
[0014] 以下に本発明の実施形態の有機薄膜トランジスタ (有機 TFT)及びその製造方法 を図面を参照しつつ説明する。
[0015] 図 1は有機 TFTの断面図を示す。
[0016] 図 1は、ボトムコンタクト型有機 TFTの構造の一例を示す。有機 TFTは、互いに分 離して設けられた対向するソース電極 S及びドレイン電極 Dと、ソース電極及びドレイ ン電極の間にチャネルを形成できるように積層された有機半導体からなる有機半導 体膜 OSFと、ソース電極 S及びドレイン電極 Dの間の有機半導体膜 OSFに電界を印 加せしめるゲート電極 Gと、を含み、ゲート電極 Gを覆いソース電極 S及びドレイン電 極 D力 絶縁するゲート絶縁膜 GIFを有して 、る。
[0017] 図 1及び図 2に示すようにゲート絶縁膜 GIFは高誘電率を有する誘電体のナノ粒子 NPとこれらを分散させる母材の高分子 PMとを含み、さらにスぺーサ SPを含む。本 実施形態においては、スぺーサ SPは力かる小粒径のナノ粒子 NPの平均粒径よりも 大なる平均粒径を有する第 2の誘電体のナノ粒子又はナノ粒子凝集体である。ゲー ト絶縁膜におけるスぺーサ SP (第 2の誘電体のナノ粒子又はナノ粒子凝集体)の密 度は、小粒径のナノ粒子 NPの密度と比較して 100万分の 1以上 10分の 1以下である 。スぺーサ SP及びナノ粒子 NPの材料は例えば同一の材料で構成できる力 互いに 異なる材料で構成してもよ ヽ。
[0018] スぺーサ SPについて、ゲート絶縁膜 GIFの膜厚は通常 50〜1000nmであるので、 その高さ（粒径）は 50〜： LOOOnmである。スぺーサの密度が相対的に低いのでスぺ 一サには比誘電率 2以上の材料でも有効である。
[0019] ゲート絶縁膜 GIFの膜厚を規定するスぺーサの高さ (粒径)は、小粒径のナノ粒子 NPの平均粒径の 2倍以上、好ましくは 10倍以上であることが望ましい。小粒径のナ ノ粒子 NPはスぺーサ SPの高さ (粒径)よりも小なる平均粒径を有し、その比誘電率 は 3以上好ましくは 10以上であることが好ましい。
[0020] 小粒径のナノ粒子 NP及びスぺーサ SPとなる大粒径のナノ粒子の形状としては、特 に制限されず、球状の他に、平板状、針状、不定形などいずれであってもよい。小粒 径のナノ粒子 NPは、一般に、その平均粒径が 500nmよりも大きいと、ゲート絶縁膜 GIF中の分散 (誘電率）が不均一になり得る力 lOOnm以下では問題がない。誘電 率が低下しない範囲の平均粒径例えば 5nm以上の小粒径のナノ粒子 NPを使用す ることが望ましい。
[0021] ゲート絶縁膜のナノ粒子 NPを分散させる高分子 PMは熱又は光照射により変成す る硬化又は熱可塑性榭脂である。
[0022] ナノ粒子 NPを高分子 PM中に分散させたゲート絶縁膜 GIFの形成において、イン プリティング法を用いることにより、ゲート絶縁膜 GIF表面のナノ粒子による粗度増加 に起因する有機 TFTの性能低下を防ぐことができる。すなわち、インプリティングェ 程において、有機半導体層とゲート電極との間におけるゲート絶縁膜の膜厚 (有機 半導体層のチャネルが生成される部位の膜厚)を規定する高さを有するスぺーサ SP を設けて、ゲート絶縁膜を形成する。本実施形態においては、スぺーサ (最大粒径の ナノ粒子）はインプリティング工程の押圧力によって機能する。さらに、インプリティン グ法により有機半導体層上のチャネルが生成される部位の表面 (後の界面）を滑面 化するとともにパターユングを同時に行うことができる。なお、有機 TFTはソース電極 S及びドレイン電極 Dとゲート絶縁膜 GIFとの間に離型剤が設けられていてもよい。
[0023] ここでインプリンティング法とは、モールド (型）に刻み込んだ寸法が数十 nm〜数百 nmの凹凸を、熱可塑性又は熱硬化性の榭脂などの被加工基板に押し付けてモー ルドの凹凸形状を転写するナノオーダーの 3次元構造の成形加工技術である。イン プリンティング法には、熱 (Thermal)式と光硬化 (UV)式とがある。転写の工程は数 分で終了し、同じ形状の部品を短時間で大量に作り出せる。インプリント技術で使う モールドは通常、半導体微細加工の技術など電子線露光技術とエッチング技術を使 つて製作する。
[0024] モールドの材料として、 Siなどの半導体や、金属、金属酸化物、ダイヤモンドが有 効である。インプリンティングでは熱硬化榭脂又は熱可塑樹脂により加熱及び冷却を 通してゲート絶縁膜をパターユングできるが、さらに、紫外線などの感光性の高分子 又は感光性組成物を用いて、インプリンティングする方法も有効である。そのときのモ 一ルドとしては石英、サファイアなどの紫外線を透過するものが有効である。基板も紫 外線を透過するものが有効である。
[0025] 本実施形態のインプリティング法を用いた有機薄膜 TFT製造方法の一例を説明す る。 [0026] 図 3に示すように、洗浄した基板 10上にゲート電極 Gを形成する (ステップ 1)。
[0027] 次に、図 4に示すように、基板 10及びゲート電極 G上にゲート絶縁膜 GIFの高分子 溶液を塗布し、乾燥する (ステップ 2)。このゲート絶縁膜を塗布する工程ではスピンコ ート法などが利用でき、所定のナノ粒子及びスぺーサが含まれる高分子溶液が予め 調製され、その粘度は、例えば、 111^& ' 3〜100?& ' 3に調節される。ゲート絶縁膜 G IFの高分子溶液基板への塗布量は、乾燥後のゲート絶縁膜 GIFの膜厚力 Sスぺーサ の高さ (粒径)を超える量である。
[0028] つぎに、図 5に示すように、微少な凹凸が形成されたモールド MDを用意し (ステツ プ 3)、減圧雰囲気において、図 6に示すように、ゲート絶縁膜 GIFの表面に圧着し、 有機半導体層のチャネルが生成される部位の表面を滑面化する (ステップ 4)。
[0029] つぎに、図 7に示すように、モールド MDをゲート絶縁膜 GIFの表面に圧着した状 態で、熱 (又は光)などの輻射 RADを基板 10及びモールド MDに供給して、一定時 間保持して溶液を変性させてゲート絶縁膜 GIFに写し取る (ステップ 5)。
[0030] そして、冷却後、図 8に示すように、モールド MDを基板 10から取り除く（ステップ 6)
[0031] つぎに、図 9に示すように、有機半導体層のチャネルが生成される部位を含む部分 以外のゲート絶縁膜 GIFの不要な部分を基板 10から取り除く（ステップ 7)。このよう にしてゲート絶縁膜 GIFを形成する。
[0032] つぎに、図 10に示すように、写し取られたゲート絶縁膜 GIFの滑面化された表面上 に亘つて、互いに分離したソース電極 S及びドレイン電極 Dを蒸着する (ステップ 8)。
[0033] 次に、有機半導体層の液状化された材料の液滴をソース電極 S及びドレイン電極 D 間の凹部に供給して、これを乾燥して有機半導体膜 OSFを形成し、図 11に示すよう に、 MOS構造の有機 TFTを形成する (ステップ 9)。また、自己組織ィ匕方法により有 機半導体層 OSFを形成することもできる。
[0034] 上記の有機 TFT製造方法では、図 5に示すようにチャネルが生成される部位の表 面 (ソース電極及びドレイン電極の対向端部の間すなわち凹部）のみ周囲よりも突出 した平坦部であるチャネル成型面 CFSをモールド MDに設け、インプリティング法を 用いて、チャネル成型面 CFSの圧着による平滑ィ匕を達成している力 これにカ卩えて、 図 12に示すように、チャネル成型面 CFSを突出させない平坦なモールド MDを使用 できる。この実施形態では、所定膜厚のゲート電極 Gを基板 10上に形成してあるの で、インプリンティング法にて平坦なモールド MDをゲート絶縁膜 GIFの全面に圧着 してもゲート電極 G上の表面 (チャネルが生成される部位)を滑面化しパターユングす ることが可能である。
[0035] さらに加えて、図 13に示すモールド MDのように、突出したチャネル成型面 CFSの 周囲に傾斜面 SLSを設けてさらに高い突出部とすることにより、モールド MDのより深 く押圧で、ゲート絶縁膜 GIFの凹部及び隔壁部 FFを形成することも可能である。
[0036] この実施形態、すなわち、モールド MDに突出部の傾斜面 SLSを設けることにより、 隔壁部 FFからチャネルが生成される部位へ向力 傾斜面 SLSも形成することができ る。モールド MDの傾斜面 SLSにより、以下の効果がある。
[0037] 得られた MOS構造の有機 TFTにおいて、図 14に示すように、ゲート絶縁膜を介し たゲート電極とソース及びドレイン電極との重なり部分 OLは寄生容量となり回路特性 を阻害させる要因となりうる。その寄生容量を緩和するためゲート電極幅に対してソ ース及びドレイン電極の位置を重ならな 、位置（OL O)に合せる必要があつたため (図 1参照）、ゲート電極 Gの線幅はチャネル長（ソース電極 S及びドレイン電極 Dの対 向端部 OPEの間）とほぼ同一にする必要があった。このためソース一ドレイン電流を 流すためチャネル長を数/ z mまで短くすると、ゲート電極 Gの配線抵抗も大きくなると いう問題があった。また、ソース電極 S及びドレイン電極 D間のゲート絶縁膜 GIF上に 有機半導体膜 OSFを形成するために、有機半導体溶液を微量分注できかつ正確な 位置に液滴を吐出することが可能なインクジェット技術が適用され得るが、細 、線幅 のチャネル長に、高 、液滴着弾精度が求められる課題があった。
[0038] 図 14に示すモールドの傾斜面に起因する隔壁 FFの存在により、その凹部 resの傾 斜面が液滴着弾サイトとして機能することになり、着弾精度向上の効果を奏する。さら に、隔壁部 FFの厚さを従来の塗布によるゲート絶縁膜のチャネル部膜厚よりも厚くで きるので、有機 TFTのゲート電極とソース及びドレイン電極との重なりに起因する寄 生容量が抑制できる。よって、ゲート電極 Gの線幅を広く確保でき低配線抵抗化への 促進効果をも奏する。このように、本実施形態によれば、ゲート絶縁膜及び有機半導 体層のチャネルが生成される部位の界面平滑ィ匕の達成と、寄生容量を低減しかつィ ンクジェット液滴着弾に有効なバンク機能の達成に貢献する。よって、本実施形態の 有機 TFTはアクティブマトリクス駆動素子に好適である。例えば、有機 TFTを使用し ている技術、有機 ELディスプレイ、液晶ディスプレイ、 ICタグなどに好適である。
[0039] 上記実施形態では、インプリンティング法にて表面を滑面化しパターニングするナ ノ粒子を含む高分子ゲート絶縁膜にお!ヽて、 2種類以上の粒径の異なるナノ粒子を 用い、その最大粒径のナノ粒子すなわちスぺーサがゲート絶縁膜 GIFの膜厚を規定 する構成であるが、スぺーサを予め基板又はゲート電極に固設しておいてもよい。例 えば、図 15に示すように、基板 10上のゲート電極 G上に上記所定高さの錐状のスぺ ーサ SPを予め設けておき、上記図 4以降に示す工程を通して有機薄膜 TFTを製造 できる。また、図 16に示すように、ゲート電極 G近傍の基板 10に上記所定高さの錐状 のスぺーサ SPを予め設けておき、上記図 4以降に示す工程を通して有機薄膜 TFT を製造できる。図に示すような基板 10から離れるに従って先細となる錐状のスぺーサ SPの傾斜面 SLSにより、モールド MDのチャネル成型面 CFSの圧着時の小粒径の ナノ粒子 NPの逃げを促す効果がある。
[0040] (基板）
基板 10はガラスの他、 PES、 PCなどのブラスティック基板や、ガラスとブラスティック の貼り合わせ基板でもよぐまた基板表面にアルカリバリア膜や、ガスノ リア膜がコー トされてもよい。ブラスティック基板としては、例えば、ポリエチレンテレフタレート、ポリ エチレン 2、 6 ナフタレート、ポリサルフォン、ポリエーテルサルフォン、ポリエーテ ルエーテルケトン、ポリフエノキシエーテル、ポリアリレート、フッ素榭脂、ポリプロピレ ンなどのフィルムが適用できる。
[0041] (有機 TFT)
ゲート絶縁膜 GIFの母材の高分子として、ポリビュルフエノールとメチル化メラミンホ ルムアルデヒド共重合体の混合物、又は、ポリメチルメタアタリレートを用いた力 これ に限定されることはなぐ絶縁性であればよい。その他の例として、ポリエチレン、ポリ 塩化ビュル、ポリフッ化ビ-リデン、ポリカーボネート、ポリフエ-レンスルフイド、ポリエ 一テルエーテルケトン、ポリエーテルサルフォン、ポリイミド、フエノールノボラック、ポリ アミド、ベンゾシクロブテン、ポリクロロピレン、ポリエステル、ポリオキシメチレン、ポリ サルフォン、エポキシ榭脂、ポリビュルアルコールなど、ポリアタリレートなどの樹脂が 使用できる。その他、熱又は光で硬化する榭脂も有効である。
[0042] ゲート絶縁膜 GIF中に分散する高誘電率を有する小粒径のナノ粒子 NPとして、例 えば、 Ta Oなどの 3以上好ましくは 10以上の比誘電率を有する高い誘電率のもの
2 5
を用いる。すなわち、 TiO、 ZrO、 BaTiO、 PbTiO、 CaTiO、 MgTiO、 BaZrO
2 2 3 3 3 3 3
、 PbZrO、 SrZrO、 CaZrO、 LaTiO、 LaZrO、 BiTiO、 LaPbTiO、 Y Oなど
3 3 3 3 3 3 3 2 3 がナノ粒子に好適である。これらを 2種類以上混合してもよ ヽ。
[0043] ゲート電極 G又はソース Zドレイン電極 S、 Dとしては、例えば、 Cr単独、又は、 Cr ZAuを用いられるが、その材料は特に限定されることはなぐ十分な導電性があれ ば、よ ヽ。すなわち、 Pt、 Au、 W、 Ru、 Ir、 Al、 Sc、 Ti、 V、 Mn、 Fe、 Co、 Niゝ Zn、 Ga 、 Y、 Zr、 Nb、 Mo、 Tc、 Rh、 Pd、 Ag、 Cd、 Ln、 Sn、 Ta、 Re、 Os、 Tl、 Pb、 La、 Ce 、 Pr、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Er、 Tm、 Yb、 Luなどの金属単体もし くは積層もしくはその化合物でもよい。また、 ιτο、 ΙΖΟのような金属酸ィ匕物類、ポリア 二リン類、ポリチォフェン類、ポリピロール類などの共役性高分子化合物を含む有機 導電材料でもよい。
[0044] 有機半導体膜 OSFの有機半導体としては、半導体特性を示す有機材料であれば よぐ例えば低分子系材料ではペンタセン、フタロシアニン系誘導体、ナフタロシア- ン系誘導体、ァゾ化合物系誘導体、ペリレン系誘導体、インジゴ系誘導体、キナタリド ン系誘導体、アントラキノン類などの多環キノン系誘導体、シァニン系誘導体、フラー レン類誘導体、あるいはインドール、カルバゾール、ォキサゾール、インォキサゾール 、チアゾール、イミダゾール、ピラゾール、ォキサアジアゾール、ピラゾリン、チアチア ゾール、トリァゾールなどの含窒素環式化合物誘導体、ヒドラジン誘導体、トリフエ- ルァミン誘導体、トリフ -ルメタン誘導体、スチルベン類、アントラキノン、ジフエノキ ノンなどのキノン化合物誘導体、アントラセン、ピレン、フエナントレン、コロネンなどの 多環芳香族化合物誘導体などである。高分子材料では、ポリパラフエ-レンなどの芳 香族系共役性高分子、ポリアセチレンなどの脂肪族系共役性高分子、ポリピノール やポリチォフェン率の複素環式共役性高分子、ポリア-リン類やポリフエ-レンサルフ アイドなどの含へテロ原子共役性高分子、ポリ（フエ-レンビ-レン)やポリ（ァニーレ ンビ-レン)やポリ（チェ-レンビ-レン)などの共役性高分子の構成単位が交互に結 合した構造を有する複合型共役系高分子などの炭素系共役高分子が用いられる。ま た、ポリシラン類ゃジシラ-レンァリレン高分子類、（ジシラ-レン)エテュレン高分子 類、（ジシラ-レン)ェチ-レン高分子類のようなジシラ-レン炭素系共役性高分子構 造などのオリゴシラン類と炭素系共役性構造が交互に連鎖した高分子類などが用い られる。他にもリン系、窒素系などの無機元素力 なる高分子鎖でもよぐさらにフタ口 シアナートポリシ口キサンのような高分子鎖の芳香族系配位子が配位した高分子類、 ペリレンテトラカルボン酸のようなペリレン類を熱処理して縮環させた高分子類、ポリ アクリロニトリルなどのシァノ基を有するポリエチレン誘導体を熱処理して得られるラダ 一型高分子類、さらにべ口ブスカイト類に有機化合物がインター力レートした複合材 料を用いてもよい。
[0045] さらに、ソース Zドレイン電極間のゲート絶縁膜表面を自己組織ィ匕単分子膜で被覆 することもできる。例えば、 HMDS (：へキメチルジシラサン、（CH ) SiNHSi (CH )
3 3 3
)で処理し、それらの単分子膜を成膜することが好ましい。そのほかに、ソース zドレ
3
イン電極間のゲート絶縁膜表面以外を、 OTS (：ォクタデシルトリクロロシラン CH (C
3
H ) SiCl )膜処理によって、疎水膜を設けた構成でも有効である。
2 17 3
[0046] 形成された回路及び有機 TFTを覆うように、窒化シリコンなどの窒化物の無機系、 高分子系などによる膜封止がなされる。窒化酸ィ匕シリコンなどの窒化酸ィ匕物、酸ィ匕シ リコンゃ酸ィ匕アルミニウムなどの酸ィ匕物、炭化シリコンなどの炭化物力 なる無機物封 止膜による封止や、その他に、高分子及び無機膜の多層封止でもよい。
実施例
[0047] 有機 TFTでアクティブ駆動する有機 ELパネルを作製し、その特性を評価した。
[0048] (実施例 1)
ガラス基板上にゲート絶縁膜にゲート電極として Crを成膜し、エッチングによりバタ 一ユングした。その上に、高誘電率化合物である Ta Oの第 1のナノ粒子の第 1の粒
2 5
径（平均粒径 50nm)より大なる第 2の粒径（平均粒径 300nm)の第 2のナノ粒子 (ス ぺーサ）と 7wt%のポリビュルフエノール（Mw= 20000) 8wt%とメチル化ポリメラミ ン ホルムアルデヒド共重合体（Mn = 511 ) 4wt%を混合した溶液をスピンコート 20 OOrpmにより塗布し、 100°C2分で乾燥した。次に、この膜にゲート絶縁膜のパター ンを施した Siモールドを 0. 5MPaの圧力で押し付け、 Siモールドに 200°Cにカロ熱し 、 5分で硬化した。硬化後、未硬化部分をエタノールにより超音波洗浄により除去し、 ゲート絶縁膜のパターンを得た。このゲート絶縁膜の膜厚を段差計にて確認すると 3 OOnmであった。次いで、フォトリソグラフィ一によりパターユングした Auからなるソー ス電極、ドレイン電極を形成した。最後に、有機半導体層として、ペンタセンを真空蒸 着により成膜し、有機 TFTを作製した。
[0049] (実施例 2)
ガラス基板上に、ゲート絶縁膜にゲート電極として Crを成膜し、エッチングによりパ ターニングした。その上に、高誘電率化合物である Ta Oの第 1のナノ粒子の第 1の
2 5
粒径 (平均粒径 50nm)より大なる第 2の粒径 (平均粒径 300nm)の第 2のナノ粒子（ スぺーサ）と 5wt%のポリメチルメタタリレート（PMMA) (Mw= 93000)を混合した 溶液をスピンコート 2000rpmにより塗布し、 100°C、 2分で乾燥した。次に、基板を 2 00°Cにカロ熱し、この膜にゲート絶縁膜のパターンを施した Siモールドを 0. 5MPaの 圧力で押し付け、ゲート絶縁膜のパターンを得た。このゲート絶縁膜の膜厚を段差計 にて確認すると 300nmであった。次いで、酸素リアタティブイオンエッチングにより残 つた PMMAを除去する。次いで、フォトリソグラフィ一によりパターユングした Auから なるソース電極、ドレイン電極を形成した。最後に、有機半導体層として、ペンタセン を真空蒸着により成膜し、有機 TFTを作製した。
[0050] 以上のように、本実施形態によれば、有機 TFT構造にぉ ヽて、トランジスタ特性を 決めるうえで重要な要素であるゲート絶縁膜の膜厚を精度良く制御することが可能と なる。本発明の構成のように、膜厚制御用のナノ粒子を入れることによりインプリント 時に容易にゲート絶縁膜の膜厚を制御することができるので、高分子をゲート絶縁膜 として用いている有機 TFTにおいて、有機 TFTの性能を劣化させることなぐ高誘電 率のゲート絶縁膜を達成することができる。

Claims

請求の範囲
[1] 互いに分離して設けられたソース電極及びドレイン電極と、前記ソース電極及びド レイン電極の間に介在する有機半導体層と、前記ソース電極及びドレイン電極の間 の前記有機半導体層に対向してゲート絶縁膜を介して配置されたゲート電極と、を 有する有機薄膜トランジスタであって、前記有機半導体層とゲート電極との間におけ る前記ゲート絶縁膜の膜厚を規定する高さを有するスぺーサを有することを特徴とす る有機薄膜トランジスタ。
[2] 前記ゲート絶縁膜は前記スぺーサの高さよりも小なる平均粒径を有する誘電体の ナノ粒子を含むことを特徴とする請求項 1記載の有機薄膜トランジスタ。
[3] 前記ゲート絶縁膜は前記誘電体のナノ粒子を分散させる高分子を含み、前記高分 子は少なくとも熱又は光照射により変成する硬化又は熱可塑性榭脂であることを特 徴とする請求項 1又は 2記載の有機薄膜トランジスタ。
[4] 前記スぺーサの高さは、前記誘電体のナノ粒子の粒径の 2倍以上、好ましくは 10 倍以上であることを特徴とする請求項 1〜3のいずれかに記載の有機薄膜トランジス タ。
[5] 前記スぺーサ及び前記誘電体のナノ粒子は、 3以上好ましくは 10以上の比誘電率 を有することを特徴とする請求項 1〜4のいずれかに記載の有機薄膜トランジスタ。
[6] 前記スぺーサは前記誘電体のナノ粒子の平均粒径よりも大なる平均粒径を有する 第 2の誘電体のナノ粒子又はナノ粒子凝集体であることを特徴とする請求項 1〜5の
Vヽずれかに記載の有機薄膜トランジスタ。
[7] 前記ゲート絶縁膜における前記第 2の誘電体のナノ粒子又はナノ粒子凝集体の密 度は、前記誘電体のナノ粒子の密度と比較して 100万分の 1以上 10分の 1以下であ ることを特徴とする請求項 6記載の有機薄膜トランジスタ。
[8] 互いに分離して設けられたソース電極及びドレイン電極と、前記ソース電極及びド レイン電極の間に介在する有機半導体層と、前記ソース電極及びドレイン電極の間 の前記有機半導体層に対向してゲート絶縁膜を介して配置されたゲート電極と、を 有する有機薄膜トランジスタの製造方法であって、
基板上にゲート電極を形成する工程と、 前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に互いに分離したソース電極及びドレイン電極を形成するェ 程と、
前記ソース電極及びドレイン電極の対向端部及びその近傍上に前記有機半導体 層を形成する工程と、を含み、
前記ゲート絶縁膜を形成する工程において、前記有機半導体層とゲート電極との 間における前記ゲート絶縁膜の膜厚を規定する高さを有するスぺーサを設けるととも に、インプリンティング法により、少なくとも前記ソース電極及び前記ドレイン電極間の 前記有機半導体層上のチャネルが生成される部位の表面を前記スぺーサの高さに 規定して、前記ゲート絶縁膜を形成することを特徴とする有機薄膜トランジスタの製 造方法。
[9] 前記ゲート絶縁膜を形成する工程にぉ ヽて前記有機半導体層上のチャネルが生 成される部位の表面を滑面化するとともにパターユングを同時に行うことを特徴とする 請求項 8記載の有機薄膜トランジスタの製造方法。
[10] 前記ゲート絶縁膜は前記スぺーサの高さよりも小なる平均粒径を有する誘電体の ナノ粒子を含むことを特徴とする請求項 8又は 9記載の有機薄膜トランジスタの製造 方法。
[11] 前記ゲート絶縁膜は前記誘電体のナノ粒子を分散させる高分子を含み、前記高分 子は少なくとも熱又は光照射により変成する硬化又は熱可塑性榭脂であることを特 徴とする請求項 8〜10のいずれかに記載の有機薄膜トランジスタの製造方法。
[12] 前記スぺーサの高さは、前記誘電体のナノ粒子の粒径の 2倍以上、好ましくは 10 倍以上であることを特徴とする請求項 8〜11のいずれかに記載の有機薄膜トランジス タの製造方法。
[13] 前記スぺーサは前記誘電体のナノ粒子の平均粒径よりも大なる平均粒径を有する 第 2の誘電体のナノ粒子又はナノ粒子凝集体であることを特徴とする請求項 8〜 12 の!、ずれかに記載の有機薄膜トランジスタの製造方法。
[14] 前記ゲート絶縁膜における前記第 2の誘電体のナノ粒子又はナノ粒子凝集体の密 度は、前記誘電体のナノ粒子の密度と比較して 100万分の 1以上 10分の 1以下であ ることを特徴とする請求項 13記載の有機薄膜トランジスタの製造方法。
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