KR20100013960A - 플래시 소자의 소거 동작 방법 - Google Patents

플래시 소자의 소거 동작 방법 Download PDF

Info

Publication number
KR20100013960A
KR20100013960A KR1020080075724A KR20080075724A KR20100013960A KR 20100013960 A KR20100013960 A KR 20100013960A KR 1020080075724 A KR1020080075724 A KR 1020080075724A KR 20080075724 A KR20080075724 A KR 20080075724A KR 20100013960 A KR20100013960 A KR 20100013960A
Authority
KR
South Korea
Prior art keywords
bit line
voltage
sensing node
switch
sensing
Prior art date
Application number
KR1020080075724A
Other languages
English (en)
Other versions
KR101076072B1 (ko
Inventor
권일영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080075724A priority Critical patent/KR101076072B1/ko
Priority to US12/491,668 priority patent/US8243528B2/en
Publication of KR20100013960A publication Critical patent/KR20100013960A/ko
Application granted granted Critical
Publication of KR101076072B1 publication Critical patent/KR101076072B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은, 디스차지 신호에 따라 버추어전압을 전달하는 페이지 버퍼를 포함하고, 다수개의 메모리 셀들을 포함하고 비트라인을 통하여 페이지 버퍼와 연결되는 스트링을 포함하는 플래시 소자에 있어서, 다수개의 메모리 셀들의 게이트단에 접지전압을 인가하는 단계, 비트라인 중, 선택된 비트라인 및 선택되지 않은 비트라인 모두에 버추어전압을 인가하여 선택된 비트라인에 포함된 메모리 셀들을 소거하는 단계를 포함하는 플래시 소자의 소거 동작 방법으로 이루어진다.
플래시, 소거, 베리파이, 버추어전압

Description

플래시 소자의 소거 동작 방법{Erase method of flash device}
본 발명은 플래시 소자의 소거 동작 방법에 관한 것으로, 특히 소거 동작을 간소화하면서 소거 상태의 문턱전압 분포를 개선할 수 있는 플래시 소자의 소거 동작 방법에 관한 것이다.
반도체 소자의 동작은 프로그램(program) 동작, 소거(erase) 동작 및 독출(read) 동작으로 구분될 수 있으며, 프로그램 동작 및 소거 동작 시에는 검증(verify) 동작을 실시할 수 있다. 이 중에서 소거 동작에 관하여 플래시 소자를 예를 들어 설명하면 다음과 같다.
플래시 소자의 소거 동작은 메모리 셀 블럭(memory cell block) 또는 스트링(string) 단위로 실시할 수 있다.
구체적으로, 소거 동작은 선택된 메모리 셀 블럭의 비트라인으로 소거 전압(예컨대, 20V)을 인가하고, 선택된 메모리 셀 블럭의 모든 워드라인은 접지전압(예컨대, 0V)을 인가하여 실시할 수 있다. 이때, 선택된 비트라인으로는 소거 전압을 인가하고, 선택되는 않은 비트라인은 플로팅(floating)시키거나 접지전압(예컨데, 0V)을 인가한다. 일반적으로, 플래시 장치에서 비트라인 간의 간격은 다른 배선들(예컨데, 게이트 라인) 간의 간격보다 좁기 때문에 이웃하는 비트라인 간에 접압차가 발생할수록 간섭 현상이 발생하기가 쉽다. 예를 들면, 상술한 바와 같이 선택된 비트라인과 선택되지 않는 비트라인의 전압차는 매우 크기 때문에(예컨대, 약 20V의 전압차) 커플링(coupling)이 발생하여 선택되지 않는 비트라인의 전압이 상승할 수 있다. 이에 따라, 전압 상승을 방지하기 위한 동작을 실시할 수 있으나, 이는 소거 동작을 복잡하게 할 뿐만 아니라, 소거 동작의 시간을 증가시킬 수 있다.
본 발명이 해결하고자 하는 과제는, 플래시 소자의 소거 동작 시, 비트라인에 인가하는 전압을 페이지 버퍼가 아닌 비트라인 선택부로부터 인가받는 버추어전압을 사용하며, 이븐 및 오드 비트라인에 모두 버추어 전압을 인가함으로써 소거 동작을 간소화하며 비트라인 간의 간섭 현상을 감소시킬 수 있다.
본 발명에 따른 플래시 소자의 소거 동작 방법은, 디스차지 신호에 따라 버추어전압을 전달하는 페이지 버퍼를 포함하고, 다수개의 메모리 셀들을 포함하고 비트라인을 통하여 페이지 버퍼와 연결되는 스트링을 포함하는 플래시 소자에 있어서, 다수개의 메모리 셀들의 게이트단에 접지전압을 인가한다. 비트라인 중, 선택된 비트라인 및 선택되지 않은 비트라인 모두에 버추어전압을 인가하여 선택된 비트라인에 포함된 메모리 셀들을 소거하는 단계를 포함하는 플래시 소자의 소거 동작 방법으로 이루어진다.
페이지 버퍼는, 버추어전압을 인가받으며, 비트라인 중, 선택된 비트라인과 페이지 버퍼를 전기적으로 연결하는 비트라인 선택부를 포함한다. 프리차지 신호에 따라 동작하며, 전원전압을 센싱노드로 전달하는 프리차지 스위치를 포함한다. 센싱신호에 따라 동작하며, 비트라인 선택부와 센싱노드를 전기적으로 연결하는 제1 스위치를 포함한다. 데이터를 저장하거나 센싱하는 래치를 포함한다. 전달신호에 따라 동작하며, 센싱노드와 래치를 연결하는 제2 스위치를 포함한다. 센싱노드의 레벨에 따라 동작하여 래치를 리셋하는 리셋 스위치를 포함하는 플래시 소자의 소거 동작 방법으로 이루어진다.
버추어전압을 비트라인으로 전달할 때, 프리차지 스위치를 턴 온 하여, 센싱노드에 전원전압을 인가하고, 비트라인의 전압 레벨을 센싱한다.
센싱노드에 전원전압을 인가하는 단계에서, 선택된 비트라인과 센싱노드를 전기적으로 연결하지 않는다.
비트라인의 전압 레벨을 센싱하는 단계는, 프리차지 신호를 비활성화하고 리셋신호를 활성화하여 센싱노드의 전압 레벨 변화를 검출하여 실시한다.
제1 스위치 및 제2 스위치 사이의 센싱노드에 연결된 캐패시터를 더 포함하며, 캐패시터가 활성화되면 센싱노드의 전위가 상승된다.
본 발명은, 플래시 소자의 소거 동작 시, 비트라인에 인가하는 전압을 페이지 버퍼가 아닌 비트라인 선택부로부터 인가받는 버추어전압을 사용하며, 이븐 및 오드 비트라인에 모두 버추어 전압을 인가함으로써 소거 동작을 간소화하며 비트라인 간의 커플링 발생을 방지할 수 있고, 플래시 소자의 소거 동작 시간을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 플래시 소자의 메모리 셀 어레이 및 페이지 버퍼를 설명하기 위한 회로도이다.
도 1a를 참조하면, 플래시 소자는 메모리 셀 어레이(100) 및 페이지 버퍼(200)를 포함한다. 메모리 셀 어레이(100)는 다수개의 메모리 셀 스트링(STe 및 STo)을 포함한다. 이 중에서, 설명의 편의를 위하여 이븐 스트링(STe) 및 오드 스트링(STo)만을 도시하였다. 이븐 스트링(STe)을 구체적으로 설명하면, 이븐 스트링(STe)은 드레인 셀렉트 트랜지스터(drain select transistor; DST), 메모리 셀들(F0 내지 Fn; n은 정수) 및 소스 셀렉트 트랜지스터(source select transistor; SST)를 포함한다. 드레인 셀렉트 트랜지스터(DST)는 드레인(drain)이 이븐 비트라인(BLe)과 연결되며, 소스 셀렉트 트랜지스터(SST)는 소스(source)가 공통 소스 라인(CSL)과 전기적으로 연결된다. 또한, 드레인 셀렉트 트랜지스터(DST)의 게이트단이 연결되어 드레인 셀렉트 라인(DSL)이 되고, 소스 셀렉트 트랜지스터(SST)의 게이트단이 연결되어 소스 셀렉트 라인(SSL)이 된다. 메모리 셀들(F0 내지 Fn)은 드레인 셀렉트 트랜지스터(DST)와 소스 셀렉트 트랜지스터(SST)의 사이에서 직렬로 연결된다. 각각의 스트링들(STe 및 STo)에 포함된 메모리 셀들(F0 내지 Fn)의 게이 트단이 각각 연결되어 워드라인들(WL0 내지 WLn)이 된다.
페이지 버퍼(200)는 이븐 비트라인(BLe) 및 오드 비트라인(BLo)을 통하여 메모리 셀 어레이(100)와 전기적으로 연결된다. 도면은 페이지 버퍼(200) 중에서 본 발명의 설명에 필요한 부분만 간략하게 도시하였다. 페이지 버퍼(200)는 비트라인 선택부(201), 래치(202), 커패시터(C1), 프리차지 스위치(P1) 및 제5 내지 제9 스위치(S5 내지 S9)를 포함한다. 비트라인 선택부(201)는 제1 내지 제4 스위치(S1 내지 S4)를 포함한다. 제1 내지 제4 스위치(S1 내지 S4)는 NMOS 트랜지스터로 구현할 수 있다. 제1 및 제2 스위치(S1 및 S2)는 이븐 비트라인(BLe)과 전기적으로 연결된 제1 노드(N1)와 오드 비트라인(BLo)과 전기적으로 연결된 제2 노드(N2) 사이에서 직렬로 연결되며, 제1 및 제2 스위치(S1 및 S2) 사이로 버추어전압(VIRPWR)이 인가된다. 제3 스위치(S3)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결되며, 제4 스위치(S4)는 제2 노드(N2)와 제3 노드(S3) 사이에 연결된다.
제5 내지 제9 스위치(S5 내지 S9)는 NMOS 트랜지스터로 구현할 수 있다. 제5 스위치(S5)는 제3 노드(N3)와 제4 노드(N4) 사이에 연결되며, 제4 노드(N4)는 센싱노드(SO)와 전기적으로 연결된다. 커패시터(C1)는 게이트단이 제4 노드(N4)와 연결된다. 제6 스위치(S6)는 제4 노드(N4)와 제5 노드(N5) 사이에 연결된다. 래치(202)는 제1 인버터(I1) 및 제2 인버터(I2)를 포함한다. 제1 및 제2 인버터(I1 및 I2)는 제5 노드(N6)와 제6 노드(N6) 사이에서 병렬로 연결된다. 제7 스위치(S7)는 제6 노드(N6)와 제7 노드(N7) 사이에 연결되며, 제8 스위치(S8)는 제5 노드(N5)와 제7 노드(N7) 사이에 연결된다. 제9 스위치(S9)는 제7 노드(N7)와 접지전압(Vss) 사이에 연결된다. 프리차지 스위치(P1)는 PMOS 트랜지스터로 구현할 수 있으며, 전원전압(Vcc)과 제4 노드(N4) 사이에 연결된다.
도 2는 본 발명에 따른 플래시 소자의 소거 동작 방법을 설명하기 위한 타이밍도이다.
도 1 및 도 2를 참조하면, 페이지 버퍼 셋업 구간(T1)에서는, 소거 동작 동안에 오드 비트라인 선택신호(SELe) 및 전달신호(TRANT)는 비활성화하여 제4 스위치(S4) 및 제6 스위치(S6)를 턴 오프(turn off) 상태로 유지한다. 프리차지 신호(PRECH_N)를 활성화하여(예컨대, 로직 '로우') 프리차지 스위치(P1)를 턴 온(turn on)시킨다. 프리차지 스위치(P1)가 턴 온 되면 제4 노드(N4)에 전원전압(Vcc)이 전달되어 제9 스위치(S9)가 턴 온 된다. 이븐 및 오드 디스차지 신호(DISe 및 DISo)를 활성화하여(예컨대, 로직 '하이') 제1 및 제2 스위치(S1 및 S2)를 턴 온(turn on)한다. 이븐 비트라인 선택신호(SELe)를 활성화하여(예컨대, 로직 '하이') 제3 스위치(S3)를 턴 온(turn on) 하고, 오드 비트라인 선택신호(SELo)는 비활성화하여(예컨대, 로직 '로우') 제4 스위치(S4)를 턴 오프(turn off) 한다. 이로써, 제3 노드(N3)는 이븐 비트라인(BLe)과 전기적으로 연결된다. 이어서, 셋업신호(TSET)를 활성화하여(예컨대, 로직 '하이') 제5 노드(N5)의 데이터(QT_N)를 로직 로우(low)가 되도록 한 후, 다시 비활성화시킨다.
버추어전압 인가 구간(T2)에서는, 소거 전압용 버추어전압(VIRPWR)을 활성화(예컨대, 로직 '로우')한다. 이때, 버추어전압(VIRPWR)은 소거 동작용 소거 전압이므로 전원전압(Vcc)을 인가할 수 있으며, 바람직하게는 20V의 전압을 인가할 수 있다. 이때, 이븐 및 오드 디스차지 스위치(DISe 및 DISo)가 모두 턴 온(turn on) 되어 있으므로, 이븐 비트라인(BLe) 및 오드 비트라인(BLo)의 전압 레벨을 동시에 상승시킬 수 있다. 이처럼, 이븐 비트라인(BLe) 및 오드 비트라인(BLo)의 전압 레벨이 동일해지면, 소거 동작 시 선택된 비트라인(예컨대, 이븐 비트라인)과 선택되지 않은 비트라인(예컨대, 오드 비트라인) 간의 커플링(coupling) 현상을 방지할 수 있다.
소거 구간(T3) 에서는, 버추어 전압 인가 구간(T2)에서 이븐 비트라인(BLe)을 충분히 차지(charge) 시킨 후에, 이븐 디스차지 신호(DISe)를 비활성화하여 제1 스위치(S1)를 턴 오프 시키고, 오드 디스차지 신호(DISo)는 활성화 상태를 유지시켜 제2 스위치(S2)의 턴 온 상태를 유지한다. 이때, 프리차지 신호(PRECH_N) 및 센싱신호(PBSENSE)를 비활성화 상태로 유지하기 때문에 센싱노드(SO)의 전압 레벨이 바뀌지 않는다. 이에 따라, 후속 센싱노드(SO)의 전압 레벨 증가를 위한 추가 동작을 필요로 하지 않는다. 이어서, 커패시터(C1)에 부스팅 신호(KICK)를 인가하면 부스팅(boosting) 현상으로 인하여 커패시터(C1)의 게이트 단의 전압 레벨이 상승하게 되고, 이에 따라 센싱노드(SO)의 전압 레벨 또한 상승하게 된다. 센싱노드(SO)의 전압 레벨이 충분히 상승되었으면 프리차지 신호(PRECH_N)를 비활성화시켜 프리차지 스위치(P1)를 턴 오프(turn off) 시키고, 센싱신호(PBSENSE)를 활성화시켜 제5 스위치(S5)를 턴 온(turn on) 시킨다.
센싱구간(T4)에서는, 부스팅신호(KICK)를 비활성화 시키면 센싱노드(SO)의 전압 레벨은 다시 감소한다. 이때, 센싱노드(SO)의 전압 레벨이 감소하더라도 전워 전압(Vcc) 레벨은 유지한다. 이어서, 리셋신호(TRST)를 활성화하여 제7 스위치(S7)를 턴 온(turn on) 하면, 제6 노드(N6)의 전압 레벨이 접지전압(예컨대, 0V)으로 감소하고, 제1 인버터(I1)에 의해 제5 노드(N5)의 데이터(QT_N)는 로직 하이(high)로 전이된다.
페이지 버퍼 리셋 구간(T5) 에서는, 이븐 디스차지 신호(DISe)를 활성화하고, 드레인 및 소스 셀렉트 라인(DSL 및 SSL)에 인가하는 전압을 비활성화한다.
상술한 바와 같이, 소거 동작 시, 선택된 비트라인(예컨대, 이븐 비트라인)을 차지(charge)하기 위한 전압을 프리차지 스위치(P1)를 통한 전원전압 대신에 버추어신호(VIRPWR)를 사용함으로써, 페이지 버퍼(200)의 동작을 간소화할 수 있으며, 선택된 비트라인과 선택되지 않은 비트라인 간의 전압 레벨 차이가 발생하지 않으므로 커플링 현상을 방지할 수 있다. 이에 따라, 플래시 메모리 소자의 신뢰도를 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 플래시 소자의 메모리 셀 어레이 및 페이지 버퍼를 설명하기 위한 회로도이다.
도 2는 본 발명에 따른 플래시 소자의 소거 동작 방법을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 메모리 셀 어레이 200 : 페이지 버퍼
201 : 비트라인 선택부 202 : 래치

Claims (7)

  1. 디스차지 신호에 따라 버추어전압을 전달하는 페이지 버퍼를 포함하고, 다수개의 메모리 셀들을 포함하고 비트라인을 통하여 상기 페이지 버퍼와 연결되는 스트링을 포함하는 플래시 소자에 있어서,
    상기 다수개의 메모리 셀들의 게이트단에 접지전압을 인가하는 단계; 및
    상기 비트라인 중, 선택된 비트라인 및 선택되지 않은 비트라인 모두에 상기 버추어전압을 인가하여 상기 선택된 비트라인에 포함된 메모리 셀들을 소거하는 단계를 포함하는 플래시 소자의 소거 동작 방법.
  2. 제 1 항에 있어서, 상기 페이지 버퍼는,
    버추어전압을 인가받으며, 상기 비트라인 중, 선택된 비트라인과 상기 페이지 버퍼를 전기적으로 연결하는 비트라인 선택부;
    프리차지 신호에 따라 동작하며, 전원전압을 센싱노드로 전달하는 프리차지 스위치;
    센싱신호에 따라 동작하며, 상기 비트라인 선택부와 상기 센싱노드를 전기적으로 연결하는 제1 스위치;
    데이터를 저장하거나 센싱하는 래치;
    전달신호에 따라 동작하며, 상기 센싱노드와 상기 래치를 연결하는 제2 스위치; 및
    상기 센싱노드의 레벨에 따라 동작하여 상기 래치를 리셋하는 리셋 스위치를 포함하는 플래시 소자의 소거 동작 방법.
  3. 제 2 항에 있어서,
    상기 버추어전압을 상기 비트라인으로 전달할 때,
    상기 프리차지 스위치를 턴 온 하여, 상기 센싱노드에 전원전압을 인가하는 단계; 및
    상기 비트라인의 전압 레벨을 센싱하는 단계를 포함하는 플래시 소자의 소거 동작 방법.
  4. 제 3 항에 있어서,
    상기 센싱노드에 전원전압을 인가하는 단계에서, 상기 선택된 비트라인과 상기 센싱노드를 전기적으로 연결하지 않는 플래시 소자의 소거 동작 방법.
  5. 제 3 항에 있어서, 상기 비트라인의 전압 레벨을 센싱하는 단계는,
    상기 프리차지 신호를 비활성화하고 상기 리셋신호를 활성화하여 상기 센싱노드의 전압 레벨 변화를 검출하여 실시하는 플래시 소자의 소거 동작 방법.
  6. 제 2 항에 있어서,
    상기 제1 스위치 및 상기 제2 스위치 사이의 상기 센싱노드에 연결된 캐패시 터를 더 포함하는 플래시 소자의 소거 동작 방법.
  7. 제 6 항에 있어서,
    상기 캐패시터가 활성화되면 상기 센싱노드의 전위가 상승되는 플래시 소자의 소거 동작 방법.
KR1020080075724A 2008-08-01 2008-08-01 플래시 소자의 소거 동작 방법 KR101076072B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080075724A KR101076072B1 (ko) 2008-08-01 2008-08-01 플래시 소자의 소거 동작 방법
US12/491,668 US8243528B2 (en) 2008-08-01 2009-06-25 Erase method of flash device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080075724A KR101076072B1 (ko) 2008-08-01 2008-08-01 플래시 소자의 소거 동작 방법

Publications (2)

Publication Number Publication Date
KR20100013960A true KR20100013960A (ko) 2010-02-10
KR101076072B1 KR101076072B1 (ko) 2011-10-21

Family

ID=41608222

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080075724A KR101076072B1 (ko) 2008-08-01 2008-08-01 플래시 소자의 소거 동작 방법

Country Status (2)

Country Link
US (1) US8243528B2 (ko)
KR (1) KR101076072B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9460759B2 (en) * 2014-01-07 2016-10-04 Infineon Technologies Ag Sense amplifier of a memory cell
KR102248267B1 (ko) * 2014-04-30 2021-05-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들
KR102222594B1 (ko) 2014-11-13 2021-03-08 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템
JP6645940B2 (ja) * 2016-09-20 2020-02-14 キオクシア株式会社 不揮発性半導体記憶装置
KR20230049301A (ko) * 2021-10-06 2023-04-13 에스케이하이닉스 주식회사 페이지 버퍼 회로 및 그것을 포함하는 비휘발성 메모리 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7551492B2 (en) 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
KR100833423B1 (ko) 2006-04-06 2008-05-29 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100869849B1 (ko) * 2007-06-29 2008-11-21 주식회사 하이닉스반도체 플래시 메모리소자의 구동방법

Also Published As

Publication number Publication date
US20100027353A1 (en) 2010-02-04
US8243528B2 (en) 2012-08-14
KR101076072B1 (ko) 2011-10-21

Similar Documents

Publication Publication Date Title
US8081522B2 (en) Page buffer circuit for electrically rewritable non-volatile semiconductor memory device and control method
JP3373632B2 (ja) 不揮発性半導体記憶装置
US7161837B2 (en) Row decoder circuit of NAND flash memory and method of supplying an operating voltage using the same
KR101119343B1 (ko) 반도체 메모리 장치의 프로그램 방법
CN102890965B (zh) 半导体器件及其操作方法
US8050098B2 (en) Program method of nonvolatile memory device
CN101461011A (zh) Nand架构存储器装置及操作
KR20130046521A (ko) 전압 선택 회로 및 이를 구비한 집적회로
US20020191443A1 (en) Nonvolatile semiconductor memory device and programming method thereof
KR20100133617A (ko) 불휘발성 메모리 소자 및 이의 동작 방법
US20170243656A1 (en) Flash memory device and erase method thereof
KR101076072B1 (ko) 플래시 소자의 소거 동작 방법
US8213235B2 (en) Nonvolatile memory device
US6967889B2 (en) No-precharge FAMOS cell and latch circuit in a memory device
KR101756924B1 (ko) 반도체 메모리 장치
JP2008090998A (ja) フラッシュメモリ素子及びその読出し方法
KR102194907B1 (ko) 반도체 기억장치 및 독출 방법
US7782676B2 (en) Method of operating a nonvolatile memory device
US8446764B2 (en) Control voltage generation circuit and non-volatile memory device including the same
US8441854B2 (en) Nonvolatile memory apparatus capable of reducing current consumption and related driving method
KR20120119324A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20110078755A (ko) 불휘발성 메모리 소자의 프로그램 방법
JP3373837B2 (ja) 不揮発性半導体記憶装置
KR20000002889A (ko) 플래시 메모리 장치의 페이지 버퍼
KR20110001086A (ko) 불휘발성 메모리 장치 및 그것의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee