KR20230049301A - 페이지 버퍼 회로 및 그것을 포함하는 비휘발성 메모리 장치 - Google Patents
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Abstract
페이지 버퍼 회로는 메모리 영역에 연결된 비트라인에 연결되고, 상기 메모리 영역의 상태에 대응하는 전압 레벨을 센싱 노드에 형성하도록 구성된 중간 회로; 상기 전압 레벨에 응답하여 상기 메모리 영역의 상기 상태에 대응하는 값을 저장하도록 구성된 데이터 저장 회로; 및 상기 센싱 노드에 연결되고, 소정 동작의 보강 구간에서 상기 센싱 노드의 커패시턴스를 증가시키도록 구성된 보강 회로를 포함한다.
Description
본 발명은 메모리 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치 중 프로세서 또는 메모리 컨트롤러와 같은 호스트는 메모리 장치와 데이터 통신을 수행할 수 있다. 메모리 장치는 워드라인과 비트라인으로 특정될 수 있는 복수의 메모리 셀들을 포함하여 데이터를 저장할 수 있다.
낸드 플래시와 같은 비휘발성 메모리 장치는 오버라이트가 불가능한 구조로서 소거 동작이 필요할 수 있다. 비휘발성 메모리 장치는 메모리 블록의 단위로 소거 동작을 수행하고, 소거 동작을 통해 메모리 블록에 저장된 데이터를 한번에 소거할 수 있다. 비휘발성 메모리 장치는 소거 검증 동작을 통해 메모리 블록이 제대로 소거되었는지 여부를 검증할 수 있다.
본 발명의 실시 예는 소거 검증 동작의 수행 속도 및 정확성을 향상시키기 위한 페이지 버퍼 회로 및 그것을 포함하는 비휘발성 메모리 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 페이지 버퍼 회로는 메모리 영역에 연결된 비트라인에 연결되고, 상기 메모리 영역의 상태에 대응하는 전압 레벨을 센싱 노드에 형성하도록 구성된 중간 회로; 상기 전압 레벨에 응답하여 상기 메모리 영역의 상기 상태에 대응하는 값을 저장하도록 구성된 데이터 저장 회로; 및 상기 센싱 노드에 연결되고, 소정 동작의 보강 구간에서 상기 센싱 노드의 커패시턴스를 증가시키도록 구성된 보강 회로를 포함할 수 있다.
본 발명의 실시 예에 따른 페이지 버퍼 회로는 멀티 스트링 소거 검증 동작에서, 센싱 노드로 제1 동작 전압을 인가하여 상기 센싱 노드를 프리차징하고, 복수의 스트링들의 상태에 대응하는 전압 레벨을 상기 센싱 노드에 형성하도록 구성된 중간 회로; 상기 전압 레벨에 응답하여 상기 복수의 스트링들의 상기 상태에 대응하는 값을 저장하도록 구성된 데이터 저장 회로; 및 상기 센싱 노드에 연결되고, 상기 멀티 스트링 소거 검증 동작의 보강 구간에서 상기 센싱 노드로 상기 제1 동작 전압보다 높은 보강 전압을 인가하여 상기 센싱 노드를 프리차징하도록 구성된 보강 회로를 포함할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 비트라인에 연결된 복수의 스트링들; 상기 복수의 스트링에 대한 멀티 스트링 소거 검증 동작을 제어하도록 구성된 제어 회로; 및 상기 비트라인에 연결되고, 상기 복수의 스트링들 중 적어도 하나의 스트링이 프로그램 상태에 있을 때, 상기 멀티 스트링 소거 검증 동작의 이밸류에이션 구간에서 센싱 노드의 전압 레벨이 참조 레벨보다 낮은 레벨로 하강하는 것을 방지하도록 구성된 페이지 버퍼 회로를 포함할 수 있다.
본 발명의 실시 예에 따른 페이지 버퍼 회로 및 그것을 포함하는 비휘발성 메모리 장치는 소거 검증 동작의 수행 속도 및 정확성을 향상시킬 수 있다.
도1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 도시한 블록도,
도2는 본 발명의 실시 예에 따른 메모리 블록을 도시한 회로도,
도3은 본 발명의 실시 예에 따른 메모리 블록을 도시한 회로도,
도4는 메모리 셀들의 문턱 전압 분포들을 도시하는 도면,
도5는 본 발명의 실시 예에 따라 메모리 블록에서 비트라인에 연결된 스트링들을 도시하는 블록도,
도6은 본 발명의 실시 예에 따른 도1의 페이지 버퍼 회로의 구체적인 회로도,
도7은 멀티 스트링 소거 검증 동작에서 보강 회로가 동작하지 않을 경우, 도6의 페이지 버퍼 회로로 인가되는 신호들의 타이밍도,
도8은 제1 및 제2 스트링들에 대한 멀티 스트링 소거 검증 동작에서 보강 회로가 동작하지 않을 경우, 이밸류에이션 구간에서 발생할 수 있는 상황들을 구체적으로 설명하기 위한 도면,
도9는 본 발명의 실시 예에 따라 멀티 스트링 소거 검증 동작에서 보강 회로가 동작할 때, 도7의 페이지 버퍼 회로로 인가되는 신호들의 타이밍도,
도10은 본 발명의 실시 예에 따른 도1의 페이지 버퍼 회로의 구체적인 회로도,
도11은 본 발명의 실시 예에 따라 멀티 스트링 소거 검증 동작에서 보강 회로가 동작할 때, 도10의 페이지 버퍼 회로로 인가되는 신호들의 타이밍도,
도 12는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다.
도2는 본 발명의 실시 예에 따른 메모리 블록을 도시한 회로도,
도3은 본 발명의 실시 예에 따른 메모리 블록을 도시한 회로도,
도4는 메모리 셀들의 문턱 전압 분포들을 도시하는 도면,
도5는 본 발명의 실시 예에 따라 메모리 블록에서 비트라인에 연결된 스트링들을 도시하는 블록도,
도6은 본 발명의 실시 예에 따른 도1의 페이지 버퍼 회로의 구체적인 회로도,
도7은 멀티 스트링 소거 검증 동작에서 보강 회로가 동작하지 않을 경우, 도6의 페이지 버퍼 회로로 인가되는 신호들의 타이밍도,
도8은 제1 및 제2 스트링들에 대한 멀티 스트링 소거 검증 동작에서 보강 회로가 동작하지 않을 경우, 이밸류에이션 구간에서 발생할 수 있는 상황들을 구체적으로 설명하기 위한 도면,
도9는 본 발명의 실시 예에 따라 멀티 스트링 소거 검증 동작에서 보강 회로가 동작할 때, 도7의 페이지 버퍼 회로로 인가되는 신호들의 타이밍도,
도10은 본 발명의 실시 예에 따른 도1의 페이지 버퍼 회로의 구체적인 회로도,
도11은 본 발명의 실시 예에 따라 멀티 스트링 소거 검증 동작에서 보강 회로가 동작할 때, 도10의 페이지 버퍼 회로로 인가되는 신호들의 타이밍도,
도 12는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)를 도시한 블록도이다.
도1을 참조하면, 비휘발성 메모리 장치(100)는 제어 회로(110), 메모리 셀 영역(120), 및 페이지 버퍼 영역(130)을 포함할 수 있다.
제어 회로(110)는 외부의 컨트롤러의 제어에 따라 비휘발성 메모리 장치(100)의 제반 동작들을 제어할 수 있다. 제어 회로(110)는 컨트롤러로부터 전송된 커맨드에 응답하여 제어 신호들을 메모리 셀 영역(120) 및 페이지 버퍼 영역(130)으로 전송할 수 있다. 후술될 바와 같이, 제어 회로(110)는 메모리 블록에 포함된 복수의 스트링들에 대한 멀티 스트링 소거 검증 동작을 제어할 수 있다. 제어 회로(110)는 전압 공급 회로, 인터페이스 회로, 및 디코딩 회로 등을 포함할 수 있다.
메모리 셀 영역(120)은 복수의 메모리 블록들(MB1~MBk)을 포함할 수 있다. 각 메모리 블록은 비휘발성 메모리 장치(100)가 소거 동작을 수행하는 단위일 수 있다. 다시 말해, 동일한 메모리 블록에 저장된 데이터는 함께 소거될 수 있다.
페이지 버퍼 영역(130)은 제어 회로(110)로부터 전송된 데이터를 비트라인들(BL1~BLm)을 통해 메모리 셀 영역(120)으로 전송할 수 있다. 페이지 버퍼 영역(130)은 메모리 셀 영역(120)으로부터 비트라인들(BL1~BLm)을 통해 리드된 데이터를 외부로 출력되도록 제어 회로(110)로 전송할 수 있다. 페이지 버퍼 영역(130)은 메모리 셀 영역(120)에 포함된 메모리 셀이 소정 전압에 응답하여 온/오프됨에 따라 형성된 전압 레벨을 센싱하고, 센싱 결과에 따라 메모리 셀의 상태, 예를 들어, 프로그램 상태 및 소거 상태 등에 대응하는 값을 결정할 수 있다. 페이지 버퍼 영역(130)은 비트라인들(BL1~BLm)에 각각 연결된 페이지 버퍼 회로들(PB1~PBm)을 포함할 수 있다.
도2는 본 발명의 실시 예에 따른 메모리 블록(MB1)을 도시한 회로도이다. 도1의 메모리 블록들(MB1~MBk) 각각은 도2의 메모리 블록(MB1)과 유사하게 구성될 수 있다.
도2를 참조하면, 메모리 블록(MB1)은 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 스트링들(ST11~ST1m, ST21~ST2m) 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도2에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
스트링들(ST11~ST1m, ST21~ST2m)은 동일하게 구성될 수 있다. 예를 들어, 스트링(ST11)은 소스 라인(SL)과 비트라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 메모리 셀들(MC1~MCn), 그리고 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 소스 선택 트랜지스터(SST)의 소스는 소스 라인(SL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인은 비트라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다.
동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들의 게이트들은 동일한 소스 선택 라인에 연결될 수 있다. 예를 들어, 제1 행의 스트링들(ST11~ST1m)의 소스 선택 트랜지스터들의 게이트들은 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 소스 선택 트랜지스터들의 게이트들은 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)은 그룹핑되고, 동일한 스트링 그룹에 포함된 스트링들의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 스트링들(ST11~ST1m, ST21~ST2m)이 2개의 행들마다 그룹핑될 때, 제1 스트링 그룹에 포함된 제1 행의 스트링들(ST11~ST1m) 및 제2 행의 스트링들(ST21~ST2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인(예를 들어, 도5의 SSL1)에 공통으로 연결될 수 있다.
동일한 행에 배열된 스트링들의 드레인 선택 트랜지스터들의 게이트들은 동일한 드레인 선택 라인에 연결될 수 있다. 예를 들어, 제1 행의 스트링들(ST11~ST1m)의 드레인 선택 트랜지스터들의 게이트들은 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 선택 트랜지스터들의 게이트들은 드레인 선택 라인(DSL2)에 연결될 수 있다.
동일한 열에 배열된 스트링들은 동일한 비트라인에 연결될 수 있다. 예를 들어, 제1 열의 스트링들(ST11, ST21)은 비트라인(BL1)에 연결될 수 있다. 제m 열의 스트링들(ST1m, ST2m)은 비트라인(BLm)에 연결될 수 있다.
수직 방향으로 동일한 위치에 있는 메모리 셀들의 게이트들은 동일한 워드라인에 연결될 수 있다. 예를 들어, 스트링들(ST11~ST1m, ST21~ST2m)에서 메모리 셀(MC1)과 수직 방향으로 동일한 위치에 있는 메모리 셀들은 워드라인(WL1)에 연결될 수 있다.
메모리 셀들 중에서 동일한 행에서 동일한 워드라인에 연결된 메모리 셀들은 단일의 메모리 영역을 구성할 수 있다. 예를 들어, 제1 행에서 워드라인(WL1)에 연결된 메모리 셀들은 메모리 영역(MR11)을 구성할 수 있다. 제2 행에서 워드라인(WL1)에 연결된 메모리 셀들은 메모리 영역(MR12)을 구성할 수 있다. 행의 개수에 따라 각 워드라인은 복수의 메모리 영역들에 연결될 수 있다. 단일의 메모리 영역을 구성하는 메모리 셀들은 동시에 프로그램될 수 있다. 단일의 메모리 영역은, 예를 들어, 페이지를 구성할 수 있다.
실시 예에 따라, 메모리 블록(MB1)은 워드라인들(WL1~WLn) 이외의 하나 이상의 더미 워드라인들에 더 연결되고 및 더미 워드라인들에 연결된 더미 메모리 셀들을 더 포함할 수 있다.
도3은 본 발명의 실시 예에 따른 메모리 블록(MB1)을 도시한 회로도이다. 도1의 메모리 블록들(MB1~MBk) 각각은 도3의 메모리 블록(MB1)과 유사하게 구성될 수 있다.
도3을 참조하면, 메모리 블록(MB1)은 복수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 도3의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 도2의 스트링들(ST11~ST1m, ST21~ST2m) 각각과 유사하게 구성되고 동작할 수 있다. 다만, 도3의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 U자형으로 형성되고, 파이프 트랜지스터(PT)를 더 포함할 수 있다. 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다. 메모리 셀들(MC1~MCn) 중 메모리 셀들(MC1~MCp)은 Z 방향의 역방향으로 순차적으로 배열되고, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬로 연결될 수 있다. 메모리 셀들(MC1~MCn) 중 메모리 셀들(MCp+1~MCn)은 Z 방향으로 순차적으로 배열되고, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다.
도4는 메모리 셀들의 문턱 전압 분포들(D0~D2)을 도시하는 도면이다. 도4에서 가로축(Vth)는 메모리 셀의 문턱 전압을 의미하고, 세로축은 메모리 셀들의 개수를 의미할 수 있다.
도4를 참조하면, 상태(S41)에서, 하나의 워드 라인에 연결된 복수의 메모리 셀들은 소거된 상태에서 문턱 전압 분포(D0)를 형성할 수 있다. 그리고 메모리 셀들은 프로그램 동작에 의해 문턱 전압 분포들(D1, D2)을 형성할 수 있다. 문턱 전압 분포(D1)를 형성하는 메모리 셀들은, 예를 들어, 데이터 "1"을 저장하는 상태일 수 있다. 문턱 전압 분포(D2)를 형성하는 메모리 셀들은, 예를 들어, 데이터 "0"을 저장하는 상태일 수 있다. 소정의 리드 전압(RV)이 메모리 셀들의 워드라인으로 인가되면, 문턱 전압 분포(D1)를 형성하는 메모리 셀은 턴-온되므로 해당 메모리 셀을 통해 전류가 흐를 수 있다. 그러나, 문턱 전압 분포(D2)를 형성하는 메모리 셀은 턴-오프되므로 해당 메모리 셀을 통해 전류가 흐르지 않을 수 있다. 따라서, 해당 전류로 인해 형성된 페이지 버퍼 회로의 센싱 노드의 전압 레벨에 근거하여, 각 메모리 셀의 상태 또는 각 메모리 셀에 저장된 데이터를 결정할 수 있다.
상태(S42)에서, 문턱 전압 분포들(D1, D2)을 형성하던 메모리 셀들은 소거 동작이 수행되면 다시 문턱 전압 분포(D0)를 형성할 수 있다. 즉, 데이터 "0"을 저장하는 메모리 셀들은 문턱 전압 분포(D2)에서 문턱 전압 분포(D0)로 이동할 수 있다. 데이터 "0"을 저장하는 상태는 프로그램 상태일 수 있다. 데이터 "1"을 저장하는 상태는 소거 상태일 수 있다.
소거 동작에서 메모리 셀들이 완전히 소거되었는지를 검증하기 위한 소거 검증 동작이 수행될 수 있다. 소거 검증 동작은 메모리 셀들의 워드라인으로 소정의 소거 검증 전압(EVV)을 인가함으로써 메모리 셀들이 소거 상태인지를 판단하는 과정을 포함할 수 있다. 예를 들어, 소거 검증 동작에서 모든 메모리 셀들이 소거 상태에 있다고 판단되면, 소거 패스라고 판단될 수 있다. 그러나 소거 검증 동작에서 적어도 하나의 메모리 셀이 프로그램 상태에 있다고 판단되면, 워드라인들로 소거 전압이 다시 인가될 수 있다.
실시 예에 따라, 소거 검증 동작에서 소거 페일 및 소거 패스는 프로그램 상태의 메모리 셀들의 개수가 임계값 초과인지에 따라 결정될 수 있다. 예를 들어, 소거 검증 동작에서 프로그램 상태의 메모리 셀들의 개수가 임계값 초과인 것으로 판단되면 소거 페일이라고 판단될 수 있다. 그리고 소거 검증 동작에서 프로그램 상태의 메모리 셀들의 개수가 임계값 이하인 것으로 판단되면 소거 패스라고 판단될 수 있다.
도5는 본 발명의 실시 예에 따라 메모리 블록(MB1)에서 비트라인(BL1)에 연결된 스트링들(ST11~ST81)을 도시하는 블록도이다. 도5에서 비트라인(BL1)은 예시적으로 8개의 제1 내지 제8 스트링들(ST11~ST81)에 연결된 것으로 가정한다.
도5를 참조하면, 제1 내지 제8 스트링들(ST11~ST81) 각각은 도2를 참조하여 설명된 스트링과 유사한 구조를 가질 수 있다. 다만, 제1 내지 제8 스트링들(ST11~ST81)이 제1 내지 제4 스트링 그룹들(STG1~STG4)로 그룹핑되고, 제1 내지 제4 스트링 그룹들(STG1~STG4) 각각이 2개의 스트링들을 포함할 때, 동일한 스트링 그룹에 포함된 스트링들은 동일한 소스 선택 라인에 의해 제어될 수 있다. 예를 들어, 제1 스트링 그룹(STG1)에 포함된 제1 및 제2 스트링들(ST11, ST21)의 소스 선택 트랜지스터들은 소스 선택 라인(SSL1)에 공통으로 연결될 수 있다. 실시 예에 따라, 하나의 스트링 그룹에 포함되는 스트링들의 개수는 2개로 제한되지 않는다. 실시 예에 따라, 제1 스트링 그룹(STG1)은 도2의 메모리 블록(MB1)에서 스트링들(ST11, ST21)과 동일한 행들에 포함된 스트링들을 더 포함할 수 있다.
실시 예에 따라, 도3의 메모리 블록(MB1)에서 동일한 열에 배열된 스트링들(즉, 동일한 비트라인에 연결된 스트링들)도 도4에서 설명된 바와 같이 복수의 스트링 그룹들로 그룹핑될 수 있다.
실시 예에 따라, 소거 검증 동작은 각 스트링에 포함된 메모리 셀들을 동시에 리드하는 방식으로 수행될 수 있다. 이러한 방식의 동작은 스트링 소거 검증 동작으로 언급될 수 있다. 구체적으로, 제1 스트링(ST11)에 포함된 메모리 셀들을 동시에 리드하기 위해서, 모든 워드라인들(WL1~WLn)로 소거 검증 전압(도4의 EVV)이 동시에 인가될 수 있다. 또한, 드레인 선택 라인(DSL1) 및 소스 선택 라인(SSL1)도 인에이블될 수 있다. 제1 스트링(ST11)에 포함된 모든 메모리 셀들이 소거 상태에 있다면, 모든 메모리 셀들이 턴-온될 수 있다. 따라서, 제1 스트링(ST11)을 통해 페이지 버퍼 회로(PB1)의 센싱 노드로부터 소스 라인(SL)으로 전류가 흐르기 때문에 센싱 노드는 비교적 낮은 전압 레벨을 가지게 되고, 센싱 노드의 전압 레벨에 근거하여 제1 스트링(ST11)이 소거 상태에 있다고 판단될 수 있다.
그러나, 제1 스트링(ST11)에 포함된 적어도 하나의 메모리 셀이 프로그램 상태로 남아있다면, 해당 메모리 셀은 턴-오프될 수 있다. 따라서, 제1 스트링(ST11)을 통해 페이지 버퍼 회로(PB1)의 센싱 노드로부터 소스 라인(SL)으로 전류가 흐르지 못하기 때문에 센싱 노드는 비교적 높은 전압 레벨을 가지게 되고, 센싱 노드의 전압 레벨에 근거하여 제1 스트링(ST11)이 프로그램 상태에 있다고 판단될 수 있다. 즉, 제1 스트링(ST11)이 프로그램 상태에 있다는 것은 제1 스트링(ST11)에 포함된 적어도 하나의 메모리 셀이 프로그램 상태에 남아있는 경우를 의미할 수 있다.
실시 예에 따라, 멀티 스트링 소거 검증 동작이 수행될 수 있다. 멀티 스트링 소거 검증 동작은 스트링 그룹 단위로 수행되는 소거 검증 동작일 수 있다. 다시 말해, 멀티 스트링 소거 검증 동작은 메모리 블록에서 동일한 비트라인에 연결되고 동일한 스트링 그룹에 포함된 스트링들에 대해 동시에 수행될 수 있다. 예를 들어, 멀티 스트링 소거 검증 동작은 제1 내지 제4 스트링 그룹들(STG1~STG4)에 대해 순차적으로 수행될 수 있다. 멀티 스트링 소거 검증 동작을 수행하는 것은 각각의 제1 내지 제8 스트링들(ST11~ST81)에 대해 순차적으로 소거 검증 동작을 수행하는 것보다 전체 소거 동작을 빠르게 진행시킬 수 있다.
멀티 스트링 소거 검증 동작은 동일한 스트링 그룹에 포함된 메모리 셀들을 동시에 리드하는 방식으로 수행될 수 있다. 예를 들어, 제1 스트링 그룹(STG1)에 대한 멀티 스트링 소거 검증 동작이 수행될 때, 제1 및 제2 스트링들(ST11, ST21)에 연결된 드레인 선택 라인들(DSL1, DSL2)과 소스 선택 라인(SSL1)이 인에이블될 수 있다. 제1 스트링 그룹(STG1)에 대한 멀티 스트링 소거 검증 동작의 다른 과정들은 상술한 스트링 소거 검증 동작과 유사하게 수행될 수 있다. 제1 및 제2 스트링들(ST11, ST21)이 모두 소거 상태에 있는 경우, 모두 프로그램 상태에 있는 경우, 및 제1 및 제2 스트링들(ST11, ST21) 중 어느 하나만 소거 상태에 있는 경우에 대해 센싱 노드의 전압 레벨들은 서로 다를 것이므로, 센싱 노드의 전압 레벨에 근거하여 제1 스트링 그룹(STG1)의 상태가 결정될 수 있다.
도6은 본 발명의 실시 예에 따른 도1의 페이지 버퍼 회로(PB1A)의 구체적인 회로도이다. 도1의 페이지 버퍼 회로들(PB1~PBm) 각각은 페이지 버퍼 회로(PB1A)와 유사하게 구성되고 동작할 수 있다.
도6을 참조하면, 페이지 버퍼 회로(PB1A)는 비트라인(BL1)에 연결되고, 멀티 스트링 소거 검증 동작에서 비트라인(BL1)에 연결된 스트링 그룹의 상태에 대응하는 값을 저장할 수 있다. 제어 회로(110)는 페이지 버퍼 회로(PB1A)에 저장된 값에 근거하여 스트링 그룹이 소거 상태인지 또는 스트링 그룹의 적어도 하나의 스트링이 프로그램 상태인지를 결정할 수 있다. 페이지 버퍼 회로(PB1A)는 제어 회로(110)로부터 전송된 신호들(SS1, SS2, PS1, PS2, DCS, SET, RS1, RS2) 및 제1 및 제2 동작 전압들(VOP1, VOP2)에 기반하여 동작할 수 있다.
페이지 버퍼 회로(PB1A)는 중간 회로(210), 데이터 저장 회로(220), 및 보강 회로(230A)를 포함할 수 있다. 중간 회로(210)는 비트라인(BL1)에 연결되고, 센싱 노드(SO)로 제1 동작 전압(VOP1)을 인가하여 센싱 노드(SO)를 프리차징하고, 스트링 그룹의 상태에 대응하는 전압 레벨을 센싱 노드(SO)에 형성할 수 있다. 데이터 저장 회로(220)는 센싱 노드(SO)에 형성된 전압 레벨에 응답하여 스트링 그룹의 상태에 대응하는 값을 저장할 수 있다. 보강 회로(230A)는 센싱 노드(SO)에 연결되고, 멀티 스트링 소거 검증 동작의 보강 구간에서 센싱 노드(SO)의 커패시턴스를 증가시킬 수 있다.
중간 회로(210)는 제1 연결 회로(211), 제1 프리차지 회로(212), 제2 연결 회로(213), 제2 프리차지 회로(214), 및 디스차지 회로(215)를 포함할 수 있다.
제1 연결 회로(211)는 비트라인(BL1)과 제1 중간 노드(CN1) 사이에 연결될 수 있다. 제1 연결 회로(211)는 인에이블된 제1 연결 신호(SS1)에 응답하여 비트라인(BL1)과 제1 중간 노드(CN1)를 연결할 수 있다. 제1 연결 회로(211)는 제1 NMOS 트랜지스터(N1)를 포함할 수 있다. 제1 NMOS 트랜지스터(N1)는 논리 하이로 인에이블된 제1 연결 신호(SS1)에 응답하여 비트라인(BL1)과 제1 중간 노드(CN1)를 연결할 수 있다.
제1 프리차지 회로(212)는 제1 동작 전압 노드(VOP1N)와 제1 중간 노드(CN1) 사이에 연결될 수 있다. 제1 프리차지 회로(212)는 인에이블된 제1 프리차지 신호(PS1)에 응답하여 제1 동작 전압 노드(VOP1N)와 제1 중간 노드(CN1)를 연결할 수 있다. 제1 프리차지 회로(212)는 인에이블된 제1 프리차지 신호(PS1)에 응답하여 제1 동작 전압(VOP1)을 사용하여 제1 중간 노드(CN1)를 차징할 수 있다. 제1 동작 전압 노드(VOP1N)는 제1 동작 전압(VOP1)이 공급되는 노드일 수 있다. 제1 동작 전압(VOP1)은, 예를 들어, 코어 전압일 수 있다. 제1 동작 전압(VOP1)은 외부로부터 공급된 외부 전압에 기반하여 제어 회로(110)에서 생성된 전압일 수 있다. 제1 프리차지 회로(212)는 제2 NMOS 트랜지스터(N2)를 포함할 수 있다. 제2 NMOS 트랜지스터(N2)는 논리 하이로 인에이블된 제1 프리차지 신호(PS1)에 응답하여 제1 동작 전압 노드(VOP1N)와 제1 중간 노드(CN1)를 연결할 수 있다.
제2 연결 회로(213)는 제1 중간 노드(CN1)와 센싱 노드(SO) 사이에 연결될 수 있다. 제2 연결 회로(213)는 인에이블된 제2 연결 신호(SS2)에 응답하여 제1 중간 노드(CN1)와 센싱 노드(SO)를 연결할 수 있다. 제2 연결 회로(213)는 제3 NMOS 트랜지스터(N3)를 포함할 수 있다. 제3 NMOS 트랜지스터(N3)는 논리 하이로 인에이블된 제2 연결 신호(SS2)에 응답하여 제1 중간 노드(CN1)와 센싱 노드(SO)를 연결할 수 있다.
제2 프리차지 회로(214)는 제1 동작 전압 노드(VOP1N)와 센싱 노드(SO) 사이에 연결될 수 있다. 제2 프리차지 회로(214)는 데이터 노드(QS)의 전압 레벨 및 제2 프리차지 신호(PS2)에 응답하여 제1 동작 전압 노드(VOP1N)와 센싱 노드(SO)를 연결할 수 있다. 제2 프리차지 회로(214)는 논리 로우 레벨의 데이터 노드(QS)의 값과 인에이블된 제1 프리차지 신호(PS1)에 응답하여 제1 동작 전압(VOP1)을 사용하여 센싱 노드(SO)를 차징할 수 있다. 제2 프리차지 회로(214)는 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)를 포함할 수 있다. 제1 PMOS 트랜지스터(P1)는 데이터 노드(QS)의 논리 로우의 값에 응답하여 제1 동작 전압 노드(VOP1N)와 제2 중간 노드(CN2)를 연결할 수 있다. 제2 PMOS 트랜지스터(P2)는 논리 로우로 인에이블된 제2 프리차지 신호(PS2)에 응답하여 제2 중간 노드(CN2)와 센싱 노드(SO)를 연결할 수 있다.
디스차지 회로(215)는 센싱 노드(SO)와 제2 동작 전압 노드(VOP2N) 사이에 연결될 수 있다. 디스차지 회로(215)는 데이터 노드(QS)의 전압 레벨 및 디스차지 신호(DCS)에 응답하여 센싱 노드(SO)와 제2 동작 전압 노드(VOP2N)를 연결할 수 있다. 제2 동작 전압 노드(VOP2N)는 제2 동작 전압(VOP2)이 공급되는 노드일 수 있다. 제2 동작 전압(VOP2)은, 예를 들어, 접지 전압일 수 있다. 제2 동작 전압(VOP2)은 외부로부터 공급된 접지 전압에 기반하여 제어 회로(110)에서 생성된 내부 접지 전압일 수 있다. 디스차지 회로(215)는 논리 하이 레벨의 데이터 노드(QS)의 값과 인에이블된 디스차지 신호(DCS)에 응답하여 센싱 노드(SO)를 디스차징할 수 있다. 디스차지 회로(215)는 제4 NMOS 트랜지스터(N4) 및 제5 NMOS 트랜지스터(N5)를 포함할 수 있다. 제4 NMOS 트랜지스터(N4)는 논리 하이로 인에이블된 디스차지 신호(DCS)에 응답하여 센싱 노드(SO)와 제3 중간 노드(CN3)를 연결할 수 있다. 제5 NMOS 트랜지스터(N5)는 데이터 노드(QS)의 논리 하이의 값에 응답하여 제3 중간 노드(CN3)와 제2 동작 전압 노드(VOP2N)를 연결할 수 있다.
데이터 저장 회로(220)는 저장 회로(221) 및 셋 회로(222)를 포함할 수 있다.
저장 회로(221)는 센싱 노드(SO)의 전압 레벨에 대응하는 값을 저장할 수 있다. 저장 회로(221)는 제1 및 제2 인버터들(IV1, IV2)을 포함할 수 있다. 제1 및 제2 인버터들(IV1, IV2) 각각은 데이터 노드(QS)와 반전 데이터 노드(QSN) 사이에 연결될 수 있다. 제1 인버터(IV1)는 데이터 노드(QS)의 값을 입력받고, 입력된 값의 반전된 값을 반전 데이터 노드(QSN)로 출력할 수 있다. 제2 인버터(IV2)는 반전 데이터 노드(QSN)의 값을 입력받고, 입력된 값의 반전된 값을 데이터 노드(QS)로 출력할 수 있다. 제1 및 제2 인버터들(IV1, IV2)은 데이터 노드(QS) 및 반전 데이터 노드(QSN)의 값을 유지하는 래치로서 동작할 수 있다. 실시 예에 따라, 저장 회로(221)는 센싱 노드(SO)의 전압 레벨에 대응하는 값을 저장할 수 있는 다른 저장 소자로 구성될 수 있다.
셋 회로(222)는 저장 회로(221)를 초기화하고, 센싱 노드(SO)의 전압 레벨에 대응하는 값이 저장 회로(221)에 저장되도록 제어할 수 있다. 셋 회로(222)는 제6 내지 제9 NMOS 트랜지스터들(N6~N9)을 포함할 수 있다.
제6 NMOS 트랜지스터(N6)는 데이터 노드(QS)와 셋 노드(SN) 사이에 연결될 수 있다. 제6 NMOS 트랜지스터(N6)는 논리 하이로 인에이블된 제1 리셋 신호(RS1)에 응답하여 데이터 노드(QS)와 셋 노드(SN)를 연결할 수 있다. 제7 NMOS 트랜지스터(N7)는 셋 노드(SN)와 제2 동작 전압 노드(VOP2N) 사이에 연결될 수 있다. 제7 NMOS 트랜지스터(N7)는 논리 하이로 인에이블된 제2 리셋 신호(RS2)에 응답하여 셋 노드(SN)와 제2 동작 전압 노드(VOP2N)를 연결할 수 있다. 제8 NMOS 트랜지스터(N8)는 반전 데이터 노드(QSN)와 셋 노드(SN) 사이에 연결될 수 있다. 제8 NMOS 트랜지스터(N8)는 논리 하이로 인에이블된 셋 신호에 응답하여 반전 데이터 노드(QSN)와 셋 노드(SN)를 연결할 수 있다. 제9 NMOS 트랜지스터(N9)는 셋 노드(SN)와 제2 동작 전압 노드(VOP2N) 사이에 연결될 수 있다. 제9 NMOS 트랜지스터(N9)는 센싱 노드(SO)의 전압 레벨에 응답하여 셋 노드(SN)와 제2 동작 전압 노드(VOP2N)를 연결할 수 있다.
보강 회로(230A)는 커패시터(C1)를 포함할 수 있다. 커패시터(C1)는 보강 노드(EVN)와 센싱 노드(SO) 사이에 연결될 수 있다.
멀티 스트링 소거 검증 동작이 수행되는 동안 소정의 보강 구간에서, 보강 노드(EVN)는 제2 동작 전압(VOP2), 즉, 접지 전압을 인가받을 수 있다. 멀티 스트링 소거 검증 동작이 수행되는 동안 보강 구간을 제외한 나머지 구간에서, 보강 노드(EVN)는 플로팅될 수 있다. 또한 멀티 스트링 소거 검증 동작이 수행되지 않을 때, 보강 노드(EVN)는 플로팅될 수 있다.
실시 예에 따라, 제1 내지 제9 NMOS 트랜지스터들(N1~N9) 및 제1 및 제2 PMOS 트랜지스터들(P1, P2) 각각은 제어 신호에 응답하여 2개의 노드들을 서로 연결하거나 차단할 수 있는 다른 스위칭 소자로 구성될 수 있다.
도7은 멀티 스트링 소거 검증 동작에서 보강 회로(230A)가 동작하지 않을 경우, 도6의 페이지 버퍼 회로(PB1A)로 인가되는 신호들의 타이밍도이다. 멀티 스트링 소거 검증 동작은 제1 스트링 그룹(STG1)에 포함된 제1 및 제2 스트링들(ST11, ST21)에 대해 동시에 수행될 수 있다. 보강 회로(230A)는 보강 노드(EVN)가 플로팅됨으로써 동작하지 않을 수 있다. 도7의 동작은 페이지 버퍼 회로(PB1A)에 보강 회로(230A)가 존재하지 않을 경우의 동작을 의미할 수도 있다.
도6 및 도7을 참조하면, 우선 멀티 스트링 소거 검증 동작은 초기화 구간(INT), 프리차지 구간(PRECH), 이밸류에이션 구간(EVAL), 및 데이터 저장 구간(STR)을 포함할 수 있다.
초기화 구간(INT)에서 데이터 저장 회로(220)는 초기화될 수 있다. 구체적으로, 초기화 구간(INT)에서, 제6 및 제7 NMOS 트랜지스터들(N6, N7)은 논리 하이 레벨로 인에이블된 제1 및 제2 리셋 신호들(RS1, RS2)에 응답하여 턴-온될 수 있다. 따라서, 데이터 노드(QS)는 "0" 또는 논리 로우의 값으로 초기화되고, 반전 데이터 노드(QSN)는 "1" 또는 논리 하이의 값으로 초기화될 수 있다.
프리차지 구간(PRECH)에서 중간 회로(210)는 제어 회로(110)의 제어에 따라, 비트라인(BL1) 및 센싱 노드(SO)를 제1 동작 전압(VOP1)으로 프리차징시킬 수 있다. 구체적으로, 프리차지 구간(PRECH)의 시작은 제1 및 제2 스트링들(ST11, ST21)에 대응하는 드레인 선택 라인들(DSL1, DSL2)이 인에이블된 때일 수 있다. 프리차지 구간(PRECH)에서, 드레인 선택 라인들(DSL1, DSL2)이 인에이블될 때 드레인 선택 라인들(DSL1, DSL2)에 연결된 드레인 선택 트랜지스터들은 턴-온될 수 있다. 제1 NMOS 트랜지스터(N1)는 논리 로우 레벨에서 논리 하이 레벨로 천이된 제1 연결 신호(SS1)에 응답하여, 턴-온될 수 있다. 제2 NMOS 트랜지스터(N2)는 논리 로우 레벨에서 논리 하이 레벨로 천이된 제1 프리차지 신호(PS1)에 응답하여, 턴-온될 수 있다. 제1 PMOS 트랜지스터(P1)는 데이터 노드(QS)의 논리 로우 레벨의 값에 응답하여, 턴-온될 수 있다. 제2 PMOS 트랜지스터(P2)는 논리 하이 레벨에서 논리 로우 레벨로 천이된 제2 프리차지 신호(PS2)에 응답하여, 턴-온될 수 있다. 제3 NMOS 트랜지스터(N3)는 논리 로우 레벨에서 논리 하이 레벨로 천이된 제2 연결 신호(SS2)에 응답하여, 턴-온될 수 있다. 따라서, 비트라인(BL1) 및 센싱 노드(SO)는 제1 동작 전압(VOP1)으로 차징될 수 있다. 실시 예에 따라, 프리차지 구간(PRECH)에서 신호들은 도시된 바와 다른 순서로 인에이블될 수도 있다. 프리차지 구간(PRECH)의 종료 및 이밸류에이션 구간(EVAL)의 시작은 제2 프리차지 신호(PS2)가 디스에이블될 때일 수 있다.
이밸류에이션 구간(EVAL)에서는, 제1 및 제2 스트링들(ST11, ST21)에 연결된 메모리 셀들의 상태들에 따라 센싱 노드(SO)의 전압 레벨이 변화될 수 있다. 구체적으로, 이밸류에이션 구간(EVAL)에서, 제2 PMOS 트랜지스터(P2)가 논리 로우 레벨에서 논리 하이 레벨로 천이된 제2 프리차지 신호(PS2)에 응답하여, 턴-오프될 수 있다.
이후, 제1 및 제2 스트링들(ST11, ST21)에 포함된 모든 메모리 셀들이 문턱 전압들이 소거 검증 전압(EVV)보다 낮을 때, 즉, 모든 메모리 셀들이 소거 상태에 있을 때, 모든 메모리 셀들은 소거 검증 전압(EVV)에 응답하여 턴-온될 수 있다. 따라서, 센싱 노드(SO)의 전하는 비트라인(BL1)을 통해 소스 라인(SL)으로 디스차징되고 센싱 노드(SO)의 전압 레벨은 제1 센싱 레벨(VS1)로 하강할 수 있다.
반면에, 제1 스트링(ST11)에 포함된 적어도 하나의 메모리 셀과 제2 스트링(ST21)에 포함된 적어도 하나의 메모리 셀의 문턱 전압이 소거 검증 전압(EVV)보다 높을 때, 즉, 해당 메모리 셀들이 프로그램 상태에 있을 때, 해당 메모리 셀들은 턴-오프될 수 있다. 따라서, 센싱 노드(SO)의 전하는 비트라인(BL1)을 통해 소스 라인(SL)으로 디스차징될 수 없고, 센싱 노드(SO)의 전압 레벨은 제1 동작 전압(VOP1)의 레벨을 유지하거나 제1 동작 전압(VOP1)의 레벨보다 약간 낮은 제2 센싱 레벨(VS2)로 하강할 수 있다.
이후, 제3 NMOS 트랜지스터(N3)가 논리 하이 레벨에서 논리 로우 레벨로 천이된 제2 연결 신호(SS2)에 응답하여 턴-오프될 수 있다. 따라서, 센싱 노드(SO)와 비트라인(BL1)은 분리될 수 있다. 이밸류에이션 구간(EVAL)의 종료 및 데이터 저장 구간(STR)의 시작은 제2 연결 신호(SS2)가 디스에이블될 때일 수 있다.
데이터 저장 구간(STR)에서, 저장 회로(221)는 센싱 노드(SO)의 전압 레벨에 대응하는 값을 저장할 수 있다. 구체적으로, 데이터 저장 구간(STR)에서, 센싱 노드(SO)의 전압 레벨에 응답하여 제9 NMOS 트랜지스터(N9)가 턴-온 또는 턴-오프될 수 있다. 그리고, 논리 하이 레벨로 인에이블되는 셋 신호(SET)에 응답하여 제8 NMOS 트랜지스터(N8)가 턴-온될 수 있다. 따라서, 제8 NMOS 트랜지스터(N8)가 턴-온될 때, 센싱 노드(SO)의 전압 레벨에 따라 데이터 노드(QS) 및 반전 데이터 노드(QSN)의 값들이 결정될 수 있다.
예를 들어, 센싱 노드(SO)의 전압 레벨이 제1 센싱 레벨(VS1)일 때, 제9 NMOS 트랜지스터(N9)는 턴-오프되고 데이터 노드(QS)는 "0" 또는 논리 로우의 값을 가질 수 있다. 제어 회로(110)는 데이터 노드(QS)의 값에 근거하여 제1 및 제2 스트링들(ST11, ST21)이 소거 상태에 있다고 판단할 수 있다.
에를 들어, 센싱 노드(SO)의 전압 레벨이 제1 동작 전압(VOP1)의 레벨 또는 제2 센싱 레벨(VS2)일 때, 제9 NMOS 트랜지스터(N9)는 턴-온되고 데이터 노드(QS)는 "1" 또는 논리 하이의 값을 가질 수 있다. 제어 회로(110)는 데이터 노드(QS)의 값에 근거하여 제1 및 제2 스트링들(ST11, ST21) 중 적어도 하나가 프로그램 상태에 있다고 판단할 수 있다.
실시 예에 따라, 제어 회로(110)는 반전 데이터 노드(QSN)의 값에 근거하여 제1 및 제2 스트링들(ST11, ST21)이 소거 상태에 있거나 제1 및 제2 스트링들(ST11, ST21) 중 적어도 하나가 프로그램 상태에 있다고 판단할 수 있다.
한편, 미도시되었지만 디스차지 신호(DCS)는 멀티 스트링 소거 검증 동작이 수행된 이후에 센싱 노드(SO)를 디스차징시키기 위해서 인에이블될 수 있다.
도8은 제1 및 제2 스트링들(ST11, ST21)에 대한 멀티 스트링 소거 검증 동작에서 보강 회로(230A)가 동작하지 않을 경우, 이밸류에이션 구간(EVAL)에서 발생할 수 있는 상황들(S81~S83)을 구체적으로 설명하기 위한 도면이다. 상황들(S81~S83)은 페이지 버퍼 회로(PB1A)에 보강 회로(230A)가 존재하지 않을 경우 발생할 수 있는 상황들을 의미할 수도 있다.
도8을 참조하면, 참조 레벨(VREF)은 제9 NMOS 트랜지스터(N9)를 턴-온시키고 반전 데이터 노드(QSN)에 저장된 초기 값을 변경시킬 수 있는 센싱 노드(SO)의 최소 전압 레벨일 수 있다.
상황(S81)에서, 제1 및 제2 스트링들(ST11, ST21)은 모두 소거 상태에 있을 수 있다. 상술한 바와 같이, 멀티 스트링 소거 검증 동작의 이밸류에이션 구간(EVAL)에서, 센싱 노드(SO)의 전하는 제1 및 제2 스트링들(ST11, ST21)을 통해 소스 라인(SL)으로 디스차징되고, 센싱 노드(SO)의 전압 레벨은 제1 센싱 레벨(VS1)로 하강할 수 있다. 제1 센싱 레벨(VS1)은 참조 레벨(VREF)보다 낮을 수 있다. 이 경우, 제9 NMOS 트랜지스터(N9)는 턴-오프되고 제어 회로(110)는 데이터 노드(QS)의 값에 근거하여 제1 및 제2 스트링들(ST11, ST21)이 소거 상태에 있다고 결정할 수 있다.
상황(S82)에서, 제1 및 제2 스트링들(ST11, ST21)은 모두 프로그램 상태에 있을 수 있다. 상술한 바와 같이, 멀티 스트링 소거 검증 동작의 이밸류에이션 구간(EVAL)에서, 센싱 노드(SO)의 전하는 제1 및 제2 스트링들(ST11, ST21)을 통해 소스 라인(SL)으로 디스차징되지 못하고, 센싱 노드(SO)의 전압 레벨은 제2 센싱 레벨(VS2)로 하강할 수 있다. 제2 센싱 레벨(VS2)은 참조 레벨(VREF)보다 높을 수 있다. 따라서, 제9 NMOS 트랜지스터(N9)는 턴-온되고, 제어 회로(110)는 데이터 노드(QS)의 값에 근거하여 제1 및 제2 스트링들(ST11, ST21)이 프로그램 상태에 있다고 결정할 수 있다.
상황(S83)에서, 제1 스트링(ST11)은 소거 상태에 있고, 제2 스트링(ST21)은 프로그램 상태에 있을 수 있다. 상술한 바와 같이, 멀티 스트링 소거 검증 동작의 이밸류에이션 구간(EVAL)에서, 센싱 노드(SO)의 전하는 제1 스트링(ST11)을 통해 소스 라인(SL)으로 디스차징되고 제2 스트링(ST21)을 통해서는 디스차징되지 못하므로, 센싱 노드(SO)의 전압 레벨은 제3 센싱 레벨(VS3)로 하강할 수 있다. 제3 센싱 레벨(VS3)은 제2 센싱 레벨(VS2)보다 낮고 참조 레벨(VREF)보다는 높을 수 있다. 따라서, 제9 NMOS 트랜지스터(N9)는 턴-온되고, 제어 회로(110)는 데이터 노드(QS)의 값에 근거하여 제1 및 제2 스트링들(ST11, ST21)이 프로그램 상태에 있다고 결정할 수 있다.
그러나 다양한 원인(예를 들어, 소자들의 불균일한 특성들)에 의해, 상황(S83)에서 센싱 노드(SO)의 전압 레벨이 제4 센싱 레벨(VS4)로 하강할 수도 있다. 제4 센싱 레벨(VS4)은 제1 센싱 레벨(VS1)보다 높고 참조 레벨(VREF)보다 낮을 수 있다. 따라서, 제9 NMOS 트랜지스터(N9)는 턴-오프되고, 제어 회로(110)는 데이터 노드(QS)의 값에 근거하여 제1 및 제2 스트링들(ST11, ST21)이 소거 상태에 있다고 오판할 수 있다.
즉, 상황(S83)처럼 제1 스트링 그룹(STG1)에서 적어도 하나의 스트링이 프로그램 상태에 있을 때, 센싱 노드(SO)는 참조 레벨(VREF)보다 높은 레벨의 전압을 가져야만 제어 회로(110)가 정상적으로 판단할 수 있고, 센싱 노드(SO)가 참조 레벨(VREF)보다 낮은 레벨의 전압을 가진다면 제어 회로(110)는 오판할 수 있다.
후술될 바와 같이 보강 회로(230A)는, 스트링 그룹에서 적어도 하나의 스트링이 프로그램 상태에 있을 때, 멀티 스트링 소거 검증 동작의 이밸류에이션 구간(EVAL)에서 센싱 노드(SO)의 전압 레벨이 참조 레벨(VREF)보다 낮은 레벨로 하강하는 상황을 방지할 수 있다.
도9는 본 발명의 실시 예에 따라 멀티 스트링 소거 검증 동작에서 보강 회로(230A)가 동작할 때, 도7의 페이지 버퍼 회로(PB1A)로 인가되는 신호들의 타이밍도이다. 멀티 스트링 소거 검증 동작은 제1 스트링 그룹(STG1)에 포함된 제1 및 제2 스트링들(ST11, ST21)에 대해 동시에 수행될 수 있다.
도9를 참조하면 보강 노드(EVN)의 동작을 제외한 다른 신호들의 타이밍은 도7을 참조하여 설명한 바와 동일할 수 있다.
멀티 스트링 소거 검증 동작이 수행되는 동안 제어 회로(110)는 보강 구간(EVR1)을 제외한 나머지 구간에서 보강 노드(EVN)를 플로팅시킬 수 있다. 멀티 스트링 소거 검증 동작이 수행되는 동안 제어 회로(110)는 보강 구간(EVR1)에서 보강 노드(EVN)로 제2 동작 전압(VOP2), 즉, 접지 전압을 인가할 수 있다.
보강 구간(EVR1)에서 커패시터(C1)는 제1 동작 전압(VOP1)으로 차징되고, 센싱 노드(SO)의 커패시턴스를 증가시킬 수 있다.
보강 구간(EVR1)의 시작은 센싱 노드(SO)가 제1 동작 전압(VOP1)으로 차징되기 시작할 때일 수 있다. 실시 예에 따라, 보강 구간(EVR1)의 시작은 중간 회로(210)가 센싱 노드(SO)로 제1 동작 전압(VOP1)을 인가하기 시작할 때일 수 있다. 실시 예에 따라, 보강 구간(EVR1)의 시작은 제1 프리차지 신호(PS1)가 인에이블될 때일 수 있다. 실시 예에 따라, 보강 구간(EVR1)의 시작은 제2 프리차지 신호(PS2)가 인에이블될 때일 수 있다. 실시 예에 따라, 보강 구간(EVR1)의 시작은 제2 연결 신호(SS2)가 인에이블될 때일 수 있다.
보강 구간(EVR1)의 종료는 셋 신호(SET)가 인에이블된 뒤 디스에이블될 때일 수 있다. 실시 예에 따라, 보강 구간(EVR1)의 종료는 저장 회로(221)에 센싱 노드(SO)의 전압 레벨에 대응하는 값이 저장된 뒤일 수 있다. 실시 예에 따라, 보강 구간(EVR1)의 종료는 이밸류에이션 구간(EVAL)이 종료할 때일 수 있다. 실시 예에 따라, 보강 구간(EVR1)의 종료는 제2 연결 신호(SS2)가 디스에이블될 때일 수 있다.
센싱 노드(SO)의 전압 레벨의 변화를 살펴보면 다음과 같다. 제1 스트링 그룹(STG1)에서 제1 스트링(ST11)이 소거 상태에 있고 제2 스트링(ST21)이 프로그램 상태에 있을 때, 이밸류에이션 구간(EVAL)에서 센싱 노드(SO)의 전하는 제1 스트링(ST11)을 통해 소스 라인(SL)으로 디스차징되고 제2 스트링(ST21)을 통해서는 디스차징되지 못할 수 있다. 이때, 보강 회로(230A)가 동작하지 않거나 존재하지 않는다면, 경우에 따라 센싱 노드(SO)의 전압 레벨은 제4 센싱 레벨(VS4)로 하강할 수 있다. 그러나, 보강 회로(230A)의 동작에 의해서 센싱 노드(SO)의 커패시턴스가 증가되었기 때문에, 센싱 노드(SO)의 전압 레벨은 제3 센싱 레벨(VS3')로 하강할 수 있다. 제3 센싱 레벨(VS3')은 참조 레벨(VREF)보다 높을 수 있다. 제3 센싱 레벨(VS3')은 도8의 제3 센싱 레벨(VS3)과 다를 수 있다. 따라서, 제9 NMOS 트랜지스터(N9)는 턴-온되고, 제어 회로(110)는 데이터 노드(QS)의 값에 근거하여 제1 및 제2 스트링들(ST11, ST21)이 프로그램 상태에 있다고 결정할 수 있다. 즉, 보강 회로(230A)는 센싱 노드(SO)의 커패시턴스를 증가시킴으로써, 스트링 그룹에서 적어도 하나의 스트링이 프로그램 상태에 있을 때, 멀티 스트링 소거 검증 동작의 이밸류에이션 구간(EVAL)에서 센싱 노드(SO)의 전압 레벨이 참조 레벨(VREF)보다 낮은 레벨로 하강하는 상황을 방지할 수 있다.
도10은 본 발명의 실시 예에 따른 도1의 페이지 버퍼 회로(PB1B)의 구체적인 회로도이다. 도10의 페이지 버퍼 회로들(PB1~PBm) 각각은 도10의 페이지 버퍼 회로(PB1B)와 유사하게 구성되고 동작할 수 있다.
도10을 참조하면, 보강 회로(230B)를 제외한 나머지 구성들은 도6의 구성들과 동일할 수 있다.
보강 회로(230B)는 보강 노드(EVN)와 센싱 노드(SO) 사이에 연결될 수 있다. 보강 회로(230B)는 멀티 스트링 소거 검증 동작의 소정의 보강 구간에서 센싱 노드(SO)로 제1 동작 전압(VOP1)보다 높은 제3 동작 전압(즉, 보강 전압)을 인가할 수 있다. 보강 회로(230B)는 보강 구간에서 센싱 노드(SO)가 차징되는 전압 레벨(즉, 프리차지 레벨)을 증가시킬 수 있다.
보강 노드(EVN)는 보강 구간에서 제3 동작 전압을 인가받을 수 있다. 멀티 스트링 소거 검증 동작이 수행되는 동안 보강 구간을 제외한 나머지 구간에서, 보강 노드(EVN)는 제1 동작 전압(VOP1)을 인가받을 수 있다. 또한 멀티 스트링 소거 검증 동작이 수행되지 않을 때, 보강 노드(EVN)는 제1 동작 전압(VOP1)을 인가받을 수 있다.
보강 회로(230B)는 제3 PMOS 트랜지스터(P3)를 포함할 수 있다. 제3 PMOS 트랜지스터(P3)는 보강 노드(EVN)와 센싱 노드(SO) 사이에 연결될 수 있다. 제3 PMOS 트랜지스터(P3)는 보강 구간에서 인에이블된 보강 신호(EVS)에 응답하여 보강 노드(EVN)와 센싱 노드(SO)를 연결할 수 있다. 제3 PMOS 트랜지스터(P3)는 보강 구간에서 인에이블된 보강 신호(EVS)에 응답하여 보강 노드(EVN)로 인가된 제3 동작 전압을 센싱 노드(SO)로 전달할 수 있다.
보강 신호(EVS)는 보강 구간에서 제2 동작 전압(VOP2), 즉, 접지 전압의 레벨로 인가될 수 있다. 멀티 스트링 소거 검증 동작이 수행되는 동안 보강 구간을 제외한 나머지 구간에서, 보강 신호(EVS)는 제1 동작 전압(VOP1)의 레벨로 인가될 수 있다. 즉, 멀티 스트링 소거 검증 동작이 수행되는 동안 보강 구간을 제외한 나머지 구간에서, 보강 신호(EVS)와 보강 노드(EVN)는 동일한 레벨의 전압을 인가받을 수 있다.
도11은 본 발명의 실시 예에 따라 멀티 스트링 소거 검증 동작에서 보강 회로(230B)가 동작할 때, 도10의 페이지 버퍼 회로(PB1B)로 인가되는 신호들의 타이밍도이다. 멀티 스트링 소거 검증 동작은 제1 스트링 그룹(STG1)에 포함된 제1 및 제2 스트링들(ST11, ST21)에 대해 동시에 수행될 수 있다.
도11을 참조하면 보강 노드(EVN) 및 보강 신호(EVS)를 제외한 다른 신호들의 타이밍은 도7을 참조하여 설명한 바와 동일할 수 있다.
멀티 스트링 소거 검증 동작이 수행되는 동안 제어 회로(110)는 보강 구간(EVR2)을 제외한 나머지 구간에서 보강 노드(EVN) 및 보강 신호(EVS)로 제1 동작 전압(VOP1)을 공급할 수 있다. 멀티 스트링 소거 검증 동작이 수행되는 동안 제어 회로(110)는 보강 구간(EVR2)에서 보강 노드(EVN)로 제1 동작 전압(VOP1)보다 높은 제3 동작 전압(VOP3)을 공급하고, 제2 동작 전압(VOP2)의 레벨을 가진 보강 신호(EVS)를 생성할 수 있다. 보강 구간(EVR2)에서 제3 PMOS 트랜지스터(P3)는 보강 신호(EVS)에 응답하여 보강 노드(EVN)와 센싱 노드(SO)를 연결할 수 있다. 센싱 노드(SO)는 제3 동작 전압(VOP3)으로 차징될 수 있다.
실시 예에 따라, 보강 구간(EVR2)의 시작은 제1 프리차지 신호(PS1)가 인에이블될 때일 수 있다. 실시 예에 따라, 보강 구간(EVR2)의 시작은 제2 프리차지 신호(PS2)가 인에이블될 때일 수 있다. 실시 예에 따라, 보강 구간(EVR2)의 시작은 늦어도 중간 회로(210)가 센싱 노드(SO)로 제1 동작 전압(VOP1)을 인가하기 시작할 때일 수 있다. 실시 예에 따라, 보강 구간(EVR2)의 시작은 제2 연결 신호(SS2)가 인에이블될 때일 수 있다.
보강 구간(EVR2)의 종료는 프리차지 구간(PRECH)이 종료하고 이밸류에이션 구간(EVAL)이 시작할 때일 수 있다. 실시 예에 따라, 보강 구간(EVR2)의 종료는 중간 회로(210)가 센싱 노드(SO)로의 제1 동작 전압(VOP1)의 인가를 중단할 때일 수 있다. 실시 예에 따라, 보강 구간(EVR2)의 종료는 제2 프리차지 신호(PS2)가 디스에이블될 때일 수 있다.
센싱 노드(SO)의 전압 레벨의 변화를 살펴보면 다음과 같다. 제1 스트링 그룹(STG1)에서 제1 스트링(ST11)이 소거 상태에 있고 제2 스트링(ST21)이 프로그램 상태에 있을 때, 이밸류에이션 구간(EVAL)에서 센싱 노드(SO)의 전하는 제1 스트링(ST11)을 통해 소스 라인(SL)으로 디스차징되고 제2 스트링(ST21)을 통해서는 디스차징되지 못할 수 있다. 이때, 보강 회로(230B)가 동작하지 않거나 존재하지 않는다면, 센싱 노드(SO)는 제1 동작 전압(VOP1)의 레벨로만 차징되고, 경우에 따라 센싱 노드(SO)의 전압 레벨은 제4 센싱 레벨(VS4)로 하강할 수 있다. 그러나, 보강 회로(230B)의 동작에 의해서 센싱 노드(SO)가 제1 동작 전압(VOP1)보다 높은 제3 동작 전압(VOP3)으로 차징되었기 때문에 센싱 노드(SO)의 전압 레벨은 제3 센싱 레벨(VS3'')로 하강할 수 있다. 제3 센싱 레벨(VS3'')은 참조 레벨(VREF)보다 높을 수 있다. 제3 센싱 레벨(VS3'')은 도8의 제3 센싱 레벨(VS3)과 다를 수 있다. 따라서, 제9 NMOS 트랜지스터(N9)는 턴-온되고, 제어 회로(110)는 데이터 노드(QS)의 값에 근거하여 제1 및 제2 스트링들(ST11, ST21)이 프로그램 상태에 있다고 결정할 수 있다. 즉, 보강 회로(230B)는 센싱 노드(SO)의 프리차지 레벨을 제3 동작 전압(VOP3)으로 상향시킴으로써, 스트링 그룹에서 적어도 하나의 스트링이 프로그램 상태에 있을 때, 멀티 스트링 소거 검증 동작의 이밸류에이션 구간(EVAL)에서 센싱 노드(SO)의 전압 레벨이 참조 레벨(VREF)보다 낮은 레벨로 하강하는 상황을 방지할 수 있다.
한편, 보강 회로(230B)가 동작할 때, 도8의 상황들에서 설명된 제1 센싱 레벨(VS1) 및 제2 센싱 레벨(VS2)도 결과적으로 함께 상향될 수 있다.
상술한 도6의 보강 회로(230A) 및 도10의 보강 회로(230B)의 동작 원리를 설명하면 다음과 같다. 참조 레벨(VREF)에 대해 참조 전류가 하기 식과 같이 정의될 수 있다.
참조 전류 = C(SO) * (VSO-VREF) / EVALT (단, C(SO)는 센싱 노드(SO)의 커패시턴스이고, VSO는 센싱 노드(SO)의 프리차지 레벨이고 EVALT은 이밸류에이션 구간(EVAL)의 진행 시간임.)
상기 식에서 알 수 있듯이, 참조 레벨(VREF)과 참조 전류는 서로 반비례할 수 있다. 그리고, 도8의 상황에서 센싱 노드(SO)의 전압 레벨이 제4 센싱 레벨(VS4)까지 하강하는 것은, 참조 전류의 값이 너무 작기 때문에 발생하는 것일 수 있다. 따라서, 참조 전류의 값을 적절히 증가시킬 경우, 이밸류에이션 구간(EVAL)에서 센싱 노드(SO)의 전압 레벨은 참조 레벨(VREF)보다 높은 레벨 까지만 하강할 수 있다.
상기 식에서 참조 전류의 값의 증가는 C(SO)를 증가시키거나 VSO를 증가시킴으로써 유도될 수 있다. 도6의 보강 회로(230A)는 상기 식에서 C(SO)를 증가시키는 방식일 수 있다. 도10의 보강 회로(230B)는 상기 식에서 VSO를 증가시키는 방식일 수 있다.
도 12는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 12를 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다.
컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 도1의 비휘발성 메모리 장치(100)를 포함할 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 백그라운드에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다. 도 13을 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 12의 SSD(1200)으로 구성될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 비휘발성 메모리 장치
110: 제어 회로
120: 메모리 셀 영역
MB1~MBk: 메모리 블록들
BL1~BLm: 비트라인들
PB1~PBm: 페이지 버퍼 회로들
130: 페이지 버퍼 영역
110: 제어 회로
120: 메모리 셀 영역
MB1~MBk: 메모리 블록들
BL1~BLm: 비트라인들
PB1~PBm: 페이지 버퍼 회로들
130: 페이지 버퍼 영역
Claims (18)
- 메모리 영역에 연결된 비트라인에 연결되고, 상기 메모리 영역의 상태에 대응하는 전압 레벨을 센싱 노드에 형성하도록 구성된 중간 회로;
상기 전압 레벨에 응답하여 상기 메모리 영역의 상기 상태에 대응하는 값을 저장하도록 구성된 데이터 저장 회로; 및
상기 센싱 노드에 연결되고, 소정 동작의 보강 구간에서 상기 센싱 노드의 커패시턴스를 증가시키도록 구성된 보강 회로를 포함하는 페이지 버퍼 회로. - 제1항에 있어서,
상기 소정 동작은 상기 비트라인에 연결된 복수의 스트링들이 소거 상태들인지 여부를 동시에 검증하기 위한 멀티 스트링 소거 검증 동작인 페이지 버퍼 회로. - 제1항에 있어서,
상기 중간 회로는 상기 센싱 노드로 제1 동작 전압을 인가하여 상기 센싱 노드를 프리차징하고,
상기 보강 구간의 시작은 상기 중간 회로가 상기 센싱 노드로 상기 제1 동작 전압을 인가하기 시작할 때인 페이지 버퍼 회로. - 제1항에 있어서,
상기 보강 구간의 종료는 상기 데이터 저장 회로에 상기 값이 저장된 뒤인 페이지 버퍼 회로. - 제1항에 있어서,
상기 보강 회로는 보강 노드와 상기 센싱 노드 사이에 연결된 커패시터를 포함하고,
상기 보강 노드는 상기 보강 구간에서 접지 전압을 인가받고, 상기 보강 구간이 아닌 구간에서 플로팅되는 페이지 버퍼 회로. - 멀티 스트링 소거 검증 동작에서, 센싱 노드로 제1 동작 전압을 인가하여 상기 센싱 노드를 프리차징하고, 복수의 스트링들의 상태에 대응하는 전압 레벨을 상기 센싱 노드에 형성하도록 구성된 중간 회로;
상기 전압 레벨에 응답하여 상기 복수의 스트링들의 상기 상태에 대응하는 값을 저장하도록 구성된 데이터 저장 회로; 및
상기 센싱 노드에 연결되고, 상기 멀티 스트링 소거 검증 동작의 보강 구간에서 상기 센싱 노드로 상기 제1 동작 전압보다 높은 보강 전압을 인가하여 상기 센싱 노드를 프리차징하도록 구성된 보강 회로를 포함하는 페이지 버퍼 회로. - 제6항에 있어서,
상기 보강 구간의 시작은 늦어도 상기 중간 회로가 상기 센싱 노드로 상기 제1 동작 전압을 인가하기 시작할 때인 페이지 버퍼 회로. - 제6항에 있어서,
상기 보강 구간의 종료는 상기 중간 회로가 상기 센싱 노드로의 상기 제1 동작 전압의 인가를 중단할 때인 페이지 버퍼 회로. - 제6항에 있어서,
상기 보강 회로는, 보강 신호에 응답하여 상기 보강 노드와 상기 센싱 노드를 연결하도록 구성된 피모스 트랜지스터를 포함하고,
상기 보강 신호는 상기 보강 구간에서 접지 전압을 인가받고, 상기 보강 구간이 아닌 다른 구간에서 상기 제1 동작 전압을 인가받는 페이지 버퍼 회로. - 제9항에 있어서,
상기 보강 노드는 상기 보강 구간에서 상기 보강 전압을 인가받고, 상기 보강 구간이 아닌 상기 다른 구간에서 상기 제1 동작 전압을 인가받는 페이지 버퍼 회로. - 비트라인에 연결된 복수의 스트링들;
상기 복수의 스트링에 대한 멀티 스트링 소거 검증 동작을 제어하도록 구성된 제어 회로; 및
상기 비트라인에 연결되고, 상기 복수의 스트링들 중 적어도 하나의 스트링이 프로그램 상태에 있을 때, 상기 멀티 스트링 소거 검증 동작의 이밸류에이션 구간에서 센싱 노드의 전압 레벨이 참조 레벨보다 낮은 레벨로 하강하는 것을 방지하도록 구성된 페이지 버퍼 회로를 포함하는 비휘발성 메모리 장치. - 제11항에 있어서,
상기 페이지 버퍼 회로는,
상기 센싱 노드를 프리차징하고, 상기 복수의 스트링들의 상태에 대응하는 전압 레벨을 상기 센싱 노드에 형성하도록 구성된 중간 회로;
상기 전압 레벨에 응답하여 상기 복수의 스트링들의 상기 상태에 대응하는 값을 저장하도록 구성된 데이터 저장 회로; 및
상기 센싱 노드에 연결되고, 상기 멀티 스트링 소거 검증 동작의 보강 구간에서 활성화되도록 구성된 보강 회로를 포함하는 비휘발성 메모리 장치. - 제12항에 있어서,
상기 참조 레벨은 상기 데이터 저장 회로에 저장된 초기 값을 변경시킬 수 있는 상기 센싱 노드의 최소 전압 레벨인 비휘발성 메모리 장치. - 제12항에 있어서,
상기 보강 회로는 상기 보강 구간에서 상기 센싱 노드의 커패시턴스를 증가시키는 비휘발성 메모리 장치. - 제14항에 있어서,
상기 보강 구간의 시작은 상기 중간 회로가 상기 센싱 노드를 프리차징하기 시작할 때이고, 상기 보강 구간의 종료는 상기 데이터 저장 회로에 상기 값이 저장된 뒤인 비휘발성 메모리 장치. - 제14항에 있어서,
상기 보강 회로는 보강 노드와 상기 센싱 노드 사이에 연결된 커패시터를 포함하고,
상기 보강 노드는 상기 보강 구간에서 접지 전압을 인가받고, 상기 보강 구간이 아닌 구간에서 플로팅되는 비휘발성 메모리 장치. - 제12항에 있어서,
상기 중간 회로는 상기 센싱 노드로 제1 동작 전압을 인가하여 상기 센싱 노드를 프리차징하고,
상기 보강 회로는 상기 보강 구간에서 상기 센싱 노드로 상기 제1 동작 전압보다 높은 보강 전압을 인가하여 상기 센싱 노드를 프리차징하는 비휘발성 메모리 장치. - 제17항에 있어서,
상기 보강 구간의 시작은 상기 중간 회로가 상기 센싱 노드로 상기 제1 동작 전압을 인가하기 시작할 때이고, 상기 보강 구간의 종료는 상기 중간 회로가 상기 센싱 노드로의 상기 제1 동작 전압의 인가를 중단할 때인 비휘발성 메모리 장치.
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