KR20090120205A - 플래시 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

여기에 제공되는 플래시 메모리 장치는 각각이 스트링 선택 트랜지스터, 접지 선택 트랜지스터, 그리고 상기 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀들을 갖는 복수의 스트링들을 포함하는 메모리 셀 어레이와; 그리고 상기 스트링 및 접지 선택 트랜지스터들 중 적어도 하나는 서로 전기적으로 분리된 플로팅 게이트 및 제어 게이트를 가지며; 프로그램 실행 구간과 검증 구간을 각각 갖는 프로그램 루프들을 통해 상기 스트링 및 접지 선택 트랜지스터들 중 적어도 하나를 소정의 문턱 전압으로 프로그램하도록 구성된 읽기/쓰기 회로를 포함한다.

Description

플래시 메모리 장치 및 그것의 동작 방법{FLASH MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, PRAM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
불 휘발성 메모리 장치의 일예로서, 플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들 에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다. 플래시 메모리 장치는 각 저장 소자에 사용되는 로직 게이트의 형태에 따라 2가지 종류 즉, NOR 플래시 메모리 장치와 NAND 플래시 메모리 장치로 이루어진다.
플래시 메모리 장치는 셀이라 불리는 트랜지스터들의 어레이에 정보를 저장하며, 각 셀은 1-비트 정보를 저장한다. 멀티-레벨 셀 장치라 불리는 보다 새로운 플래시 메모리 장치들은 셀의 플로팅 게이트 상에 놓인 전하량을 가변시킴으로써 셀 당 1 비트보다 많이 저장할 수 있다.
본 발명의 목적은 프로그램 루프들을 통해 각 스트링에 속하는 선택 트랜지스터들을 프로그램하는 스킴을 제공하는 것이다.
본 발명의 일 특징은 각각이 스트링 선택 트랜지스터, 접지 선택 트랜지스터, 그리고 상기 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀들을 갖는 복수의 스트링들을 포함하는 메모리 셀 어레이와; 그리고 상기 스트링 및 접지 선택 트랜지스터들 중 적어도 하나는 서로 전기적으로 분리된 플로팅 게이트 및 제어 게이트를 가지며; 프로그램 실행 구간과 검증 구간을 각각 갖는 프로그램 루프들을 통해 상기 스트링 및 접지 선택 트랜지스터들 중 적어도 하나를 소정의 문턱 전압으로 프로그램하도록 구성된 읽기/쓰기 회로를 포함하는 플래시 메모리 장치를 제공하는 것이다.
예시적인 실시예에 있어서, 상기 각 프로그램 루프의 검증 구간 동안, 상기 각 스트링의 스트링 또는 접지 선택 트랜지스터가 상기 소정의 문턱 전압으로 프로그램되었는 지의 여부가 상기 읽기/쓰기 회로를 통해 판별된다.
예시적인 실시예에 있어서, 상기 각 스트링의 스트링 또는 접지 선택 트랜지스터가 상기 소정의 문턱 전압으로 프로그램된 것으로 판별되면, 상기 각 스트링의 스트링 또는 접지 선택 트랜지스터는 다음의 프로그램 루프의 프로그램 실행 구간 동안 상기 읽기/쓰기 회로를 통해 프로그램 금지된다.
예시적인 실시예에 있어서, 상기 각 스트링의 스트링 및 접지 선택 트랜지스터들 중 적어도 하나를 프로그램하기 이전에 상기 각 스트링에 속하는 메모리 셀들은 프로그램된다.
예시적인 실시예에 있어서, 상기 각 스트링에 속하는 메모리 셀들이 프로그 램되기 이전에, 상기 각 스트링의 스트링 및 접지 선택 트랜지스터들 중 적어도 하나는 메모리 셀들과 함께 동시에 소거된다.
예시적인 실시예에 있어서, 상기 각 스트링의 스트링 선택 트랜지스터는 상기 각 스트링의 프로그램된 메모리 셀들을 턴-오프 상태로 유지시키고, 상기 스트링 선택 트랜지스터의 제어 게이트에 프로그램 전압을 인가하고, 대응하는 비트 라인에 소정 전압을 인가함으로써 프로그램 금지된다.
예시적인 실시예에 있어서, 상기 소정 전압은 전원 전압과 상기 전원 전압보다 높은 고전압 중 어느 하나이다.
예시적인 실시예에 있어서, 상기 각 스트링의 스트링 선택 트랜지스터는 상기 각 스트링의 프로그램된 메모리 셀들을 턴-오프 상태로 유지시키고, 상기 스트링 선택 트랜지스터의 제어 게이트에 프로그램 전압을 인가하고, 대응하는 비트 라인을 플로팅시킴으로써 프로그램 금지된다.
예시적인 실시예에 있어서, 상기 각 스트링의 접지 선택 트랜지스터는 상기 각 스트링의 프로그램된 메모리 셀들 및 상기 각 스트링의 스트링 선택 트랜지스터를 턴-온 상태로 유지시키고, 상기 접지 선택 트랜지스터의 제어 게이트에 프로그램 전압을 인가하고, 대응하는 비트 라인에 소정 전압을 인가하며, 공통 소오스 라인을 플로팅 상태로 유지시킴으로써 프로그램 금지된다.
예시적인 실시예에 있어서, 상기 소정 전압은 전원 전압과 상기 전원 전압보다 높은 고전압 중 어느 하나이다.
예시적인 실시예에 있어서, 상기 각 스트링의 접지 선택 트랜지스터는 상기 각 스트링의 프로그램된 메모리 셀들 및 상기 각 스트링의 스트링 선택 트랜지스터를 턴-온 상태로 유지시키고, 대응하는 비트 라인을 플로팅시킴으로써 프로그램 금지된다.
예시적인 실시예에 있어서, 상기 각 프로그램 루프의 검증 구간 동안, 상기 각 스트링의 스트링 선택 트랜지스터에 검증 전압이 인가되고, 상기 각 스트링의 접지 선택 트랜지스터에 접지 전압 및 읽기 전압 중 어느 하나가 인가되고, 상기 각 스트링의 메모리 셀들에는 상기 읽기 전압이 인가되고, 공통 소오스 라인은 접지된다.
예시적인 실시예에 있어서, 상기 각 프로그램 루프의 검증 구간 동안, 상기 각 스트링의 접지 선택 트랜지스터에 검증 전압이 인가되고, 상기 각 스트링의 스트링 선택 트랜지스터에 접지 전압 및 읽기 전압 중 어느 하나가 인가되고, 상기 각 스트링의 메모리 셀들에는 상기 읽기 전압이 인가되며, 공통 소오스 라인은 접지된다.
본 발명의 다른 특징은 각각이 스트링 선택 트랜지스터, 접지 선택 트랜지스터, 그리고 상기 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀들을 갖는 복수의 스트링들을 포함하는 메모리 셀 어레이와; 그리고 상기 스트링 및 접지 선택 트랜지스터들 각각은 서로 전기적으로 분리된 플로팅 게이트 및 제어 게이트를 가지며; 프로그램 실행 구간과 검증 구간을 각각 갖는 프로그램 루프들을 통해 상기 복수의 스트링들 각각에 속하는 스트링 및 접지 선택 트랜지스터들을 소정의 문턱 전압으로 프로그램하도록 구성된 읽기/쓰기 회로를 포함하는 플래시 메모리 장치를 제공하는 것이다.
예시적인 실시예에 있어서, 상기 각 프로그램 루프의 검증 구간 동안, 상기 각 스트링의 스트링/접지 선택 트랜지스터가 상기 소정의 문턱 전압으로 프로그램되었는 지의 여부가 상기 읽기/쓰기 회로를 통해 판별된다.
예시적인 실시예에 있어서, 상기 각 스트링의 스트링/접지 선택 트랜지스터가 상기 소정의 문턱 전압으로 프로그램된 것으로 판별되면, 상기 각 스트링의 스트링/접지 선택 트랜지스터는 다음의 프로그램 루프의 프로그램 실행 구간 동안 상기 읽기/쓰기 회로를 통해 프로그램 금지된다.
예시적인 실시예에 있어서, 상기 각 스트링의 스트링/접지 선택 트랜지스터의 채널 길이(Lgsl/Lssl)와 상기 각 스트링의 각 메모리 셀의 채널 길이(Lcell)는 (Lgsl/Lssl≥Lcell)의 관계를 갖는다.
본 발명의 다른 특징은 복수의 스트링들 각각에 속하는 메모리 셀들 및 스트링 및 접지 선택 트랜지스터들을 소거하는 단계와; 상기 복수의 스트링들 각각에 속하는 스트링 및 접지 선택 트랜지스터들 중 적어도 하나는 서로 전기적으로 분리된 플로팅 게이트 및 제어 게이트를 가지며; 상기 복수의 스트링들 각각에 속하는 메모리 셀들을 프로그램하는 단계와; 그리고 프로그램 실행 구간과 검증 구간을 각각 갖는 프로그램 루프들을 통해 상기 복수의 스트링들 각각에 속하는 스트링 및 접지 선택 트랜지스터들 중 적어도 하나를 프로그램하는 단계를 포함하는 플래시 메모리 장치의 동작 방법을 제공하는 것이다.
예시적인 실시예에 있어서, 상기 각 프로그램 루프의 검증 구간 동안 상기 각 스트링의 스트링 및 접지 선택 트랜지스터들 중 어느 하나가 소정의 문턱 전압으로 프로그램된 것으로 판별되면, 상기 각 스트링의 스트링 그리고 접지 선택 트랜지스터들 중 적어도 하나는 다음의 프로그램 루프의 프로그램 실행 구간 동안 프로그램 금지된다.
예시적인 실시예에 있어서, 상기 각 스트링의 스트링 또는 접지 선택 트랜지스터를 프로그램하기 이전에 상기 각 스트링에 속하는 메모리 셀들은 프로그램되며; 그리고 상기 각 스트링에 속하는 메모리 셀들이 프로그램되기 이전에, 상기 각 스트링의 스트링 및 접지 선택 트랜지스터들 중 적어도 하나는 메모리 셀들과 함께 동시에 소거된다.
본 발명에 의하면, 각 스트링에 속하는 선택 트랜지스터들을 프로그램함으로써 장치 축소화에 따른 누설을 방지하는 것이 가능하다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 반도체 메모리 장치로서 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이고, 도 2는 예시적인 실시예에 따른 메모리 블록을 보여주는 블록도이며, 도 3은 도 2의 점선 112-113을 따라 절단된 스트링의 단면을 보여주는 단면도이다.
먼저 도 1을 참조하면, 본 발명에 따른 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 행 선택 회로(120), 레지스터 블록(130), 제어 로직(140), 전압 발생 회로(150), 그리고 입출력 인터페이스(160)를 포함할 것이다. 메모리 셀 어레이(110)는 행들(또는, 워드 라인들)과 열들(또는, 비트 라인들)로 배열된 메모리 셀들을 포함할 것이다. 메모리 셀들은 메모리 블록들을 구성하고, 메모리 블록은 소거 단위를 구성할 것이다. 메모리 셀들 각각은 전하 저장 수단(charge storing means)을 포함하는 트랜지스터로 구성될 것이다. 예를 들면, 메모리 셀들 각각은 플로팅 게이트 트랜지스터 또는 전하 트랩 플래시 트랜지스터로 구성될 것이다.
예시적인 실시예에 따른 메모리 블록을 보여주는 도 2를 참조하면, 메모리 블록(MB)은 복수의 스트링들(또는, 낸드 스트링들이라 불림)(111)을 포함할 것이다. 스트링들(111)은 대응하는 비트 라인들(BL0∼BLj-1)에 각각 연결될 것이다. 비록 도면에는 도시되지 않았지만, 메모리 셀 어레이(110)를 구성하는 메모리 블록들은 비트 라인들(BL0∼BLj-1)을 공유할 것이다. 메모리 블록들이 멀티-레이어 구조 즉, 3차원 어레이 구조(3D array structure)를 갖도록 구성될 경우, 비트 라인들은 계층적인 비트 라인 구조를 갖도록 각 레이어에 배열될 수 있다. 계층적인 비트 라인 구조에 있어서, 각 레이어에 배열된 비트 라인 세그먼트들은 대응하는 스위치들을 통해 전기적으로 연결될 수 있다. 예시적인 멀티-레이어 구조를 갖는 메모리 장치는 대한민국특허공개번호 제2008-0009989호에 "3차원 어레이 구조를 갖는 반도체 메모리 장치"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
각 스트링(111)은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터(SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 메모리 셀들(또는, 메모리 셀 트랜지스터들)(MC0∼MCi-1)을 포함할 것이다. 메모리 셀들 각각은 전하 저장 수단으로서 플로팅 게이트를 갖는 플로팅 게이트 트랜지스터(floating gate transistor)로 구성될 것이다. 마찬가지로, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 각각은 전하 저장 수단으로서 플로팅 게이트를 갖는 플로팅 게이트 트랜지스터로 구성될 것이다. 특히, 선택 트랜지스터들(SST, GST) 각각의 제어 게이트 및 플로팅 게이트는 잘 알려진 버팅 컨택(butting contact)을 통해 전기적으로 연결되지 않을 것이다. 점선(112-113)을 따라 절단된 스트링 단면을 보여주는 도 3에 도시된 바와 같이, 선택 트랜지스터들(SST, GST) 각각의 제어 게이트와 플로팅 게이트는 메모리 셀 트랜지스터와 같이 전기적으로 서로 분리되어 있다. 이는 선택 트랜지스터들(SST, GST) 각각이 문턱 전압을 조절할 수 있도록 프로그램 및 소거될 수 있음을 의미한다.
다시 도 1을 참조하면, 행 선택 회로(120)는 제어 로직(140)의 제어에 응답하여 동작할 것이다. 행 선택 회로(120)는 메모리 블록을 선택하고, 선택된 메모리 블록의 행들을 요구되는 동작에 필요한 워드 라인 전압들(예를 들면, 읽기 동작, 패스 전압, 프로그램 전압, 벌크 전압, 등)로 구동할 것이다. 특히, 행 선택 회로(120)는 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)을 프로그램하기 위해서 제어 로직(140)의 제어에 따라 각 메모리 블록의 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)을 프로그램 전압과 읽기 전압과 같은 워드 라인 전압으로 구동하도록 구성될 것이다. 게다가, 행 선택 회로(120)는 제어 로직(140)의 제어에 따라 모든 메모리 블록들을 동시에 선택하고 선택된 메모리 블록들의 워드 라인들을 프로그램 전압으로 구동하도록 구성될 것이다. 이는 이후 상세히 설명될 것이다.
레지스터 블록(130)은 메모리 셀 어레이(110)에 저장될 데이터를 임시 저장하도록 그리고 메모리 셀 어레이(110)로부터 데이터를 읽도록 구성될 것이다. 메모리 셀 어레이(110)에 저장될 데이터는 입출력 인터페이스(160)를 통해 외부 장치(200)로부터 제공될 것이다. 메모리 셀 어레이(110)로부터 읽혀진 데이터는 입출력 인터페이스(160)를 통해 외부 장치(200)로 출력될 것이다. 전압 발생 회로(150)는 제어 로직(140)의 제어에 응답하여 요구되는 동작에 필요한 워드 라인 전압들을 발생할 것이다. 입출력 인터페이스(160)는 제어 로직(140)의 제어에 응답하여 레지스터 블록(130)과 외부 장치(200) 사이의 데이터 전송 경로를 제공할 것이다.
도 1에 도시된 외부 장치(200)는 플래시 메모리 장치(100)의 전반적인 동작 을 제어하기 위한 제어기로, 메모리 제어기, 테스트 제어기, 호스트 컴퓨터, 등을 포함할 것이다.
이상의 설명으로부터 알 수 있듯이, 문턱 전압을 조정할 수 있도록 스트링 및 접지 선택 트랜지스터들(SST, GST)을 구현함으로써 장치 축소화(device scaling-down)로 인한 선택 트랜지스터들의 누설 특성을 향상시키는 것이 가능하다.
도 4는 본 발명에 따른 플래시 메모리 장치의 동작 방법을 설명하기 위한 흐름도이고, 도 5는 본 발명에 따른 플래시 메모리 장치의 소거 동작시 바이어스 조건을 보여주는 도면이며, 도 6은 본 발명에 따른 플래시 메모리 장치의 프로그램 동작시 바이어스 조건을 보여주는 도면이다. 이하, 본 발명에 따른 플래시 메모리 장치의 동작 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
먼저, 외부 장치(200)로부터 소거 동작이 요청될 때, 메모리 셀 어레이(110)의 모든 메모리 블록들은 제어 로직(140)의 제어하에 동시에 소거될 것이다(S100). 각 메모리 블록의 스트링 및 접지 선택 트랜지스터들(SST, GST)은 메모리 셀들과 함께 동시에 소거될 것이다. 이를 위해서, 도 5에 도시된 바와 같이, 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 그리고 워드 라인들(WL0∼WLi-1)은 제어 로직(140)의 제어에 따라 행 선택 회로(120)를 통해 접지 전압으로 구동될 것이다. 이때, P웰(또는, 포켓 P웰)은 소거 전압(Vers)으로 구동되며, 비트 라인(BL)은 플로팅 상태로 유지될 것이다. 이러한 바이어스 조건은 모든 메모리 블록들에 동일하게 적용될 것이다. 따라서, 모든 메모리 블록들 즉, 메모리 셀 어레이(110)에 포함 된 메모리 셀들과 스트링 및 접지 선택 트랜지스터들(SST, GST)이 동시에 소거될 것이다.
그 다음에, 외부 장치(200)의 요청에 따라 메모리 셀 어레이(110)에 속한 모든 메모리 셀들이 0V의 전압보다 높은 문턱 전압을 갖도록 프로그램될 것이다(S110). 메모리 셀들을 프로그램하기 위해서 외부 장치(200)에서 레지스터 블록(130)으로 입출력 인터페이스(160)를 통해 프로그램 데이터 비트들이 전달될 것이다. 즉, '0' 데이터 비트들이 레지스터 블록(130)에 로드될 것이다. 프로그램 동작은 다양한 방식들을 통해 수행될 수 있다. 예를 들면, 제어 로직(140)은 단일의 프로그램 펄스 즉, 프로그램 전압(Vpgm)이 모든 메모리 블록들의 워드 라인들(WL0∼WLi-1)에 인가되도록 그리고 비트 라인들(BL0∼BLj-1)이 레지스터 블록(130)에 로드된 데이터 비트들에 따라 접지 전압(0V)으로 구동되도록 행 선택 회로(120) 및 레지스터 블록(130)을 제어할 것이다. 이때, 스트링 및 접지 선택 라인들(SSL, GSL)은 제어 로직(140)의 제어하에 행 선택 회로(120)를 통해 접지 전압으로 구동될 것이다. 왜냐하면 스트링 및 접지 선택 트랜지스터들(SST, GST)이 이전의 소거 동작을 통해 0V의 전압보다 낮은 문턱 전압을 갖도록 소거되었기 때문이다. 이에 반해서, 스트링 및 접지 선택 라인들(SSL, GSL)은 제어 로직(140)의 제어하에 행 선택 회로(120)를 통해 읽기 전압(Vread)으로 구동될 수 있다.
동시에 모든 메모리 블록들의 메모리 셀들을 프로그램할 때 프로그램 전압(Vpgm)이 또는 펌프에 사용되는 전원 전압이 외부 장치(200)로부터 공급될 수 있다. 동시 프로그램 방식과 달리, 하나의 메모리 블록을 선택하고 선택된 메모리 블 록의 모든 메모리 셀들을 동시에 프로그램하는 방식이 사용될 수 있다. 이러한 경우, 메모리 블록이 선택될 때마다 프로그램 데이터가 외부 장치(200)에서 레지스터 블록(130)으로 전송될 것이다. 또는, 각 메모리 블록의 워드 라인들에 대해서 순차적으로 프로그램 동작이 수행될 수 있다. 앞서 설명된 동시 프로그램 방식과 마찬가지로, 검증 동작없이 단일의 프로그램 펄스를 사용하여 프로그램 동작이 수행될 것이다.
마지막으로 메모리 블록들 각각에 속한 스트링 및 접지 선택 트랜지스터들(SST, GST)이 외부 장치(200)의 요청에 따라 0V의 전압보다 높은 문턱 전압을 갖도록 프로그램될 것이다(S120). 본 발명의 경우, 스트링 및 접지 선택 트랜지스터들(SST, GST)은 단일 프로그램 펄스를 이용하지 않고 검증 동작을 포함하는 ISPP 방식을 이용하여 프로그램될 것이다. 다시 말해서, 스트링 및 접지 선택 트랜지스터들(SST, GST)은 복수의 프로그램 루프들을 통해 프로그램될 것이다. 잘 알려진 바와 같이, 프로그램 루프들 각각은 프로그램 실행 구간과 검증 구간을 포함할 것이다. 이는 이후 상세히 설명될 것이다.
예시적인 실시예에 있어서, 행 선택 회로(120), 레지스터 블록(130), 제어 로직(140), 전압 발생 회로(150), 그리고 입출력 인터페이스(160)는 프로그램 실행 구간과 검증 구간을 각각 갖는 프로그램 루프들을 통해 스트링 및 접지 선택 트랜지스터들 중 적어도 하나를 소정의 문턱 전압으로 프로그램하도록 구성된 읽기/쓰기 회로를 구성할 것이다.
이후, 설명의 편의상, 스트링 선택 트랜지스터들을 프로그램하는 동작이 설 명되고, 그 다음에 접지 선택 트랜지스터들을 프로그램하는 동작이 설명될 것이다. 하지만, 접지 선택 트랜지스터들을 프로그램 동작이 스트링 선택 트랜지스터들을 프로그램 동작이전에 수행될 수 있음은 자명하다.
도 7은 스트링 선택 트랜지스터들을 프로그램 방법을 개략적으로 보여주는 흐름도이고, 도 8은 프로그램 동작시 바이어스 조건을 보여주는 도면이다. 도 9는 검증 동작시 바이어스 조건을 보여주는 도면이고, 도 10은 검증 동작시 검증 전압을 보여주는 도면이다.
먼저 외부 장치(200)는 메모리 셀 어레이(110)의 메모리 블록 수를 나타내는 'BN'을 '0'으로 설정할 것이다(S200). 그 다음에 외부 장치(200)는 플래시 메모리 장치(100)로 데이터를 전송할 것이다(S210). 이때, 메모리 블록을 선택하기 위한 어드레스가 데이터와 함께 플래시 메모리 장치(100)로 전송될 것이다. 플래시 메모리 장치(100)로 전송된 데이터는 입출력 인터페이스(160)를 통해 레지스터 블록(130)에 임시 저장될 것이다. 레지스터 블록(130)은 각 메모리 블록에 속한 스트링 선택 트랜지스터들(SST)에 각각 대응하는 레지스터들을 포함할 것이다. 이 실시예에 있어서, 각 레지스터에는 '0'의 데이터가 저장될 것이다. 이는 선택된 메모리 블록에 속한 스트링 선택 트랜지스터들(SST) 모두가 프로그램됨을 의미한다.
일단 레지스터 블록(130)에 데이터가 로드되면, 선택된 메모리 블록의 스트링 선택 트랜지스터들(SST)은 0V의 전압보다 높은 문턱 전압을 갖도록 제어 로직(140)의 제어하에 프로그램될 것이다(S220). 좀 더 구체적으로 설명하면, 선택된 메모리 블록의 워드 라인들(WL0∼WLi-1)은 제어 로직(140)의 제어하에 행 선택 회 로(120)를 통해 접지 전압으로 구동될 것이다. 이와 동시에, 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)은 제어 로직(140)의 제어하에 행 선택 회로(120)를 통해 접지 전압과 프로그램 전압(Vpgm)으로 각각 구동될 것이다. 각 비트 라인(BL)은 대응하는 레지스터에 저장된 데이터 즉, '0'의 데이터에 따라 접지 전압으로 구동될 것이다. 각 스트링 선택 트랜지스터(SST)의 문턱 전압은 이러한 바이어스 조건에 의해서 증가될 것이다.
스트링 선택 트랜지스터들(SST)을 프로그램한 후, 스트링 선택 트랜지스터들(SST)이 요구되는 문턱 전압을 갖도록 프로그램되었는 지의 여부가 판별될 것이다(S230). 이를 위해서, 제어 로직(140)의 제어에 따라, 행 선택 회로(120)는 워드 라인들(WL0∼WLi-1)을 읽기 전압(Vread)으로, 스트링 선택 라인(SSL)을 검증 전압(VVFY)으로, 그리고 접지 선택 라인(GSL)을 접지 전압 또는 읽기 전압(Vread)으로 각각 구동할 것이다. 이때, 공통 소오스 라인(CSL)은 접지 전압으로 구동될 것이다. 도 10에 도시된 검증 전압(VVFY)이 다양하게 결정될 수 있음은 이 분야의 통상적인 지식을 습득한 자에게 자명하다. 예를 들면, 검증 전압(VVFY)은 스트링 선택 트랜지스터(SST)의 요구되는 문턱 전압에 의거하여 결정될 수 있다. 만약 스트링 선택 트랜지스터(SST)의 문턱 전압이 검증 전압(VVFY)보다 낮으면, 비트 라인(BL)의 전압은 접지 전압으로 낮아질 것이다. 이에 반해서, 스트링 선택 트랜지스터(SST)의 문턱 전압이 검증 전압(VVFY)보다 높은 경우, 비트 라인(BL)의 전압은 전원 전압 을 향해 높아질 것이다. 비트 라인의 전압은 레지스터를 통해 래치될 것이다. 레지스터 블록(130)에 속한 레지스터들에 각각 래치된 데이터 비트들이 모두 '1'의 데이터 비트들일 때 프로그램 동작이 패스될 것이다. 만약 적어도 하나의 데이터 비트가 '0'의 데이터 비트일 때 프로그램 동작은 페일될 것이다. 전자의 경우, 절차는 다음 단계(S240)로 진행할 것이다. 후자의 경우, 절차는 프로그램 단계(S220)로 진행할 것이다. 프로그램 패스/페일은 제어 로직(140)을 통해 판별될 것이다.
본 발명의 예시적인 실시예에 있어서, 프로그램 패스/페일을 판별하는 방식은 다양하게 구현될 수 있으며, 본 발명이 프로그램 패스/페일을 판별하는 방식에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
만약 프로그램 동작이 페일로 판별되면, 요구되는 문턱 전압을 갖도록 프로그램되지 않은 스트링 선택 트랜지스터(SST)에 대해서만 프로그램 동작이 다음의 프로그램 루프에서 수행될 것이다. 이때, 요구되는 문턱 전압을 갖도록 프로그램된 스트링 선택 트랜지스터(SST)에 대해서는 프로그램 동작이 금지될 것이다. 즉, 그러한 스트링 선택 트랜지스터(SST)는 프로그램 동작 동안 프로그램 금지될 것이다. 비록 도면에는 도시되지 않았지만, 이 분야의 통상적인 지식을 습득한 자에게 잘 알려진 바와 같이, 프로그램 전압은 프로그램 루프의 증가시 정해진 증가분만큼 증가될 것이다. 이는 스트링 선택 트랜지스터들(SST)을 프로그램하는 데 ISPP 스킴이 적용됨을 의미한다. 스트링 선택 트랜지스터를 프로그램 금지시키는 방법은 다양하게 구현될 수 있으며, 이는 이후 상세히 설명될 것이다.
만약 프로그램 동작이 패스로 판별되면, 절차는 S240 단계로 진행되며, 이 단계에서 외부 장치(200)는 모든 메모리 블록들에 속한 스트링 선택 트랜지스터들에 대한 프로그램 동작이 완료되었는 지의 여부를 판별할 것이다. 만약 그렇다면, 메모리 셀 어레이(110)에 속하는 스트링 선택 트랜지스터들(SST)을 프로그램하는 과정이 종료될 것이다. 만약 그렇지 않으면, S250 단계에서 메모리 블록 수를 나타내는 'BN' 값이 '1'만큼 증가되고, 절차는 S210 단계로 진행될 것이다. 이후, 앞서 설명된 절차는 모든 메모리 블록들이 선택될 때까지 또는 각 메모리 블록에 속한 스트링 선택 트랜지스터들(SST)이 프로그램될 때까지 반복될 것이다.
본 발명의 경우, 스트링 선택 트랜지스터들을 프로그램하고자 할 때, 스트링 선택 트랜지스터들이 원하는 문턱 전압을 갖는 지의 여부를 판별하기 위한 검증 동작이 수행될 것이다. 검증 동작 동안, 원하는 문턱 전압을 갖도록 프로그램된 스트링 선택 트랜지스터는 다음의 프로그램 루프에서 프로그램 금지되는 반면에, 원하는 문턱 전압을 갖도록 프로그램되지 않은 스트링 선택 트랜지스터는 다음의 프로그램 루프에서 프로그램될 것이다.
도 11은 본 발명에 따른 스트링 선택 트랜지스터의 프로그램 금지 방법을 설명하기 위한 도면이고, 도 12는 프로그램 루프 반복시 문턱 전압의 변화를 보여주는 그래프이다.
이전 프로그램 루프에서 요구되는 문턱 전압을 갖도록 프로그램된 스트링 선택 트랜지스터(SST)를 프로그램 금지시키기 위해서, 본 발명에 따르면, 스트링 선택 라인(SSL)에 프로그램 전압(Vpgm)이 인가되고, 프로그램 금지된 스트링 선택 트랜지스터(SST)의 드레인 즉, 비트 라인(BL)은 소정 전압(V1)으로 구동될 것이다. 여기서, 소정 전압(V1)은 접지 전압보다 높다. 예를 들면, 소정 전압(V1)은 레지스터 구조의 변경없이 비트 라인(BL)을 구동할 수 있을 정도의 전압(예를 들면, 전원 전압)일 것이다. 이러한 바이어스 조건에 따르면, 도 12에 도시된 바와 같이, 스트링 선택 트랜지스터(SST)의 문턱 전압은 프로그램 루프 반복시 프로그램 전압(Vpgm)의 증가분(△V)만큼 증가되는 것이 아니라 화살표 방향을 따라 즉, 소정 기울기를 갖고 증가될 것이다. 이러한 프로그램 금지 스킴에 의하면, 스트링 선택 트랜지스터(SST)의 문턱 전압은 프로그램 루프 반복시 증가분(△V)내에서 변화될 것이다. 이는 본 발명의 프로그램 금지 스킴에 따라 프로그램되는 스트링 선택 트랜지스터들(SST)의 문턱 전압들의 분포가 넓어지지 않음을 의미한다.
본 발명에 있어서, 도 11 및 도 12를 참조하여 설명된 프로그램 금지 스킴이 이 분야에 잘 알려진 부스팅 스킴을 이용하는 것이 아님에 주의해야 할 것이다. 다른 프로그램 금지 스킴은 레지스터 구조의 변경을 통해 비트 라인을 강제로 F-N 터널링을 방지하기에 충분한 전압(예를 들면, 5V∼6V)으로 구동하는 것이다. 예를 들면, 검증 동작이 수행된 이후에 '1'의 데이터를 저장한 레지스터는 전원 전압 대신 F-N 터널링을 방지하기에 충분한 전압으로 비트 라인을 구동하도록 구현될 것이다. 또 다른 프로그램 스킴은, 도 13에 도시된 바와 같이, 프로그램 금지될 스트링 선택 트랜지스터(SST)에 대응하는 비트 라인을 플로팅시키는 것이다. 비트 라인을 플로팅시키는 것은 앞서 언급된 3차원 어레이 구조 및 미국특허공개번호 제2007-0252201호에 게재된 예시적인 구조에 적합할 것이다.
상술한 프로그램 금지 스킴을 이용함으로써 스트링 선택 트랜지스터들(SST) 을 원하는 문턱 전압 분포 내에서 분포되도록 프로그램하는 것이 가능하다.
도 14는 본 발명의 실시예에 따른 접지 선택 트랜지스터들을 프로그램 방법을 설명하기 위한 흐름도이고, 도 15는 프로그램 동작시 바이어스 조건을 보여주는 도면이며. 도 16은 검증 동작시 바이어스 조건을 보여주는 도면이다. 이하, 본 발명에 따른 접지 선택 트랜지스터들을 프로그램하는 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
먼저 외부 장치(200)는 메모리 셀 어레이(110)의 메모리 블록 수를 나타내는 'BN'을 '0'으로 설정할 것이다(S300). 그 다음에 외부 장치(200)는 플래시 메모리 장치(100)로 데이터를 전송할 것이다(S310). 이때, 메모리 블록을 선택하기 위한 어드레스가 데이터와 함께 플래시 메모리 장치(100)로 전송될 것이다. 플래시 메모리 장치(100)로 전송된 데이터는 입출력 인터페이스(160)를 통해 레지스터 블록(130)에 임시 저장될 것이다. 레지스터 블록(130)은 각 메모리 블록에 속한 접지/스트링 선택 트랜지스터들에 각각 대응하는 레지스터들을 포함할 것이다. 이 실시예에 있어서, 각 레지스터에는 '0'의 데이터가 저장될 것이다. 이는 선택된 메모리 블록에 속한 접지 선택 트랜지스터들 모두가 프로그램됨을 의미한다.
일단 레지스터 블록(130)에 데이터가 로드되면, 선택된 메모리 블록의 접지 선택 트랜지스터들(GST)은 0V의 전압보다 높은 문턱 전압을 갖도록 제어 로직(140)의 제어하에 프로그램될 것이다(S320). 좀 더 구체적으로 설명하면, 선택된 메모리 블록의 워드 라인들(WL0∼WLi-1) 및 스트링 선택 라인(SSL)은 제어 로직(140)의 제어하에 행 선택 회로(120)를 통해 읽기 전압(Vread)으로 구동될 것이다. 이와 동시 에, 접지 선택 라인(GSL)은 제어 로직(140)의 제어하에 행 선택 회로(120)를 통해 프로그램 전압(Vpgm)으로 구동될 것이다. 각 비트 라인(BL)은 대응하는 레지스터에 저장된 데이터 즉, '0'의 데이터에 따라 접지 전압으로 구동될 것이다. 각 접지 선택 트랜지스터(GST)의 문턱 전압은 이러한 바이어스 조건에 의해서 증가될 것이다.
접지 선택 트랜지스터들(GST)을 프로그램한 후, 접지 선택 트랜지스터들(GST)이 요구되는 문턱 전압을 갖도록 프로그램되었는 지의 여부가 판별될 것이다(S330). 이를 위해서, 제어 로직(140)의 제어에 따라, 행 선택 회로(120)는 스트링 선택 라인(SSL) 및 워드 라인들(WL0∼WLi-1)을 읽기 전압(Vread)으로 그리고 접지 선택 라인(GSL)을 검증 전압(VVFY)으로 각각 구동할 것이다. 이때, 공통 소오스 라인(CSL)은 접지 전압으로 구동될 것이다. 만약 접지 선택 트랜지스터(GST)의 문턱 전압이 검증 전압(VVFY)보다 낮으면, 비트 라인(BL)의 전압은 접지 전압으로 낮아질 것이다. 이에 반해서, 접지 선택 트랜지스터(GST)의 문턱 전압이 검증 전압(VVFY)보다 높은 경우, 비트 라인(BL)의 전압은 전원 전압을 향해 높아질 것이다. 비트 라인의 전압은 레지스터를 통해 래치될 것이다. 레지스터 블록(130)에 속한 레지스터들에 각각 래치된 데이터 비트들이 모두 '1'의 데이터 비트들일 때 프로그램 동작이 패스될 것이다. 만약 적어도 하나의 데이터 비트가 '0'의 데이터 비트일 때 프로그램 동작은 페일될 것이다. 전자의 경우, 절차는 다음 단계(S340)로 진행할 것이다. 후자의 경우, 절차는 프로그램 단계(S320)로 진행할 것이다.
만약 프로그램 동작이 페일로 판별되면, 요구되는 문턱 전압을 갖도록 프로 그램되지 않은 접지 선택 트랜지스터에 대해서만 프로그램 동작이 다음의 프로그램 루프에서 수행될 것이다. 이때, 요구되는 문턱 전압을 갖도록 프로그램된 접지 선택 트랜지스터에 대해서는 프로그램 동작이 금지될 것이다. 즉, 그러한 접지 선택 트랜지스터는 프로그램 동작 동안 프로그램 금지될 것이다. 비록 도면에는 도시되지 않았지만, 이 분야의 통상적인 지식을 습득한 자에게 잘 알려진 바와 같이, 프로그램 전압은 프로그램 루프의 증가시 정해진 증가분만큼 증가될 것이다. 이는 접지 선택 트랜지스터들(GST)을 프로그램하는 데 ISPP 스킴이 적용됨을 의미한다. 접지 선택 트랜지스터(GST)를 프로그램 금지시키는 방법은 다양하게 구현될 수 있으며, 앞서 설명된 프로그램 금지 스킴들 중 어느 하나를 사용하여 접지 선택 트랜지스터를 프로그램 금지시키는 것이 가능하다.
예를 들면, 도 17에 도시된 바와 같이, 이전 프로그램 루프에서 요구되는 문턱 전압을 갖도록 프로그램된 접지 선택 트랜지스터를 프로그램 금지시키기 위해서, 본 발명에 따르면, 접지 선택 라인(GSL)에 프로그램 전압(Vpgm)이 인가되고, 비트 라인(BL)은 소정 전압(V1)으로 구동되며, 스트링 선택 라인(SSL) 및 워드 라인들(WL0∼WLi-1)은 읽기 전압(Vread)으로 구동될 것이다. 이때, 공통 소오스 라인(CSL)은 플로팅 상태로 유지될 것이다. 이러한 바이어스 조건에 따르면, 도 12를 참조하여 설명된 바와 같이, 접지 선택 트랜지스터(GST)의 문턱 전압은 프로그램 루프 반복시 프로그램 전압(Vpgm)의 증가분(△V)만큼 증가되는 것이 아니라 화살표 방향을 따라 즉, 소정 기울기를 갖고 증가될 것이다. 이러한 프로그램 금지 스킴에 의하면, 접지 선택 트랜지스터(GST)의 문턱 전압은 프로그램 루프 반복시 증가분 (△V)내에서 변화될 것이다.
만약 프로그램 동작이 패스로 판별되면, 절차는 S340 단계로 진행되며, 이 단계에서 외부 장치(200)는 모든 메모리 블록들에 속한 접지 선택 트랜지스터들(GST)에 대한 프로그램 동작이 완료되었는 지의 여부를 판별할 것이다. 만약 그렇다면, 메모리 셀 어레이(110)에 속하는 접지 선택 트랜지스터들(GST)을 프로그램하는 과정이 종료될 것이다. 만약 그렇지 않으면, S350 단계에서 메모리 블록 수를 나타내는 'BN' 값이 '1'만큼 증가되고, 절차는 S310 단계로 진행될 것이다. 이후, 앞서 설명된 절차는 모든 메모리 블록들이 선택될 때까지 반복될 것이다.
앞서 설명된 것과 달리, 본 발명의 경우, 검증 동작 없이 즉, 프로그램 금지 스킴을 사용하지 않고 접지 선택 트랜지스터들을 프로그램하는 것이 가능하다. 이는 이하 상세히 설명될 것이다.
도 18은 본 발명의 다른 실시예에 따른 접지 선택 트랜지스터의 프로그램 방법을 설명하기 위한 흐름도이고, 도 19는 프로그램 방법에 따른 바이어스 조건을 보여주는 도면이다. 이하, 본 발명에 따른 접지 선택 트랜지스터의 프로그램 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
먼저 외부 장치(200)는 메모리 셀 어레이(110)의 메모리 블록 수를 나타내는 'BN'을 '0'으로 설정할 것이다(S400). 그 다음에, 외부 장치(200)는 선택된 메모리 블록의 접지 선택 트랜지스터들(GST)에 대한 프로그램 동작을 플래시 메모리 장치(100)에 요청할 것이다. 외부 장치(200)의 요청에 따라, 선택된 메모리 블록의 접지 선택 트랜지스터들(GST)은 0V의 전압보다 높은 문턱 전압을 갖도록 제어 로 직(140)의 제어하에 프로그램될 것이다(S410).
좀 더 구체적으로 설명하면, 도 19에 도시된 바와 같이, 선택된 메모리 블록의 워드 라인들(WL0∼WLi-1) 및 스트링 선택 라인(SSL)은 제어 로직(140)의 제어하에 행 선택 회로(120)를 통해 접지 전압으로 구동될 것이다. 워드 라인들(WL0∼WLi-1) 및 스트링 선택 라인(SSL)이 접지 전압으로 구동됨에 따라, 스트링 선택 트랜지스터(SST) 및 메모리 셀들(MC0∼MCi-1)은 턴 오프될 것이다. 이와 동시에, 접지 선택 라인(GSL)은 제어 로직(140)의 제어하에 행 선택 회로(120)를 통해 프로그램 전압(Vpgm)으로 구동되며, 공통 소오스 라인(CSL)은 접지 전압으로 구동될 것이다. 프로그램 전압(Vpgm)이 접지 선택 라인(GSL)에 인가되는 시간은 ISPP 스킴을 이용한 것과 다르게 설정될 것이다. 본 발명의 경우, 검증 동작(또는, 프로그램 금지 스킴)을 필요로 하는 ISPP 스킴을 통해 접지 선택 트랜지스터들(GST)을 프로그램하는 것이 아니라, 단일의 프로그램 펄스를 통해 접지 선택 트랜지스터들(GST)이 소정 문턱 전압을 갖도록 프로그램될 것이다.
단일의 프로그램 펄스를 이용하여 선택된 메모리 블록의 접지 선택 트랜지스터들(GST)이 프로그램된 후, 외부 장치(200)는 모든 메모리 블록들에 대한 프로그램 동작이 완료되었는 지의 여부를 판별할 것이다(S420). 만약 그렇지 않으면, 절차는 S430 단계로 진행하며, 이 단계에서 메모리 블록 수를 나타내는 'BN' 값이 '1'만큼 증가될 것이다. 이후, 절차는 S410 단계로 진행할 것이다. 앞서 설명된 과정은 모든 메모리 블록들에 대한 반복될 것이다.
도 20은 본 발명의 다른 예시적인 실시예들에 따른 스트링 구조를 보여주는 블록도이고, 도 21은 도 20의 점선 114-115을 따라 절단된 스트링의 단면을 보여주는 단면도이다.
도 20을 참조하면, 각 스트링(111')은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터(SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 메모리 셀들(또는, 메모리 셀 트랜지스터들)(MC0∼MCi-1)을 포함할 것이다. 메모리 셀들 각각은 전하 저장 수단으로서 플로팅 게이트를 갖는 플로팅 게이트 트랜지스터(floating gate transistor)로 구성될 것이다. 마찬가지로, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 각각은 전하 저장 수단으로서 플로팅 게이트를 갖는 플로팅 게이트 트랜지스터로 구성될 것이다. 특히, 도 21에 도시된 바와같이, 스트링 선택 트랜지스터(SST)의 제어 게이트 및 플로팅 게이트는 잘 알려진 버팅 컨택(butting contact)을 통해 전기적으로 연결되지 않을 것이다. 즉, 스트링 선택 트랜지스터(SST)의 제어 게이트와 플로팅 게이트는 메모리 셀 트랜지스터와 같이 전기적으로 서로 분리되어 있다. 이에 반해서, 도 21에 도시된 바와같이, 접지 선택 트랜지스터(GST)의 제어 게이트 및 플로팅 게이트는 잘 알려진 버팅 컨택(butting contact)을 통해 전기적으로 연결될 것이다.
이 실시예에 있어서, 스트링 선택 트랜지스터들(SST)은 원하는 문턱 전압을 갖도록 앞서 언급된 프로그램 방식들을 통해 프로그램되며, 그것에 대한 설명은 그러므로 생략될 것이다. 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 각 메모리 블록을 소거할 때 접지 선택 트랜지스터에 연결된 접지 선택 라인(GSL)은 플로팅 상태로 유지될 것이다.
도 22은 본 발명의 다른 예시적인 실시예들에 따른 스트링 구조를 보여주는 블록도이고, 도 23은 도 22의 점선 116-117을 따라 절단된 스트링의 단면을 보여주는 단면도이다.
도 22를 참조하면, 각 스트링(111")은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터(SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 메모리 셀들(또는, 메모리 셀 트랜지스터들)(MC0∼MCi-1)을 포함할 것이다. 메모리 셀들 각각은 전하 저장 수단으로서 플로팅 게이트를 갖는 플로팅 게이트 트랜지스터(floating gate transistor)로 구성될 것이다. 마찬가지로, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 각각은 전하 저장 수단으로서 플로팅 게이트를 갖는 플로팅 게이트 트랜지스터로 구성될 것이다. 특히, 도 23에 도시된 바와같이, 접지 선택 트랜지스터(GST)의 제어 게이트 및 플로팅 게이트는 잘 알려진 버팅 컨택(butting contact)을 통해 전기적으로 연결되지 않을 것이다. 즉, 접지 선택 트랜지스터(GST)의 제어 게이트와 플로팅 게이트는 메모리 셀 트랜지스터와 같이 전기적으로 서로 분리되어 있다. 이에 반해서, 도 23에 도시된 바와같이, 스트링 선택 트랜지스터(SST)의 제어 게이트 및 플로팅 게이트는 잘 알려진 버팅 컨택(butting contact)을 통해 전기적으로 연결될 것이다.
이 실시예에 있어서, 접지 선택 트랜지스터들(GST)은 요구되는 문턱 전압을 갖도록 앞서 언급된 프로그램 방식들을 통해 프로그램되며, 그것에 대한 설명은 그 러므로 생략될 것이다. 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 각 메모리 블록을 소거할 때 스트링 선택 트랜지스터에 연결된 스트링 선택 라인(SSL)은 플로팅 상태로 유지될 것이다.
예시적인 실시예에 있어서, 스트링/접지 선택 트랜지스터들이 프로그램됨에 따라, 정상적인 읽기 동작 동안 선택 라인에는 전원 전압 대신에 읽기 전압 또는 그 보다 높은 전압이 인가될 것이다.
본 발명의 예시적인 실시예에 있어서, 선택 트랜지스터의 채널 길이(Lgsl/Lssl)와 플로팅 게이트를 갖는 메모리 셀 트랜지스터의 채널 길이(Lcell)은 (Lgsl/Lssl≥Lcell)과 같은 관계를 갖도록 정의될 것이다. 본 발명의 다른 예시적인 실시예에 따른 스트링 구조 및 스트링 단면을 보여주는 도 24에 도시된 바와 같이, 각 스트링에 속하는 스트링 및 접지 선택 트랜지스터들 각각은 2개 또는 그 보다 많은 선택 트랜지스터들로 구성될 수 있다. 이 경우, 각 스트링에 속하는 스트링/접지 선택 트랜지스터들 모두 프로그램 가능하도록 각 스트링을 구현되거나, 각 스트링에 속하는 스트링/접지 선택 트랜지스터들 중 어느 하나가 프로그램 가능하도록 각 스트링을 구현될 수 있다. 선택 트랜지스터 구조가 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 25a 내지 도 25c는 본 발명의 다른 예시적인 실시예에 따른 스트링 구조를 보여주는 도면들이다. 도 25a에 도시된 바와 같이, 각 스트링은 2개의 스트링 선택 트랜지스터들(SST), 복수의 메모리 셀들(MC0∼MCi-1), 그리고 하나의 접지 선택 트랜지스터(GST)로 구성될 수 있다. 이 경우, 스트링 선택 트랜지스터들(SST) 각각은 프로그램 가능하도록 구성되는 반면에, 접지 선택 트랜지스터(GST)는 스위치로서 기능하도록 구성될 것이다. 이에 반해서, 도 25b에 도시된 바와 같이, 각 스트링은 하나의 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC0∼MCi-1), 그리고 2개의 접지 선택 트랜지스터들(GST)로 구성될 수 있다. 이 경우, 접지 선택 트랜지스터들(GST) 각각은 프로그램 가능하도록 구성되는 반면에, 스트링 선택 트랜지스터(SST)는 스위치로서 기능하도록 구성될 것이다. 또는, 도 25c에 도시된 바와 같이, 2개의 스트링 선택 트랜지스터들(SST), 복수의 메모리 셀들(MC0∼MCi-1), 그리고 2개의 접지 선택 트랜지스터들(GST)로 구성될 수 있다. 이 경우, 접지 선택 트랜지스터들(GST) 각각은 스위치로서 기능하도록 구성될 수 있다. 접지 선택 트랜지스터들의 채널들 및 그것 사이의 공간은 하나의 스트링 선택 트랜지스터 또는 하나의 접지 선택 트랜지스터(도 22에 도시된 접지 선택 트랜지스터를 나타냄)의 채널에 대응할 것이다.
본 발명의 예시적인 실시예에 있어서, 선택 트랜지스터들의 프로그래밍은 시장에 출하되기 이전에 행해질 것이다. 예를 들면, 플래시 메모리 장치 즉, 메모리 칩이 패키지되기 이전에 또는 패키지된 후 선택 트랜지스터들을 프로그램하는 것이 가능하다. 또는, 외부 장치로서 메모리 제어기를 통해 시장에 출하되기 이전에 선택 트랜지스터들을 프로그램하는 것이 가능하다. 하지만, 그러한 프로그램 동작이 잘 알려진 제품 시방서에 규정되지 않음에 유의해야 할 것이다. 이에 반해서, 그러한 프로그램 동작이 잘 알려진 제품 시방서에 규정될 수도 있다. 스트링 및 접지 선택 트랜지스터들의 프로그램 동작을 플래시 메모리 장치에 지시하는 것은 다양하 게 구현될 수 있다. 미리 설정된 테스트 모드 하에서 테스트 장치 또는 메모리 제어기와 같은 외부 장치(200)의 정해진 스케쥴에 따라 그러한 동작들이 자동적으로 수행될 수 있다. 하지만, 본 발명의 동작 방법이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명의 예시적인 실시예에 있어서, 선택 트랜지스터들에 대한 프로그램 과정이 종료된 후, 각 메모리 블록의 메모리 셀들은 소거될 것이다. 이때, 프로그램된 선택 트랜지스터들은 소거되지 않는다. 이는 소거 동작 동안 선택 트랜지스터에 연결된 선택 라인을 플로팅 상태로 유지시킴으로써 달성될 것이다.
본 발명의 예시적인 실시예에 있어서, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)의 구동 전압이 동작 모드에 따라 읽기 전압 또는 접지 전압으로 설정되었다. 하지만, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)의 구동 전압이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)의 구동 전압이 동작 모드에 따라 읽기 전압으로, 읽기 전압보다 낮고 접지 전압보다 높게, 또는 읽기 전압보다 높게 설정될 수 있다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 메모리 시스템을 포함한 컴퓨팅 시스템이 도 26에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템은 버스(2001)에 전기적으로 연결된 마이크로프로세서(2100), 사용자 인터페이스(2200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(2300), 메모리 제어기(2400), 그리고 플래시 메모리 장치(2500)를 포함한다. 메모리 제어기(2400)는 도 1에 도시된 외부 장치에 대응하며, 플래시 메모리 장치(2500)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(2500)에는 마이크로프로세서(2100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(2400)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(2600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기(2400)와 플래시 메모리 장치(2500)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 제어기(2400)와 플래시 메모리 장치(2500)는 데이터를 저장하는 데 불 휘발성 메모리를 메모리 카드를 구성할 수 있다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 예시적인 실시예에 따른 메모리 블록을 보여주는 블록도이다.
도 3은 도 2의 점선 112-113을 따라 절단된 스트링의 단면을 보여주는 단면도이다.
도 4는 본 발명에 따른 플래시 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 5는 본 발명에 따른 플래시 메모리 장치의 소거 동작시 바이어스 조건을 보여주는 도면이다.
도 6은 본 발명에 따른 플래시 메모리 장치의 프로그램 동작시 바이어스 조건을 보여주는 도면이다.
도 7은 스트링 선택 트랜지스터들을 프로그램 방법을 개략적으로 보여주는 흐름도이다.
도 8은 프로그램 동작시 바이어스 조건을 보여주는 도면이다.
도 9는 검증 동작시 바이어스 조건을 보여주는 도면이다.
도 10은 검증 동작시 검증 전압을 보여주는 도면이다.
도 11은 본 발명에 따른 스트링 선택 트랜지스터의 프로그램 금지 방법을 설명하기 위한 도면이다.
도 12는 프로그램 루프 반복시 문턱 전압의 변화를 보여주는 그래프이다.
도 13은 본 발명의 다른 실시예에 따른 스트링 선택 트랜지스터의 프로그램 금지 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 실시예에 따른 접지 선택 트랜지스터들을 프로그램 방법을 설명하기 위한 흐름도이다.
도 15는 프로그램 동작시 바이어스 조건을 보여주는 도면이다.
도 16은 검증 동작시 바이어스 조건을 보여주는 도면이다.
도 17은 본 발명에 따른 접지 선택 트랜지스터의 프로그램 금지 방법을 설명하기 위한 도면이다.
도 18은 본 발명의 다른 실시예에 따른 접지 선택 트랜지스터의 프로그램 방법을 설명하기 위한 흐름도이다.
도 19는 프로그램 방법에 따른 바이어스 조건을 보여주는 도면이다.
도 20은 본 발명의 다른 예시적인 실시예들에 따른 스트링 구조를 보여주는 블록도이다.
도 21은 도 20의 점선 114-115을 따라 절단된 스트링의 단면을 보여주는 단면도이다.
도 22은 본 발명의 다른 예시적인 실시예들에 따른 스트링 구조를 보여주는 블록도이다.
도 23은 도 22의 점선 116-117을 따라 절단된 스트링의 단면을 보여주는 단면도이다.
도 24는 본 발명의 다른 예시적인 실시예에 따른 스트링 구조 및 스트링 단 면을 보여주는 도면이다.
도 25a 내지 도 25c는 본 발명의 다른 예시적인 실시예에 따른 스트링 구조를 보여주는 도면이다.
도 26은 본 발명에 따른 메모리 시스템을 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.

Claims (20)

  1. 각각이 스트링 선택 트랜지스터, 접지 선택 트랜지스터, 그리고 상기 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀들을 갖는 복수의 스트링들을 포함하는 메모리 셀 어레이와; 그리고
    상기 스트링 및 접지 선택 트랜지스터들 중 적어도 하나는 서로 전기적으로 분리된 플로팅 게이트 및 제어 게이트를 가지며;
    프로그램 실행 구간과 검증 구간을 각각 갖는 프로그램 루프들을 통해 상기 스트링 및 접지 선택 트랜지스터들 중 적어도 하나를 소정의 문턱 전압으로 프로그램하도록 구성된 읽기/쓰기 회로를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 각 프로그램 루프의 검증 구간 동안, 상기 각 스트링의 스트링 또는 접지 선택 트랜지스터가 상기 소정의 문턱 전압으로 프로그램되었는 지의 여부가 상기 읽기/쓰기 회로를 통해 판별되는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 각 스트링의 스트링 또는 접지 선택 트랜지스터가 상기 소정의 문턱 전압으로 프로그램된 것으로 판별되면, 상기 각 스트링의 스트링 또는 접지 선택 트랜지스터는 다음의 프로그램 루프의 프로그램 실행 구간 동안 상기 읽기/쓰기 회로 를 통해 프로그램 금지되는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 각 스트링의 스트링 및 접지 선택 트랜지스터들 중 적어도 하나를 프로그램하기 이전에 상기 각 스트링에 속하는 메모리 셀들은 프로그램되는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 각 스트링에 속하는 메모리 셀들이 프로그램되기 이전에, 상기 각 스트링의 스트링 및 접지 선택 트랜지스터들 중 적어도 하나는 메모리 셀들과 함께 동시에 소거되는 플래시 메모리 장치.
  6. 제 3 항에 있어서,
    상기 각 스트링의 스트링 선택 트랜지스터는 상기 각 스트링의 프로그램된 메모리 셀들을 턴-오프 상태로 유지시키고, 상기 스트링 선택 트랜지스터의 제어 게이트에 프로그램 전압을 인가하고, 대응하는 비트 라인에 소정 전압을 인가함으로써 프로그램 금지되는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 소정 전압은 전원 전압과 상기 전원 전압보다 높은 고전압 중 어느 하 나인 플래시 메모리 장치.
  8. 제 3 항에 있어서,
    상기 각 스트링의 스트링 선택 트랜지스터는 상기 각 스트링의 프로그램된 메모리 셀들을 턴-오프 상태로 유지시키고, 상기 스트링 선택 트랜지스터의 제어 게이트에 프로그램 전압을 인가하고, 대응하는 비트 라인을 플로팅시킴으로써 프로그램 금지되는 플래시 메모리 장치.
  9. 제 3 항에 있어서,
    상기 각 스트링의 접지 선택 트랜지스터는 상기 각 스트링의 프로그램된 메모리 셀들 및 상기 각 스트링의 스트링 선택 트랜지스터를 턴-온 상태로 유지시키고, 상기 접지 선택 트랜지스터의 제어 게이트에 프로그램 전압을 인가하고, 대응하는 비트 라인에 소정 전압을 인가하며, 공통 소오스 라인을 플로팅 상태로 유지시킴으로써 프로그램 금지되는 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 소정 전압은 전원 전압과 상기 전원 전압보다 높은 고전압 중 어느 하나인 플래시 메모리 장치.
  11. 제 3 항에 있어서,
    상기 각 스트링의 접지 선택 트랜지스터는 상기 각 스트링의 프로그램된 메모리 셀들 및 상기 각 스트링의 스트링 선택 트랜지스터를 턴-온 상태로 유지시키고, 대응하는 비트 라인을 플로팅시킴으로써 프로그램 금지되는 플래시 메모리 장치.
  12. 제 2 항에 있어서,
    상기 각 프로그램 루프의 검증 구간 동안, 상기 각 스트링의 스트링 선택 트랜지스터에 검증 전압이 인가되고, 상기 각 스트링의 접지 선택 트랜지스터에 접지 전압 및 읽기 전압 중 어느 하나가 인가되고, 상기 각 스트링의 메모리 셀들에는 상기 읽기 전압이 인가되고, 공통 소오스 라인은 접지되는 플래시 메모리 장치.
  13. 제 2 항에 있어서,
    상기 각 프로그램 루프의 검증 구간 동안, 상기 각 스트링의 접지 선택 트랜지스터에 검증 전압이 인가되고, 상기 각 스트링의 스트링 선택 트랜지스터에 접지 전압 및 읽기 전압 중 어느 하나가 인가되고, 상기 각 스트링의 메모리 셀들에는 상기 읽기 전압이 인가되며, 공통 소오스 라인은 접지되는 플래시 메모리 장치.
  14. 각각이 스트링 선택 트랜지스터, 접지 선택 트랜지스터, 그리고 상기 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀들을 갖는 복수의 스트링들을 포함하는 메모리 셀 어레이와; 그리고
    상기 스트링 및 접지 선택 트랜지스터들 각각은 서로 전기적으로 분리된 플로팅 게이트 및 제어 게이트를 가지며;
    프로그램 실행 구간과 검증 구간을 각각 갖는 프로그램 루프들을 통해 상기 복수의 스트링들 각각에 속하는 스트링 및 접지 선택 트랜지스터들을 소정의 문턱 전압으로 프로그램하도록 구성된 읽기/쓰기 회로를 포함하는 플래시 메모리 장치.
  15. 제 14 항에 있어서,
    상기 각 프로그램 루프의 검증 구간 동안, 상기 각 스트링의 스트링/접지 선택 트랜지스터가 상기 소정의 문턱 전압으로 프로그램되었는 지의 여부가 상기 읽기/쓰기 회로를 통해 판별되는 플래시 메모리 장치.
  16. 제 15 항에 있어서,
    상기 각 스트링의 스트링/접지 선택 트랜지스터가 상기 소정의 문턱 전압으로 프로그램된 것으로 판별되면, 상기 각 스트링의 스트링/접지 선택 트랜지스터는 다음의 프로그램 루프의 프로그램 실행 구간 동안 상기 읽기/쓰기 회로를 통해 프로그램 금지되는 플래시 메모리 장치.
  17. 제 14 항에 잇어서,
    상기 각 스트링의 스트링/접지 선택 트랜지스터의 채널 길이(Lgsl/Lssl)와 상기 각 스트링의 각 메모리 셀의 채널 길이(Lcell)는 (Lgsl/Lssl≥Lcell)의 관계 를 갖는 플래시 메모리 장치.
  18. 복수의 스트링들 각각에 속하는 메모리 셀들 및 스트링 및 접지 선택 트랜지스터들을 소거하는 단계와;
    상기 복수의 스트링들 각각에 속하는 스트링 및 접지 선택 트랜지스터들 중 적어도 하나는 서로 전기적으로 분리된 플로팅 게이트 및 제어 게이트를 가지며;
    상기 복수의 스트링들 각각에 속하는 메모리 셀들을 프로그램하는 단계와; 그리고
    프로그램 실행 구간과 검증 구간을 각각 갖는 프로그램 루프들을 통해 상기 복수의 스트링들 각각에 속하는 스트링 및 접지 선택 트랜지스터들 중 적어도 하나를 프로그램하는 단계를 포함하는 플래시 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 각 프로그램 루프의 검증 구간 동안 상기 각 스트링의 스트링 및 접지 선택 트랜지스터들 중 어느 하나가 소정의 문턱 전압으로 프로그램된 것으로 판별되면, 상기 각 스트링의 스트링 그리고 접지 선택 트랜지스터들 중 적어도 하나는 다음의 프로그램 루프의 프로그램 실행 구간 동안 프로그램 금지되는 플래시 메모리 장치의 동작 방법.
  20. 제 19 항에 있어서,
    상기 각 스트링의 스트링 또는 접지 선택 트랜지스터를 프로그램하기 이전에 상기 각 스트링에 속하는 메모리 셀들은 프로그램되며; 그리고
    상기 각 스트링에 속하는 메모리 셀들이 프로그램되기 이전에, 상기 각 스트링의 스트링 및 접지 선택 트랜지스터들 중 적어도 하나는 메모리 셀들과 함께 동시에 소거되는 플래시 메모리 장치의 동작 방법.
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