KR100845530B1 - 플래시 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

여기에 개시된 플래시 메모리 장치는 데이터를 저장하기 위한 메모리 셀 어레이, 및 상기 메모리 셀 어레이의 프로그램 동작, 소거 동작, 및 읽기 동작을 각각 제어하는 제어로직을 포함하고, 상기 제어로직은 파워 업시 상기 메모리 셀 어레이에 저장된 트림 정보를 제공받고, 상기 제공받은 트림 정보에 따라서 상기 프로그램, 소거, 및 읽기 동작들 각각에 속하는 각 구간들의 동작시간을 제어한다.

Description

플래시 메모리 장치 및 그것의 동작 방법{FLASH MEMORY DEVICE CAPABLE OF IMPROVING TIME PERFORMANCE AND TIME CONTROL METHOD THEREOF}
도 1은 본 발명의 실시 예에 따른 플래시 메모리 장치의 블록도;
도 2는 도 1에 도시된 플래시 메모리 장치의 프로그램 동작 구간을 도시한 도면;
도 3은 도 1에 도시된 플래시 메모리 장치의 소거 동작 구간을 도시한 도면;
도 4는 도 1에 도시된 플래시 메모리 장치의 읽기 동작 구간을 도시한 도면; 그리고
도 5는 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 도면이다.
<도면의 주요 부분에 대한 부호 설명>
100: 플래시 메모리 장치 110: 메모리 셀 어레이
120: 행 선택 회로 130: 페이지 버퍼 회로
140: 열 선택 회로 150: 전압 발생 회로
160: 제어 로직 170: 입/출력 버퍼
161: 프로그램 컨트롤러 162: 소거 컨트롤러
163: 읽기 컨트롤러 164: 클록 발생 회로
본 발명은 플래시 메모리 장치 관한 것으로, 좀더 구체적으로는 타임 성능을 향상시킬 수 있는 플래시 메모리 장치 및 그것의 동작 방법에 관한 것이다.
플래시 메모리는 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM)이다. 플래시 메모리는 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 또한, 플래시 메모리는 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다.
플래시 메모리(이하, 플래시 메모리 장치라 칭함)는 정보를 저장하기 위한 저장 영역으로 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 행들 및 열들로 배열된 복수의 메모리 셀들을 갖는다.
플래시 메모리 장치의 동작은 프로그램, 소거 및 읽기 동작을 포함하는 3개의 모드로 구분된다. 일반적으로, 플래시 메모리 장치의 메모리 셀에 데이터를 저장하기 위해서는, 메모리 셀을 소거한 후 셀에 대한 프로그램 동작이 수행된다. 프로그램 동작 모드시, 데이터는 메모리 셀들에 프로그램된다. 읽기 동작 모드시, 메모리 셀에 저장된 데이터는 독출(read)된다. 메모리 셀 어레이에 데이터를 저장하거나, 그것으로부터 데이터를 읽기 위해서 플래시 메모리에는 페이지 버퍼 회로가 제공된다. 페이지 버퍼의 일 예는 미국특허공보 제5,761,132호에 "INTEGRATED CIRCUIT MEMORY DEVICES WITH LATCH-FREE BUFFERS THEREIN FOR PREVENTING READ FAILURES"라는 제목으로 게재되어 있다.
전술한 프로그램, 소거 또는 읽기 동작을 수행하는데 걸리는 시간은 퓨즈 트림(Fuse trim) 수단을 통해 제어된다. 퓨즈 트림 수단에 대해 구체적으로 설명하면 다음과 같다.
플래시 메모리 장치의 프로그램, 소거 및 읽기 동작들은 미리 동작시간이 설정되어 있다. 그러나 테스트를 통해 각 동작의 최적의 동작시간이 설정되며, 이러한 최적의 동작시간은 미리 설정된 동작시간과 다를 수 있다. 즉, 최적의 동작시간은 미리 설정된 동작시간보다 길거나 짧을 수 있다. 최적의 동작시간은 메모리 셀 어레이의 일정 영역에 트림 정보(Trim Information)(또는 이 퓨즈(E-Fuse) 데이터)로서 저장된다. 트림 정보는 프로그램, 소거 및 읽기 동작의 동작시간을 제어하기 위한 정보이다.
플래시 메모리 장치는 전술한 프로그램, 소거 및 읽기 동작을 제어하기 위한 제어로직을 포함한다. 제어 로직은 각 동작 모드시 메모리 셀 어레이에 저장된 트림 정보를 제공받는다. 제어 로직은 제공받은 트림 정보에 따라서 각 동작 모드의 동작시간을 증가시키거나 감소시킨다. 이때 각 동작 모드의 동작시간은 전 구간에 대해 증가되거나 감소한다. 예를 들어 프로그램 동작 모드는 비트라인 셋업, 프로그램 실행, 및 회복 구간으로 구성된다. 비트라인 셋업 구간은 프로그램될 데이터가 페이지 버퍼에 로드되는 구간이며, 프로그램 실행 구간은 페이지 버퍼에 로드된 데이터가 메모리 셀에 프로그램되는 구간이다. 회복 구간은 다음 동작을 안정적으 로 수행하기 위해, 프로그램 실행 구간 동안 메모리 셀들에 인가된 전압을 초기화시키는 구간이다. 트림 정보가 프로그램 동작시간을 증가시키기 위한 정보를 포함하면, 프로그램 동작 모드시, 제어 로직은 트림 정보에 따라서, 비트라인 셋업, 프로그램 실행, 및 회복 구간을 포함하는 프로그램 동작시간 전 구간을 증가시킨다. 역시, 소거 및 읽기 동작 모드의 각 동작시간도 트림 정보에 따라서 전 구간이 증가 되거나 감소 된다.
본 발명의 목적은 타임 성능을 향상시킬 수 있는 플래시 메모리 장치 및 그것의 동작 방법을 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 플래시 메모리 장치는 데이터를 저장하기 위한 메모리 셀 어레이; 및 상기 메모리 셀 어레이의 프로그램 동작, 소거 동작, 및 읽기 동작을 각각 제어하는 제어로직을 포함하고, 상기 제어로직은 파워 업시 상기 메모리 셀 어레이에 저장된 트림 정보를 제공받고, 상기 제공받은 트림 정보에 따라서 상기 프로그램, 소거, 및 읽기 동작들 각각에 속하는 각 구간들의 동작시간을 제어한다.
이 실시 예에 있어서, 상기 메모리 셀 어레이는 트림 정보 영역을 포함하고, 상기 트림 정보 영역에는 상기 트림 정보가 저장된다.
이 실시 예에 있어서, 상기 트림 정보는 데이터 값으로서 상기 프로그램, 소거, 및 읽기 동작들 각각에 속하는 각 구간들의 동작시간을 제어하기 위한 정보들 을 포함한다.
이 실시 예에 있어서, 상기 제어로직은 상기 프로그램, 소거, 또는 읽기 동작을 위한 클록 신호를 발생하는 클록 발생 회로; 상기 파워 업시 상기 메모리 셀 어레이로부터 제공받은 상기 프로그램 동작의 동작시간을 제어하기 위한 트림 정보를 저장하는 프로그램 컨트롤러; 상기 파워 업시 상기 메모리 셀 어레이로부터 제공받은 상기 소거 동작의 동작시간을 제어하기 위한 트림 정보를 저장하는 소거 컨트롤러; 및 상기 파워 업시 상기 메모리 셀 어레이로부터 제공받은 상기 읽기 동작의 동작시간을 제어하기 위한 트림 정보를 저장하는 읽기 컨트롤러를 포함하고, 상기 프로그램 컨트롤러, 상기 소거 컨트롤러, 및 상기 읽기 컨트롤러 각각은 상기 클록 신호의 주기가 프로그램, 소거, 또는 읽기 동작에 속하는 각 구간에서 상기 저장된 트림 정보에 따라서 조절되도록 상기 클록 발생 회로를 제어한다.
이 실시 예에 있어서, 상기 클록 발생 회로는 상기 프로그램, 소거, 또는 읽기 동작시 상기 프로그램 컨트롤러, 상기 소거 컨트롤러, 또는 상기 읽기 컨트롤러의 제어에 따라 상기 프로그램, 소거, 또는 읽기 동작에 속하는 각 구간이 조절된 상기 클록 신호를 발생한다.
이 실시 예에 있어서, 상기 프로그램 동작의 동작 구간은 비트라인 셋업, 프로그램 실행, 및 회복 구간으로 구성된다.
이 실시 예에 있어서, 상기 프로그램 동작의 동작시간을 제어하기 위한 트림 정보는 상기 프로그램 동작구간의 상기 비트라인 셋업, 프로그램 실행, 및/또는 회복 구간을 각각 제어하기 위한 정보를 포함한다.
이 실시 예에 있어서, 상기 프로그램 컨트롤러는 상기 프로그램 동작시, 상기 프로그램 동작의 동작시간을 제어하기 위한 트림 정보에 따라서, 상기 프로그램 동작 구간의 상기 비트라인 셋업, 프로그램 실행, 및/또는 회복 구간의 동작시간이 각각 조절되도록 상기 클록 발생 회로를 제어한다.
이 실시 예에 있어서, 상기 소거 동작의 동작구간은 초기 검증, 소거 실행, 및 회복 구간으로 구성된다.
이 실시 예에 있어서, 상기 소거 동작의 동작시간을 제어하기 위한 트림 정보는 상기 소거 동작 구간의 상기 초기 검증, 소거 실행, 및/또는 회복 구간을 각각 제어하기 위한 정보를 포함한다.
이 실시 예에 있어서, 상기 소거 컨트롤러는 상기 소거 동작시, 상기 소거 동작의 동작시간을 제어하기 위한 트림 정보에 따라서, 상기 소거 동작 구간의 상기 초기 검증, 소거 실행, 및/또는 회복 구간의 동작시간이 각각 조절되도록 상기 클록 발생 회로를 제어한다.
이 실시 예에 있어서, 상기 읽기 동작의 동작 구간은 초기화, 감지, 및 회복 구간으로 구성된다.
이 실시 예에 있어서, 상기 읽기 동작의 동작시간을 제어하기 위한 트림 정보는 상기 읽기 동작 구간의 상기 초기화, 감지, 및/또는 회복 구간을 각각 제어하기 위한 정보를 포함한다.
이 실시 예에 있어서, 상기 읽기 컨트롤러는 상기 읽기 동작시, 상기 읽기 동작의 동작시간을 제어하기 위한 트림 정보에 따라서, 상기 읽기 동작 구간의 상 기 초기화, 감지, 및/또는 회복 구간의 동작시간이 각각 조절되도록 상기 클록 발생 회로를 제어한다.
본 발명의 다른 특징에 따른 데이터를 저장하기 위한 메모리 셀 어레이를 갖는 플래시 메모리 장치의 동작 방법은: (a) 파워 업시 상기 메모리 셀 어레이에 저장된 트림 정보를 읽어오는 단계; 및 (b) 상기 메모리 셀 어레이에 대한 프로그램/소거/읽기 동작시 상기 읽혀진 트림 정보에 따라서 상기 프로그램/소거/읽기 동작에 속하는 각 구간들의 동작시간을 제어하는 단계를 포함한다.
이 실시 예에 있어서, 상기 (b) 단계는 상기 읽혀진 트림 정보에 따라 상기 클록 신호의 주기를 제어하는 단계와; 그리고 상기 제어된 주기를 갖는 클록 신호에 응답하여 상기 각 구간의 동작시간을 결정하는 단계를 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세히 설명한다.
본 발명의 플래시 메모리 장치는 프로그램, 소거, 및 읽기 동작시, 트림 정보에 따라서 프로그램, 소거, 및 읽기 동작들 각각에 속하는 각 구간들의 동작시간을 제어할 수 있다. 따라서, 플래시 메모리 장치는 타임 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 행 선택 회로(120), 페이지 버퍼 회로(130), 열 선택 회로(140), 전압 발생 회로(150), 제어 로직(160), 및 입/출력 버퍼(170)를 포함한 다.
메모리 셀 어레이(110)는 행들(즉, 워드라인들)(WL1~WLm) 및 열들(즉, 비트라인들)(BL1~BLn)의 교차 영역에 배열된 복수의 메모리 셀들을 포함한다. 메모리 셀들은 2개의 게이트들을 갖는다는 점을 제외하면 표준 MOSFET 트랜지스터와 유사하다. 즉, 플래시 메모리 장치(100)의 메모리 셀들은 각각 P형 반도체 기판, N형의 소오스 및 드레인 영역들, 소오스 및 드레인 영역들 사이의 채널 영역, 전하를 저장하기 위한 부유 게이트, 그리고 상기 게이트 상에 위치한 제어 게이트로 구성된다.
메모리 셀 어레이(110)는 트림 정보 영역(Trim Inform area)(111)을 포함한다. 트림 정보 영역(111)은 트림 정보(TI:Trim Information)(또는 이 퓨즈(E-Fuse) 데이터)를 저장한다. 트림 정보(TI)는 프로그램, 소거, 및 읽기 동작들의 수행시 프로그램, 소거, 및 읽기 동작들 각각에 속하는 각 구간들의 동작 타임을 제어하기 위한 정보들을 포함한다.
행 선택 회로(120)는 외부에서 제공된 행 어드레스 정보(미 도시됨)에 응답하여 행들 중 한 행을 선택한다. 또한, 행 선택 회로(120)는 전압 발생 회로(150)에서 발생된 전압들 중 어느 하나의 전압을 워드 라인 전압으로서 대응되는 워드 라인으로 인가한다.
페이지 버퍼 회로(130)는 프로그램 동작시, 열 선택 회로(140)를 통해 제공되는 외부 데이터를 각각 임시 저장하고, 저장된 데이터에 따라 메모리 셀 어레이(110)의 비트 라인들을 특정 전압(예를 들면, 전원 전압(Vcc) 또는 접지 전 압(GND))으로 각각 설정한다. 외부 데이터는 입/출력 버퍼(170)를 통해 열 선택 회로(140)에 제공된다. 페이지 버퍼 회로(130)는, 읽기 또는 검증 동작시 비트 라인들을 통해 선택된 메모리 셀들에 저장된 데이터를 감지한다. 읽기 동작시, 페이지 버퍼 회로(130)에 의해서 감지된 데이터는 열 선택회로(140)를 통해 입/출력 버퍼(170)에 제공되고, 입/출력 버퍼(170)는 제공받은 감지된 데이터를 외부로 출력한다.
전압 발생 회로(150)는 제어로직(160)에 의해 제어되며, 플래시 메모리 장치(100) 대한 프로그램, 소거, 및 읽기 동작에서 필요로 하는 복수 개의 전압들을 발생한다. 제어 로직(160)는 플래시 메모리 장치(100)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어한다.
제어 로직(160)은 프로그램 컨트롤러(161), 소거 컨트롤러(162), 읽기 컨트롤러(163), 및 클록 발생 회로(164)를 포함한다. 또한, 프로그램 컨트롤러(161), 소거 컨트롤러(162), 및 읽기 컨트롤러(163) 각각은 메모리 셀 어레이(110)의 트림 정보 영역(111)에 저장된 트림 정보(TI)에 따라서 클록 신호의 주기가 프로그램, 소거, 또는 읽기 동작에 속하는 각 구간별로 조절되도록 클록 발생 회로(164)를 제어한다. 클록 발생 회로(164)는 프로그램, 소거, 또는 읽기 동작시 프로그램 컨트롤러(161), 소거 컨트롤러(162), 또는 읽기 컨트롤러(163)의 제어에 의해 프로그램, 소거, 또는 읽기 동작에 속하는 각 구간별로 주기가 조절된 클록 신호를 발생한다.
프로그램 컨트롤러(161)는 클록 발생 회로(164)로부터 프로그램 동작의 각 구간별로 주기가 조절된 클록 신호를 제공받고, 제공받은 클록 신호에 따라서 프로그램 동작을 제어한다. 소거 컨트롤러(162)는 클록 발생 회로(164)로부터 소거 동작의 각 구간별로 주기가 조절된 클록 신호를 제공받고, 제공받은 클록 신호에 따라서 소거 동작을 제어한다. 읽기 컨트롤러(163)는 클록 발생 회로(164)로부터 읽기 동작의 각 구간별로 주기가 조절된 클록 신호를 제공받고, 제공받은 클록 신호에 따라서 읽기 동작을 제어한다.
제어 로직(160)은 파워 업(Power-up)시 페이지 버퍼 회로(130)에 의해 감지된 메모리 셀 어레이(110)의 트림 정보 영역(111)에 저장된 트림 정보(TI)를 열 선택 회로(140)를 통해 제공받는다. 제어 로직(160)은 프로그램, 소거, 및 읽기 동작시, 트림 정보(TI)에 따라서 프로그램, 소거, 및 읽기 동작들 각각에 속하는 각 구간들의 동작 시간을 제어한다. 예를 들어, 프로그램 동작의 동작 시간(또는 구간)은 비트라인 셋업, 프로그램 실행, 및 회복 구간을 포함한다(도 2 참조). 제어 로직(160)은 프로그램 동작시, 트림 정보(TI)에 따라서, 비트라인 셋업, 프로그램 실행, 및/또는 회복 구간을 각각 제어한다. 따라서, 플래시 메모리 장치(100)는 타임 성능(time performance)을 향상시킬 수 있다. 프로그램 컨트롤러(161), 소거 컨트롤러(162), 및 읽기 컨트롤러(163)의 동작은 이하 상세히 설명될 것이다.
도 2는 도 1에 도시된 플래시 메모리 장치의 프로그램 동작 구간을 도시한 도면이다. 도 2를 참조하면, 프로그램 동작의 동작 구간(Program)은 비트라인 셋업(B/L Set-up), 프로그램 실행(PGM Exe), 및 회복 구간(Recovery)을 포함한다.
프로그램 동작시, 비트라인 셋업 구간(B/L Set-up)동안 프로그램 컨트롤 러(130)는 프로그램될 데이터가 페이지 버퍼 회로(130)에 로드되도록 페이지 버퍼 회로(130) 및 열 선택 회로(140)를 제어한다. 프로그램 실행 구간(PGM Exe) 동안 페이지 버퍼 회로(130)에 로드된 데이터는 프로그램 컨트롤러(161)의 제어에 의해 선택된 워드 라인에 프로그램된다. 플래시 메모리 셀의 프로그램 동작은 제어 게이트에 고전압(예를 들면, 18V)(또는, 프로그램 전압(Vpgm))을 인가하고 소오스, 드레인, 및 반도체 기판에 0V를 인가함으로써 이루어진다. 이러한 전압 조건에 의하면, F-N 터널링에 의해서 부유 게이트에 음의 전하들이 축적된다. 이는 플래시 메모리 셀 트랜지스터의 실효 문턱 전압(Vth)이 양의 전압을 갖게 하며, 상기 셀 트랜지스터는 독출 동작 동안 소정의 읽기 전압(Vread)이 제어 게이트에 인가될 때(즉, Vth>Vread) 비도전 상태(nonconductive state) 즉, "오프" 상태가 된다. 프로그램 상태로 알려진 상태에서, 메모리 셀이 로직 '0'(또는, 로직 '1')을 저장한다고 한다.
회복 구간(Recovery) 동안 다음 동작을 안정적으로 수행하기 위해, 프로그램 동작 수행시 메모리 셀에 인가된 전압은 초기화된다.
도 3은 도 1에 도시된 플래시 메모리 장치의 소거 동작 구간을 도시한 도면이다. 도 3을 참조하면, 소거 동작의 동작 구간(Erase)은 초기 검증(Initial verify), 소거 실행(Erase Exe), 및 회복 구간(Recovery)을 포함한다.
초기 검증구간(Initial verify)에서 해당 셀들의 소거 상태가 검출된다. 구체적으로, 검증 동작에 의해 메모리 셀들에 저장된 데이터는 페이지 버퍼 회로(130)를 통해 감지된다. 페이지 버퍼 회로(130)에 의해서 감지된 데이터는 열 선 택회로(140)를 통해 소거 컨트롤러(162)에 제공된다. 소거 컨트롤러(162)는 감지된 데이터를 검증하여 소거되지 않은 상태에 대응하는 데이터 값이 있을 경우, 즉 소거되지 않은 메모리 셀이 있을 경우, 소거 동작을 수행한다. 소거 컨트롤러(162)는 감지된 데이터들이 모두 소거 상태에 대응하는 데이터 값일 경우, 즉 메모리 셀들이 모두 소거 상태일 경우, 소거 동작을 수행하지 않는다.
소거 실행 구간(Erase Exe) 동안, 소거 컨트롤러(162)의 제어에 의해 소거 동작이 실행된다. 플래시 메모리 셀의 소거 동작은 메모리 셀의 제어 게이트에 0V을 인가하고 반도체 기판에 고전압(예를 들면, 20V)을 인가함으로써 이루어진다. 이러한 전압 조건에 의하면, F-N 터널링(Fowler-Nordheim tunneling)이라 불리는 메커니즘에 의해서 부유 게이트에 축적된 음의 전하가 터널링 산화막을 통해 반도체 기판으로 방출된다. 이는 플래시 메모리 셀 트랜지스터의 실효 문턱 전압(Vth)이 음의 전압을 갖게 하며, 상기 셀 트랜지스터는 독출 동작 동안 소정의 읽기 전압(Vread)이 제어 게이트에 인가될 때(즉, Vth<Vread) 도전 상태(conductive state) 즉, "온" 상태가 된다. 소거 상태로 알려진 상태에서, 메모리 셀이 로직 '1'(또는, 로직 '0')을 저장한다고 한다.
회복 구간(Recovery) 동안 다음 동작을 안정적으로 수행하기 위해, 소거 동작 수행시 메모리 셀에 인가된 전압은 초기화된다.
전술한 플래시 메모리 장치(100)의 프로그램 및 소거 동작에 대한 상세 설명은, 미국특허공보 제5,841,721호에 "MULTI-BLOCK ERASE AND VERIFICATION IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND A METHOD THEREOF"라는 제목으로 게 재되어 있으며, 이 출원의 레퍼런스(reference)로 포함된다.
도 4는 도 1에 도시된 플래시 메모리 장치의 읽기 동작 구간을 도시한 도면이다. 도 4를 참조하면, 읽기 동작의 동작 구간(Read)은 초기화(Initialize), 감지(sensing), 및 회복 구간(Recovery)을 포함한다.
초기화 구간(Initialize) 동안 읽기 컨트롤러(163)는 비트 라인을 프리챠지하도록 페이지 버퍼 회로(130)를 제어한다. 비트 라인을 프리챠지하면, 비트 라인은 특정 프리챠지 레벨로 충전된다.
감지 구간(sensing) 동안 비 선택된 워드 라인들에게 독출 전압(Vread, 예를 들면 +4.5V)이 인가되고, 선택된 워드 라인에게 0V가 인가된다. 이를 독출 동작(Reading Operation)이라 한다. 이 분야에 대한 통상의 지식을 가진 이들에게 잘 알려져 있는 바와 같이, 독출 동작은 플래시 메모리 장치에 구비된 페이지 버퍼들을 이용하여 수행된다. 상기 페이지 버퍼의 일 예는 미국특허공보 제5,761,132호에 "INTEGRATED CIRCUIT MEMORY DEVICES WITH LATCH-FREE BUFFERS THEREIN FOR PREVENTING READ FAILURES"라는 제목으로 게재되어 있다. 독출 동작시, 선택된 워드 라인에 연결된 메모리 셀이 소거된 셀이면(즉, 온 셀이면), 비트라인의 프리챠지 레벨은 로우 레벨(예를 들면, 접지 레벨)로 떨어지게 된다. 그러나 메모리 셀이 프로그램된 셀이면(즉, 오프 셀이면), 비트라인의 프리챠지 레벨은 그대로 유지된다. 이와 같이, 메모리 셀의 프로그램 상태에 따라 비트라인의 프리챠지 레벨이 달라지게 되는데, 이를 비트라인 디벨로프(bitline develop)라 한다. 비트라인 디벨로프 결과, 비트라인이 프리챠지 레벨을 그대로 유지하고 있으면 해당 메모리 셀은 오프 셀로 인식된다. 비트라인의 프리챠지 레벨이 로우 레벨로 떨어졌으면 해당 메모리 셀은 온 셀로 인식된다. 비트라인의 전압 레벨은 독출 결과로서 래치된다.
회복 구간(Recovery) 동안 다음 동작을 안정적으로 수행하기 위해 읽기 동작 수행시 메모리 셀에 인가된 전압은 초기화된다.
도 1 내지 도 4를 참조하여, 플래시 메모리 장치(100)의 동작을 설명하면 다음과 같다.
프로그램 동작의 동작 구간(Program)의 비트라인 셋업(B/L Set-up), 프로그램 실행(PGM Exe), 및 회복 구간(Recovery)들은 미리 동작시간이 설정되어 있다. 그러나 테스트를 통해 각 동작 구간의 최적의 동작시간은 다르게 설정될 수 있다.
예를 들어, 프로그램 실행 구간(PGM Exe)의 동작시간은 9ns로 설정되었으나, 실질적인 테스트 동작을 통해 최적의 동작시간은 6ns라고 가정하자. 즉, 프로그램 실행 구간(PGM Exe)의 최적의 동작시간은 미리 설정된 동작시간보다 짧다. 프로그램 실행 구간(PGM Exe)의 최적의 동작시간에 대한 정보는 메모리 셀 어레이(110)의 트림 정보 영역(111)에 트림 정보(TI)로서 저장된다. 비트라인 셋업(B/L Set-up) 및 회복 구간(Recovery)도 전술한 프로그램 실행 구간(PGM Exe)과 같이, 최적의 동작시간에 대한 정보는 메모리 셀 어레이(110)의 트림 정보 영역(111)에 트림 정보(TI)로서 저장될 수 있다. 트림 정보(TI)는 데이터 값으로서 비트라인 셋업(B/L Set-up), 프로그램 실행(PGM Exe), 및/또는 회복 구간(Recovery)의 동작시간을 각각 제어하기 위한 정보를 포함한다.
파워 업시, 트림 정보 영역(111)의 트림 정보(TI)는 페이지 버퍼 회로(130) 에 의해 감지된다. 페이지 버퍼 회로(130)에 감지된 트림 정보(TI)는 열 선택회로(140)를 통해 제어 로직(160)의 프로그램 컨트롤러(161)에 제공된다. 제어 로직(160)의 프로그램 컨트롤러(161)는 트림 정보(TI)를 내부의 임의의 저장영역(예를들어, 래치)에 저장한다.
프로그램 동작시, 프로그램 컨트롤러(161)는 저장된 비트라인 셋업(B/L Set-up), 프로그램 실행(PGM Exe), 및/또는 회복 구간(Recovery) 각각에 대응하는 트림 정보(TI)에 따라서 프로그램 동작 구간의 비트라인 셋업(B/L Set-up), 프로그램 실행(PGM Exe), 및/또는 회복 구간(Recovery)의 동작시간이 각각 조절되도록 클록 발생 회로(164)를 제어한다. 즉, 프로그램 컨트롤러(161)는 트림 정보(TI)에 따라서 프로그램 동작 구간의 각 구간별로 클록 주기가 조절되도록 클록 발생 회로(164)를 제어한다. 예를들어, 전술한 조건에 따라서, 프로그램 실행 구간(PGM Exe)의 동작시간은 미리 9ns로 설정되었으나, 프로그램 실행 구간(PGM Exe)의 최적의 동작시간은 6ns 이다. 프로그램 컨트롤러(161)는 프로그램 동작시 프로그램 실행 구간(PGM Exe)의 최적의 동작시간에 대응하는 트림 정보(TI)에 따라서 프로그램 실행 구간(PGM Exe)의 동작시간이 6ns가 되도록 클록 주기를 조절하기 위해 오실레이터(164)를 제어한다. 역시, 비트라인 셋업(B/L Set-up), 및/또는 회복 구간(Recovery)의 동작시간은 전술한 프로그램 실행 구간(PGM Exe)의 동작시간을 제어하는 과정과 같이, 각각 최적의 동작시간에 대응되는 트림 정보(TI)에 따라서 각각 제어될 수 있다.
클록 발생 회로(164)는 프로그램 동작시 프로그램 컨트롤러(161)의 제어에 의해 비트라인 셋업(B/L Set-up), 프로그램 실행(PGM Exe), 및/또는 회복 구간(Recovery)별로 주기가 조절된 클록 신호를 발생한다.
프로그램 컨트롤러(161)는 클록 발생 회로(164)로부터 비트라인 셋업(B/L Set-up), 프로그램 실행(PGM Exe), 및/또는 회복 구간(Recovery)별로 주기가 조절된 클록 신호를 제공받고, 제공받은 클록 신호에 따라서 프로그램 동작을 제어한다.
역시, 소거 및 읽기 동작의 동작 구간(Erase, Read)의 각 구간은 전술한 프로그램 동작의 동작 구간(Program)의 각 구간을 제어하는 방법과 같이 제어된다. 즉, 파워 업시, 소거 동작의 동작 구간(Erase)의 초기 검증(Initial verify), 소거 실행(Erase Exe), 및/또는 회복 구간(Recovery) 각각의 최적의 동작시간에 대응하는 트림 정보(TI)는 소거 컨트롤러(162)에 저장된다. 또한, 파워 업시, 읽기 동작의 동작 구간(Read)의 초기화(Initialize), 감지(sensing), 및/또는 회복 구간(Recovery) 각각의 최적의 동작시간에 대응하는 트림 정보(TI)는 읽기 컨트롤러(163)에 저장된다.
소거 컨트롤러(162)는 소거 동작시 저장된 트림 정보(TI)에 따라서 초기 검증(Initial verify), 소거 실행(Erase Exe), 및/또는 회복 구간(Recovery) 각각의 동작시간이 최적의 동작 타임으로 설정되도록 클록 발생 회로(164)를 제어한다. 역시, 읽기 컨트롤러(163)는 읽기 동작시 저장된 트림 정보(TI)에 따라서, 초기화(Initialize), 감지(sensing), 및/또는 회복 구간(Recovery) 각각의 동작시간이 최적의 동작 타임으로 설정되도록 클록 발생 회로(164)를 제어한다.
결과적으로 본 발명에 따른 플래시 메모리 장치(100)는 프로그램, 소거, 및 읽기 동작시, 트림 정보(TI)에 따라서 프로그램, 소거, 및 읽기 동작들 각각에 속하는 각 구간들의 동작 타임을 제어할 수 있으므로, 타임 성능을 향상시킬 수 있다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 플래시 메모리 장치(100)를 포함한 컴퓨팅 시스템이 도 5에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템은 버스(30)에 전기적으로 연결된 마이크로프로세서(400), 사용자 인터페이스(500), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(300), 플래시 메모리 컨트롤러(200), 그리고 플래시 메모리 장치(100)를 포함한다. 플래시 메모리 컨트롤러(200)와 플래시 메모리 장치(100)는 플래시 메모리 시스템을 구성한다. 플래시 메모리 장치(100)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(100)에는 마이크로프로세서(400)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 플래시 메모리 컨트롤러(200)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상에서와 같이 도면과 명세서에서 최적의 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 플래시 메모리 장치는 타임 성능을 향상시킬 수 있다.

Claims (18)

  1. 데이터를 저장하기 위한 메모리 셀 어레이; 및
    상기 메모리 셀 어레이의 프로그램 동작, 소거 동작, 및 읽기 동작을 각각 제어하는 제어로직을 포함하고,
    상기 제어로직은 파워 업시 상기 메모리 셀 어레이에 저장된 트림 정보를 제공받고, 상기 제공받은 트림 정보에 따라서 상기 프로그램, 소거, 및 읽기 동작들 각각에 속하는 각 구간들의 동작시간을 제어하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 트림 정보 영역을 포함하고, 상기 트림 정보 영역에는 상기 트림 정보가 저장되는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 트림 정보는 데이터 값으로서 상기 프로그램, 소거, 및 읽기 동작들 각각에 속하는 각 구간들의 동작시간을 제어하기 위한 정보들을 포함하는 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제어로직은
    상기 프로그램, 소거, 또는 읽기 동작을 위한 클록 신호를 발생하는 클록 발생 회로;
    상기 파워 업시 상기 메모리 셀 어레이로부터 제공받은 상기 프로그램 동작의 동작시간을 제어하기 위한 트림 정보를 저장하는 프로그램 컨트롤러;
    상기 파워 업시 상기 메모리 셀 어레이로부터 제공받은 상기 소거 동작의 동작시간을 제어하기 위한 트림 정보를 저장하는 소거 컨트롤러; 및
    상기 파워 업시 상기 메모리 셀 어레이로부터 제공받은 상기 읽기 동작의 동작시간을 제어하기 위한 트림 정보를 저장하는 읽기 컨트롤러를 포함하고,
    상기 프로그램 컨트롤러, 상기 소거 컨트롤러, 및 상기 읽기 컨트롤러 각각은 상기 클록 신호의 주기가 프로그램, 소거, 또는 읽기 동작에 속하는 각 구간에서 상기 저장된 트림 정보에 따라서 조절되도록 상기 클록 발생 회로를 제어하는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 클록 발생 회로는 상기 프로그램, 소거, 또는 읽기 동작시 상기 프로그램 컨트롤러, 상기 소거 컨트롤러, 또는 상기 읽기 컨트롤러의 제어에 따라 상기 프로그램, 소거, 또는 읽기 동작에 속하는 각 구간이 조절된 상기 클록 신호를 발생하는 플래시 메모리 장치.
  6. 제 4 항에 있어서,
    상기 프로그램 동작의 동작 구간은 비트라인 셋업, 프로그램 실행, 및 회복 구간으로 구성되는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 프로그램 동작의 동작시간을 제어하기 위한 트림 정보는 상기 프로그램 동작구간의 상기 비트라인 셋업, 프로그램 실행, 및/또는 회복 구간을 각각 제어하기 위한 정보를 포함하는 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 프로그램 컨트롤러는 상기 프로그램 동작시, 상기 프로그램 동작의 동작시간을 제어하기 위한 트림 정보에 따라서, 상기 프로그램 동작 구간의 상기 비트라인 셋업, 프로그램 실행, 및/또는 회복 구간의 동작시간이 각각 조절되도록 상기 클록 발생 회로를 제어하는 플래시 메모리 장치.
  9. 제 4 항에 있어서,
    상기 소거 동작의 동작구간은 초기 검증, 소거 실행, 및 회복 구간으로 구성되는 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 소거 동작의 동작시간을 제어하기 위한 트림 정보는 상기 소거 동작 구 간의 상기 초기 검증, 소거 실행, 및/또는 회복 구간을 각각 제어하기 위한 정보를 포함하는 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 소거 컨트롤러는 상기 소거 동작시, 상기 소거 동작의 동작시간을 제어하기 위한 트림 정보에 따라서, 상기 소거 동작 구간의 상기 초기 검증, 소거 실행, 및/또는 회복 구간의 동작시간이 각각 조절되도록 상기 클록 발생 회로를 제어하는 플래시 메모리 장치.
  12. 제 4 항에 있어서,
    상기 읽기 동작의 동작 구간은 초기화, 감지, 및 회복 구간으로 구성되는 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 읽기 동작의 동작시간을 제어하기 위한 트림 정보는 상기 읽기 동작 구간의 상기 초기화, 감지, 및/또는 회복 구간을 각각 제어하기 위한 정보를 포함하는 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 읽기 컨트롤러는 상기 읽기 동작시, 상기 읽기 동작의 동작시간을 제어 하기 위한 트림 정보에 따라서, 상기 읽기 동작 구간의 상기 초기화, 감지, 및/또는 회복 구간의 동작시간이 각각 조절되도록 상기 클록 발생 회로를 제어하는 플래시 메모리 장치.
  15. 데이터를 저장하기 위한 메모리 셀 어레이를 갖는 플래시 메모리 장치의 동작 방법은:
    (a) 파워 업시 상기 메모리 셀 어레이에 저장된 트림 정보를 읽어오는 단계; 및
    (b) 상기 메모리 셀 어레이에 대한 프로그램/소거/읽기 동작시 상기 읽혀진 트림 정보에 따라서 상기 프로그램/소거/읽기 동작에 속하는 각 구간들의 동작시간을 제어하는 단계를 포함하는 플래시 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 (b) 단계는
    상기 읽혀진 트림 정보에 따라 상기 클록 신호의 주기를 제어하는 단계와; 그리고
    상기 제어된 주기를 갖는 클록 신호에 응답하여 상기 각 구간의 동작시간을 결정하는 단계를 포함하는 플래시 메모리 장치의 동작 방법.
  17. 플래시 메모리 장치와; 그리고
    상기 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며,
    상기 플래시 메모리 장치는 청구항 1에 기재된 것을 포함하는 메모리 시스템.
  18. 마이크로 프로세서와;
    플래시 메모리 장치와;
    상기 마이크로프로세서의 요청에 따라 상기 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며,
    상기 플래시 메모리 장치는 청구항 1에 기재된 것을 포함하는 컴퓨팅 시스템.
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