KR20090116477A - 초저유전막을 포함하는 반도체 소자의 제조 방법 - Google Patents

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KR20090116477A
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이경우
신홍재
김재학
추재욱
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삼성전자주식회사
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Abstract

금속 배선간 절연막으로 사용되는 초저유전막을 형성하기 위하여 저유전막 내에 포함된 서로 다른 종류의 복수의 포로젠을 금속 배선 형성 전후에 걸쳐서 다단계로 제거하는 공정을 포함하는 반도체 소자의 제조 방법에 관하여 개시한다. 유전막과 서로 다른 종류의 복수의 포로젠을 포함하는 층간절연막을 기판상에 형성한 후 층간절연막으로부터 복수의 포로젠 중 일부의 포로젠을 제거하여 층간절연막 내에 제1 포어를 형성한다. 제1 포어가 형성된 층간절연막 내에 배선 패턴을 형성한 후, 층간절연막으로부터 복수의 포로젠 중 나머지 일부의 포로젠을 제거하여 층간절연막 내에 제2 포어를 형성한다.
초저유전막, 포로젠, 분해 온도, 큐어링, 포어, 금속 배선

Description

초저유전막을 포함하는 반도체 소자의 제조 방법 {Method of manufacturing semiconductor device including ultra low dielectric constant film}
본 발명은 초저유전막 (ultra low dielectric constant(k) film)을 포함하는 반도체 소자의 제조 방법에 관한 것으로, 특히 금속 배선간 절연을 위한 초저유전막을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
고집적 반도체 소자 제조에 있어서 금속 배선간의 정전용량 (capacitance: C)과 배선의 저항(resistance: R)의 곱으로 표시되는 신호지연 (RC delay)을 최소화할 필요가 있다. 이를 위하여, 배선 물질로서 알루미늄(Al)보다 전기적 저항이 더 낮은 구리(Cu)를 사용하는 기술과, 층간절연막 재료로서 저유전율을 가지는 물질을 사용하는 기술에 대한 개발이 요구된다.
특히, Cu 배선 구조를 채용하고 있는 초고집적 반도체 소자에서 높은 회로 밀도에도 불구하고 신호 누화(cross-talk)를 억제하고 신호 전달 속도를 향상시키기 위하여 보다 낮은 유전상수(k)를 가지는 초저유전막에 대한 개발이 요구되고 있다.
본 발명의 목적은 초고집적 반도체 소자에서 금속 배선간 절연막으로 사용되는 초저유전막을 형성하는 데 있어서, 상기 금속 배선과의 사이에 발생될 수 있는 결함 또는 스트레스 유발 가능성을 억제하면서 상기 초저유전막을 효과적으로 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는 기판상에 유전막과 상기 유전막 내에 분산되어 있는 서로 다른 종류의 복수의 포로젠(porogen)을 포함하는 층간절연막을 형성한다. 상기 층간절연막을 제1 온도하에서 큐어링(curing)하여 상기 층간절연막으로부터 상기 복수의 포로젠 중 일부의 포로젠을 제거하여 상기 층간절연막 내에 복수의 제1 포어를 형성한다. 상기 제1 포어가 형성된 층간절연막의 일부를 식각하여 요부를 형성한다. 상기 요부 내에 배선 패턴을 형성한다. 상기 배선 패턴이 형성된 요부를 가지는 층간절연막을 상기 제1 온도와는 다른 제2 온도로 큐어링하여 상기 층간절연막으로부터 상기 복수의 포로젠 중 나머지 일부의 포로젠을 제거하여 상기 층간절연막 내에 복수의 제2 포어를 형성한다.
상기 층간절연막은 서로 다른 분해 온도를 가지는 제1 포로젠 및 제2 포로젠을 포함할 수 있다. 상기 유전막은 SiO2 보다 낮은 유전 상수(k)를 가지는 저유전막 으로 이루어질 수 있다.
상기 제1 온도는 상기 제1 포로젠의 분해 온도와 같거나 그 보다 더 높게 설정될 수 있다. 상기 제2 온도는 상기 제1 온도보다 더 높게 설정될 수 있다. 상기 제2 온도는 상기 제2 포로젠의 분해 온도와 같거나 그 보다 더 높게 설정될 수 있다.
상기 제1 온도하에서 상기 층간절연막을 큐어링하기 위하여 상기 층간절연막에 대하여 열, UV 조사, 및 e-빔 조사 중 선택되는 어느 하나의 처리, 또는 이들 중에서 선택되는 2 종류의 처리를 행할 수 있다. 예를 들면, 상기 제1 온도하에서 상기 층간절연막을 큐어링하기 위하여 상기 층간절연막에 대하여 열 처리와, UV 조사 및 e-빔 조사 중에서 선택되는 어느 하나의 처리를 동시에 행할 수 있다.
상기 제2 온도하에서 상기 층간절연막을 큐어링하기 위하여 상기 층간절연막에 대하여 열, UV 조사, 및 e-빔 조사 중 선택되는 어느 하나의 처리, 또는 이들 중에서 선택되는 2 종류의 처리를 행할 수 있다. 예를 들면, 상기 제2 온도하에서 상기 층간절연막을 큐어링하기 위하여 상기 층간절연막에 대하여 열 처리와, UV 조사 및 e-빔 조사 중에서 선택되는 어느 하나의 처리를 동시에 행할 수 있다.
본 발명에 의하면, 초고집적 반도체 소자에서 금속 배선간 절연막으로 사용되는 초저유전막을 형성하는 데 있어서, 저유전막 내의 포어 형성 물질 (pore generator), 즉 포로젠(porogen)을 금속 배선 형성 전후에 걸쳐서 다단계로 제거하여 저유전막 내에 복수의 포어를 형성한다. 이와 같이, 저유전막 내에 원하는 부피 의 포어가 금속 배선 형성 전후에 다단계로 순차적으로 형성되므로, 저유전막과 그를 관통하여 형성되는 금속 배선간에 막질의 커버리지 불량에 따른 결함이 발생되는 것을 억제할 수 있다. 또한, 저유전막 내의 포로젠이 완전히 제거된 후에 저유전막과 금속 배선간의 사이에 저유전막 내부에서의 포어 형성에 따른 저유전막 수축(shrink)으로 인한 스트레스 유발 가능성을 억제할 수 있다. 따라서, 본 발명에 따른 반도체 소자의 제조 방법에 의하면, 금속 배선과의 사이에 발생될 수 있는 결함 또는 스트레스 유발 가능성을 억제하면서, 금속 배선간 절연막에서 원하는 유전율을 얻기 위한 충분한 부피의 에어 포어를 형성하여 금속 배선간의 절연을 위한 초저유전막을 효과적으로 형성할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 첨부 도면에서 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 상부에 도전층(12)이 형성된 기판(10), 예를 들면 반도체 기판상에 식각저지층(14)을 형성한 후, 상기 식각저지층(14) 위에 층간절연막(20)을 형성한다. 상기 층간절연막(20)에는 서로 다른 복수의 포어 형성 물질 (pore generator) (이하, "포로젠"이라 함)이 포함되어 있다. 예를 들면, 상기 층간절연막(20)은 유전막(24)과, 상기 유전막(24) 내에 균일하게 분산되어 있는 서로 다른 분해 온도 (decomposition temperature)를 가지는 복수 종류의 포로젠으로 이루어질 수 있다. 여기서, 상기 복수의 포로젠은 서로 다른 종류의 제1 포로젠(26) 및 제2 포로젠(28)을 포함할 수 있다. 도 1에는 상기 층간절연막(20) 내에 제1 포로젠(26) 및 제2 포로젠(28)이 포함되어 있는 것으로 도시되어 있으나, 필요에 따라 3 종류 또는 그 이상의 포로젠을 포함하도록 형성될 수도 있다. 상기 층간절연막(20)에서 상기 유전막(24)은 산화막 또는 질화막으로 이루어질 수 있다. 특히, 상기 유전막(24)은 SiO2 보다 낮은 유전 상수(k)를 가지는 저유전막으로 이루어질 수 있다.
예를 들면, 상기 유전막(24)은 SiO2, BPSG (boro-phospho-silicate glass), PSG (phosphorus silicate glass), USG (undoped silicate glass), FSG (fluorinated silicate glass), SiOCH, 비정질 탄소 (amorphous carbon), FAC (fluorinated amorphous carbon) 등으로 이루어질 수 있다. 또는, 상기 유전막(24)은 HSSQ (hydrogen silsesquioxane), MSSQ (methyl silsesquioxane), CSSQ (cyclic silsesquioxane), 방향족 폴리이미드(polyimides), 방향족 폴리카보네이트 (polycarbonate), PAE (poly(arylene ether)), 가교상의 폴리페닐렌 (cross-linked poly(phenylene)), 시클로부탄 (cyclobutane) 유도체 등으로 이루어질 수 있다.
상기 층간절연막(20) 내에 포함되는 복수의 포로젠은 각각 분지상 폴리(p-크실렌) (branched poly(p-xylene)), 선형 폴리(p-페닐렌) (linear poly(p-phenylene)), 선형 폴리부타디엔 (linear polybutadiene), 분지상 폴리에틸렌 (branched polyethylene), 폴리(에틸렌 테레프탈레이트) (poly(ethylene terephthalate): "PET"), 폴리아미드 (polyamide-6,6: "Nylon 6/6"), 신디오택틱 폴리스티렌 (syndiotactic polystyrene: "PS-syn"), 폴리카프로락톤 (polycaprolactone: "PCL"), 폴리(프로필렌 옥사이드) (poly(propylene oxide): "PPO"), 폴리카보네이트 (polycarbonates), 폴리(페닐렌 설파이드) (poly(phenylene sulfide): "PPS"), 폴리아미드이미드 (polyamideimide: "PAI"), 폴리프탈아미드 (polyphthalamide: "PPA", "Amodel"), 폴리메틸스티렌 (polymethylstyrene: "PMS"), 폴리에테르에테르케톤 (polyetheretherketone: "PEEK"), 폴리(에테르 술폰) (poly(ether sulfone): "PES"), 폴리(에테르케톤) (poly(etherketone): "PEK"), 폴리옥시메틸렌 (polyoxymethylene: "POM"), 폴리(부틸렌 테레프탈레이트) (poly(butylene terephthalate): "PBT"), 폴리스티렌 (polystyrene: "PS"), 폴리(노르보르넨) (poly(norbornene), 세틸트리메틸암모늄 브로마이드 (cetyltrimethylammonium bromide: "CTAB"), 폴리(에틸렌 옥사이드-b-프로필렌 옥사이드-b-에틸렌 옥사이드) (poly(ethylene oxide-b-propylene oxide-b-ethylene oxide): "PEO-b-PPO-b-PEO"), 시클로덱스트린 (cyclodextrin: "CD") 등으로 이루어질 수 있다.
상기 층간절연막(20) 내에 포함되는 상기 제1 포로젠(26) 및 제2 포로젠(28)은 각각 상기 예시된 포로젠들 중에서 선택되는 서로 다른 분해 온도를 가지는 서로 다른 종류의 포로젠으로 구성될 수 있다.
표 1에는 상기 층간절연막(20)에 포함될 수 있는 대표적인 포로젠들의 분해 온도를 예시하였다.
Figure 112008032612871-PAT00001
바람직하게는, 상기 제1 포로젠(26) 및 제2 포로젠(28)의 분해 온도 차이가 적어도 100 ℃가 되도록 상기 제1 포로젠(26) 및 제2 포로젠(28)을 선택한다. 예를 들면, 상기 제1 포로젠(26)으로서 분해 온도가 비교적 낮은 PS를 선택하고, 상기 제2 포로젠(28)으로서 분해 온도가 비교적 높은 선형 폴리부타디엔을 선택할 수 있다.
상기 층간절연막(20)은 CVD (chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성될 수 있다. 상기 층간절연막(20)을 형성하기 위하여, 상기 유전막(24) 형성을 위한 전구체와, 복수의 포로젠을 소정의 무게비로 혼합한 후, 이를 유기 용매에 용해시켜 상기 기판(10)상의 식각저지층(14) 위에 코팅하는 공정을 이용할 수 있다. 예를 들면, 상기 유전막(24) 형성을 위한 전구체와, 상기 제1 포로젠(26)과, 상기 제2 포로젠(28)의 혼합물을 제조하고, 여기서 상기 혼합물 총 중량을 기준으로 상기 전구체는 약 50 ∼ 90 중량%, 상기 제1 포로젠(26)은 약 5 ∼ 45 중량%, 그리고 상기 제2 포로젠(28)은 약 5 ∼ 45 중량%의 양으로 포함되도록 할 수 있다.
상기 층간절연막(20)은 필요에 따라 CMP (chemical mechanical polishing) 공정에 의해 평탄화될 수 있다.
도 2를 참조하면, 상기 층간절연막(20) 내에 포함된 복수의 포로젠 중 일부의 포로젠 만을 제거하여, 상기 층간절연막(20) 내에 제1 포어(26a)를 형성한다.
예를 들면, 도 2에 예시된 바와 같이 상기 제1 포로젠(26) 및 제2 포로젠(28) 중 제1 포로젠(26) 만을 제거하여 상기 제1 포어(26a)를 형성할 수 있다.
상기 제1 포로젠(26)을 제거하기 위하여, 상기 층간절연막(20)이 형성된 결과물을 제1 온도(T1)하에서 큐어링(curing) 처리(30)할 수 있다. 상기 제1 온도(T1)는 상기 제1 포로젠(26) 및 제2 포로젠(28) 중 비교적 저온에서 분해되는 제1 포로젠(26) 만을 선택적으로 분해시킬 수 있는 온도로 설정될 수 있다. 상기 제1 온도(T1)하에서의 큐어링 처리(30)를 위하여 상기 층간절연막(20)이 형성된 결과물에 대하여 열, UV 조사, 및 e-빔 조사 중에서 선택되는 어느 하나의 처리를 행하거나, 이들 중에서 선택되는 2 종류의 처리를 동시에 행할 수 있다. 상기 제1 온도(T1)하에서의 큐어링 처리(30)를 위하여 UV 조사 처리를 행하는 경우, 약 150 ∼ 400 nm의 범위 내에서 선택되는 광대역 파장을 이용할 수 있다. 상기 제1 온도(T1)하에서의 큐어링을 위하여 e-빔 처리를 행하는 경우에는 약 50 ∼ 100 μC/cm2의 도즈(dose)를 이용할 수 있다.
상기 제1 온도(T1)하에서의 큐어링 처리(30)는 불활성 가스 분위기 하에서 약 5 분 내지 3 시간 동안 행해질 수 있다.
상기 제1 온도(T1)하에서의 큐어링 처리(30)의 결과로서, 상기 층간절연막(20) 내에 복수의 제1 포어(26a)가 형성되고, 상기 층간절연막(20)은 그 내부에 형성된 제1 포어(26a)로 인해 약 5 ∼ 40 부피%의 제1 다공도 (porosity)를 가지게 된다. 특정한 예로서, 상기 층간절연막(20) 내에 복수의 제1 포어(26a)가 형성된 후에 얻어지는 층간절연막(20)의 제1 다공도가 약 10 ∼ 20 부피%로 되도록 할 수 있다. 상기 제1 포어(26a)가 형성된 후의 층간절연막(20)의 다공도를 원하는 수준으로 조절하기 위하여, 상기 층간절연막(20) 형성 공정시 상기 층간 절연막(20)에 포함되는 제1 포로젠(26)의 함량을 조절할 수 있다.
도 3을 참조하면, 상기 층간절연막(20)을 일부 식각하여 상기 도전층(12)을 노출시키는 듀얼 다마신 구조의 요부(36)를 형성한다. 상기 층간절연막(20)에 상기 요부(36)를 형성하기 위하여 상기 층간절연막(20)의 상면을 일부 덮는 하드마스크(도시 생략)를 식각 마스크로 이용하고, 상기 식각저지층(14)을 식각 종료점으로 이용하여 상기 층간절연막(20)을 식각하는 공정을 행할 수 있다.
상기 요부(36)는 도 3에 예시된 바와 같이 상기 층간절연막(20)을 관통하는 홀의 형태를 가지도록 형성될 수 있다. 또는, 도시하지는 않았으나, 상기 요부(36)는 상기 층간절연막(20)의 두께 보다 낮은 깊이를 가지는 트렌치(trench) 형태를 가지도록 형성될 수도 있다.
도 4를 참조하면, 상기 요부(36)의 내벽 및 상기 층간절연막(20)의 상면 위에 도전성 배리어막(40)을 형성한다. 상기 도전성 배리어막(40)은 예를 들면 Ta, Ti, W 및 이들의 질화물로 이루어지는 군에서 선택되는 하나 또는 2 이상의 물질로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막(40)은 Ta 및 TaN의 적층 구조로 이루어질 수 있다.
도 5를 참조하면, 상기 도전성 배리어막(40) 위에 금속 시드층(42)을 형성한다. Cu 또는 Cu 합금 배선을 형성하는 경우, 상기 금속 시드층(42)으로서 Cu 시드층을 형성할 수 있다.
도 6을 참조하면, 상기 금속 시드층(42)을 이용하여 전기도금을 행하여 상기 금속 시드층(42)으로부터 금속막(44)을 형성한다. 상기 금속막(44)은 예를 들면 Cu막 또는 Cu 합금막으로 이루어질 수 있다. 상기 금속막(44)은 상기 요부(36)를 채우기에 충분한 두께로 형성된다.
도 7을 참조하면, CMP 공정을 이용하여 상기 층간절연막(20)의 상면이 노출될 때 까지 상기 금속막(44)의 일부와 상기 도전성 배리어막(40)의 일부를 제거한다. 그 결과, 상기 요부(36) 내부에는 상기 도전성 배리어막(40) 및 금속막(44) 각각의 나머지 일부로 구성되는 배리어 패턴(40a) 및 금속 배선 패턴(44a)이 남게 된다.
도 8을 참조하면, 상기 층간절연막(20) 내에 남아 있는 제2 포로젠(28)을 제거하여, 상기 층간절연막(20) 내에 제2 포어(28a)를 형성한다.
상기 제2 포로젠(28)을 제거하기 위하여, 상기 금속 배선 패턴(44a)이 형성된 결과물을 상기 제1 온도(T1) 보다 높은 제2 온도(T2) 하에서 큐어링 처리(50)할 수 있다. 상기 제2 온도(T2)는 상기 제2 포로젠(28)의 분해 온도 이상의 온도로 설정한다. 예를 들면, 상기 제2 온도(T2)는 약 300 ∼ 500 ℃의 범위 내에서 선택될 수 있다.
상기 제2 온도(T2)하에서의 큐어링 처리(50)를 위하여 상기 금속 배선 패턴(44a)이 형성된 결과물에 대하여 열, UV 조사, 및 e-빔 조사 중에서 선택되는 어느 하나의 처리를 행하거나, 이들 중에서 선택되는 2 종류의 처리를 동시에 행할 수 있다. 상기 제2 온도(T2)하에서의 큐어링 처리(50)를 위하여 UV 조사 처리를 행하는 경우, 약 150 ∼ 400 nm의 범위 내에서 선택되는 광대역 파장을 이용할 수 있다. 상기 제1 온도(T2)하에서의 큐어링 처리(50)를 위하여 e-빔 처리를 행하는 경우에는 약 50 ∼ 100 μC/cm2의 도즈를 이용할 수 있다.
상기 제2 온도(T2)하에서의 큐어링 처리(50)는 불활성 가스 분위기 하에서 약 5 분 내지 3 시간 동안 행해질 수 있다.
상기 제2 온도(T2)하에서의 큐어링 처리(50)의 결과로서, 상기 층간절연막(20) 내에 복수의 제2 포어(28a)가 형성되고, 상기 층간절연막(20)은 그 내부에 형성되어 있는 복수의 제1 포어(26a) 및 복수의 제2 포어(28a)로 인해 상기 제1 다공도 보다 더 큰 제2 다공도를 가지게 된다. 예를 들면, 상기 층간절연막(20)은 약 25 ∼ 60 부피%의 제2 다공도를 가질 수 있다. 특정한 예로서, 상기 층간절연막(20) 내에 복수의 제1 포어(26a) 및 제2 포어(28a)가 형성된 후에 얻어지는 층간절연막(20)의 제2 다공도가 약 25 ∼ 45 부피%로 되도록 할 수 있다. 상기 층간절연막(20) 내에 복수의 제1 포어(26a) 및 복수의 제2 포어(28a)가 형성된 후에 얻어지는 층간절연막(20)의 다공도를 원하는 수준으로 조절하기 위하여, 상기 층간절연막(20) 형성 공정시 상기 층간 절연막(20)에 포함되는 제1 포로젠(26) 및 제2 포로젠(28)의 함량을 조절할 수 있다.
상기 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법에서는, 서로 다른 분해 온도를 가지는 복수의 포로젠, 예를 들면 제1 포로젠(26) 및 제2 포로젠(28)을 이용하여 금속 배선간 절연막으로 사용되는 층간절연막(20)에 제1 포어(26a) 및 제2 포어(28a)를 포함하는 복수의 포어를 형성함으로써 초저유전막으로 이루어지는 층간절연막(20)을 구현한다. 특히, 상기 복수의 포로젠을 그 분해 온도에 따라 금속 배선 형성 전후에 걸쳐서 다단계로 제거하는 방법으로 상기 층간절연막(20) 내에 복수의 포어를 형성한다.
층간절연막(20) 내에 원하는 부피의 복수의 포어를 금속 배선 형성 전에 한꺼번에 형성하는 경우, 도 4를 참조하여 설명한 공정에서 층간절연막(20)의 요부(36)의 내벽 및 층간절연막(20)의 상면 위에 도전성 배리어막(40)을 형성할 때 상기 층간절연막(20)에 형성된 복수의 포어로 인해 요부(36)의 내벽 및 층간절연막(20)의 표면에 복수의 포어가 노출됨으로써 표면 거칠기가 증가될 수 있다. 이 경우, 그 위에 도전성 배리어막(40)을 형성하였을 때 커버리지 특성이 열화될 수 있다. 그러나, 본 발명에서는 층간절연막(20) 내에 원하는 부피의 복수의 포어를 형성하기 위하여 포로젠의 분해 온도에 따라 금속 배선 형성 전후에 걸쳐서 다단계로 포로젠을 제거하는 방법으로 복수의 포어를 순차적으로 형성한다. 따라서, 층간절연막(20)의 요부(36)에 도전성 배리어막(40) 및 금속막(44)을 형성할 때에는 층간절연막(20) 내에서 원하는 유전율을 얻기 위하여 필요로 하는 포어 양의 일부만 형성된 상태이므로, 층간절연막(20)의 표면 거칠기가 크게 증가되지 않은 상태에서 도전성 배리어막(40)을 형성할 수 있다. 따라서, 층간절연막(20)의 요부(36)에 형성되는 도전성 배리어막(30) 및 그 위에 형성되는 금속막(44)의 커버리지 특성을 향상시킬 수 있다.
또한, 층간절연막(20) 내에 원하는 부피의 복수의 포어가 금속 배선 형성 후에 한꺼번에 형성하는 경우, 상기 층간절연막(20) 내에서의 급격한 포어 발생으로 인해 층간절연막(20)이 급격하게 수축되거나, 그로 인해 층간절연막(20) 및 그 주변 막질들에서 스트레스가 발생되어 치명적인 결함이 발생될 수 있다. 그러나, 본 발명에서는 층간절연막(20) 내에 원하는 부피의 복수의 포어를 형성하기 위하여 포로젠의 분해 온도에 따라 금속 배선 형성 전후에 걸쳐서 다단계로 포로젠을 제거하는 방법으로 복수의 포어를 순차적으로 형성한다. 따라서, 층간절연막(20) 내에서 포로젠이 완전히 제거된 후에도 상기 층간절연막(20) 내에서의 급격한 포어 발생으로 인한 층간절연막(20)의 급격한 수축, 또는 그로 인한 스트레스 발생을 억제할 수 있다.
따라서, 본 발명에 따른 반도체 소자의 제조 방법에 의하면, 금속 배선과의 사이에 발생될 수 있는 결함 또는 스트레스 유발 가능성을 억제하면서, 금속 배선간 절연막 내에 원하는 유전율을 얻기 위한 충분한 부피의 에어 포어를 제공하는 복수의 포어를 형성하여 금속 배선간의 절연을 위한 초저유전막을 효과적으로 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판, 12: 도전층, 14: 식각저지층, 20: 층간절연막, 24: 유전막, 26: 제1 포로젠, 26a: 제1 포어, 28: 제2 포로젠, 28a: 제2 포어, 30: 큐어링 처리, 36: 요부, 40: 도전성 배리어막, 40a: 배리어 패턴, 42: 금속 시드층, 44: 금속막, 44a: 금속 배선 패턴, 50: 큐어링 처리.

Claims (20)

  1. 기판상에 유전막과 상기 유전막 내에 분산되어 있는 서로 다른 종류의 복수의 포로젠(porogen)을 포함하는 층간절연막을 형성하는 단계와,
    상기 층간절연막을 제1 온도하에서 큐어링(curing)하여 상기 층간절연막으로부터 상기 복수의 포로젠 중 일부의 포로젠을 제거하여 상기 층간절연막 내에 복수의 제1 포어를 형성하는 단계와,
    상기 제1 포어가 형성된 층간절연막의 일부를 식각하여 요부를 형성하는 단계와,
    상기 요부 내에 배선 패턴을 형성하는 단계와,
    상기 배선 패턴이 형성된 요부를 가지는 층간절연막을 상기 제1 온도와는 다른 제2 온도로 큐어링하여 상기 층간절연막으로부터 상기 복수의 포로젠 중 나머지 일부의 포로젠을 제거하여 상기 층간절연막 내에 복수의 제2 포어를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 층간절연막은 서로 다른 분해 온도를 가지는 제1 포로젠 및 제2 포로젠을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 층간절연막은 CVD (chemical vapor deposition) 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 층간절연막은 스핀 코팅 (spin coating) 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 층간절연막을 형성하는 단계는 상기 유전막 형성용 전구체와 제1 포로젠 및 제2 포로젠과의 혼합물을 상기 기판상에 코팅하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 혼합물은 유기 용매에 용해된 상태로 상기 기판상에 코팅되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제5항에 있어서,
    상기 혼합물은 상기 혼합물의 총 중량을 기준으로 50 ∼ 90 중량%의 상기 전구체와, 5 ∼ 45 중량%의 상기 제1 포로젠과, 5 ∼ 45 중량%의 상기 제2 포로젠을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 유전막은 SiO2 보다 낮은 유전 상수(k)를 가지는 저유전막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제2항에 있어서,
    상기 제1 온도는 상기 제1 포로젠의 분해 온도와 같거나 그 보다 더 높은 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제2항에 있어서,
    상기 제2 온도는 상기 제1 온도보다 더 높은 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 제2 온도는 상기 제2 포로젠의 분해 온도와 같거나 그 보다 더 높은 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 제2 온도는 300 ∼ 500 ℃의 범위 내에서 선택되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제1항에 있어서,
    상기 제1 온도하에서 상기 층간절연막을 큐어링하기 위하여 상기 층간절연막에 대하여 열, UV 조사, 및 e-빔 조사 중 선택되는 어느 하나의 처리, 또는 이들 중에서 선택되는 2 종류의 처리를 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제1항에 있어서,
    상기 제1 온도하에서 상기 층간절연막을 큐어링하기 위하여 상기 층간절연막에 대하여 열 처리와, UV 조사 및 e-빔 조사 중에서 선택되는 어느 하나의 처리를 동시에 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제1항에 있어서,
    상기 제2 온도하에서 상기 층간절연막을 큐어링하기 위하여 상기 층간절연막에 대하여 열, UV 조사, 및 e-빔 조사 중 선택되는 어느 하나의 처리, 또는 이들 중에서 선택되는 2 종류의 처리를 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제1항에 있어서,
    상기 제2 온도하에서 상기 층간절연막을 큐어링하기 위하여 상기 층간절연막에 대하여 열 처리와, UV 조사 및 e-빔 조사 중에서 선택되는 어느 하나의 처리를 동시에 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제1항에 있어서,
    상기 층간절연막에 복수의 제1 포어가 형성된 후 상기 배선 패턴을 형성기 전까지 상기 층간절연막은 5 ∼ 40 부피%의 제1 다공도 (porosity)를 가지고, 상기 층간절연막에 복수의 제2 포어가 형성된 후 상기 층간절연막은 상기 제1 다공도 보다 큰 제2 다공도를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 제2 다공도는 25 ∼ 60 부피%인 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제1항에 있어서,
    상기 요부 내에 배선 패턴을 형성하는 단계는
    상기 제1 포어가 형성된 층간절연막의 요부 내부와 상기 층간절연막의 상면 위에 금속막을 형성하는 단계와,
    상기 층간절연막의 상면이 노출될 때까지 상기 금속막의 일부를 제거하여 상기 금속막 중 상기 요부 내에만 남아 있는 부분으로 이루어지는 금속 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 금속막은 Cu 또는 Cu 합금으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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