JP2007157959A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】配線溝の加工制御性に優れ、配線間容量が低減された半導体装置の製造方法および半導体装置を提供する。
【解決手段】下地基板１上に、有機系の低誘電材料またはアモルファスカーボンで構成された第１の低誘電材料層２ａと無機系の低誘電材料で構成された第２の低誘電材料層２ｂとを順次積層してなる配線間絶縁膜２を形成した後、当該配線間絶縁膜に前記下地基板１に達する第１配線溝３を形成し、この第１配線溝３に導電膜を埋め込んで第１配線５を形成する。次に、第１配線５上および第２の低誘電材料層２ｂ上に、配線層間絶縁膜８を形成した後、配線層間絶縁膜８に第１配線５に達する接続孔９を形成し、この接続孔９に導電膜を埋め込んでヴィア１１を形成する半導体装置の製造方法およびこれによって得られる半導体装置である。
【選択図】図２

Description

本発明は、半導体装置の製造方法および半導体装置に関し、さらに詳しくは、低誘電率化された層間絶縁膜に良好な形状のシングルダマシン構造の多層配線構造を備えた半導体装置の製造方法および半導体装置に関する。

半導体装置の微細化、高集積化に伴い、配線の時定数に起因する電気信号の遅れが深刻な問題となっている。そこで、多層配線構造で用いられる導電層には、アルミニウム（Ａｌ）系合金の配線に代わり、低電気抵抗の銅（Ｃｕ）配線が導入されるようになっている。

Ｃｕは、従来の多層配線構造に使われているＡｌなどの金属材料とは異なって、ドライエッチングによるパターンニングが困難なため、絶縁膜に配線溝を形成し、配線溝にＣｕ膜を埋め込むことにより配線パターンを形成するダマシン法が一般にＣｕ多層配線構造に適用されている。ダマシン法には、層間絶縁膜に設けられた配線溝とその底部に連通する接続孔とに同一工程でＣｕ膜を埋め込むデュアルダマシン方式と、配線溝と接続孔とに別工程でＣｕ膜を埋め込むシングルダマシン方式がある。

また、高集積半導体装置では、配線間容量の増大が半導体装置の動作速度の低下を招くために、層間絶縁膜として従来から用いられている酸化シリコン（ＳｉＯ₂）よりも比誘電率が低い低誘電材料を層間絶縁膜に用いて配線間容量の増大を抑制した微細な多層配線構造が不可欠となっている。低誘電材料としては、従来から比較的使用実績のある比誘電率３．５程度のフッ素含有酸化シリコン（ＦＳＧ）に加えて、ポリアリールエーテル（ＰＡＥ）に代表される有機系のポリマーや、ハイドロゲンシルセスキオキサン（ＨＳＱ）、メチルシルセスキオキサン（ＭＳＱ）に代表される無機系材料などの比誘電率２．７前後の低誘電材料が挙げられる。更に、近年では、それらを多孔質化させて比誘電率を２．２前後とした低誘電材料の適用も試みられている。

ところで、上記デュアルダマシン方式を低誘電材料層を有する層間絶縁膜に適用する場合、酸化シリコン（ＳｉＯ₂）層からなる第１マスク、窒化シリコン（ＳｉＮ）層からなる第２マスクおよびＳｉＯ₂層からなる第３マスクが順次積層されたトリプルマスクを適用して、層間絶縁膜に配線溝と接続孔とを形成する例が報告されている（例えば、特許文献１参照）。

このようなデュアルダマシン方式によれば、配線溝と接続孔とを同時にＣｕ膜で埋め込むことから、工程数が削減されるという利点がある。しかし、微細化が進むと、配線溝とその底部に連通する接続孔とで構成される凹部のアスペクト比が高くなり、Ｃｕ膜の埋め込み不良が生じ易くなるだけでなく、凹部の内壁を覆う状態で形成されるバリア膜のカバレッジも悪くなる。また、配線溝と接続孔とをＣｕ膜で埋め込んだ後の、熱処理工程において、Ｃｕの「吸い上がり」が生じ易く、ヴィア中にボイドが形成され易い。さらに、上述したデュアルダマシン方式による半導体装置の製造方法では、下層配線に対して、上層配線とヴィアの両方の位置合わせが行われることから、合わせずれが生じ易く、配線溝および接続孔の寸法を同時に制御する必要があるため、寸法制御も難しい。

これに対し、シングルダマシン方式は、配線溝と接続孔とをＣｕ膜で別々に埋め込むため、Ｃｕの埋め込み性やバリア膜のカバレッジが向上するとともに、Ｃｕの「吸い上がり」が抑制される。また、下層配線に対してヴィアの位置合わせを行い、ヴィアに対して上層配線の位置合わせを行うため、合わせずれも少なく、配線とヴィアの寸法をそれぞれ独立に制御できるため、寸法制御性に優れている、という利点がある。

ここで、上記シングルダマシン方式を低誘電材料層を有する層間絶縁膜に適用する場合には、次のような工程で行う例が報告されている（例えば、特許文献２参照）。

まず、図８（ａ）に示すように、下地基板１０１上に炭素含有シリコン（ＳｉＣ（ＳｉＣＨ））エッチングストッパー膜１０２を形成した後、エッチングストッパー膜１０２上に、配線間絶縁膜１０３として、ＳｉＯＣ（ＳｉＯＣＨ）層１０３ａ、ＳｉＯ₂層１０３ｂを順次積層する。次に、配線間絶縁膜１０３に上記エッチングストッパー膜１０２に達する第１配線溝１０４を形成し、第１配線溝１０４の底部のエッチングストッパー膜１０２を除去して下地基板１０１を露出させる。次いで、第１配線溝１０４の内壁を覆う状態で、ＳｉＯ₂層１０３ｂ上に、バリア膜１０５を形成する。続いて、第１配線溝１０４を埋め込む状態で、バリア膜１０５上にＣｕ膜を形成した後、化学的機械的研磨（Chemical Mechanical Polishing（ＣＭＰ））法により配線パターンとして不要なＣｕ膜およびバリア膜１０５を除去し、第１配線１０６を形成する。続いて、第１配線１０６上およびＳｉＯ₂層１０３ｂ上に、エッチングストッパー膜（バリア絶縁膜）１０７を形成する。

次に、図８（ｂ）に示すように、エッチングストッパー膜１０７上に、配線層間絶縁膜１０８として、ＳｉＯＣ（ＳｉＯＣＨ）層１０８ａ、ＳｉＯ₂層１０８ｂを順次積層する。次に、配線層間絶縁膜１０８にエッチングストッパー膜１０７に達する接続孔１０９を形成し、接続孔１０９の底部のエッチングストッパー膜１０７を除去して第１配線１０６の表面を露出する。次いで、第１配線１０６と同様の方法で、この接続孔１０９に、バリア膜１１０を介してＣｕからなるヴィア（導体プラグ）１１１を形成する。続いて、ヴィア１１１上およびＳｉＯ₂層１０８ｂ上に、エッチングストッパー膜１１２を形成する。

次いで、図８（ｃ）に示すように、エッチングストッパー膜１１２上に、配線間絶縁膜１１３として、ＳｉＯＣ（ＳｉＯＣＨ）層１１３ａ、ＳｉＯ₂層１１３ｂを順次積層する。次に、配線間絶縁膜１１３に、上記エッチングストッパー膜１１２に達する第２配線溝１１４を形成し、第２配線溝１１４の底部のエッチングストッパー膜１１２を除去して、ヴィア１１１の表面を露出させる。次いで、第１配線１０６と同様の方法で、この第２配線溝１１４に、バリア膜１１５を介してＣｕからなる第２配線１１６を形成する。

以上のようにして、シングルダマシン方式によるＣｕの多層配線構造が形成される。

特開２００４−６３８５９号公報 特開２００４−２２１２７５号公報

しかし、図９（ａ）に示すように、上述したような半導体装置の製造方法では、図８（ｃ）を用いて説明した工程において、配線層間絶縁膜１０８の上層を構成するＳｉＯ₂層１０８ｂとその上層に形成されるＳｉＣからなるエッチングストッパー膜１１２とのエッチング選択比が小さいため、エッチングストッパー膜１１２に達する状態で開口幅の異なる第２配線溝１１４Ａ、１１４Ｂを形成した後、第２配線溝１１４Ａ、１１４Ｂの底部のエッチングストッパー膜１１２を除去する際に、第２配線溝１１４の開口幅によって、第２配線溝１１４の深さがばらついてしまう。この第２配線溝１１４の深さばらつきは、ウエハ面内における第２配線溝１１４の位置によっても生じる。

このため、図９（ｂ）に示すように、第２配線溝１１４Ａ、１１４Ｂにバリア膜１１５を介して第２配線１１６を形成したシングルダマシン構造を有する半導体装置では、配線抵抗と配線間容量がばらつくことから、デバイス性能が悪化してしまう。

また、配線間絶縁膜１０３、１１３および配線層間絶縁膜１０８の上層側を比誘電率４．２程度のＳｉＯ₂層１０３ｂ、１０８ｂ、１１３ｂで形成するだけでなく、エッチングストッパー膜１０２、１０７、１１２、１１７を比誘電率３．５〜５程度のＳｉＣ膜で形成することから、配線間および配線層間の実効的な比誘電率は、下がり難くなってしまう。

以上のことから、本発明は、配線溝の加工制御性に優れ、配線間容量が低減された半導体装置の製造方法および半導体装置を提供することを目的としている。

上記目的を達成するために、本発明の半導体装置の製造方法は、低誘電材料で構成された配線間絶縁膜と配線層間絶縁膜を備えた半導体装置の製造方法であって、下地基板上に、有機系の低誘電材料またはアモルファスカーボンで構成された第１の低誘電材料層と無機系の低誘電材料で構成された第２の低誘電材料層とを順次積層してなる配線間絶縁膜を形成した後、この配線間絶縁膜に下地基板に達する配線溝を形成し、この配線溝に導電膜を埋め込んで配線を形成する第１の工程と、下地基板上に、無機系の低誘電材料からなる配線層間絶縁膜を形成した後、この配線層間絶縁膜に下地基板に達する接続孔を形成し、この接続孔に導電膜を埋め込んでヴィアを形成する第２の工程とを有している。そして、第１の工程および第２の工程のいずれかを先に行うことを特徴としている。

このような半導体装置の製造方法によれば、配線間絶縁膜と配線層間絶縁膜とが低誘電材料で構成されることから、配線間と配線層間の実効的な比誘電率が低減される。また、第２の工程の後に、連続して第１の工程を行うことで、無機系の低誘電材料からなる配線層間絶縁膜上に有機系の低誘電材料またはアモルファスカーボンからなる第１の低誘電材料層が形成されるため、配線溝を形成する際に、配線層間絶縁膜に対する第１の低誘電材料層のエッチング選択比が大きくなる。これにより、配線溝の開口幅やウエハ面内における配線溝の位置によって、配線溝が異なる深さに掘り込まれることが防止され、均一な深さの配線溝を加工制御性よく形成することが可能となる。

また、本発明の半導体装置は、低誘電材料で構成された配線間絶縁膜と配線層間絶縁膜を備えた半導体装置であって、有機系の低誘電材料またはアモルファスカーボンで構成された第１の低誘電材料層と無機系の低誘電材料で構成された第２の低誘電材料層とを順次積層してなる配線間絶縁膜を貫通する状態で配線が設けられた第１の層と、無機系の低誘電材料からなる配線層間絶縁膜を貫通する状態でヴィアが設けられた第２の層とを備えている。そして、下地基板上に、配線とヴィアとを連通させる状態で、第１の層と第２の層とが積層されていることを特徴としている。

このような半導体装置によれば、配線間絶縁膜と配線層間絶縁膜とが低誘電材料で構成されることから、配線間と配線層間の実効的な比誘電率が低減される。

以上、説明したように、本発明の半導体装置の製造方法および半導体装置によれば、配線間と配線層間の実効的な比誘電率が低減されるため、配線間容量を低減することができる。また、配線溝の加工制御性に優れていることから、配線抵抗と配線間容量のばらつきを抑制することができる。したがって、デバイス性能を向上させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（第１実施形態）
本実施形態例は、本発明にかかる半導体装置の製造方法の実施形態の一例であり、シングルダマシン構造の形成に係わる。以下、図１〜図４の製造工程断面図を用いて本発明の第１実施形態を説明する。

まず、図１（ａ）に示すように、素子領域等（図示省略）が形成された半導体基板上に例えば酸化シリコン（ＳｉＯ₂）からなる下地絶縁膜（配線層間絶縁膜）を形成してなる下地基板１上に、配線間絶縁膜２として、有機系の低誘電材料からなる第１の低誘電材料層２ａと、無機系の低誘電材料からなる第２の低誘電材料層２ｂとを順次積層する。第１の低誘電材料層２ａとしては、例えば比誘電率２．４程度のＰＡＥ膜を６０ｎｍの膜厚で形成する。ＰＡＥ膜は、ＰＡＥの前駆体をスピンコート法により堆積した後、３５０℃〜４５０℃の熱キュア処理を行って成膜することができる。もちろん、ＰＡＥの前駆体を調整して、多孔質膜にすることも可能である。第１の低誘電材料層２ａとしては、上記ＰＡＥ膜の他に、ＢＣＢ（Benzocyclobutene)膜、ポリイミド膜等の有機系の低誘電材料膜を用いることができる。また、第１の低誘電材料層２ａとして、アモルファスカーボン膜を用いてもよい。

次に、第１の低誘電材料層２ａ上に、第２の低誘電材料層２ｂとして、例えば比誘電率２．５〜３程度の例えば炭素含有酸化シリコン（ＳｉＯＣ）膜を１００ｎｍの膜厚で形成する。一例として、平行平板型プラズマＣＶＤ（Chemical Vapor Deposition）装置を用い、シリコン源として使用するガスには、メチルシランを用いる。また、成膜条件として基板温度を３００℃〜４００℃、プラズマパワーを１００Ｗ〜８００Ｗ、成膜雰囲気の圧力を１００Ｐａ〜１３５０Ｐａ程度に設定する。なお、ここでは、配線層間絶縁膜８をＳｉＯＣ膜で形成することとしたが、ＨＳＱで形成してもよい。その後、第２の低誘電材料層２ｂ上に、第１配線溝パターンが設けられたレジストマスクＲ₁を形成する。

次いで、図１（ｂ）に示すように、レジストマスクＲ₁（前記図１（ａ）参照）を用いて、第１の低誘電材料層２ａと第２の低誘電材料層２ｂとが順次積層された配線間絶縁膜２をエッチングする。まず、第２の低誘電材料層（ＳｉＯＣ）２ｂをエッチングする際には、一般的なマグネトロン方式のエッチング装置を用い、例えばエッチングガスとしてトリフルオロメタン（ＣＨＦ₃）、テトラフルオロメタン（ＣＦ₄）、およびアルゴン（Ａｒ）を用いて、ガス流量比（ＣＨＦ₃:ＣＦ₄:Ａｒ）を１:３:８、バイアスパワーを１３００Ｗ、基板温度を２０℃に設定する。このエッチング条件下では、第１の低誘電材料層２ａを構成するＰＡＥに対する第２の低誘電材料層２ｂを構成するＳｉＯＣのエッチング選択比(ＳｉＯＣ／ＰＡＥ)は３程度になるため、このエッチングにより、第１の低誘電材料層２ａを貫通して下地基板１のＳｉＯ₂膜がエッチングされるようなことは無い。

続いて、第１の低誘電材料層２ａをエッチングして、第１配線溝３を形成する。この場合には、一般的なマグネトロン方式のエッチング装置を用い、例えばエッチングガスとしてアンモニア（ＮＨ₃）を用い、ガス流量１００ｃｍ³／ｍｉｎ、バイアスパワーを４００Ｗ、基板温度を２０℃に設定する。このエッチング条件下では、下地基板１のＳｉＯ₂膜に対して、１００以上の高選択比（ＰＡＥ／ＳｉＯ₂）を得ることができるので、上記ＳｉＯ₂膜がエッチングされることは、ほとんど無い。上記の配線間絶縁膜２をエッチングした後、例えばＮＨ₃プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を施すことにより、レジストマスクＲ₁およびエッチング処理の際に生じた残留付着物を完全に除去する。

その後、図１（ｃ）に示すように、例えばスパッタリング法により、第１配線溝３の内壁を覆う状態で、第１の低誘電材料層２ｂ上に、例えばタンタル（Ｔａ）からなるバリア膜４を１０ｎｍ程度の膜厚で成膜する。続いて、例えば電解メッキ法またはスパッタリング法により、第１配線溝３を埋め込む状態で、バリア膜４上に例えばＣｕからなる導電膜（図示省略）を形成する。その後、ＣＭＰ法により、配線パターンとして不要な導電膜およびバリア膜４を除去し、第２の低誘電材料層２ｂを露出させる。これにより、第１配線溝３にシングルダマシン構造のＣｕからなる埋め込み配線（第１配線）５が形成される。この際、配線膜厚が１１０ｎｍになるように上記ＣＭＰの研磨時間を調整する。

続いて、ＣＭＰ後に露出した第２の低誘電材料層２ｂの表面に改質処理を施して、第２の低誘電材料層２ｂの表面側に改質層６を形成する。改質処理としては、緻密化、窒化、炭化および酸化がある。緻密化方法としては、例えば、ヘリウム（Ｈｅ）プラズマまたはＡｒプラズマによる表面処理、ＥＢ−ＣｕｒｅまたはＵＶ−Ｃｕｒｅからなる硬化処理等、窒化方法としては、ＮＨ₃プラズマや窒素（Ｎ₂）プラズマによる表面処理等がある。また、炭化方法としては、メタン（ＣＨ₄）等のＣ_xＨ_y系ガスによるプラズマ処理、酸化方法としては、Ｏ₂または一酸化二窒素（Ｎ₂Ｏ）によるプラズマ処理等が挙げられる。ここでは、上記改質処理として、第２の低誘電材料層２ｂの表面に、Ｈｅプラズマによる表面処理を行い、第２の低誘電材料層２ｂの表面側に緻密化された改質層６を形成する。

上記改質層６を形成することで、後工程で改質層６上に形成する配線層間絶縁膜（ＳｉＯＣ）の改質層６に対するエッチング選択比が２程度となり、第２の低誘電材料層（ＳｉＯＣ）２ｂに対するエッチング選択比よりも大きくなる。これにより、この配線層間絶縁膜に接続孔を形成する際、接続孔と第１配線５とで合わせずれが生じた場合であっても、接続孔底部には上記改質層が露出されるため、スリットの形成が抑制される。この改質層６の膜厚は、改質層６の比誘電率と改質層６上に設けられる配線層間絶縁膜とのエッチング選択比との兼ね合いで決まるが、５ｎｍ〜１５ｎｍ程度の膜厚で形成することが好ましい。

続いて、図１（ｄ）に示すように、例えば無電解メッキ法により、例えばコバルトタングステンリン（ＣｏＷＰ）からなるメタルキャップ膜７を第１配線５上に選択的に形成する。この無電解メッキは、Ｃｕ酸化物除去、触媒処理、成膜、洗浄のシーケンスで行う。具体的には、第１配線５表面のＣｕ酸化物を除去し、触媒活性の高いパラジウム（Ｐｄ）イオンを含んだ溶液を用いて触媒処理を行う。その後、コバルト（Ｃｏ）イオン、タングステン（Ｗ）イオン、次亜リン酸塩を含んだメッキ液で、第１配線５の表面にＣｏＷＰ膜を選択的に形成する。なお、メッキ液中の次亜リン酸塩は、還元剤として作用し、次亜リン酸塩の酸化反応により放出された電子をＣｏ、Ｗ、リン（Ｐ）が獲得して共析反応することによりＣｏＷＰが成膜される。また、ＣｏＷＰの膜厚は、数ｎｍから２０ｎｍ程度であることとする。ただし、ＣｏＷＰは、等方的に成膜されるため、膜厚が厚いほど、配線間のリーク特性が劣化し易くなることから、５ｎｍ程度にすることが望ましい。ＣｏとＷとＰの組成比は、９０％/２％/８％程度になるように上記メッキ液を調整することとする。

なお、ここでは、メタルキャップ膜７がＣｏＷＰ膜で構成される例について説明するが、メタルキャップ膜７の膜種は、ＣｏＷＰ膜に限定されず、無電解メッキ法に用いるメッキ液の組成を変えることで、コバルトタングステンボロン（ＣｏＷＢ）、ニッケルモリブデンリン（ＮｉＭｏＰ）、ニッケルモリブデンボロン（ＮｉＭｏＢ）を用いることも可能である。また、選択ＣＶＤ法により、例えばＷからなるメタルキャップ膜７を形成してもよい。

次いで、図２（ｅ）に示すように、メタルキャップ膜７上および改質層６上に無機系の低誘電材料として、例えばＳｉＯＣからなる配線層間絶縁膜８を９０ｎｍの膜厚で形成する。この際、上述した第２の低誘電材料層（ＳｉＯＣ）２ｂと同一条件で成膜してもよいが、Poregen等を用いて多孔質化にすることで、第２の低誘電材料層（ＳｉＯＣ）２ｂよりも比誘電率が低い比誘電率２〜３程度のＳｉＯＣ層を形成することとする。これにより、後工程で接続孔を形成する際の改質層６に対する配線層間絶縁膜（ＳｉＯＣ）８のエッチング選択比が２．５〜３．５程度とさらに大きくなり、接続孔形成の際の接続孔底部におけるスリットの形成をさらに抑制することができる。

次に、図２（ｆ）に示すように、接続孔パターンを有するレジストマスクＲ₂を配線層間絶縁膜８上に形成する。続いて、図２（ｇ）に示すように、このレジストマスクＲ₂（前記図２（ｆ）参照）をエッチングマスクとしたドライエッチング法により、配線層間絶縁膜８をエッチングして、メタルキャップ膜７の表面を露出させる接続孔９を開口する。この際、上述したように、配線層間絶縁膜８は多孔質化されており、配線層間絶縁膜８と第２の低誘電率層２ｂの間には改質層６が設けられていることから、接続孔９と第１配線５とで合わせずれが生じた場合でも、配線層間絶縁膜８のエッチング選択比が高くなり、接続孔９の底部のスリットの形成が抑制される。

この配線層間絶縁膜８のエッチングは、例えばエッチングガスとしてＣＨＦ₃、Ｏ₂およびＡｒを用い、ガス流量比(ＣＨＦ₃：Ｏ₂：Ａｒ)を５：１：５０、バイアスパワーを１０００Ｗ、基板温度を４０℃に設定して行われる。その後、例えばＮＨ₃プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を施すことにより、レジストマスクＲ₂及びエッチング処理の際に生じた残留付着物を完全に除去する。

次いで、この図に示すように、例えばスパッタリング法により、接続孔９の内壁を覆う状態で、配線層間絶縁膜８上に、例えばＴａからなるバリア膜１０を成膜する。続いて、例えば電解メッキ法またはスパッタリング法により、上記接続孔９を埋め込む状態で、バリア膜１０上に例えばＣｕからなる導電膜１１’を形成する。

その後、図２（ｈ）に示すように、ＣＭＰ法により、配線パターンとして不要な導電膜１１’（前記図２（ｇ）参照）およびバリア膜１０を除去し、配線層間絶縁膜８を露出させる。これにより、接続孔９にバリア膜１０を介してＣｕからなるヴィア１１が形成される。この際、ヴィア１１の高さが８０ｎｍとなるように、ＣＭＰの研磨時間を調整する。

続いて、例えば無電解メッキ法により、ヴィア１１上に例えばＣｏＷＰからなるメタルキャップ膜１２を選択的に形成する。ここで、メタルキャップ膜１２の成膜は、上述したメタルキャップ膜７と同一条件で行うこととする。

この後の工程は、図１（ａ）〜図２（ｈ）を用いて説明した工程と同様であるため、各膜の成膜条件やエッチング条件等は省略する。すなわち、図３（ｉ）に示すように、メタルキャップ膜１２上および配線層間絶縁膜８上に、配線間絶縁膜１３として、有機系の低誘電材料からなる第１の低誘電材料層１３ａと、無機系の低誘電材料からなる第２の低誘電材料層１３ｂとを順次積層する。ここでは、第１の低誘電材料層１３ａとして、例えばＰＡＥ膜を６５ｎｍの膜厚で形成し、第２の低誘電材料層１３ｂとして、例えばＳｉＯＣ膜を１００ｎｍの膜厚で形成する。次に、図３（ｊ）に示すように、第２の低誘電材料層１３ｂ上に、第２配線溝パターンが設けられたレジストマスクＲ₃を形成する。

次いで、図３（ｋ）に示すように、レジストマスクＲ₃（前記図３（ｊ）参照）を用いて、第１の低誘電材料層１３ａと第２の低誘電材料層１３ｂとが順次積層された配線間絶縁膜１３をエッチングし、配線間絶縁膜１３に、メタルキャップ膜１２および配線層間絶縁膜８に達する第２配線溝１４を形成する。この際、配線層間絶縁膜８に対する第１の低誘電材料層１３ａのエッチング選択比（ＰＡＥ／ＳｉＯＣ）は１００以上の高選択比となるため、配線層間絶縁膜８がエッチングされることは、ほとんど無い。これにより、第２配線溝１４の開口幅およびウエハ面内における第２配線溝１４の位置によらず、均一な深さの第２配線溝１４を形成することが可能である。

その後、例えばＮＨ₃プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を施すことにより、レジストマスクＲ₃およびエッチング処理の際に生じた残留付着物を完全に除去する。

次いで、図４（ｌ）に示すように、例えばスパッタリング法により、第２配線溝１４の内壁を覆う状態で、第２の低誘電材料層１３ｂ上に例えばＴａからなるバリア膜１５を成膜する。続いて、例えば電解メッキ法またはスパッタリング法により、第２配線溝１４を埋め込む状態で、バリア膜１５上に例えばＣｕからなる導電膜１６’を形成する。

その後、図４（ｍ）に示すように、ＣＭＰ法により、配線パターンとして不要な導電膜１６’（前記図４（ｌ）参照）およびバリア膜１５を除去し、第２の低誘電材料層１３ｂを露出させる。これにより、第２配線溝１４にシングルダマシン構造のＣｕからなる埋め込み配線（第２配線）１６が形成される。この際、配線膜厚が１１５ｎｍになるように上記ＣＭＰの研磨時間を調整する。続いて、ＣＭＰ後に露出した第２の低誘電材料層１３ｂの表面に改質処理を施して、第２の低誘電材料層１３ｂの表面側に改質層１７を形成する。次いで、第２配線１６上に、選択的にＣＯＷＰからなるメタルキャップ膜１８を形成する。

このような半導体装置の製造方法および半導体装置によれば、配線間絶縁膜２、１３と配線層間絶縁膜８とが低誘電材料で構成されることから、配線間と配線層間の実効的な比誘電率が低減されるため、配線間容量を低減することができる。また、無機系の低誘電材料からなる配線層間絶縁膜（ＳｉＯＣ）８上に有機系の低誘電材料からなる第１の低誘電材料層（ＰＡＥ）１３ａが形成されるため、配線層間絶縁膜（ＳｉＯＣ）８に対する第１の低誘電材料層（ＰＡＥ）１３ａのエッチング選択比が高くなる。これにより、配線層間絶縁膜８に第２配線溝１４を形成する際、第２配線溝１４の開口幅やウエハ面内の位置によって、第２配線溝１４が異なる深さに掘り込まれることが防止され、均一な深さの第２配線溝１４を加工制御性よく形成することができる。したがって、配線抵抗と配線間容量のばらつきを抑制することができる。以上のことから、デバイス性能を向上させることができる。

また、配線間絶縁膜２の上層側を構成する第２の低誘電材料層２ｂの表面に改質処理を施し、改質層６を形成することで、改質層６上に形成される配線層間絶縁膜８とのエッチング選択比が高くなることから、接続孔９を形成する際、第１配線５と接続孔９とで合わせずれが生じたとしても、接続孔９底部のスリットの形成を抑制することができる。したがって、このスリットに起因する接続孔９への導電膜１１’の埋め込み不良を防止することができる。

さらに、配線層間絶縁膜８を多孔質化されたＳｉＯＣ膜で形成することから、上記改質層６に対する配線層間絶縁膜８のエッチング選択比がさらに高くなる。これにより、接続孔９底部のスリットの形成をさらに抑制することができる。

（第２実施形態）
次に、本発明の半導体装置の製造方法にかかる第２の実施形態について、図５の製造工
程断面図を用いて説明する。なお、第１実施形態と同様の構成には同一の番号を付して説
明し、詳細な説明は省略する。また、第１実施形態において図１（ａ）〜図１（ｂ）を用いて説明した、下地基板１上に設けられた配線間絶縁膜２に第１配線溝３を形成する工程までは、第１実施形態と同様に行うこととする。

まず、図５（ａ）に示すように、スパッタリング法等の物理的気相成長（Physical Vapor Deposition(ＰＶＤ)）法により、第１配線溝３の内壁を覆う状態で、第２の低誘電材料層２ｂ上に、２atomic％程度のマンガン（Ｍｎ）を含有するＣｕ−Ｍｎ合金からなるシード層２１を形成する。

次に、図５（ｂ）に示すように、例えば電解メッキ法により、第１配線溝３を埋め込む状態で、シード層２１（前記図５（ａ）参照）上に、例えばＣｕからなる導電膜１１’を１０００ｎｍ堆積する。その後、酸素雰囲気下で３００℃３０分の熱処理を行うことで、シード層２１中のＭｎを配線間絶縁膜２の構成材料（例えばＳｉ、Ｏまたは膜中の水分）と反応させて、第１配線溝３の内壁に、Ｍｎ化合物（例えば、ＭｎＳｉ_xＯ_y、ＭｎＯ_z）からなる自己形成バリア膜２２を２ｎｍ〜３ｎｍ程度の膜厚で形成する。この際、自己形成バリア膜２２の形成に必要なＭｎ以外の過剰なＭｎの一部は、導電膜１１’の表面で雰囲気中の酸素と反応し、ＭｎＯ膜２２’が形成される。

次いで、図５（ｃ）に示すように、ＣＭＰ法により、上記ＭｎＯ膜２２’（前記図５（ｂ）参照）とともに、配線パターンとして不要な導電膜１１’（前記図５（ｂ）参照）および自己形成バリア膜２２を除去し、第２の低誘電材料層２ｂを露出させる。これにより、第１配線溝３に上記自己形成バリア膜２２を介して第１配線５を形成する。その後、第１実施形態と同様に、第２の低誘電材料層２ｂの表面に改質処理を施して、第２の低誘電材料層２ｂの表面側に改質層６を形成する。

次いで、図５（ｄ）に示すように、第１実施形態と同様に、第１配線５上に選択的に、ＣｏＷＰ膜からなるメタルキャップ膜７を形成する。

この後の工程は、図２（ｅ）〜図４（ｍ）を用いて説明した第１実施形態と同様に行うことで、図５（ｅ）に示すような多層配線構造を形成する。ただし、接続孔９および第２配線溝１４の内壁には、バリア膜１０（前記図２（ｇ）参照）、バリア膜１５（前記図４（ｌ）参照）は形成せずに、上述した自己形成バリア膜２２と同様の方法により、Ｍｎ化合物からなる自己形成バリア膜２３、２４をそれぞれ形成する。

このような半導体装置の製造方法および半導体装置であっても、配線間絶縁膜２、１３と配線層間絶縁膜８とが低誘電材料で構成されることから、配線間と配線層間の実効的な比誘電率が低減される。また、配線層間絶縁膜（ＳｉＯＣ）８上に第１の低誘電材料層（ＰＡＥ）１３ａが形成されるため、配線層間絶縁膜（ＳｉＯＣ）８に対する第１の低誘電材料層（ＰＡＥ）１３ａのエッチング選択比が高くなり、均一な深さの第２配線溝１４を加工制御性よく形成することができる。さらに、第２の低誘電材料層２ｂの表面に改質層６を形成し、多孔質化されたＳｉＯＣ膜で配線層間絶縁膜８を形成することから、接続孔９の形成の際に接続孔９の底部のスリットの形成が抑制される。したがって、第１実施形態と同様の効果を奏することができる。

また、第１配線溝３、接続孔９、第２配線溝１４の内壁を覆うバリア膜として、Ｍｎ化合物からなる自己形成バリア膜２２、２３、２４を形成することで、第１実施形態よりもバリア膜を薄くすることができるため、配線抵抗を低減することができる。

（第３実施形態）
次に、本発明の半導体装置の製造方法にかかる第３の実施形態について、図６の製造工
程断面図を用いて説明する。なお、第２実施形態と同様の構成には同一の番号を付して説
明し、詳細な説明は省略する。また、第２実施形態において、図５（ａ）〜図５（ｃ）を用いて説明した、下地基板１上に設けられた配線間絶縁膜２に第１配線溝３を形成し、第１配線溝３に自己形成バリア膜２２を介して第１配線５を形成した後、第２の低誘電材料層２ｂの表面側に改質層６を形成する工程までは、第２実施形態と同様であることとする。

まず、図６（ａ）に示すように、第１配線５上および改質層６上に、ＣＶＤ法により、配線層間絶縁膜（ＳｉＯＣ）８を形成する。この際、成膜時の熱により、第１配線溝３の内壁を覆う状態で設けられたＣｕＭｎ合金からなるシード層２１（前記図５（ａ）参照）から第１配線５中に拡散されたＭｎが、配線層間絶縁膜８の構成材料（例えば、Ｓｉ、Ｏまたは膜中の水分）と反応することで、第１配線５の表面にＭｎ化合物からなる自己形成バリア膜２５が形成される。その後、自己形成バリア膜２５を確実に形成するため、３００℃３０分程度の熱処理を行う。これにより、自己形成バリア膜２５が２ｎｍ〜３ｎｍの膜厚で形成される。

次いで、図６（ｂ）に示すように、配線層間絶縁膜８に第１配線５に達する接続孔９を形成する。このエッチングにより、上記自己形成バリア膜２５の膜厚は薄いため、除去される。

この後の工程は、図５（ｅ）を用いて説明した第２実施形態と同様に行う。ただし、ヴィア１１上にメタルキャップ膜１２（前記図５（ｅ）参照）は形成せずに、自己形成バリア膜２５と同様の方法により、ヴィア１１の表面に自己形成バリア膜（図示省略）を形成する。また、ここでの図示は省略するが、第２配線１６上および配線間絶縁膜１３上に、例えばＳｉＯＣからなる配線層間絶縁膜を形成し、熱処理を行うことで、第２配線１６の表面に自己形成バリア膜（図示省略）を形成する。

このような半導体装置の製造方法および半導体装置であっても、配線間絶縁膜２、１３と配線層間絶縁膜８とが低誘電材料で構成されることから、配線間と配線層間の実効的な比誘電率が低減される。また、配線層間絶縁膜（ＳｉＯＣ）８上に第１の低誘電材料層（ＰＡＥ）１３ａが形成されるため、配線層間絶縁膜（ＳｉＯＣ）８に対する第１の低誘電材料層（ＰＡＥ）１３ａのエッチング選択比が高くなり、均一な深さの第２配線溝１４を加工制御性よく形成することができる。さらに、第２の低誘電材料層２ｂの表面側に改質層６を形成し、多孔質化されたＳｉＯＣ膜で配線層間絶縁膜８を形成することから、接続孔９の底部のスリットの形成が抑制される。また、Ｍｎ化合物からなる自己形成バリア膜２２、２３、２４を形成することで、第１実施形態よりもバリア膜を薄くすることができるため、配線抵抗を低減することができる。したがって、第２実施形態と同様の効果を奏することができる。

さらに、本実施形態の半導体装置の製造方法および半導体装置によれば、バリア膜を介さずに第１配線５、ヴィア１１および第２配線１６が連続した状態で形成される。これにより、第２実施形態の半導体装置と比較して、配線抵抗を低減することができるとともに、ＥＭ耐性やＳＭ耐性等の配線信頼性を向上させることができる。

（第４実施形態）
次に、本発明の半導体装置の製造方法にかかる第４実施形態について、図７の製造工程断面図を用いて説明する。上述した第１実施形態〜第３実施形態の半導体装置の製造方法では、配線間絶縁膜と配線層間絶縁膜との間にエッチングストパー膜が設けられていない例について説明したが、部分的にエッチングストッパー膜が設けられていても、本発明は適用可能である。ここでは、第３実施形態において図６（ｂ）を用いて説明した配線間絶縁膜２と配線層間絶縁膜８との間および配線間絶縁膜１３上にエッチングストッパー膜が設けられる例について説明する。

なお、第３実施形態と同様の構成には同一の番号を付して説明し、詳細な説明は省略する。また、第３実施形態において図６（ａ）を用いて説明した、下地基板１上に設けられた配線間絶縁膜２に第１配線溝３を形成し、第１配線溝３に自己形成バリア膜２２を介して第１配線５を形成する工程までは、第３実施形態と同様に行うこととする。

図７（ａ）に示すように、第１配線５を形成した後、第１配線５上および第２の低誘電率層２ｂ上に、例えば比誘電率３．５〜５程度のＳｉＣ膜からなるエッチングストッパー膜２６を３０ｎｍの膜厚で形成する。このＳｉＣ膜を成膜する際には、一例として、平行平板型プラズマＣＶＤ装置を用い、シリコン源として使用するガスには、メチルシランを用いる。また、成膜条件として基板温度を３００℃〜４００℃、プラズマパワーを１５０Ｗ〜３００Ｗ、成膜雰囲気の圧力を１００Ｐａ〜１０００Ｐａ程度に設定する。

この際、第３実施形態と同様に、エッチングストッパー膜２６の成膜時の熱により、第１配線５中に拡散されたＭｎがエッチングストッパー膜２６の構成材料と反応し、第１配線５の表面にＭｎ化合物からなる自己形成バリア膜２５が形成される。なお、ここでは、第２の低誘電材料層２ｂ上に上記エッチングストッパー膜２６が設けられるため、第２の低誘電材料層２ｂの表面側に改質層６（前記図５（ｃ）参照）を形成しなくてもよい。

次いで、図７（ｂ）に示すように、エッチングストッパー膜２６上に配線層間絶縁膜８を形成する。この際、第１実施形態では、配線層間絶縁膜８として、多孔質化したＳｉＯＣ膜を形成することで、改質層６（前記図６（ａ）参照）に対する配線層間絶縁膜８のエッチング選択比が高くなるようにしたが、この場合には、第２の低誘電材料層２ｂ上に上記エッチングストッパー膜２６が設けられるため、配線層間絶縁膜８に用いるＳｉＯＣ膜を多孔質化しなくてもよい。

続いて、エッチングによりエッチングストッパー膜２６に達する状態の接続孔９を形成し、接続孔９の底部のエッチングストッパー膜２６をエッチング除去して、第１配線５の表面を露出させる。このエッチングにより、第１配線５の表面に設けられた自己形成バリア膜２５は除去される。この後の工程は、第３実施形態において、図６（ｂ）を用いて説明した工程と同様に行うこととする。ただし、第２配線１６上および第２の低誘電材料層１３ｂ上には、例えばＳｉＣからなるエッチングストッパー膜２７を３０ｎｍの膜厚で形成する。なお、この場合には、第２の低誘電材料層１３ｂの表面側に改質層１７（前記図６（ｂ）参照）を形成しなくてもよい。

このような半導体装置の製造方法および半導体装置によれば、配線間絶縁膜２と配線層間絶縁膜８との間および配線間絶縁膜１３上に比誘電率３．５〜５程度のＳｉＣからなるエッチングストッパー膜２６、２７が形成されるため、第１実施形態〜第３実施形態における半導体装置よりも配線間および配線層間の実効的な比誘電率は高くなる。しかし、配線間絶縁膜２、１３と配線層間絶縁膜８とが低誘電材料で構成されるとともに、配線層間絶縁膜８と配線間絶縁膜１３との間にはエッチングストッパー膜は形成されないため、背景技術で図８を用いて説明した従来の半導体装置と比較して、上記実効的な比誘電率を低減することができる。

また、配線層間絶縁膜（ＳｉＯＣ）８上に第１の低誘電材料層（ＰＡＥ）１３ａが形成されるため、配線層間絶縁膜（ＳｉＯＣ）８に対する第１の低誘電材料層（ＰＡＥ）１３ａのエッチング選択比が高くなり、均一な深さの第２配線溝１４を加工制御性よく形成することができる。さらに、Ｍｎ化合物からなる自己形成バリア膜２２、２３、２４を形成することで、配線抵抗を低減することができる。

また、バリア膜を介さずに第１配線５、ヴィア１１および第２配線１６が連続した状態で形成されることから、第２実施形態の半導体装置と比較して、配線抵抗を低減することができるとともに、ＥＭ耐性やＳＭ耐性等の配線信頼性を向上させることができる。

本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。 本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。 本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その３）である。 本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その４）である。 本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図である。 本発明の半導体装置の製造方法に係る第３実施形態を説明するための製造工程断面図である。 本発明の半導体装置の製造方法に係る第４実施形態を説明するための製造工程断面図である。 従来の半導体装置の製造方法を説明するための製造工程断面図である。 従来の半導体装置の製造方法における課題を説明するための製造工程断面図である。

符号の説明

１…下地基板、２，１３…配線間絶縁膜、２ａ，１３ａ…第１の低誘電材料層、２ｂ，１３ｂ…第２の低誘電材料層、３…第１配線溝、５…第１配線、６，１７…改質層、７、１２、１８…メタルキャップ膜、８…配線層間絶縁膜、９…接続孔、１１…ヴィア、１４…第２配線溝、１６…第２配線

Claims (11)

1. 低誘電材料で構成された配線間絶縁膜と配線層間絶縁膜とを備えた半導体装置の製造方法であって、
   下地基板上に、有機系の低誘電材料またはアモルファスカーボンで構成された第１の低誘電材料層と無機系の低誘電材料で構成された第２の低誘電材料層とを順次積層してなる配線間絶縁膜を形成した後、当該配線間絶縁膜に前記下地基板に達する配線溝を形成し、この配線溝に導電膜を埋め込んで配線を形成する第１の工程と、
   下地基板上に、無機系の低誘電材料からなる配線層間絶縁膜を形成した後、当該配線層間絶縁膜に前記下地基板に達する接続孔を形成し、この接続孔に導電膜を埋め込んでヴィアを形成する第２の工程とを有し、
   前記第１の工程および前記第２の工程のいずれかを先に行う
   ことを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第１の工程の後に、前記第２の工程を行い、
   前記第１の工程と前記第２の工程の間に、前記第２の低誘電材料層の表面に改質処理を行うことで、当該第２の低誘電材料層の表面側に改質層を形成する工程を行う
   ことを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記第１の工程の後に、前記第２の工程を行い、
   前記第２の工程では、前記第２の低誘電材料層に対する前記配線層間絶縁膜のエッチング選択比が高くなるように、前記配線層間絶縁膜を形成する
   ことを特徴とする半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法において、
   前記第２の工程の後に、連続して前記第１の工程を行い、
   前記第１の工程では、前記ヴィア上および前記配線層間絶縁膜上に、前記第１の低誘電材料層を形成する
   ことを特徴とする半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法において、
   前記第１の工程と前記第２の工程とを交互に繰り返して行う
   ことを特徴とする半導体装置の製造方法。
6. 請求項１記載の半導体装置の製造方法において、
   前記第１の工程の後および前記第２の工程の後に、
   前記配線上または前記ヴィア上に、選択的にメタルキャップ膜を形成する工程を行う
   ことを特徴とする半導体装置の製造方法。
7. 請求項１記載の半導体装置の製造方法において、
   前記第１の工程では、前記配線溝を形成した後、当該配線溝の内壁を覆う状態で、前記導電膜を構成する導電材料と当該導電材料以外の金属とからなる合金膜を形成し、この合金膜上に前記導電膜を埋め込むことで、前記配線溝に、前記金属と前記配線間絶縁膜の構成材料とを反応させてなるバリア膜を介して前記配線を形成するとともに、
   前記第２の工程では、前記接続孔を形成した後、当該接続孔の内壁を覆う状態で、前記導電膜を構成する導電材料と当該導電材料以外の金属とからなる合金膜を形成し、この合金膜を介して前記導電膜を埋め込むことで、前記接続孔に、前記金属と前記配線層間絶縁膜の構成材料とを反応させてなるバリア膜を介して前記ヴィアを形成する
   ことを特徴とする半導体装置の製造方法。
8. 請求項７記載の半導体装置の製造方法において、
   前記第１の工程の後に、連続して前記第２の工程を行い、
   前記第２の工程では、前記配線上および前記第２の低誘電材料層上に、前記配線層間絶縁膜を形成し、前記配線の表面に、前記合金膜中の前記金属と前記配線層間絶縁膜の構成材料とを反応させてなる前記バリア膜を形成する
   ことを特徴とする半導体装置の製造方法。
9. 請求項７記載の半導体装置の製造方法において、
   前記第２の工程の後に、連続して前記第１の工程を行い、
   前記第１の工程では、前記ヴィア上および前記配線層間絶縁膜上に、前記第１の低誘電材料層を形成し、前記ヴィアの表面に、前記合金膜中の前記金属と当該第１の低誘電材料層の構成材料とを反応させてなる前記バリア膜を形成する
   ことを特徴とする半導体装置の製造方法。
10. 低誘電材料で構成された配線間絶縁膜と配線層間絶縁膜とを備えた半導体装置であって、
    有機系の低誘電材料またはアモルファスカーボンで構成された第１の低誘電材料層と無機系の低誘電材料で構成された第２の低誘電材料層とを順次積層してなる配線間絶縁膜を貫通する状態で配線が設けられた第１の層と、
    無機系の低誘電材料からなる配線層間絶縁膜を貫通する状態でヴィアが設けられた第２の層とを備え、
    下地基板上に、前記配線と前記ヴィアとを連通させる状態で、前記第１の層と前記第２の層とが積層されている
    ことを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、
    前記第１の層上に前記第２の層が設けられており、
    前記第１の層を構成する前記第２の低誘電材料層の表面側には、改質処理により形成された改質層が設けられている
    ことを特徴とする半導体装置。
    

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