KR20080108464A - 반도체 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

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미츠아키 시미즈
슈이치 야기
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스미또모 가가꾸 가부시키가이샤
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Abstract

본 발명은 전류 히스테리시스 특성이 양호하고 순방향 게이트 누설을 저감시킬 수 있는 갈륨나이트라이드계 전계 효과 트랜지스터를 제공하는 것을 목적으로 한다. 게이트 절연막(108)을 갖는 갈륨나이트라이드계 전계 효과 트랜지스터(100)에 있어서, 게이트 절연막(108)을 구성하는 재료의 일부 혹은 전부가, 비유전률 9 이상 22 이하의 유전체이고, 게이트 절연막(108)에 접하는 반도체 결정층 A(104)와, 반도체 결정층 A(104)에 근접하여, 반도체 결정층 A(104)보다 큰 전자 친화력을 갖는 반도체 결정층 B(103)로 구성되는 헤테로 접합을 갖고 있다. 게이트 절연막(108)을 구성하는 재료 중 적어도 일부에, HfO2, HfAlO, HfAlON 또는 HfSiO 등의 산화하프늄을 포함하도록 하는 것이 바람직하다.

Description

반도체 전계 효과 트랜지스터 및 그 제조 방법{SEMICONDUCTOR FIELD EFFECT TRANSISTOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 전계 효과 트랜지스터, 반도체 집적 회로 및 이들의 제조 방법에 관한 것이다.
전계 효과 트랜지스터는 증폭기, 스위치 등의 전자 부품으로서 널리 사용되고 있고, 전류의 경로(채널) 형태에 의해 몇 종류로 분류된다. 한 형태로서 2차원 전자 가스(2DEG)를 이용한 것이 있고, 2DEG를 이용한 전계 효과 트랜지스터는 2DEG를 형성하는 계면의 형태에 의해 2종류로 분리된다. 하나는, 2DEG를 산화막/반도체 결정 계면에 형성한 것이고, 또 하나는 동계(同系)의 반도체 결정/반도체 결정 계면에 형성한 것이다. 전자의 대표예로서 Si-M0S 전계 효과 트랜지스터가 있고, 후자의 대표예로서 GaN계의 고전자 이동도 전계 효과 트랜지스터(GaN-HEMT)가 있다.
Si-M0S 전계 효과 트랜지스터는, 게이트 바이어스를 제어함으로써, Si 산화막/Si 반도체 결정 계면에 극성이 반전한 채널을 형성하는 구성으로 되어 있어, 게이트 바이어스를 순방향(n형 채널이면 플러스의 전압)으로 인가하면, 산화막의 내압의 범위 내에서 보다 많은 캐리어를 해당 계면에 유기(誘起)할 수 있어, 보다 높은 전류 밀도를 얻을 수 있다고 하는 우수한 이점을 갖고 있다. 그러나, 전자가 결 정계가 다른 계면을 주행하기 때문에, 계면의 결정 격자의 혼란에 의한 산란을 받아, 충분한 전자 주행 속도를 얻을 수 없어, 고주파 신호의 증폭이나 고속의 스위칭에는 한계가 있다고 하는 문제점을 갖고 있다.
한편, GaN-HEMT의 경우에는, 친화력이 다른 동계의 반도체 결정인 AlGaN층과 GaN층을 접합함으로써, 그 접합 계면에 캐리어를 유기한 채널을 형성하는 구성으로 되어 있다. 이 계면은 동계 결정의 헤테로 접합 계면이기 때문에, 전자의 산란은 작고 높은 전자 주행 속도를 실현할 수 있기 때문에, 고주파 신호의 증폭이나 고속의 스위칭에 적합하다. 그러나, GaN-HEMT의 경우, 순방향 게이트 바이어스를 인가함으로써, 드레인 전류 밀도를 향상시키는 것은 거의 불가능하다. 그것은 동계의 결정 사이에서는 전자 친화력의 차가 작기 때문에, 유기된 캐리어가 용이하게 전자 친화력이 작은 결정을 빠져나가 게이트 전극으로 흘러 들어오는, 소위 게이트 리크를 발생시키기 때문이다. 이 문제점을 개선하기 위해, AlGaN층의 Al 조성을 늘림으로써 AlGaN층과 GaN층의 전자 친화력의 차를 크게 하는 수법이 공지되어 있다(비특허 문헌 1). 순방향 게이트 리크를 저감하는 다른 수법으로서, 반도체 결정층에 접하여 해당 반도체 결정층보다 작은 전자 친화력을 갖는 재료에 의한 막을 적층하는 수법도 공지되어 있다(비특허 문헌 2).
[비특허 문헌 1] Masataka higashiwaki et al., Japanese Journal of Applied Physics, Vol44. No16, 2005
[비특허 문헌 2] Narihiko maeda et al., Applied Physics Letter 87, 073504, 2005
그러나, AlGaN층의 Al 조성을 늘리는 방법에 의하면, 계면에서의 합금 산란의 증가나 계면의 격자 부정합 확대에 의한 결정성의 악화 등의 문제점이 발생하여, 기대되는 정도의 효과는 얻을 수 없다.
또한, 반도체 결정층에 접하여 해당 반도체 결정층보다 작은 전자 친화력을 갖는 재료에 의한 막을 적층하는 수법에 의하면, 역방향의 리크 전류는 크게 저감할 수 있었지만 순방향의 리크 전류를 떨어뜨리는 효과는 충분하지 않고, 그 때문에 충분한 순방향 게이트 바이어스는 인가할 수 없어, 실용화에는 한계가 있었다.
이와 같이, 종래 기술에 의하면, 높은 전자 주행 속도, 높은 이득, 높은 드레인 전류 밀도를 겸비한 전계 효과 트랜지스터를 제작하는 것은 곤란했다.
본 발명의 목적은, 종래 기술에 있어서의 전술한 문제를 해결할 수 있는 고성능의 갈륨나이트라이드계 전계 효과 트랜지스터를 제공하는 것에 있다.
본 발명의 다른 목적은, 전류 히스테리시스 특성이 양호하고 순방향 게이트 리크를 저감시킬 수 있는 갈륨나이트라이드계 전계 효과 트랜지스터를 제공하는 것에 있다.
본 발명의 다른 목적은, 높은 전자 속도, 높은 이득, 높은 드레인 전류 밀도를 실현할 수 있는 갈륨나이트라이드계 전계 효과 트랜지스터를 제공하는 것에 있다.
상기 과제를 해결하기 위해서, 본 발명에 의한 전계 효과 트랜지스터는, 갈륨나이트라이드계의 반도체 결정층 A와 반도체 결정층 B 사이의 헤테로 계면에 유기된 캐리어를 채널로 하고 있고, 반도체 결정층 A와 게이트 전극 사이에 게이트 절연막을 마련하며, 해당 게이트 절연막의 재료 중 적어도 일부에 산화하프늄을 포함하도록 한 것이다.
청구항 1에 기재한 발명에 의하면, 게이트 절연막을 갖는 갈륨나이트라이드계 전계 효과 트랜지스터로서, 해당 게이트 절연막을 구성하는 재료의 일부 혹은 전부가, 비유전률 9 이상 22 이하의 유전체이고, 해당 게이트 절연막에 접하는 반도체 결정층 A와, 해당 반도체 결정층 A에 근접하여, 해당 반도체 결정 A보다 큰 전자 친화력을 갖는 반도체 결정층 B로 구성되는 헤테로 접합을 갖는 반도체 전계 효과 트랜지스터가 제안된다.
청구항 2에 기재한 발명에 의하면, 청구항 1의 발명에 있어서, 반도체 결정층 A가, AlxInyGa(1-x-y)N계 결정(0≤x, y≤1, x+y≤1)인 반도체 전계 효과 트랜지스터가 제안된다.
청구항 3의 발명에 의하면, 청구항 1 또는 2에 기재한 발명에 있어서, 게이트 절연막을 구성하는 재료의 일부 또는 전부가 산화하프늄을 포함하는 반도체 전계 효과 트랜지스터가 제안된다.
청구항 4의 발명에 의하면, 청구항 1 내지 청구항 3 중 어느 한 항에 기재한 발명에 있어서, 게이트 절연막을 구성하는 재료의 일부 또는 전부가 HfxAl1 -xOy(0<x<1, 1≤y≤2)를 포함하는 반도체 전계 효과 트랜지스터가 제안된다.
청구항 5의 발명에 의하면, 청구항 1 내지 청구항 4 중 어느 한 항에 기재한 전계 효과 트랜지스터를 구성 요소로 하는 반도체 집적 회로가 제안된다.
청구항 6의 발명에 의하면, 청구항 1 내지 청구항 4 중 어느 한 항에 기재한 반도체 전계 효과 트랜지스터의 제조 방법에 있어서, 절연층을 형성한 후, 300℃ 이상으로 열처리를 가하는 것을 포함하여 이루어지는 반도체 전계 효과 트랜지스터의 제조 방법이 제안된다.
청구항 7의 발명에 의하면, 청구항 6에 기재한 반도체 전계 효과 트랜지스터의 제조 방법에 있어서, 300℃ 이상의 열처리가 게이트 전극의 형성 후에 실시되는 것을 포함하여 이루어지는 반도체 전계 효과 트랜지스터의 제조 방법이 제안된다.
청구항 8의 발명에 의하면, 청구항 5에 기재한 반도체 집적 회로의 제조 방법에 있어서, 절연층을 형성한 후, 300℃ 이상으로 열처리를 가하는 것을 포함하여 이루어지는 반도체 집적 회로의 제조 방법이 제안된다.
청구항 9의 발명에 의하면, 청구항 8에 기재한 반도체 집적 회로의 제조 방법에 있어서, 300℃ 이상의 열처리가 게이트 전극의 형성 후에 실시되는 것을 포함하여 이루어지는 반도체 집적 회로의 제조 방법이 제안된다.
도 1은 본 발명의 일 실시 형태를 도시하는 개략 단면도.
도 2는 비교예의 디바이스의 개략 단면도.
도 3은 실시예 1과 비교예 1의 게이트 전류 밀도-게이트 전압 특성을 도시한 도면.
도 4는 실시예 1과 비교예 1의 드레인 전류 밀도의 천이 특성을 도시한 도 면.
도 5는 비교예 2의 드레인 전류-드레인 전압 곡선의 히스테리시스 특성을 도시한 도면.
도 6은 실시예 1의 드레인 전류-드레인 전압 곡선의 히스테리시스 특성을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
101, 201: 기초 기판
102, 202: 완충층
103, 203: 반도체 결정층 B
104, 204: 반도체 결정층 A
105, 205: 소스 전극
106, 206: 드레인 전극
107, 207: 분리층
108: 게이트 절연막
109, 208: 게이트 전극
이하, 도면을 참조하여 본 발명의 실시 형태의 일례에 대해 상세히 설명한다.
도 1은, 본 발명에 의한 전계 효과 트랜지스터의 실시 형태의 일례의 단면도이다. 본 실시 형태에서는, 기초 기판(101) 상에, 본 발명에 의한 갈륨나이트라이 드계 전계 효과 트랜지스터인 GaN-HEMT를 복수 형성하여 이루어지는 반도체 집적 회로의 경우를 예로서 설명하지만, 본 발명은 GaN-HEMT에 한정되는 것이 아니며, 또한 반도체 집적 회로에 한정되는 것도 아니다.
도 1에 도시하는 반도체 집적 회로(1)는, 기초 기판(101) 상에 본 발명에 의한 전계 효과 트랜지스터(100)가 복수 형성되어 이루어져 있지만, 도 1에서는, 간단화를 위해 전계 효과 트랜지스터(100)는 하나만 나타나 있다. 반도체 집적 회로(1)에는, 전계 효과 트랜지스터(100) 이외의 각종 디바이스가 마련되어 있더라도 좋은 것은 물론이지만, 전계 효과 트랜지스터(100)만을 복수 마련한 구성이라도 좋다. 여기서는, 전계 효과 트랜지스터(101)는, 갈륨나이트라이드계 전계 효과 트랜지스터인 GaN-HEMT로서 구성되어 있다.
이하, 도 1을 참조하면서, 1개의 전계 효과 트랜지스터(100)에 착안하여 그 구성, 동작에 대해 설명하지만, 도시하지 않는 다른 전계 효과 트랜지스터에 대해서도 마찬가지이다. 전계 효과 트랜지스터(100)는, 기초 기판(101) 상에 완충층(102)이 형성되어 이루어지는 기판 상에 형성되어 있다.
기초 기판(101)으로서는, SiC 기판, 사파이어 기판, Si 기판, GaN 기판 등, 기초 기판(101) 상에 형성되는 에피택셜층과의 사이에서 격자 상수차(lattice constant difference)가 작거나 또는 거의 없는 단결정 기판을 이용할 수 있다. 기초 기판(101)은, 반절연성의 것이 바람직하지만, 도전성이 것이라도 사용할 수 있다. 여러가지 사이즈의 것이 시판되어 있지만, 크기에 제한은 없다. 또한, 여러가지 오프 각도 및 오프 방위의 것이 시판되어 있지만, 이들에도 제한은 없고, 어떠 한 것이라도 사용할 수 있다. 기초 기판(101)의 면 방위는 극성 면이나 무극성 면이라도 제한없이 사용할 수 있다. 이와 같이, 기초 기판(101)은 시판되어 있는 것을 사용할 수 있다.
기초 기판(101) 상에 마련되는 완충층(102)은, 기초 기판(101) 상에 마련되는 각종 반도체 결정층과 기초 기판(101) 사이의 격자 정수차에 따라 발생하는 변형의 완화나, 기초 기판(101)에 포함되어 있는 불순물의 영향을 방지하는 등의 목적에서 도입되어 있다. 완충층(102)의 재료로서는 AlN, AlGaN, GaN 등을 사용할 수 있다. 완충층(102)은, 기초 기판(101) 상에 이들 재료를 MOVPE법, MBE법, HVPE법 등에 의해 적층하여 형성할 수 있다. 사용하는 원료는, 각 성장 방법에 적합한 원료가 시판되어 있기 때문에, 이것을 이용하는 것이 좋다. 완충층(102)의 두께에 특별히 제한은 없지만, 통상 3000 Å에서 20 ㎛의 범위이다.
완충층(102) 상에는, 반도체 결정층 B(103)가 형성되어 있고, 반도체 결정층 B(103) 상에는 별도의 반도체 결정층 A(104)가 형성되어 있다. 도 1에 도시된 바와 같이, 반도체 결정층 B(103)의 한쪽 면은 반도체 결정층 A(104)의 한쪽 면과 직접 접하는 구성으로 되어 있고, 게이트 바이어스 인가시에 반도체 결정층 B(103)와 반도체 결정층 A(104)의 계면으로서 반도체 결정층 B(103)측에 채널을 형성할 수 있도록 되어 있다.
상기 채널이 형성되도록 하기 위해서, 반도체 결정층 B(103)는, 반도체 결정층 A(104)보다 전자 친화력이 커지도록 해야 한다. 이하에, 상기 채널을 구성하기 위해 마련되어 있는 2개의 반도체 결정층 B(103) 및 반도체 결정층 A(104)에 대해 자세히 설명한다.
반도체 결정층 B(103)의 재료로서는 GaN을 사용할 수 있다. 반도체 결정층 B(103)의 적층은, 완충층(102)의 경우와 마찬가지로 MOVPE법, MBE법, HVPE법 등을 사용하여 행할 수 있다. 사용하는 원료는, 완충층(102)의 경우와 마찬가지로 각 성장 방법에 따라 원료가 시판되어 있기 때문에 이것을 이용할 수 있다. 반도체 결정층 B(103)의 두께는, 특별히 제한은 없지만 3000 Å에서 5 ㎛의 범위이고, 보다 바람직하게는 5000 Å에서 3 ㎛의 범위이며, 더욱 바람직하게는 700 Å에서 2 ㎛의 범위이다.
반도체 결정층 A(104)는, 반도체 결정층 B(103) 상에 AlGaN 혹은 AlInGaN을 결정 성장시켜 형성할 수 있고, 반도체 결정층 B(103)의 결정 성장 방법은, 반도체 결정층 B(103)의 경우와 마찬가지다. 반도체 결정층 A(104)로서 AlGaN을 결정 성장시키면, 반도체 결정층 B(103)와 반도체 결정층 A(104) 사이에서 격자 정수차가 발생하고, 이에 따라 피에조 전계를 발생시켜, 계면으로서 반도체 결정층 B(103)측(GaN층측)에 프리 캐리어를 유기시킬 수 있다.
한편, 반도체 결정층 A(104)로서 AlInGaN을 결정 성장시키면, Al과 In의 조성비를 조정하여 반도체 결정층 B(103) 및 반도체 결정층 A(104)를 격자 정합시킴으로써, 피에조 전계가 발생하는 것을 막고 게이트 바이어스 제로에 있어서 프리 캐리어가 발생하지 않아, 채널이 형성되지 않은 상태, 즉 E-mode 동작하는 전계 효과 트랜지스터를 제작할 수 있다.
본 발명에 의한 전계 효과 트랜지스터의 반도체 결정층 A(104)는 어느 것이 라도 좋지만, 어떤 경우라도 게이트 바이어스 인가시에 반도체 결정층 B(103)와 반도체 결정층 A(104)의 계면의 반도체 결정층 B(103)측에 채널이 형성되도록, 반도체 결정층 B(103)는 도체 결정층 A(104)보다 전자 친화력이 커지도록 재료계 및 조성을 선택하는 것이 중요하다.
반도체 결정층 A(104)에 있어서, 그 Al의 조성은, 반도체 결정층 B(103)에 비해 반도체 결정층 A(104)가 충분히 작은 전자 친화력이 되도록, 크게 하는 것이 바람직하다. 그러나, 앞서 서술한 대로, Al의 조성을 크게 하면 AlGaN층의 결정성의 열화가 발생하여, 얻어진 전계 효과 트랜지스터의 성능 저하나 동작 불량을 일으키는 것 등으로부터, 이들 요인을 감안하여 최적값을 선택해야 한다. 이러한 사정에서, Al의 조성 범위로서는 통상 0.1에서 0.6이 바람직하고, 보다 바람직하게는 0.15에서 0.5의 범위이며, 더욱 바람직하게는 0.2에서 0.4의 범위이다.
반도체 결정층 A(104)의 적층은, 완충층(102)이나 반도체 결정층 B(103)의 경우와 마찬가지로, MOVPE법, MBE법, HVPE법 등을 사용하여 행할 수 있다. 사용하는 원료는 각 성장 방법에 따라 원료가 시판되어 있기 때문에 이것을 이용하는 것이 바람직하다. 반도체 결정층 A(104)의 두께는, 특별히 제한은 없지만 30 Å에서 600 Å의 범위이고, 보다 바람직하게는 100 Å에서 500 Å의 범위이며, 더욱 바람직하게는 150 Å에서 400 Å의 범위이다.
본 실시 형태에서는, 반도체 결정층 A(104)를 단층으로 했다. 그러나, 반도체 결정층 A(104)를 탄성 변형 한계 내의 두께를 갖는 GaN층과 AlGaN층의 반복 적층 구조나, InGaN과 AlGaN의 반복 적층 구조로 하더라도 좋다.
반도체 결정층 A(104) 상에는, 소스 전극(105) 및 드레인 전극(106)이 형성되어 있는 것 외에, 게이트 절연막(108)을 통해 게이트 전극(109)이 형성되어 있다. 부호(107)로 나타나는 것은, 소자 분리를 위한 분리층이고, 분리층(107)을 마련함으로써, 기판 상에, 상기한 층 구조를 갖는 복수의 전계 효과 트랜지스터(100)가 서로 전기적으로 간섭하지 않도록 하여 형성되어 있다.
게이트 절연막(108)을 마련함으로써, 게이트 전극(109)에 순방향 바이어스 전압을 인가했을 때의 리크 전류를 작게 할 수 있기 때문에, 큰 순방향 전압을 인가할 수 있게 된다. 이 경우, 게이트 절연막(108)의 막 두께를 두껍게 할수록, 리크 전류를 작게 억제할 수 있지만, 게이트 절연막(108)의 막 두께가 두꺼워지면, 게이트 절연막(108)과 반도체 결정층 A(104)의 계면에 전자의 중간 준위가 쉽게 형성되어, 전류 히스테리시스를 일으킨다.
그래서, 본 발명자는 갈륨나이트라이드계 전계 효과 트랜지스터의 게이트 절연막의 재료에 대해 예의 검토한 결과, 게이트 절연막의 재료로서 산화하프늄을 포함하는 재료를 사용함으로써, 전류 히스테리시스의 발생을 억제하여, 순방향 바이어스 전압 인가시의 리크 전류를 작게 할 수 있는 고성능의 갈륨나이트라이드계 전계 효과 트랜지스터를 실현할 수 있음을 발견했다.
반도체 결정층 A(104) 상에 게이트 절연막(108)으로서 비유전률 9 이상 22 이하의 유전체를 형성한다. 이 범위를 일탈한 경우, 순방향 리크 전류를 효과적으로 억지할 수 없다. 비유전률 9 이상 22 이하의 유전체이면 효과가 있지만, 이 범위에서도 게이트 리크 저감에는 13에서 18의 범위가 보다 바람직하다. 유전률이 9 이상 22 이하인 재료로서는 Cr2O3, CuO, FeO, PbCO3, PbCl2, PbSO4, SnO2, ZrO2, ZrSiO4, Ta2O5, TiO2, BaTiO, HfSiO2, HfAlO, La2O3, CaHfO, HfAlON 등이 있다. 이들 재료계는 어느 것이나 효과가 있지만, 구동시의 전류 히스테리시스가 적은 등의 이유로부터 La2O3, CuO, ZrSiO4, HfSiO2, HfO2, HfAlO, CaHfO가 보다 바람직하고, HfO2, HfAlON, HfAlO, HfSiO가 보다 바람직하며, 가장 바람직하게는 HfAlO이다.
이들 재료의 결정계는 리크가 작은 것 등의 이유로부터, 게이트 절연막(108)으로서 이용하는 데 비정질 혹은 단결정이 바람직하고, 제막의 용이성 등으로부터 비정질인 것이 보다 바람직하다.
이와 같이, 게이트 절연막(108)을 구성하는 재료의 일부 또는 전부가 산화하프늄을 포함하는 경우, 예컨대, 게이트 절연막을 구성하는 재료의 일부 또는 전부가 HfxAl1-xOy(0<x<1, 1≤y≤2)를 포함하는 경우, 리크 전류를 효과적으로 감소시킬 수 있어, 그 조절을 가능하게 할 수 있다.
게이트 절연막(108)은 상기 재료와 다른 재료의 적층 구조라도 좋다. 예컨대, 전류 와해 현상을 억제할 수 있는 절연막으로서 알려지는 SiN을, 게이트 절연막(108)에 이용할 수 있다고 예시한 상기 재료와의 사이에, 1 nm에서 10 nm의 막 두께로 삽입하도록 한 적층 구조를 채용할 수 있다. 이 경우에 있어서, 조합하는 절연막 재료의 종류에 제한은 없다. 두께로서는, 효과적인 리크 전류 억제와 상호 컨덕턴스, 히스테리시스 등을 감안하여 3 nm에서 40 nm의 범위가 바람직하고, 5 nm에서 30 nm의 범위가 보다 바람직하며, 7 nm에서 20 nm이 가장 바람직하다.
또한, 반도체 결정층 B(103) 및 또는 반도체 결정층 A(104)의 일부를 에칭에 의해 제거한 구조(리세스 구조)로 하더라도 좋다. 이에 따라, 전계 효과 트랜지스터의 이득을 향상시키거나, 임계치 전압을 플러스가 되도록 조정함으로써 E-mode 동작시키는 것이 가능하다.
게이트 절연막(108)의 형성법으로서는, 열 CVD법, 플라즈마 CVD법, ALCVD법, MOCVD법, MBE법, 증착법, 스퍼터링법 등을 이용할 수 있다.
이들 수법으로 게이트 절연막(108)을 형성한 후, 어닐링 처리함으로써, 전류 히스테리시스를 저감시킬 수 있다. 따라서, 도 1에 도시하는 반도체 집적 회로(1)를 제조하는 경우, 또는 도 1에 도시하는 구성의 전계 효과 트랜지스터(100)를 단체(單體)로 제조하는 경우, 그 전류 히스테리시스 특성을 개선시키기 위해 게이트 절연막(108)을 형성한 후 어닐링 처리하는 것이 효과적이다.
이 어닐링 처리는, 게이트 절연막(108)의 형성 후로부터 디바이스 밀봉까지 사이의 적절한 타이밍에 실시하면 좋다. 해당 어닐링 처리는 300℃ 이상의 온도, 게이트 절연막(108)의 내열성의 범위 내(비정질을 유지할 수 있는 범위)에서 실시하지만, 통상은 300℃에서 900℃의 범위이다. 어닐링 처리 온도를 300℃∼900℃의 범위에서 행함으로써, 어닐링 처리를 하지 않는 경우에 비해, 그 전류 히스테리시스 특성을 한층 더 개선시킬 수 있다. 어닐링 처리 시간은 특별히 제한은 없지만, 효과와 공업적 효율성의 균형의 관점에서 10초에서 60분의 범위가 바람직하다. 분위기는 질소 및/혹은 Ar이 바람직하고, 보다 바람직하게는 질소이다.
게이트 절연막(108) 상에 형성되는 게이트 전극(109), 소스 전극(105), 드레 인 전극(106)의 재료로서는, 통상의 GaN-HEMT 디바이스에서 사용하는 재료 및 수법을 그대로 이용할 수 있다. 즉, 게이트 전극(108)의 재료로서는, Ni/Au, Pt 등이다. 소스 전극(105), 드레인 전극(106)의 재료로서는 Ti/Al, Ti/Mo 등이다. 이들의 형성은, 스퍼터링법, 증착법, CVD법 등을 이용할 수 있다.
어닐링 처리는 게이트 전극 형성 후에 실시하더라도 좋다. 그 경우, 히스테리시스를 저감할 수 있고 게이트 전극 재료에 손상을 부여하지 않는 온도 범위에서 실시한다. 이러한 온도 범위는 게이트 전극 재료의 내열성과의 균형으로 결정되지만, 일반적으로는 300℃에서 600℃의 범위이다.
상기에 있어서, 본 발명을 실시 형태의 일례에 기초하여 설명했지만, 상기에 개시된 본 발명의 실시 형태는 어디까지나 예시로서, 본 발명의 기술적 범위는 이들 실시 형태에 한정되지 않는다. 본 발명의 기술적 범위는 특허 청구 범위에 의해 나타나고, 특허 청구 범위의 기재와 균등한 의미 및 그 범위 내에서의 모든 변형을 더 포함하는 것이다.
실시예
이하에 실시예를 나타내어 본 발명을 더욱 상세히 설명하지만, 이하에 나타내는 실시예는 어디까지나 예시로서, 본 발명은 이것에 의해 제한되는 것이 아니다.
실시예 1
도 1에 도시한 구성의 GaN-HEMT를 이하와 같이 하여 작성했다.
기초 기판(101)으로서 준비된 반절연성의 SiC 기판(101)을 황산과 과산화수 소수의 혼합액으로 세정 처리한 후, MOCVD로 중에서 600℃로 가열하고, 캐리어 가스로서 수소를 60 SLM, 암모니아를 40 SLM, 항온조 온도 30℃로 설정한 용기로부터 TMA를 40 sccm 흘려, AlN이 완충층(102)으로서 500 Å 성장했다.
계속해서 기초 기판(101)의 온도를 1150℃로 변경하고, TMA 유량을 0 sccm으로 한 후, 항온조 온도 30℃로 설정한 용기로부터 TMG를 40 sccm 흘려, 완충층(102) 상에 GaN층을 반도체 결정층 B(103)로서 2 ㎛ 적층했다.
계속해서 TMG의 유량을 100 sccm으로 변경하고, 고온조 온도 30℃의 용기로부터 TMA를 33 sccm 흘려, Al 조성 0.20의 ud-AlGaN이 반도체 결정층 A(104)로서 400 Å 성장했다. 계속해서 기초 기판(101)을 실온 부근까지 온도를 내린 후, 반응로에서 추출했다.
그 후, 포토리소그래피법으로 소스 전극 및 드레인 전극 형상으로 레지스트 개구를 형성하고, Ti/A1/Ni/Au 금속막을 200 Å/1500 Å/250 Å/500 Å의 두께로 EB 증착법으로 적층했다. 계속해서 리프트 오프법에 의해 개구부 이외의 금속막을 제거하여 소스 전극(105)과 드레인 전극(106)을 형성했다. 계속해서 저항성을 높이기 위해 질소 분위기 중에서 800℃로 30초간 RTA 처리를 했다.
기판을 추출하고 포토리소그래피법에 의해 레지스트 패턴을 형성한 후, 이것을 마스크로 하여 N+ 이온의 이온 주입에 의해 3000 Å의 깊이까지 분리층(107)을 형성했다. N+ 이온의 dose량은, 2×1014 ion/㎠로 했다. 이온 주입 후, 레지스트를 제거했다.
그 후, 포토리소그래피법에 의해 게이트 절연막을 형성하는 영역에 레지스트 개구를 마련한 후, 개구부를 희석한 HCl 수용액으로 세정했다. 스퍼터링 장치로 옮기고, RF 스퍼터링법에 의해 Hf0.6Al0.4O2를 퇴적했다. 막 두께에 대해, 8 nm(샘플 1), 16 nm(샘플 2), 24 nm(샘플 3)의 3 수준의 샘플을 제작했다. 기초 기판(101)을 스퍼터링하는 가스로서 Ar을 이용했다. 스퍼터 전력은 0.48 kW로 했다. 스퍼터링시의 반응로 압력은 0.45 Pa로 했다. 스퍼터링 타겟으로서는 Hf0 .6Al0 .4O2의 소결체를 이용했다. 그 후, 리프트 오프에 의해 게이트 절연막(108)을 형성했다.
계속해서, 동일하게 포토리소그래피법으로 게이트 전극 형상의 개구를 형성한 후, Ni/Au 금속막을 200 Å/1000 Å의 두께로 전자빔 증착법에 의해 형성하고, 소스 전극과 동일한 수법으로 리프트 오프하여, 게이트 전극(109)을 형성했다.
계속해서, 이상과 같이 처리된 기초 기판(101)을 어닐링로로 옮기고, 질소 중에서 500℃로 30분 어닐링했다.
이와 같이 하여 게이트 길이 2 ㎛, 게이트 폭 30 ㎛이지만, 게이트 절연막의 두께가 다른 3가지의 GaN-HEMT, 즉 GaN-HEMT 1(게이트 절연막 8 nm), GaN-HEMT 2(게이트 절연막 16 nm), GaN-HEMT 3(게이트 절연막 24 nm)을 제작했다.
GaN-HEMT 1에 대해 동일한 가공 프로세스로 제작한 쇼트키 다이오드에 대해 CV 측정을 행하여 게이트 절연막의 비유전률을 구한 바, 16이었다.
이상과 같이 하여 제작된 GaN-HEMT 1, GaN-HEMT 2 및 GaN-HEMT 3 각각에 대해, 드레인 전극 접지에서 2 단자라고 하는 조건으로 게이트 전류 밀도-게이트 전 압 특성을 측정했다. 이 측정 결과를 도 3에 나타낸다.
또한, GaN-HEMT 1, GaN-HEMT 2 및 GaN-HEMT 3 각각에 대해 소스 전극 접지에서 3 단자라고 하는 조건으로 드레인 전류 밀도의 천이 특성을 측정했다. 이 때, 드레인 전극에는 20 V의 바이어스를 인가했다. 이 측정 결과를 도 4에 나타낸다.
GaN-HEMT 1의 드레인 전류 밀도-드레인 전압 곡선의 히스테리시스 특성을 측정했다. 이 때, 게이트 전극에는 -2 V를 인가했다. 이 측정 결과를 도 6에 나타낸다.
비교예 1
도 2에 비교예로서 제작한 GaN-HEMT를 포함하는 반도체 집적 회로의 단면 개략도를 도시한다. 도 1에 도시한 본 발명의 일 실시 형태와 도 2에 도시하는 비교예의 구조상의 차이는, 비교예에서는 각 전계 효과 트랜지스터에 게이트 절연막이 마련되지 않은 것이고, 그 밖의 구조는 양자 모두 동일하다. 도 2에 있어서, 201은 기초 기판, 202는 완충층, 203은 반도체 결정층 B, 204는 반도체 결정층 A, 205는 소스 전극, 206은 드레인 전극, 207은 분리층, 208은 게이트 전극이다.
실시예 1과 동일한 수법으로, SiC 기판을 기초 기판(201)으로 하고, 그 위에 AlN층을 완충층(202)으로서 500 Å의 두께로 형성하며, GaN층을 반도체 결정층 B(203)로서 2 ㎛의 두께로 형성하고, Al 조성 0.20의 ud-AlGaN층을 반도체 결정층 A(204)로서 400 Å 두께로 형성했다. 계속해서, 전술한 바와 같이 처리된 기초 기판(201)을 실온 부근까지 온도를 내린 후, 반응로로부터 에피택셜 기판으로 해서 추출했다.
반응로로부터 추출한 에피택셜 기판에, 실시예 1과 동일한 수법으로 소스 전극(205), 드레인 전극(206), 분리층(207)을 형성한 후, 게이트 절연막을 적층하지 않고, 리소그래피법으로 게이트 전극 형상으로 개구를 형성하여, 개구부를 희석한 HCl 수용액으로 세정했다. 계속해서 실시예 1과 동일한 수법으로, 게이트 전극(208)을 형성했다. 이와 같이 하여 게이트 길이 2 ㎛, 게이트 폭 30 ㎛의 GaN-HEMT 4를 작성했다.
이 GaN-HEMT 4에 대해, 드레인 전극 접지에서 2 단자의 조건으로, 게이트 전류 밀도-게이트 전압 특성을 측정했다. 이 측정 결과가 도 3에 나타나 있다.
또한, GaN-HEMT 4에 대해, 소스 전극 접지에서 3 단자의 조건으로, 드레인 전류 밀도의 천이 특성을 측정했다. 이 때, 드레인 전극에는 20 V의 바이어스를 인가했다. 이 측정 결과가 도 4에 나타나 있다.
비교예 2
실시예 1과 동일한 수법으로, 기초 기판(201)으로서의 SiC 기판 상에, AlN의 완충층(202)을 500 Å, GaN의 반도체 결정층 B(203)를 2 ㎛, Al 조성 0.20의 ud-AlGaN의 반도체 결정층 A(204)가 400 Å, 순차 성장했다.
계속해서, 이상과 같이 처리된 기초 기판(201)에, 실시예 1과 동일한 수법으로 분리층(207), 소스 전극(205), 드레인 전극(206), 게이트 절연막(두께 8 nm), 게이트 전극(208)을 형성한 후, 소요의 전극을 형성했다. 어닐링 처리는 행하지 않았다. 이와 같이 하여 게이트 길이 2 ㎛, 게이트 폭 30 ㎛의 GaN-HEMT 5를 제작했다.
GaN-HEMT 5의 드레인 전류 밀도-드레인 전압 곡선의 히스테리시스 특성을 측정했다. 이 때, 게이트 전극에는 -2 V를 인가했다. 이 측정 결과를 도 5에 나타낸다.
도 3을 참조하면, 실시예 1에서 제작한 GaN-HEMT 1, GaN-HEMT 2, GaN-HEMT 3은, 비교예 1의 GaN-HEMT 4와 비교해서 대폭 게이트 전류가 저감되었다. 특히 순방향의 게이트 바이어스 인가시의 게이트 전류의 억제 효과가 현저히 개선된 것을 알 수 있다. 도 3으로부터 분명한 바와 같이, GaN-HEMT 1, GaN-HEMT 3에서는 +8 V까지, GaN-HEMT 2에서는 +9 V까지 순방향의 전압의 인가 폭을 확대할 수 있었다.
한편, GaN-HEMT 4에서는 게이트 전압이 0 V를 넘으면, 큰 리크 전류가 발생하기 때문에, 0 V보다 큰 게이트 전압을 인가할 수 없었다.
도 4를 참조하면, 실시예 1의 GaN-HEMT 1, GaN-HEMT 2, GaN-HEMT 3의 각 최대 드레인 전류 밀도를, 비교예 1의 GaN-HEMT 4의 그것과 비교한 경우, GaN-HEMT 1에서 약 95%, GaN-HEMT 2에서 105 %, GaN-HEMT 3에서 115% 향상했다.
도 6에서의 실시예 1의 GaN-HEMT 1의 드레인 전류 밀도-드레인 전압 곡선의 소인방향(掃引方向)을 바꾼 경우의 차는, 도 5에 나타난 GaN-HEMT 4에서의 그것과 비교해서 대폭 작아, 어닐링 처리에 의해 히스테리시스가 대폭 저감한 것을 확인할 수 있었다.
본 발명에 의하면, 채널층이 전자의 산란이 작은 동계의 반도체 결정층 계면에 형성됨으로써 높은 이동도를 가지고, 최적의 유전률을 갖는 게이트 절연막이 결 정층 표면에 배치됨으로써, 큰 순방향 게이트 바이어스를 인가할 수 있으며, 이에 따라 매우 큰 드레인 전류 밀도를 실현한 고성능의 전계 효과 트랜지스터를 제공할 수 있어, 그 공업적인 의의는 매우 크다.

Claims (9)

  1. 게이트 절연막을 갖는 갈륨나이트라이드계 전계 효과 트랜지스터에 있어서,
    상기 게이트 절연막을 구성하는 재료의 일부 혹은 전부가, 비유전률 9 이상 22 이하의 유전체이고,
    상기 게이트 절연막에 접하는 반도체 결정층 A와, 상기 반도체 결정층 A에 근접하여, 상기 반도체 결정 A보다 큰 전자 친화력을 갖는 반도체 결정층 B로 구성되는 헤테로 접합을 갖는 것인 반도체 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    반도체 결정층 A는 AlxInyGa(1-x-y)N계 결정(0≤x, y≤1, x+y≤1)인 것인 반도체 전계 효과 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    게이트 절연막을 구성하는 재료의 일부 또는 전부가 산화하프늄을 포함하는 것인 반도체 전계 효과 트랜지스터.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    게이트 절연막을 구성하는 재료의 일부 또는 전부가 HfxAl1-xOy(0<x<1, 1≤y≤2)를 포함하는 것인 반도체 전계 효과 트랜지스터.
  5. 제1항 내지 제4항 중 어느 한 항에 기재한 전계 효과 트랜지스터를 구성 요소로 하는 반도체 집적 회로.
  6. 절연층을 형성한 후, 300℃ 이상으로 열처리를 가하는 것을 포함하여 이루어지는 것인 제1항 내지 제4항 중 어느 한 항에 기재한 반도체 전계 효과 트랜지스터의 제조 방법.
  7. 제6항에 있어서,
    300℃ 이상의 열처리가 게이트 전극의 형성 후에 실시되는 것을 포함하여 이루어지는 것인 반도체 전계 효과 트랜지스터의 제조 방법.
  8. 절연층을 형성한 후, 300℃ 이상으로 열처리를 가하는 것을 포함하여 이루어지는 것인 제5항에 기재한 반도체 집적 회로의 제조 방법.
  9. 제8항에 있어서,
    300℃ 이상의 열처리가 게이트 전극의 형성 후에 실시되는 것을 포함하여 이 루어지는 것인 반도체 집적 회로의 제조 방법.
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