KR20070097297A - 태양 전지 제작용 반도체 박층의 증착을 위한 기술 및 장치 - Google Patents

태양 전지 제작용 반도체 박층의 증착을 위한 기술 및 장치 Download PDF

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Abstract

본 발명은 유리하게는, 상이한 실시형태들에서, 대-규모 및 미소-규모의 조성 균일성을 갖는, 고품질의 조밀한, 잘-부착된 IBⅢAVIA 족 화합물 박막을 형성하기 위한 저비용 증착 기술을 제공한다. 일 실시형태에서, 기저 상에 IBⅢAVIA 족 반도체 층의 성장 방법이 제공되며, 기저 상에 IB 족 재료의 막 및 ⅢA 족 재료 한 층 이상을 증착시키는 단계, 혼합된 층을 형성시키기 위해 IB 족 재료의 막 및 ⅢA족 재료의 한 층 이상을 혼합하는 단계, 및 혼합된 층 상에 ⅢA 족 재료 서브-층 및 IB 족 재료 서브-층 중 하나 이상을 포함하는 금속 막을 형성시키는 단계를 포함한다. 다른 실시형태도 기재된다.

Description

태양 전지 제작용 반도체 박층의 증착을 위한 기술 및 장치{TECHNIQUE AND APPARATUS FOR DEPOSITING THIN LAYERS OF SEMICONDUCTORS FOR SOLAR CELL FABRICATION}
관련 출원에 대한 상호 참조
본 출원은 2004년 3월 15일자로 출원되고 본 명세서에 인용 참조된 미국 가특허 출원 제 60/552,736호의 이익을 주장한다.
본 발명은 방사선 검출기 및 광전지(photovoltaic) 적용예를 위한 반도체막의 박막을 제조하기 위한 방법 및 장치에 관한 것이다.
태양 전지는 태양광을 전력으로 직접 전환시키는 광전지 디바이스이다. 가장 일반적인 태양 전지 재료는 실리콘이며, 이는 단일 또는 다결정질 웨이퍼의 형태이다. 그러나, 실리콘-계 태양 전지를 사용하여 생산된 전기의 비용은 보다 전통적인 방법으로 생성된 전기의 비용보다 높다. 따라서, 1970년대 초기 이래로 지상에서 사용하기 위한 태양 전지의 비용을 감소시키기 위한 노력이 계속되었다. 태양 전지의 비용을 감소시키는 한 방법은, 대면적 기판 상에 태양-전지-품질 흡수재 재료(solar-cell-quality absorber materials)를 증착시킬 수 있는 저비용 박막 성장 기술을 발전시키고, 고도의-작업처리량, 저-비용 방법을 사용하여 이러한 디바이스 를 제작하는 것이다.
주기율표의 IB 족(Cu, Ag, Au), ⅢA 족(B, Al, Ga, In, Tl) 및 VIA 족(O, S, Se, Te, Po) 족 재료 또는 원소를 일부 포함하는 IBⅢAVIA 족 화합물 반도체는 박막 태양 전지 구조체를 위한 우수한 흡수재 재료이다. 특히, CIGS(S) 또는 Cu(In, Ga)(S, Se)2 또는 CuIn1 - xGax(SySe1 -y)k(단, 0≤x≤1, 0≤y≤1이고, k는 약 2이다)로서 전반적으로 언급되는 Cu, In, Ga, Se 및 S의 화합물은, 20% 에 근접하는 전환 효율이 얻어진 태양 전지 구조체에서 이미 사용되어왔다. ⅢA 족 원소 Al 및/또는 VIA 족 원소 Te를 포함하는 흡수재도 탁월한 것으로 나타났다. 따라서, 요약하면 i) IB 족으로부터의 Cu, ii) ⅢA 족으로부터의 In, Ga 및 Al 중 하나 이상, 및 Ⅲ) VIA 족으로부터의 S, Se, 및 Te 중 하나 이상을 포함하는 화합물을 태양 전지 적용예에서 매우 흥미롭다.
Cu(In, Ga, Al)(S, Se, Te)2 박막 태양 전지와 같은 통상적인 IBⅢAVIA 족 화합물 광전지(photovoltaic cell)의 구조는 도 1에 도시된다. 디바이스(10)는 유리 시트, 금속 시트, 절연 호일 또는 웹(web), 또는 전도성 호일 또는 웹과 같은 기판(11) 상에서 제작된다. Cu(In, Ga, Al)(S, Se, Te)2 류의 재료를 포함하는 흡수재 막(12)이 전도층(13) 상에 성장되며, 이는 앞서 기판(11) 상에 증착되고 디바이스에 대한 전기 콘택트(electric contact)로서 작용한다. Mo, Ta, W, Ti 및 스테인리스강 등을 포함하는 다양한 전도층이 도 1의 태양 전지 구조체 내에 사용되어 왔다. 기판 자체가 적당히 선택된 전도성 재료이면, 기판(11)이 이어서 디바이스에 대한 저항 콘택트(ohmic contact)로서 사용될 수 있으므로, 전도층(13)을 사용하지 않을 수 있다. 흡수재 막(12)이 성장된 후, CdS, ZnO 또는 Cd/ZnO 스택과 같은 투명한 층(14)이 흡수재 막 상에 형성된다. 방사선(15)은 투명한 층(14)을 통해 디바이스에 들어간다. 금속 그리드(도시 않음)가 디바이스의 효과적인 일련 저항을 감소시키기 위해 투명한 층(14) 상에 증착될 수도 있다. 흡수재 막(12)의 바람직한 전기 형태는 p-형이고, 투명한 전극(14)의 바람직한 전기 형태는 n-형이다. 그러나, n-형 흡수재 및 p-형 윈도우 층이 사용될 수도 있다. 도 1의 바람직한 디바이스 구조는 "기판-형" 구조로 불린다. 유리 또는 투명한 중합체 호일과 같은 투명한 수퍼스트레이트(superstrate) 상에 투명한 전도층을 증착시키고, 이어서 Cu(In, Ga, Al)(S, Se, Te)2 흡수재 막을 증착시키고, 마지막으로 전도층에 의해 디바이스에 저항 콘택트를 형성시킴으로써 "수퍼스트레이트-형(superstrate-type)" 구조가 구성될 수도 있다. 이 수퍼스트레이트 구조에서 빛은 투명한 수퍼스트레이트 쪽으로부터 디바이스에 들어간다. 도 1에 도시된 디바이스의 다양한 층들을 제공하기 위해 다양한 방법에 의해 증착된 다양한 재료가 사용될 수 있다.
IBⅢAVIA 족 화합물 흡수재를 사용하는 박막 태양 전지에서, 전지 효율은 IB/ⅢA의 몰비의 큰 함수이다. 조성물 내에 하나 이상의 ⅢA 족 재료가 있는 경우, 이들 ⅢA 원소들의 상대적인 양 또는 몰비는 또한 성질에 영향을 준다. Cu(In, Ga)(S, Se)2 흡수재 층에 대해, 예를 들어, 디바이스의 효율은 Cu/(In+Ga)의 몰비의 함수이다. 또한, 이의 개방 회로 전압, 단락 전류(short circuit current) 및 충전 인자(fill factor)와 같은 전지의 중요한 파라미터의 일부는 ⅢA 원소의 몰비, 즉 Ga/(Ga+In) 몰비에 따라 변한다. 일반적으로, 우수한 디바이스 성능을 위해, Cu/(In+Ga) 몰비가 약 1.0 또는 그 이하로 유지된다. Ga/(Ga+In) 몰비가 증가함에 따라, 다른 한편으로, 흡수재 층의 광학 밴드갭은 증가하고, 따라서 태양 전지의 개방 회로 전압(open circuit voltage)은 증가하는 반면, 단락 전류는 일반적으로 감소할 수 있다. 박막 증착 처리가 IB/ⅢA의 몰비 및 조성물 내 ⅢA 족 성분의 몰비를 모두 조절하는 능력을 갖는 것은 중요하다. 화학식이 Cu(In, Ga)(S, Se)2로서 종종 기재된다 할지라도, 화합물의 보다 정확한 식은 Cu(In, Ga)(S, Se)k(단, k는 일반적으로 2에 가깝지만, 정확히 2는 아닐 수 있다)라는 것을 유념해야 한다. 간단하게 k의 값은 2로 계속 사용될 것이다. 또한 화학식의 "Cu(X, Y)"의 표기는 (X=0% 및 Y=100%) 내지 (X=100% 및 Y=0%) 의 X 및 Y의 모든 화학적 조성을 의미한다는 것을 유념해야 한다. 예를 들어, Cu(In, Ga)은 CuIn 내지 CuGa의 모든 조성을 의미한다. 유사하게, Cu(In, Ga)(S, Se)2는 0 내지 1로 변화하는 Ga/(Ga+In) 몰비 및 0 내지 1로 변화하는 Se/(Se+S)를 갖는 전체 화합물 종류를 의미한다.
태양 전지 제작을 위해 고품질 Cu(In, Ga)Se2 막을 생성하는 제 1 기술은 진공 챔버 내에서 Cu, In, Ga 및 Se를 가열된 기판 상에 공동-증발시켰다(co-evaporation). 그러나, 낮은 재료 이용율, 고비용의 장비, 대면적 증착에서 대면하는 어려움, 및 비교적 낮은 작업처리량(throughput)은 공동-증발 접근법의 상업화에서 직면하는 문제들 중 일부이다.
태양 전지 접근법에 대해 Cu(In, Ga)(S, Se)2 형 화합물 박막을 성장시키기 위한 또다른 기술은, Cu(In, Ga)(S, Se)2 재료의 금속 성분이 먼저 기판 상에 증착되고, 이어서 고온 어닐링 처리에서 S 및/또는 Se와 반응되는 2-스테이지(stage) 처리이다. 예를 들어, CuInSe2 성장에 대해, Cu 및 In의 박층들이 우선 기판 상에 증착되고, 이어서 이렇게 스택된 전구체(precursor) 층이 승온에서 Se와 반응된다. 반응 대기가 황을 또한 포함하면, CuIn(S, Se)2 층이 성장될 수 있다. 전구체 층 내에 Ga를 첨가하면, 즉 Cu/In/Ga 스택된 막 전구체를 사용하면, Cu(In, Ga)(S, Se)2 흡수재의 성장이 가능하다.
전구체 스택의 IB 족 및 ⅢA 족 성분을 포함하는 층을 증착시키기 위해 종래 기술 접근법에서 스퍼터링 및 증발 기술이 사용되었다. CuInSe2 성장의 경우, 예를 들어, 미국 제 4,798,660호에 기재된 바와 같이, Cu 및 In 층이 기저(base) 상에 연속적으로 스퍼터링 증착되었고(sputter-deposited) 이어서 승온에서 일반적으로 약 30분보다 오랜 시간동안 Se 함유 가스의 존재 하에 가열되었다. 보다 최근에는 미국 특허 6,048,442호에 Cu-Ga 합금층 및 In 층을 포함하는 스택된 전구체 막을 스퍼터링 증착시켜 금속 배면 전극 층 상에 Cu-Ga/In 스택을 형성시키고, 이어서 이 전구체 스택 막을 Se 및 S 중 하나와 반응시켜 흡수재 층을 형성하는 것을 포함하는 방법이 개시되었다. 미국 특허 6,092,669호에는 이러한 흡수재 층을 제조하기 위한 스퍼터링에 근거한 장비가 개시되었다. 이러한 기술들은 우수한 품질의 흡수 재 층 및 효과적인 태양 전지를 생산할 수 있지만, 주요 장비가 고비용이고 제조가 비교적 느린 속도이다.
미국 특허 제 4,581,108호에 기재된 한 종래기술의 방법은 금속 전구체 제조를 위한 저비용 전기증착 접근법을 사용한다. 이 방법에서, Cu 층이 먼저 기판 상에 전기 증착된다. 이어서 In 층의 전기증착 및 증착된 Cu/In 스택을 Se를 포함하는 반응성 대기 내에서 가열한다. 사실상 저비용일지라도, 이러한 기술은 Mo 콘택트 층에 열등하게 부착하는 CuInSe2 막이 얻어지는 것으로 밝혀졌다. 공개문헌("Low Cost Thin Film Chalcopyrite Solar Cells", Proceedings of 18th IEEE Photovoltaic Specialists Conf., 1985, p. 1429)에서, CIS 및 CIGS 성장에 대해 Cu/In 및 Cu/In/Ga 층의 전기증착 및 셀렌화(selenization)가 설명되었다. 한 문제 영역은 태양 전지 처리동안에 화합물 막이 필링(peeling)되는 것으로 확인되었다. 이후에, 또다른 문헌("Low Cost Methods for the Production of Semiconductor Films for CIS/CdS Solar Cells", Solar Cells, vol. 21, p.65, 1987)에서, 상기 방법으로 얻어진 Mo/CuInSe2 계면의 단면이 연구되었고, CuInSe2가 Mo 콘택트 층에 열등하게 부착되는 것으로 밝혀졌다.
2-스테이지 처리에서 사용된 특정 접근법과 무관하게, 예를 들어 Cu(In, Ga)(S, Se)2 흡수재 막이 성장되면서, 앞서 기재된 두 몰비, 즉 Cu/(In+Ga) 비율 및 Ga/(Ga+In) 비율이 런(run)에서 런까지 및 대면적 기판 상에서 조절 하에 유지될 수 있도록, 금속 스택된 구조를 형성하는 층들의 개별 두께가 조절될 필요가 있다. 반응 온도가 약 600℃ 보다 낮게 유지되면, 금속 스택된 구조 내에서 얻어진 몰비는 일반적으로 반응 단계동안 대규모에서 보존된다. 따라서, 반응 단계 후에 얻어진 화합물 막 내의 전체 또는 평균 몰비는 반응 단계 전 금속 스택된 구조 내 평균 몰비와 거의 동일하다. 종래기술 접근법에서, 최종의 원하는 몰비에 대해 요구되는 모든 Cu, In 및/또는 Ga는, S 및/또는 Se와의 반응 단계 전에 기판 상에 증착된다. 다시 말해, Cu0 .8In0 .8Ga0 .2Sex(x는 2에 가깝다)를 성장시키기 위해, 예를 들어 종래 기술은 일반적으로, 스택의 Cu/(In+Ga) 몰비가 0.8이고, 스택의 Ga/(Ga+In) 몰비가 0.2가 되도록, Cu/In/Ga 스택, In/Cu/Ga 스택 또는 Cu-Ga/In 스택을 증착시킨다. 이어서 이 금속 스택은 화합물을 형성하기 위해 고온에서 셀렌화된다. 이러한 접근법과 관련있는 한가지 문제점은, 이러한 전구체가 비교적 두껍고(500-1500 nm), 일반적으로 각각 약 156℃ 및 30℃의 저융점을 갖는 In 및 Ga의 ⅢB 족 성분이 풍부하며, 이들로 인해 아래 논의되는 바와 같이 미소-규모(micro-scale) 불-균일성이 초래된다는 것이다.
도 2a 내지 2c는 특히, 1 이하의 IB/ⅢA 몰비를 갖는 경우와 같은 금속 전구체 층에서 존재할 수 있는 미소-규모 불-균일성의 문제를 설명한다. 도 2a는 기판 상에 Cu/(In+Ga)=0.8 및 Ga/(Ga+In)=0.2의 예시적인 전체 몰비를 갖는 예시적인 Cu/In/Ga 금속 스택을 개략 도시한다. 이러한 접근법에서, 콘택트 막(21)이 먼저 기판(20) 상에 증착되어, 기저(22)가 형성된다. 이어서 Cu 층(23)이 콘택트 막(21) 상에 증착된다. Cu 층(23)의 두께는 예를 들어 약 200 nm가 될 수 있다. 이 Cu 두 께 및 상기된 원하는 몰비는 약 440 nm 두께의 In 층 및 약 80 nm 두께의 Ga 층의 증착을 요구한다. Cu, In 및 Ga의 밀도가 각각 8.96 g/cc, 7.31 g/cc 및 5.91 g/cc 이고 원자량이 각각 63.54g, 114.76g 및 69.72g인 것으로 가정하여 이와 같이 계산될 수 있다. Cu0 .8In0 .8Ga0 .2Se1 .9의 셀렌화된 화합물에 대해 5.75 g/cc의 밀도값 및 306.66 g의 몰량을 사용하여, 이러한 예의 금속 전구체는 100% 밀도를 가정하여 약 1880 nm 두께 CIGS 층을 생산할 것으로 또한 계산된다. 박막 태양 전지 적용예에 대한 CIGS 층의 최적 두께는 500 내지 5000 nm, 바람직하게는 700 내지 2000 nm 범위이며, 더 적은 두께가 재료 비용을 감소시키기 때문에 더 바람직하다.
다시 도 2a를 참조하여, 약 200 nm 두께 Cu 층(23)의 증착 후 명목상 440 nm 두께 In 층(24) 및 명목상 80 nm 두께 Ga 층(25)의 증착이 이어진다. 얻어지는 금속 전구체 스택(26) 내 Cu 층(23)은 매끄럽고 균일한 것으로 도시되는 반면, In 및 Ga 층 표면은 평평하지 않은 것으로 도시된다. 이들 층들의 표면 모르폴로지가 사용된 증착 기술에 크게 좌우된다고 할지라도, In 및 Ga와 같은 저융점(low-melting temperature) 금속이 박막 형태로 증착되는 경우에, 특히 서로의 최상부에 증착되면, "볼(ball)" 되는 경향이 있는 것은 일반적으로 사실이다. (Ga+In) 믹스의 용융 온도는 약 156℃인 In의 용융 온도보다 낮다는 것을 유념해야 한다.
도 2a의 금속 전구체 층(26)은 전체적인 의미에서 또는 대규모에서 원하는 Cu/(In+Ga) 및 Ga/(Ga+In) 몰비를 가질 수 있다. 그러나, 미소 규모에서, 도 2a의 영역(27)의 확대도를 도시하는 도 2b에서 알 수 있는 바와 같이 상황은 상당히 다 르다. 지점 "A" 및 그 근처의 In 층 두께 "t1"이 지점 "B" 의 In 층 두께 "t2" 보다 훨씬 두꺼우므로, 국부적인 Cu/(In+Ga) 비율은 지점 "B" 및 그 근처보다 지점 "A" 및 그 근처에서 훨씬 적다. 또한 이들 두 지점에서 Ga/(Ga+In) 비율이 또한 상이하다. 즉 지점(A)에 비해 지점(B)에서 더 높다. Se와의 반응 단계 후 금속 성분의 몰비의 이들 미소-규모 불-균일성은 화합물로 거의 전달되어, Cu/(In+Ga) 및 Ga/(Ga+In) 비율 변화로 인해 평면-내(in-plane) 조성 변차를 갖는 CIGS 층이 얻어진다는 것을 이해해야 한다. 이러한 상황은 도 2b의 전구체 스택을 Se와 반응시킴으로써 얻어지는 화합물 층(29)을 나타내는 도 2c에 개략 도시된다. 도 2c의 영역(R1)은 도 2b의 지점(A) 주변 영역에 대략 대응하고, 영역(R2)은 도 2b의 지점(B) 주변 영역에 대략 대응한다. 따라서, 영역(R1)은 In-풍부 영역이고, 영역(R2)은 Cu-풍부 영역이다. 이들 영역들 간의 경계는 도 2c에서 제시된 바와 같이 정의되지 않을 수 있다는 것을 유념해야 한다. 경계는 지점을 설명하기 위한 바로 그대로 도시된다. 실제 막에서, 이들 영역들의 결정질 구조도 상이할 수 있다. 셀렌화 후 Cu-풍부 영역은 Cu-셀레나이드의 큰 퍼시티드(faceted) 그레인을 포함할 수 있는 반면, In 또는 Ga-풍부 영역은 더 작은 그레인들로 더 매끄러울 것이다. 태양 전지가 도 2c의 화합물 층(29) 상에 제작되는 경우, 고도의 전도성 Cu-셀레나이드 상을 포함하는 구리 풍부 영역(R2)은 디바이스를 가로질러 누출 전류(leakage current)를 증가시키고 이의 전압 출력을 감소시키는 반면, In-풍부 영역(R1)은 이의 일련 저항을 증가시킬 것이다. 두 영향은 모두 이들이 극도인 경우에 태양 전지 효율에 해로울 것이다. 도 2a 내지 2c에 도시된 것과 같은 불-균일 표면 모르폴로 지가 런으로부터 런까지 및 기판으로부터 기판까지 변화되므로, 이 태양 전지의 제조 처리의 재현성은 또한 나빠지고, 고효율 대면적 디바이스 제작의 수율은 낮아질 것이다. 가장 우수한 태양 전지 효율 및 고도의 제조 수율을 위해 대-규모 및 미소-규모 조성 단일성을 갖는 화합물 층이 필요하다.
상기 예시가, 매끄러운 IB 족 층 상에 증착된 불-균일하거나 거친 ⅢA 족 층의 경우의 미소-규모 불-균일성 문제를 설명하였음을 유념해야 한다. 그러나, 증착된(as-deposited) 상태에서 In 및 Ga 층의 모르폴로지가 매끄러웠던 경우에도, 유사한 문제가 관찰된다. 그 이유는, In 및 Ga의 출발 모르폴로지가 매끄러웠다고 할지라도, Se와 같은 VIA 족 재료와의 반응 단계동안, 금속 전구체가 일반적으로 350 ℃보다 높은 온도까지 가열되기 때문이다. 가열 단계가 수행됨에 따라, In 및 Ga는 VIA 족 재료와 반응하기 전에 약 30℃ 높은 온도에서 용융되기 시작하고, Cu 표면과 같은 이들이 증착되는 기판을 탈-습윤(de-wet)한다. 이러한 탈-습윤 현상은, 도 2b에 도시된 것과 유사한 거친 모르폴로지를 유발하면서 "볼"을 형성한다. 또한, 스택 내 저-용융 상(In 및/또는 Ga)의 양이 증가되거나, In 및/또는 Ga 층의 두께가 증가됨에 따라, 볼링은 더 심해진다.
도 3a는 기저(22) 상에 증착된 예시적인 금속 전구체 스택(36)을 도시하며, 기저(22)는 도 2a에서와 같이 기판(20) 및 콘택트 막(21)을 포함하고, 금속 전구체 스택(36)은 실질적으로 매끄러운 Cu 층(33), 실질적으로 매끄러운 In 층(34) 및 실질적으로 매끄러운 Ga 층(35)을 포함하고, 이는 증착동안 강제 냉각에 의해 실온 아래에서 기저를 유지하는 것과 같은 특정한 방법을 취함으로써 증발, 스퍼터링 또 는 전기증착과 같은 다양한 박막 증착 기술에 의해 기저(22) 상에 증착될 수 있다. 이러한 예에서, 스택(36) 내의 개별적인 Cu, In 및 Ga 층은 평평한 표면 모르폴로지를 갖는다. 도 3b는, Cu 층(33) 상에 있는 In 용융 온도 및 (Ga+In) 조성물의 용융 온도보다 높은, 예를 들어 160℃의 온도까지 가열된 후의 이 전구체 스택의 모르폴로지를 도시한다. 이 예의 (Ga+In) 조성이 20% Ga 및 80% In이므로, 용융 온도는 In-Ga 이상(binary phase) 다이어그램에 따라 100 내지 120℃ 범위이다. 도 3b의 (In+Ga) 층의 표면 모르폴로지는 매우 불-균일하며, 도 2a, 2b 및 2c를 참조하여 앞서 기재된 바와 같은 전구체를 사용하여 제작된 화합물 층 내에 미소-규모 조성 불-균일성을 초래할 것이다. 도 3b의 Cu 층(33) 및 (In+Ga) 층(36a) 간의 계면이 예리하게 도시된다 할지라도, 실제 이러한 계면은 실제 열처리 단계의 온도에 따라 확산될 수 있다는 것을 유념해야 한다.
미소-규모 불-균일성 문제를 처리하기 위한 한 접근법이 미국 특허 제 5,567,469호(Wada et al. 에 부여)에 기재되어 있다. 이 접근법에서, 저-용융 상 또는 성분, 예를 들어 인듐의 일부분이 옥사이드, 셀레나이드 및 술파이드로 구성되는 그룹으로부터 선택된 화합물의 형태로 전구체 층 내에 도입된다. 이들 In의 화합물은 매우 높은 융점을 갖는다. 따라서, VIA 족 성분(들)과의 반응 단계를 수행하기 위해 전구체가 가열되는 경우, In의 적어도 일부가 고융점 화합물 형태이므로 In의 용융 및 볼링은 감소된다.
상기 논의는 종래 기술에서 2-스테이지 처리 접근법에서 사용된 금속 전구체 층 내 미소-규모 조성 불-균일성의 문제에 집중되었다. 저비용 전기증착 기술에 의 해 얻어진 금속 전구체 층에 대해 부가적인 중요한 문제, 즉 부착은 또한 확인되었다. 전기증착은 이의 저비용의 관점에서 사용하기에 매력적이라고 하지만, 이하 기재되는 바와 같이 IBⅢAVIA 족 화합물 막을 제작하고자 금속 IB 족 및 ⅢA 족 원소 스택을 제조하기 위해 종래기술의 전기도금 접근법을 사용할 때 다른 제한 인자가 존재한다.
Cu, In 및 Ga는 매우 상이한 도금 포텐셜을 갖는다. 수용액 내 Cu/Cu2 +, In/In3+ 및 Ga/Ga3 + 금속/이온 쌍의 몰 표준 전극 포텐셜은 각각 약 +0.337 V, -0.342 V, 및 -0.52 V이다. 이는, Cu가 낮은 음전압에서 도금될 수 있다는 것을 의미한다. 한편, In 증착에 대해, 큰 음전압이 요구된다. Ga 층착에 대해 훨씬 큰 음전압이 요구된다. 따라서, Cu, In 및 Ga를 포함하는 스택을 형성하기 위해, Cu가 일반적으로 먼저 전기도금된다. 그리고나서 In 및 이어서 Ga의 증착이 이어진다. 이와 달리, 한 종의 전기도금동안, 증착이 실시되는 다른 종이 전해질 내에 부분적으로 용해될 수 있다. 예를 들어, Cu/Ga/In 의 스택이 전기증착되면, Ga 상에 In의 증착동안, 일부 Ga가 In 증착액 내에 용해될 수 있다. 이어서, 이는 전구체 및 이의 형성 후 흡수재 층 내의 Cu/(Ga+In) 및 Ga/(Ga+In) 몰비 상에 열등한 조절을 초래할 것이다. 유사하게, In 층 상의 Cu 층의 증착으로 인해 처리동안 In 층으로부터 Cu 도금 전해질 내로 In 손실이 일어날 수 있다. 따라서, 종래 기술의 방법은 이러한 순서로 전기도금된 Cu/In/Ga 스택을 사용하였다. 그러나, 셀렌화 후에 이러한 스택은 기저 또는 기판에 대한 부착이 열등한 화합물 층이 얻어진다. 또한, 도 3a 및 3b를 참조하여 기재된 것과 같은 조성적 미소-규모 불-균일성은 고효율 태양 전지의 제작에 적합한 고품질 IBⅢAVIA 족 층을 형성시키지 못했다. 부착 문제를 갖는 박막 증착 기술은 전자 디바이스, 특히 20년 이상의 수명을 갖도록 기대되는 태양 전지의 제작을 위해 신뢰성있게 확대(scale up)될 수 없다는 것을 알아야 한다.
상기 간략한 검토에서와 같이, 대-규모 및 미소-규모 조성 균일성을 갖는, 고품질의 조밀한, 부착이 우수한 IBⅢAVIA 족 화합물 박막을 형성하기 위한 저비용 증착 기술을 개발할 필요성이 여전히 존재한다.
본 발명은 상이한 실시형태들에서, 대-규모 및 미소-규모의 조성 균일성을 갖는, 고품질의 조밀한, 잘-부착된 IBⅢAVIA 족 화합물 박막을 형성하기 위한 저비용 증착 기술을 제공한다.
일 실시예에서, 기저 상의 IBⅢAVIA 족 반도체 층의 성장 방법이 제공된다. 이 방법은, 기저 상에 IB 족 재료의 막 및 ⅢA 족 재료 한 층 이상을 증착시키는 단계, IB 족 재료의 막 및 ⅢA족 재료의 한 층 이상을 혼합하여 혼합된 층을 형성시키는 단계, 및 혼합된 층 상에 ⅢA 족 재료 서브-층 및 IB 족 재료 서브-층 중 하나 이상을 포함하는 금속 막을 형성시키는 단계를 포함한다.
바람직한 실시형태에서, 이 방법은 상기 혼합된 층 및 금속 막을 VIA 족 재료와 반응시켜 원하는 반도체 층을 성장시키는 단계를 더 포함한다.
다양한 다른 실시형태에서, 상이한 층들 내 재료들의 특정 조합과, 스택을 형성하는 다수의 층들이 기재되며, 다양한 혼합 및 어닐링 조합이 상세히 기재된다.
본 발명의 또다른 측면에서, 기저 상에 IBⅢAVIA 반도체 층의 성장 방법이 제공된다. 이러한 측면에서, 기저 상에 거친 표면 및 미소규모 조성 불균일성을 가지고 IB 족 재료를 포함하는 금속 전구체가 형성되며, 이어서 금속 전구체 상에 ⅢA 족 재료를 전기증착시키켜 스택을 형성하고 이에 의해 거친 표면을 실질적으로 감소시키고 스택의 미소규모 조성 균일성을 얻는 단계가 뒤따른다.
본 발명은 미소-규모 조성 조절 및 반도체 흡수재 막의 이의 기판에 대한 부착과 같은 중요한 제조가능성(manufacturability) 및 수율 논점을 처리하여 종래 기술들의 단점을 극복한다. 본 발명은 또한 박막 태양 전지의 저비용 제조가 가능하게 한다.
일실시형태에서, 금속 전구체 제조 단계는 저융점(low melting point) ⅢA 족 재료 상(phases)에 의한 기판의 탈-습윤(de-wetting)을 감소시키고 미소-규모 조성 불-균일성을 감소시키고자, IB 족 재료 및 ⅢA 족 재료 간의 보다 우수한(intimate) 혼합 및 반응을 증진시키기 위해 둘 이상의 서브-단계들로 나뉜다. 도 6a 내지 6d에 도시된 바와 같이, 이 금속 전구체 제조 접근법의 제 1 단계는 기저(22) 상에 제 1 층(60) 및 제 1 막(61)을 증착 또는 적용하는 것이다. 때때로 단어들의 구별의 편의를 위해 상이한 용어가 단독으로 사용된다 할지라도, 층 및 막이라는 용어는 본 명세서에서 호환 사용되며, 이와 같이 해석되어야 한다. 유사하게, 기판 상에 층을 증착한다는 것은 또한 본 명세서에서 기판 상에 층을 성장시키거나 기판 상에 층을 적용하는 것을 나타낸다. 기저(22)는 도 3a에 도시된 기저와 유사할 수 있다는 것을 유념해야 한다. 기저(22) 내 층들은, 본 발명이 보다 명확히 기재될 수 있도록 도면을 단순화하기 위해 도시하지 않는다.
도 6a를 다시 참조하여, 제 1 층(60)은 하나 이상의 IB 족 재료를 포함하며, 제 1 막(61)은 하나 이상의 ⅢA 족 재료를 포함한다. 도 6a 에 도시된 것이 제 1 층 및 제 1 막의 바람직한 바람직한 증착 순서이며, 이 순서를 바꿀 수 있다, 즉 제 1 막(61)을 기저(22) 상에 먼저 증착하고 제 1 층(60)을 제 1 막(61) 상에 증착할 수 있다. 제 1 층(60)의 바람직한 두께는 10 내지 150 nm 범위이며, 더 바람직하게는 50 내지 100 nm 범위이다. 제 1 막(61)의 바람직한 두께는 20 내지 250 nm 범위이며, 더 바람직하게는 100 내지 200 nm 범위이다. 도 6a에 도시된 구조는 제 1 처리 단계에서 제 1 층(60) 및 제 1 막(61) 사이의 혼합을 촉진하기 위해 처리된다. 제 1 처리 단계는 구조의 가열, 마이크로파 처리, 레이저 처리 등을 포함할 수 있다. 처리는 공기 중, 진공 중, 예를 들어 수소 또는 일산화탄소를 포함하는 환원 대기 중, 또는 50 내지 350℃, 바람직하게는 80 내지 200℃ 이내 온도에서 레이저 처리의 경우에 1초로부터 로 어닐링(furnace annealing)의 경우에 30분까지 다양한 기간동안 실질적으로 불활성 대기 중에서 실시될 수 있다. 바람직하게는 처리는 5 내지 600초, 더 바람직하게는 5 내지 300초의 기간동안 실시된다. 제 1 처리를 통해 도 6b에 도시된 바와 같이 제 1 혼합된 층(62)이 기저(22) 상에 얻어진다. 혼합된 층(62)은 IBⅢA 족 고용체 및/또는 합금을 포함하고, 저온 용융 ⅢA 족 재료들을 포함하는 제 1 막(61)이 얇기 때문에 도 3b에 도시된 층에 비해 더 매끄러운 표면 모르폴로지를 갖는다. 더 얇은 ⅢA 족 재료층을 사용하면, 표면 장력이 더 낮고, 따라서 볼링 현상이 덜 심하다.
처리의 다음 단계는 도 6c에 도시된 바와 같이 제 1 혼합 층(62) 상에 제 2 층(63) 및 제 2 막(64)을 증착시키는 것이다. 제 2 층(63)은 하나 이상의 IB 족 재료를 포함하고, 제 2 막(64)은 하나 이상의 ⅢA 족 재료를 포함한다. 도 6c에 도시된 것이 제 2 층 및 제 2 막의 바람직한 증착 또는 적용 순서라 할지라도, 이 순서를 바꿀 수 있다, 즉 제 1 혼합된 층(62) 상에 제 2 막(64)을 증착시키고 제 2 막(64) 상에 제 2 층(64)을 증착시킬 수 있다. 제 2 층(63)의 바람직한 두께는 10 내지 150 nm 범위이며, 더 바람직하게는 50 내지 100 nm 범위이다. 제 2 막(64)의 바람직한 두께는 20 내지 250 nm 범위이며, 더 바람직하게는 100 내지 200 nm 범위이다. 도 6c에 도시된 구조는 제 2 처리 단계에서 제 1 중간층(62), 제 2 층(63) 및 제 2 막(64) 간의 혼합을 촉진하기 위해 처리된다. 제 2 처리 단계는 구조의 가열, 마이크로파 처리, 레이저 처리 등을 포함할 수 있다. 처리는 공기 중, 진공 중, 환원 대기 중, 또는 50 내지 350℃, 바람직하게는 80 내지 200℃ 이내 온도에서 레이저 처리의 경우에 1초로부터 로 어닐링의 경우에 30분까지 다양한 기간동안 실질적으로 불활성 대기 중에서 실시될 수 있다. 바람직하게는 처리는 5 내지 600초, 더 바람직하게는 3 내지 300초의 기간동안 실시된다. 제 2 처리 단계를 통해 도 6d에 도시된 바와 같이 제 2 혼합된 층(65)이 기저(22) 상에 얻어진다. 제 2 혼합된 층(65)은 IBⅢA 족 고용체 및/또는 합금을 포함하고, 실질적으로 평평한 표면 모르폴로지 및 균일한 미소-규모 조성을 갖는다.
상기된 증착 및 처리 단계는 원하는 두께의 금속 전구체 및 미소-규모 조성 단일성을 갖는 조성물를 얻기 위해 수회, 바람직하게는 2 내지 5회 반복될 수 있다는 것을 유념해야 한다. 보다 많은 단계가 사용된다면, 증착 또는 적용된 층들의 개별 두께는 표면 모르폴로지를 개선하면서 감소될 수 있다. 도 6d에 도시된 바와 같이 IBⅢA 족 금속 전구체의 원하는 두께가 얻어진 후, 이 전구체는 고밀도 및 우수한 미소-규모 조성 단일성을 갖는 IBⅢAVIA 족 화합물 층을 형성시키기 위해 하나 이상의 VIA 족 재료와 반응시킬 수 있다. 도 6c를 다시 참조하여, 선택적으로, 일단 이러한 도면 내 구조가 얻어지면, 구조는 제 2 처리 단계를 실시하지 않고 VIA 족 재료와 반응시킬 수 있다. 이런 식으로 우수한 미소-규모 조성 단일성을 갖는 IBⅢAVIA 족 화합물 층이 또한 형성될 수 있다. 도 6을 다시 참조하여, 본 발명의 이러한 바람직한 실시형태는, 전구체 증착 처리를 다수의 단계들로 나누고 혼합 및 어닐링 단계를 도입함으로써, 금속 전구체의 표면 모르폴로지 및 미소 규모 조성 단일성을 증진시킨다. 이런 식으로, 개별 혼합된 층들의 불-균일성은 이들이 얇기 때문에 최소화된다. 기저 상에 형성된 제 1 혼합된 층의 불-균일성이 존재하더라도, 제 1 층 상에 형성된 다음의 혼합된 층은 이러한 불-균일성을 감소시킬 것이다.
본 발명의 특징의 이러한 측면 및 특징과 다른 측면 및 특징은, 첨부 도면과 함께 하기된 본 발명의 특정 실시형태의 상세한 설명을 검토하면 당업자에게 명백할 것이다.
도 1은 IBⅢAVIA 족 흡수재 층을 사용하는 태양 전지의 단면도이고;
도 2a는 "볼링(balling)"으로 인한 In 및 Ga 층의 불-균일 표면 모르폴로지를 예시하는 기저 상에 증착된 종래 기술의 Cu/In/Ga 금속 전구체 스택(stack)을 도시하고;
도 2b는 도 2a의 절개부(27)의 확대도를 도시하고;
도 2c는 도 2b에 도시된 금속 전구체 층을 VIA 족 재료와 반응시킴으로써 얻어지는 미소-규모 조성 불-균일성을 갖는 종래 기술의 IBⅢAVIA 족 화합물 막을 도시하고;
도 3a는 이의 증착된(as-deposited) 형태의 균일한 표면 모르폴로지를 예시하는 기저 상에 증착된 Cu/In/Ga 금속 전구체 스택을 도시하고;
도 3b는 ⅢA 족 상(phase)의 용융(melting)으로 인한 비-균일 표면 모르폴로지의 형성을 예시하는 승온으로 가열된 후의 도 3a의 금속 전구체를 도시하고;
도 4는 Cu-In 이상(binary phase) 다이어그램을 도시하고;
도 5는 Cu-Ga 이상 다이어그램을 도시하고;
도 6a 내지 6d는 본 발명의 바람직한 처리 순서를 도시하고;
도 7은 Cu-Ga 합금 및 In 층들을 포함하는 바람직한 전구체 스택을 도시하고;
도 8a는 평평하지 않은 표면 토포그래피(topography)를 갖는 제 1 금속 전구체 서브-층을 도시하고;
도 8b는 표면 토포그래피를 형성하는, 제 1 금속 서브-층의 평평하지 않은 표면 상에 증착된 제 2 금속 서브-층을 도시하고;
도 9는 다공성이고 거친 전구체 막 및 이 위에 레벨링(leveling) 방식으로 증착된 전기도금된 층을 갖는 전체 전구체 층을 도시하고;
도 10은 박층들(thin layers)의 전기도금, 세정 및 어닐링을 위한 장치를 도시하고;
도 11a은 기저 상에 증착된 Cu 층을 도시하고;
도 11b는 기저 상에 증착된 Cu/(Ga-포함(bearing) 막) 스택을 도시하고;
도 11c는 도 11b의 스택을 반응시킴으로써 기저 상에 형성시킨 합금 층을 도시한다.
이제 Cu0 .8In0 .8Ga0 .2Se1 .9 층의 형성 또는 성장의 실시예를 이용하여 본 발명을 기재할 것이다.
실시예 1 : Mo 코팅된 유리 시트가 기저로서 사용될 수 있다. 100 nm 두께 Cu 층이 Mo 층 상에 증착될 수 있다. 이어서 220 nm 두께 In 막 및 40 nm 두께 Ga 층이 증착된다. 스택은 Cu, In 및 Ga 간의 합금화를 증진시키기 위해 80 내지 200 ℃의 온도에서 5 내지 600 초동안 어닐링된다. 합금화된 층 상에, 이어서 100 nm의 Cu, 200 nm의 In 및 40 nm의 Ga이 증착 또는 적용된다. 전구체는 Cu0 .8In0 .8Ga0 .2Se1 .9 화합물을 형성하기 위해 셀렌화수소 가스 또는 셀레늄 증기에서와 같은 주지된 접근법에 의해 셀렌화된다. 금속 전구체 상에 Se를 증착시키고 스택된 층을 가열하 고, Se-함유 가스 또는 액체 대기 등 중에서 기판을 5분 내지 60분동안 가열하는 것과 같은 다양한 다른 방법들에 의해 셀렌화가 실시될 수 있다는 것을 유념해야 한다.
실시예 2: Mo 코팅된 유리 시트가 기저로서 사용될 수 있다. 100 nm 두께 Cu 층이 Mo 층 상에 증착될 수 있다. 이어서 220 nm 두께 In 막 및 40 nm 두께 Ga 층이 증착된다. 스택은 Cu, In 및 Ga 간의 합금화를 증진시키기 위해 80 내지 200 ℃의 온도에서 5 내지 600 초동안 어닐링된다. 합금화된 층 상에, 이어서 100 nm의 Cu, 200 nm의 In 및 40 nm의 Ga이 증착된다. 금속 전구체의 층들 간에 합금화를 더 증진시키기 위해 80 내지 200℃에서 5 내지 600초동안 제 2 어닐링 단계를 적용한다. 이렇게 얻어진 전구체는 이어서 Cu0 .8In0 .8Ga0 .2Se1 .9 화합물을 형성하기 위해 셀렌화수소 또는 셀레늄 증기에서와 같은 주지된 접근법에 의해 셀렌화된다. 금속 전구체 상에 Se를 증착시키고 스택된 층을 가열하고, Se-함유 가스 또는 액체 대기 등 중에서 기판을 5분 내지 60분동안 가열하는 것과 같은 다양한 다른 방법들에 의해 셀렌화가 실시될 수 있다는 것을 유념해야 한다.
실시예 3: Cu, In 및 Ga층이 두 단계 대신 네 단계로 증착될 수 있다는 것을 제외하고는 실시예 1 및 실시예 2의 접근법을 사용한다. 따라서, 각 증착 단계에 대해 Cu, In 및 Ga의 두께는 각각 50 nm, 110 nm 및 20 nm로 감소될 수 있다. 바람직하게는 2 내지 300초의 감소된 시간동안의 각 증착 단계 후에 층들의 열처리를 통해(실시예 1의 경우의 마지막 하나 제외), 매끄럽고 조성적으로 균일한 금속 전 구체가 얻어질 수 있다. 이러한 전구체의 셀렌화로 조성적으로 균일하고 고품질의 Cu0.8In0.8Ga0.2Se1.9 화합물층이 얻어진다.
본 발명의 또다른 실시형태에서, 금속 전구체 제조 단계를 둘 이상의 서브-단계들로 나누고, 기저 상에 앞서 증착된 서브-층들이 금속 성분들 간에 혼합 및 합금화를 촉진하는 처리 단계 후에 실질적인 양의 분리된(segregated) ⅢA 족 재료들을 포함하지 않도록 서브-단계들에 의해 증착된 서브-층들의 조성을 선택함으로써, 증착된 막들의 모르폴로지는 더 개선되고, 미소-규모 조성 균일성은 더 증진된다. 이러한 접근법은 이제 도 4 및 도 5에 도시된 상 다이어그램을 사용하여 설명될 것이다.
도 4는 Cu11In9의 안정한 합금 상(phase)의 위치를 포함하는 Cu-In 의 이상(binary phase) 다이어그램을 도시한다(참조: P.R.Subramanian and D.E. Laughlin, Bulletin of Alloy Phase Diagrams, vol. 10, No.5, p.554, 1989). 이러한 다이어그램으로부터, 11/9(1.22) 미만의 Cu/In 비율을 갖는 막이 약 156℃ 보다 높게 가열되면, In-풍부 용액의 액상이 Cu11In9 의 Cu-풍부 상 및/또는 약 30 내지 37% In을 갖는 다른 Cu-풍부 Cu-In 합금상으로부터 분리될 것임을 알 수 있다. Cu/In 비율이 1.22 이상이되 약 1.7 보다 낮고(도 4의 A 영역) 온도가 156-310℃이면, 평형 조건 하의 막에는 단지 Cu11In9의 고체 상 및 약 37% In에 대응하는 상만이 존재할 것이다. Cu/In 비율이 약 1.7 보다 높으면, 약 550℃ 온도 이하의 평형 조건 하에서 Cu-풍부 고체상만이 존재할 것이다.
유사하게, 도 5의 Cu-Ga 이상 다이어그램(참조: M. Hansen, Constitution of Binary Alloys, McGraw Hill, 1958, p.583)으로부터 2보다 큰 Ga/Cu 비율을 갖는 조성은 30℃보다 높게 가열되는 경우에 Ga-풍부 액체 상이 얻어질 것임을 알 수 있다. 상 다이어그램의 영역 B에서(약 40-67% Ga, 254℃보다 높은 온도), 고체상만이 존재할 것이다. 약 40 % 보다 낮은 Ga 함량에 대해, 550℃보다 높은 고온에서도 고체상만이 존재할 것이다.
본 발명의 현 실시형태는, 기저 상에 증착된 서브-층의 IB/ⅢA 족 몰비, 즉 Cu/In, Cu/Ga 또는 Cu/(In+Ga) 몰비를 주의깊게 선택함으로써, 처리의 혼합/합금화 단계 동안에 액체 상 분리를 최소화한다. 이런 식으로, 저-융점 상에 의한 탈-습윤 및 볼링은, 이하 기재된 실시예에 기재되는 바와 같이 이들로 인한 미소-규모 조성 불-균일성과 함께 최소화된다.
실시예 4: 다음 단계들을 실시함으로써 Mo 코팅된 유리 기저 상에 CuInSe2 층을 형성시킬 수 있다: a) 기저 상에 200 nm의 Cu를 증착시키는 단계, b) Cu/In 몰비가 1.22가 되도록 Cu 상에 360 nm의 In을 증착시키는 단계, c) 156 내지 310℃의 온도 범위에서 5 내지 600 초의 시간동안 스택을 처리하여, 실질적으로 Cu11In9 고체상을 포함하는 합금화된 층을 형성시키는 단계, d) 합금화된 층 상에 80 nm의 In을 증착시키는 단계, 및 e) 이와 같이 얻어진 금속 전구체를 앞서 기재된 바와 같이 셀렌화하는 단계. 마지막 In 증착 후 100 내지 200℃에서 약 2 내지 300초동안과 같은 저온 어닐링 단계가 또한 셀렌화 단계 전에 실시되어 합금화된 층 및 마 지막 In 층 간에 혼합을 증진시킬 수 있다는 것을 유념해야 한다.
실시예 5: 실시예 4의 처리는, Cu/In 비율이 1.22보다 높되 도 4의 영역 A 내에 있도록 훨씬 더 많은 Cu(선택적으로 더 적은 In)가 단계 a) 및 b)에서 증착될 수 있는 방식으로 변화될 수 있다. 이 경우에 단계 c) 후에 합금화된 층은 Cu11In9 고체상 및 영역 A의 왼쪽까지의 37% 이하의 In 함량을 갖는 도 4에 도시된 다른 고체상들을 포함한다. 이 경우, 합금화된 층의 더 높은 Cu/In 비율을 보상하기 위해 보다 많은 In이 단계 d)에서 증착될 필요가 있다. 나머지 단계들은 실시예 4에 기재된 것과 유사할 것이다. Cu 및 In 층들의 두께를 약 37% 미만의 In에 대응하는 Cu 및 In 층들의 두께를 선택함으로써(영역 A의 왼쪽) 합금화된 층의 Cu/In 비율이 훨씬 더 높게 만들어질 수 있다는 것을 유념해야 한다. 이러한 경우, 탈-습윤 및 볼링을 일으키는 액체상의 형성 없이 처리 단계 c) 동안 훨씬 높은 온도 범위(약 600℃ 까지)가 사용될 수 있다.
실시예 6: 다음 단계를 실시함으로써 Mo 코팅된 유리 기저 상에 CuInSe2 층이 형성될 수 있다: a) 기저 상에 100 nm의 Cu를 증착시키는 단계, b) Cu/In 몰비가 1.22가 되도록 180 nm의 In을 증착시키는 단계, c) 156 내지 310℃의 온도 범위에서 바람직하게는 2 내지 300 초의 시간동안 스택을 처리하여, 실질적으로 Cu11In9 고체상을 포함하는 합금화된 층을 형성시키는 단계, d) a), b) 및 c) 단계를 반복하는 단계, 및 이어서 e) 80 nm의 In을 증착시키는 단계, 및 f) 이와 같이 얻어진 금속 전구체를 앞서 기재된 바와 같이 셀렌화하는 단계. 마지막 In 증착 단계 후 100 내지 200℃에서 2 내지 300초동안과 같은 저온 어닐링 단계가 또한 셀렌화 단계 전에 실시되어 합금화된 층 및 마지막 In 층 간에 혼합을 증진시킬 수 있다는 것을 유념해야 한다.
실시예 7: 1.22보다 높은 Cu/In 몰비를 얻기 위해 Cu 및 In 막들이 a), b) 및 d) 단계에서 조정되고 1의 전체 Cu/In 비율을 얻기 위해 단계 e)의 In 층의 두께가 조정된다는 것을 제외하고는 실시예 6의 단계들을 실시함으로써 CuInSe2 층이 Mo 코팅된 유리 기저 상에 형성될 수 있다. 이 경우 특히 합금화된 층들의 전체 In 함량이 약 37% 보다 낮으면 약 600℃까지의 고온이 심지어 2 내지 10초의 짧은 시간동안 처리단계 c)에서 사용될 수 있다.
실시예 8: 다음 단계를 실시함으로써 Mo 코팅된 유리 기저 상에 CuGaSe2 층이 형성될 수 있다: a) 기저 상에 200 nm의 Cu를 증착시키는 단계, b) Cu/Ga 몰비가 약 1.5가 되도록 264 nm의 Ga를 증착시키는 단계, c) 30 내지 600℃의 온도 범위에서 바람직하게는 5 내지 600 초의 시간동안 스택을 처리하여, 실질적으로 도 5의 영역 B의 왼쪽까지의 조성을 갖는 Cu-풍부 고체 상을 포함하는 합금화된 층을 형성하는 단계, d) 전체 Cu/Ga 비율을 약 1로 만들기 위해 합금화된 층 상에 약 66 nm의 Ga를 증착시키는 단계, 및 e) 이와 같이 얻어진 금속 전구체를 앞서 기재된 바와 같이 셀렌화하는 단계. 마지막 Ga 증착 단계 후 저온(바람직하게는 <254℃) 어닐링 단계가 또한 셀렌화 단계 전에 2 내지 300초과 같은 짧은 시간동안 실시되어 합금화된 층 및 마지막 Ga 층 간에 혼합을 증진시킬 수 있다는 것을 유념해야 한다.
상기 실시예 4 내지 8은 CuInSe2 및 CuGaSe2 막 성장의 견지에서 본 실시형태를 기재한다. 당업자는, 다양한 조성의 Cu(In, Ga)Se2 또는 Cu(In, Ga)(S, Se)2 층의 성장을 위해 및 일반적으로 많은 상이한 IBⅢAVIA 족 화합물 층들의 성장을 위해 동일한 접근법이 사용될 수 있다는 것을 알 것이다. 이하 실시예에 기재되는 특정한 한 실시형태는 제 1 처리 단계 후에 저융점 상이 없는 합금 조성물을 얻는 Cu 및 In 함유 층, 및 제 2 처리 단계 후에 저융점 상이 없는 합금 조성물을 얻는 Cu 및 Ga 함유 층을 포함한다. 서로의 최상부 상에 형성되는 경우, 이러한 두 층들은 대규모 및 미소 규모의 원하는 조성을 갖는 전체 금속 전구체 막을 형성한다.
실시예 9: 다음 단계들을 실시함으로써 2에 가까운 k를 갖는 Cu(In0.69Ga0.31)Sek 층을 Mo 코팅된 기판 상에 형성할 수 있다; a) Mo 표면 상에 Cu 층을 증착시키는 단계, b) Cu/In 몰비가 약 1.22가 되도록 Cu 층 상에 In 층을 증착시키는 단계, c) 승온, 바람직하게는 156 내지 310℃의 온도 범위에서 5 내지 600 초의 시간동안 스택을 처리하여, 실질적으로 Cu11In9 고체상을 포함하는 제 1 합금화된 층을 형성시키는 단계, d) 합금화된 층 상에 Cu 층을 증착시키는 단계, e) Cu/Ga 비율이 약 0.5가 되도록 Cu 층 상에 Ga 층을 증착시키는 단계, f) 승온 바람직하게는 30 내지 254℃ 범위의 온도에서 5 내지 600초동안 스택을 처리하여, 실질적으로 CuGa2 고체 상을 포함하는 제 2 합금화된 층을 형성시키는 단계, g) 이 와 같이 얻어진 금속 전구체를 셀렌화하는 단계. a), b), d) 및 e) 단계에서 증착된 Cu, In 및 Ga의 두께는 전체 화학량론 또는 조성을 조정하기 위해 조정될 수 있다는 것을 유념해야 한다. 단계 a)의 Cu 두께, 단계 b)의 In 두께, 단계 d)의 Cu 두께 및 단계 e)의 Ga 두께가 Cu11In9의 1몰 및 CuGa2의 2몰을 얻도록 선택되면, 금속 전구체의 전체 조성은 Cu11In9Cu2Ga4이 될 수 있으며, 이는 Cu13In9Ga4 또는 CuIn0.69Ga0.31과 등가이다. 셀렌화되는 경우, 이는 1의 Cu/(In+Ga) 비율 및 0.31의 Ga/(Ga+In) 비율을 갖는 화합물 층을 제공한다. 이는 고효율 태양 전지 제작에 바람직한 조성이다. 처리 단계 f)는 처리 순서에서 빠질 수 있다. 증착 순서는 또한 변경될 수도 있다. 예를 들어, 단계 d), e) 및 f)가 먼저 실시될 수 있다. 이어서 단계 a), b) 및 선택적으로 c) 가 뒤따를 수 있다. 이어서 전체 전구체는 단계 g)에서와 같이 셀렌화될 수 있다. 증착 순서들은 In을 먼저 Cu를 나중에 및/또는 Ga를 먼저 Cu를 나중에 등으로 증착시킴으로써 더 변경될 수 있다. 이 실시예에 기재된 접근법은, 약 254℃까지의 온도에서 용융되지 않는 안정한 고체상인 두 합금 조성, Cu-In 합금(Cu11In9) 하나 및 Cu-Ga 합금(CuGa2) 하나를 사용하고, 따라서 VIA 족 재료들과 반응하여 균일한 IBⅢAVIA 족 화합물 층을 형성할 수 있는 모르폴로지 및 조성적으로 균일한 금속 전구체가 얻어진다는 점에서 독특하다. 이와 관련하여, 상기된 예시적인 몰비를 갖는 CuGa2/Cu11In9 스택 또는 Cu11In9/CuGa2 스택은 스퍼터링, 증발, 전기도금 등과 같은 임의의 기술에 의해 형성될 수 있으며, 이어서 Se 및/또는 S에 노광되어 우수한 품질 화합물 층을 형성할 수 있다. 스택의 Cu11In9 및 CuGa2 층들 간의 계면은 그리 뚜렷할(sharp) 것으로 예상되지 않는다는 유념해야 한다, 즉 처리 동안 두 합금 상들 간의 이러한 계면에서 어느 정도의 반응 및 혼합이 예상된다는 것을 유념해야 한다.
본 발명의 IB 족 및 ⅢA 족 재료들은 스퍼터링, 증발 또는 습식 무전해 증착(wet electroless deposition)과 같은 다양한 박막 증착 기술에 의해 증착될 수 있다. 본 발명의 교시내용을 실시하기 위한 바람직한 한 방법은, 본 발명의 교시내용에 따라 사용되는 경우에 이미 기재된 경제적 이익을 넘어서는 기술적 이익을 제공하는 저비용의 전기증착 기술이다.
Cu(In, Ga)Se2 막 성장의 경우, Cu, In 및 Ga 층들이 조절된 두께로 전기증착되고, 로 어닐링, 레이저, 마이크로파 또는 RTP(신속한 열처리)을 이용하여 처리의 합금화 또는 혼합 단계들이 사용된다. 이하에는 Cu0 .8In0 .8Ga0 .2Se1 .9의 예시적인 조성을 갖는 Cu(In,Ga)Se2 막을 성장시키기 위한 전기증착의 사용을 증명하는 예들이 주어질 것이다.
실시예 10: Mo 코팅된 기판이 기저로서 사용될 수 있다. 약 100 nm 두께 Cu 층이 Mo 층 상에 전기증착될 수 있다. 이어서 약 220 nm 두께 In 막 및 명목상 40 nm 두께 Ga 층이 전기증착된다. 스택은 Cu, In 및 Ga 간의 합금화를 증진시키기 위해 80 내지 200 ℃의 온도에서 바람직하게는 5 내지 600 초동안 어닐링된다. 합금 된 층 상에, 이어서 100 nm의 Cu, 200 nm의 In 및 40 nm의 Ga이 전기증착된다. 전구체는 Cu0.8In0.8Ga0.2Se1.9 화합물을 형성하기 위해 5분 내지 60분의 기간동안 셀렌화수소 가스 또는 셀레늄 증기에서와 같은 주지된 접근법에 의해 셀렌화된다. 금속 전구체 상에 Se를 증착시키고 스택된 층을 가열하고, Se-함유 가스 또는 액체 대기에서 기판을 가열하는 등과 같은 다양한 다른 방법들에 의해 셀렌화가 실시될 수 있다는 것을 유념해야 한다.
실시예 11: Mo 코팅된 기판이 기저로서 사용될 수 있다. 약 100 nm 두께 Cu 층이 Mo 층 상에 전기증착될 수 있다. 이어서 약 220 nm 두께 In 막 및 명목상의 40 nm 두께 Ga 층이 전기증착된다. 스택은 Cu, In 및 Ga 간의 합금화를 증진시키기 위해 80 내지 200 ℃의 온도에서 바람직하게는 2 내지 300 초동안 어닐링된다. 합금화된 층 상에, 이어서 명목상으로 100 nm의 Cu, 명목상으로 200 nm의 In 및 약 40 nm의 Ga이 전기 증착된다. 금속 전구체의 층들 간에 합금화를 더 증진시키기 위해 80 내지 200℃에서 바람직하게는 2 내지 300초동안 제 2 어닐링 단계를 적용한다. 이렇게 얻어진 전구체는 이어서 Cu0 .8In0 .8Ga0 .2Se1 .9 화합물을 형성하기 위해 5분 내지 60분의 기간동안 셀렌화수소 또는 셀레늄 증기에서와 같은 주지된 접근법에 의해 셀렌화된다. 금속 전구체 상에 Se를 증착시키고 스택된 층을 가열하고, Se-함유 가스 또는 액체 대기 중에서 기판을 가열하는 등과 같은 다양한 다른 방법들에 의해 셀렌화가 실시될 수 있다는 것을 유념해야 한다.
본 발명은 금속 성분 Cu, In 및 Ga의 증착을 위한 저비용 전기증착 기술을 효과으로 사용할 수 있도록 하는 독특한 능력을 갖는다. 일반적으로, Cu, In 및 Ga는 매우 상이한 도금 포텐셜을 갖는다. 따라서, Cu, In 및 Ga을 포함하는 금속 전구체 스택을 형성하기 위해, 일반적으로 Cu 층이 먼저 전기도금된다. 그리고나서 모든 필요한 In 및 이어서 모든 필요한 Ga의 증착이 뒤따른다. 그렇지 않으면, 한 종을 전기도금하는 동안, 증착이 실시되는 다른 종이 조성 조절을 매우 열등하게 하면서 전해질 내에 일부 용해될 수 있다.
본 발명의 일실시형태에서, Cu 및 하나 이상의 ⅢA 족 성분이 기저 상에 먼저 전기증착된다. 이어서 처리 단계를 사용하여 하나 이상의 IBⅢA 족 합금 및/또는 고용체의 합금화 및 형성을 촉진한다. IBⅢA 족 합금 및/또는 고용체 내 ⅢA 족 재료의 도금 포텐셜은 이동되며(shifted), IBⅢA 족 합금 및/또는 고용체 막의 표면의 ⅢA 족 재료의 양이 또한 감소된다. 이들 인자들은 모두, 다음 단계의 도금액 내에 실질적인 ⅢA 족 재료의 풀어짐(loosing) 없이 효과적으로 다음 스택의 전기증착이 가능하게 한다. 예를 들어, 전구체층은 다음과 같이 기저 상에 형성될 수 있다. Cu 층이 먼저 기저 상에 전기증착된다. 이어서 Ga 층의 전기증착이 뒤따른다. 열처리와 같은 처리 단계는 합금화된 Cu-Ga 층을 형성한다. Cu-Ga 층 상에 In 층이 전기증착된다. Cu-Ga 합금 조성물 또는 고용체 내에서 Cu 층 내에 Ga를 확산하고 Ga를 Cu에 화학적으로 구속(tying)함으로써, 합금 내 Ga의 전극 포텐셜은 순수한 Ga의 전극 포텐셜에 비해 이동되고, 따라서 Ga가 In 도금액 속으로 많이 손실되지 않고 Cu-Ga 합금 상에 In의 전기증착이 달성된다. 또한, Cu-Ga 합금 또는 고용체 층의 표면 상의 Ga의 함량은 기저 상에 초기에 전기도금된 Cu/Ga 스택의 표면 상의 Ga 함량보다 훨씬 적다. 따라서, 본 발명의 합금화 단계를 사용함으로써 In 증착 단계 동안 가능한 제거에 대해 이 표면에서 이용가능한 Ga 함량은 급격하게 감소된다. 본 발명의 처리의 또다른 이익은, 합금화동안 Ga가 Cu 내에 확산되고, 및/또는 Cu가 Ga 내에 확산된다는 사실이다. 그 결과, Ga가 조성 조절에 악영향(compromising) 없이 금속 전구체 막 및 기저의 계면에 가까워진다. Ga가 기저에 가까워지면 셀렌화 및/또는 술파이드화(sulfidation) 반응 단계 후 기저에 대한 IBⅢAVIA 족 화합물 층의 부착이 향상된다. 모든 Cu-In 합금 및 Cu-Ga 합금을 포함하는 본 발명의 단계들을 통해 얻어진 모든 합금화된 층들에 대해 이와 같이 주장될 수 있다.
기저 상에 Cu-Ga 혼합 또는 합금 층을 직접 도금함으로써 기저에 대한 부착이 또한 향상될 수 있다. 본 발명의 바람직한 실시형태에서, Cu-Ga 합금 층(25)이 적합한 전해질로부터 전도체(22) 상에 도 7에 도시된 바와 같이 전기증착된다. 기판(23)은 금속 또는 유리 시트 또는 금속 또는 절연 호일과 같은 강성 또는 가요성 전도체 또는 절연체 재료가 될 수 있다. 금속 호일은 Ti, 스테인리스강 또는 Mo 호일을 포함한다. 절연 호일은 폴리이미드 및 마이카(mica)와 같은 고온 재료 및 중합체로 만들어진 것들을 포함한다. 전도체(22)는 완전히 형성된 후 흡수재 층에 대한 우수한 저항 접촉(ohmic contact)을 만드는 재료를 포함한다. 이러한 저항 접촉 재료는 Ti, Mo, W, Ta 및 이의 질화물이 포함된다. Cu-Ga 합금층(25)은 5 내지 50 원자% Ga, 바람직하게는 10 내지 30 원자 % Ga를 포함할 수 있다. Cu-Ga 합금층(25)의 두께는 100 내지 500 nm 범위 내 일 수 있다. 전기증착은 Ga 및 Cu 이온 을 포함하는 글리세린 계 전해질을 사용하여 실시될 수 있다. 갈륨 및 Cu 이온 소스는 염화 구리 및 갈륨과 같은 금속 염이 될 수 있으며, 이는 시트르산 또는 타르타르산과 같은 약산의 도움으로 글리세린 용액 내에 용해된다. 전기증착은 실온 또는 5 내지 15℃로 유지되는 냉각(chilled) 전해질 내에서 실시될 수 있다. 도금 전류 밀도는 0.5 내지 40 mA/㎠, 바람직하게는 1 내지 20 mA/㎠ 가 될 수 있다. 전해질 내 Cu에 대한 갈륨 비율은 증착된 막 내 Ga/Cu 비율을 조절하기 위해 0.5 내지 5 에서 변화될 수 있다. 증착된 층은 Cu9Ga4, Cu3Ga2 및 CuGa2와 같은 합금 종들 중 하나 이상을 포함할 수 있다. 바람직한 한 실시형태에서, Cu-Ga 층은 x가 약 0.20 이하인 화학식 Cu(1-x)Gax로 표시될 수 있는 고용체를 포함한다. 갈륨은 이러한 고용체 조성물 중에 Cu에 단단히 결합되며, 이는 본 발명에 개시된 처리의 안정성 및 재현성을 증진시킨다. Cu-Ga 합금층이 실질적인 양의 자유(free) Ga 상을 포함하지 않는다는 것은 중요하다. 이러한 상황을 피하기 위해, Cu-Ga 층을 기저(24) 상에 증착시킨 후(도 7), Cu 및 Ga의 완전한 합금화를 보장하도록 구조를 적당한 기간동안 어닐링할 수 있다. 예를 들어, 기저 상에 Cu-Ga 층을 전기증착시킨 후, "기저/Cu-Ga 층" 구조를 50 내지 500 ℃, 바람직하게는 100 내지 200℃ 에서 1초 내지 15분동안, 바람직하게는 5초 내지 1분동안 어닐링할 수 있다. 어닐링은 공기, 진공, 불활성 기체 또는 환원 대기 하에서 로, 오븐 또는 신속한 열적 어닐링 시스템을 사용하여 실시될 수 있다. 레이저 어닐링, 또는 마이크로파 어닐링이 사용될 수도 있다. 레이저 어닐링에서, 합금화를 촉진하기 위해 Cu-Ga 층은 CO2 레이저, YAG 레이저 또는 Ar 레이저와 같은 대면적 레이저 빔에 몇초와 같은 단시간동안 노광된다.
어닐링 후, Cu-Ga 합금층(25)이 완전히 형성되고, In 층(26)이 Cu-Ga 합금 층(25) 상에 전기도금된다. 인듐 도금은, 미국의 인듐 코포레이션(Indium Corporation)에서 시판하는 In-술파메이트 전해질과 같은 확립된 전해질을 사용하여 실시될 수 있다. 도금 전류 밀도는 이 처리에 대해 10 내지 100 mA/㎠, 바람직하게는 20 내지 50 mA/㎠ 가 될 수 있다. In 층의 두께는 Cu-Ga 합금층의 두께 및 원하는 Cu/(In+Ga) 및 Ga/(Ga+In) 몰비에 따라 200 내지 1000 nm 가 될 수 있다. 도 7의 구조가 일단 얻어지면, 상기된 바와 같은 화합물 층을 형성하기 위해 이를 VIA 족 재료와 반응시킬 수 있다.
다시 미소-규모 불-균일성의 문제를 참조하면, 하나 이상의 IB 족 재료를 포함하는 제 1 금속 전구체 서브-층을 형성한 후, 전체 금속 전구체에 대한 실질적인 평평한 표면 토포그래피를 제공하는 방식으로 제 1 서브-층 상에 제 2 금속 ⅢA 족-풍부 전구체 서브-층을 증착시키는 것은 특정한 장점을 갖는다. 도 8a는 기판(80) 및 콘택트 막(81)을 포함하는 기저(82) 상에 형성된 예시적인 제 1 금속 전구체 서브-층(83)을 도시한다. 제 1 금속 전구체 서브-층은 두꺼운 영역(84) 및 얇은 영역(85)을 갖는 표면 토포그래피를 갖는다. 도 2b를 참조하여 상기된 바와 같이, 특히 ⅢA 족-풍부 막이 하나 이상의 IB 족 재료를 포함하는 막 상에 증착되면, 탈-습윤 또는 볼링 현상으로 인해 이러한 불-균일 표면이 유발될 수 있거나, 도 3b에 도시된 바와 같이, IB 족 및 ⅢA 족 재료를 포함하는 금속 전구체를 열처리할 때 이 러한 표면이 형성될 수 있다. 앞서 기재된 바와 같이 도 7의 Cu-Ga 층의 어닐링으로 인해 서브-층(83)이 얻어질 수 있다. 서브-층의 평균 두께는 200 내지 2000 nm 범위가 될 수 있으며, 두께의 국부 편차는 평균 두께의 +/- 70% 만큼 클 수 있다. 예를 들어, 600 nm의 평균 두께를 갖는 예시적인 서브-층은 180 nm 만큼 얇은 영역 및 1020 nm 만큼 두꺼운 영역을 가질 수 있다. 무엇에서 유래되는 간에, 이러한 불-균일성은 전구체 막 및 이를 사용하여 얻어진 화합물 층의 미소-규모 조성 단일성에 유해하다. 또한, 상기된 바와 같이 두꺼운 영역(84)은 일반적으로 얇은 영역(85)에 비해 저융점 ⅢA 족 재료가 풍부하다. 이러한 문제점을 극복하기 위해, 도 8b는 표면 토포그래피를 레벨링하는 방식으로 제 1의 서브-층(83) 상에 제 2의 금속 ⅢA 족-풍부 전구체 서브-층(86)을 증착시키는 처리 단계를 설명한다. 이러한 방식에서, 두꺼운 ⅢA 족-풍부 층은 제 1의 서브-층(83)의 얇은 영역(85) 상에 증착되고, 얇은 ⅢA 족-풍부 층은 제 1의 서브-층(83)의 두꺼운 영역(84) 상에 증착된다. 얇고 두꺼운 영역들이 ⅢA 족 재료가 각각 적거나 풍부하면, 비교적 평평한 ⅢA 족-풍부 층(86)이 미소-규모 조성 불-균일성을 보상하고, VIA 족 재료와 반응시킬 수 있는 조성적 및 구조적으로 더 균일한 전구체 스택(87)을 생산하여, 고품질 IBⅢAVIA 족 화합물 층을 형성할 수 있다.
전기도금 및 무전해 증착 기술은, 상기된 본 발명을 실시하기 위한 독특한 특성을 갖는 습식 처리 접근법이다. 상기 기술에 사용된 용액 또는 전해질은 거친 표면 상에 "레벨링된(leveled)" 증착물을 얻도록 조성될 수 있다. 다양한 유기 및 무기 첨가제가 이러한 전해질에 사용되어, 기판 상의 밸리(valleys) 또는 낮은 표 면의 증착을 증진시키는 반면 피크 또는 높은 지점 상의 증착을 저하시킬 수 있다. 따라서, ⅢA 족-풍부 서브-층이 예를 들어 도 8a의 제 1 금속 서브-층(83) 상에 전기도금되면, 도금이 얇은 영역(85) 상에서 증진되고 두꺼운 영역(84) 상에서 저하되며, 도 8b에 도시된 것과 매우 유사한 표면 프로파일을 갖는 금속 ⅢA족-풍부 서브-층(86)이 얻어진다. 상기된 레벨링 효과를 얻기 위해 많은 상이한 형태의 첨가제들이 전해질 또는 용액에 사용될 수 있다. 이들은, 티오우레아, 폴리에텔렌 글리콜, 폴리에테르 술파이드, 머캅토 화합물, 쿠머린(coumarin), 방향족성 술폰아미드, 사카린, 비스-소듐 술포프로필 디술파이드, 아민 또는 아미드 작용기를 갖는 고분자량 중합체 등과 같은 화학제를 포함하는 촉진제(accelerators), 저해제, 레벨링제(levelers), 계면활성제 등을 포함한다. 10 내지 100 nm 이하만큼 작은 폭을 갖는 밸리는 선택적으로 전기도금액 내에 이러한 첨가제를 사용하여 ⅢA 족-풍부 서브-층과 같은 전기도금된 재료로 충전 및 레벨링될 수 있다.
앞서 제조된 실질적으로 금속인 전구체 층 상에 ⅢA 족-풍부 표면 막을 전기도금 또는 무전해 도금하면 다음의 이점을 갖는다는 것을 유념해야 한다; i) IBⅢAVIA 족 층 및 태양 전지 디바이스의 형성 후에 션팅(shunting) 및 디바이스 성능 감소를 유발하는 과량의 IB 족 재료를 포함할 수 있는 임의의 영역의 조성을 덮어버리거나(covering up) 조정하고, ii) 증착된 CdS 층 또는 다른 접합 형성 재료에 의해 더 우수한 품질 접합부(junctions)가 형성될 수 있도록 VIA 족 재료와 반응 후 전체 전구체 층 및 화합물 막의 표면 모르폴로지를 평평화(flattening)하고, Ⅲ) 화합물 형성 후 이러한 화합물 층을 사용하여 더 우수한 접합부가 제작될 수 있도록 전체 전구체 층의 표면 층의 밀도를 높인다. 이들 잇점은 다른 기술에 의해 또한 증착되는 전구체 층과의 고정(fixing)의 문제점에 적용가능하다. 이 경우, 앞서 형성된 전구체 층 상에 ⅢA 족-풍부 층을 적용하는 전기증착 단계는, 표면 모르폴로지를 향상시키고 밀도를 증가시키고 미소-규모 조성 단일성을 향상시키는 표면 처리 단계인 것으로 고려될 수 있다.
예를 들어, 도 9는 Cu, 또는 Cu-In, 또는 Cu-Ga, 또는 Cu-In-Ga 함유 나노 입자 잉크의 스프레잉 또는 닥터-블레이딩과 같은 나노-입자 증착 접근법에 의해 기저(92) 상에 형성될 수 있는 금속 전구체 층(93)을 도시한다. 이러한 경우의 나노 입자는 크기가 < 200 nm이고, 잉크를 형성하기 위한 주지된 유기 계면활성제 및 분산제의 도움으로 물, 알콜 또는 에틸렌 글리콜과 같은 용매 중에 분산될 수 있다. 전구체 층(93)은 이의 증착된(as-deposited) 형태가 될 수 있거나, 서로에 및 기저(92)의 접촉막(91)에 나노 입자들을 적어도 부분적으로 융합시킬 목적으로 100 내지 400℃와 같은 승온에서 어닐링 단계와 같은 처리 단계를 거칠 수 있다. 선택적으로 전구체 층(93)은 일반적으로, 임의의 방법에 의한 열등한 표면 모르폴로지 및/또는 열등한 미소-규모 조성 균일성을 갖는 임의의 실질적으로 금속인 전구체 층이 될 수 있다. 예를 들어 전구체 층은 Cu, In 및 Ga를 포함하는 산화물 입자들의 잉크를 기저 상에 제 1 증착시켜 산화물 막을 형성하고, 이어서 산화물 막을 환원시켜 예를 들어 Cu, In 및 Ga를 포함하는 90 몰% 보다 많은 금속 성분을 함유하는 실질적으로 금속인 막을 얻음으로써 얻어질 수 있다. 이 도면으로부터 알수 있는 바와 같이, 전구체 층(93)의 최상부 표면은 나노 입자의 과립 성질 또는 전구체 층을 형성하기 위해 일반적으로 사용된 열처리 또는 환원 단계로 인해 거칠다. 표면이나 그 근처에 미크론 또는 서브-미크론 크기가 될 수 있는 많은 갭이 있다. 예로서, 전구체 층은 200 내지 2000 nm의 두께를 가질 수 있으며, 이의 표면 조도(roughness)는 약 50 내지 500 nm가 될 수 있다. ⅢA 족-풍부 층(94)은 조도 및 다공성이 실질적으로 없는 표면(95)을 갖는 전체 전구체 층(96)을 형성하기 위해 전구체 층(93)의 거친 표면 상에 전기증착된다. 예를 들어, 표면(95)은 약 5 내지 10 nm의 조도를 가질 수 있다. 이는, 도금액이 가장 작은 캐비티 또는 공극(pores) 내에 들어가고 이어서 도 8b와 관련하여 기재된 바와 같이 이를 충전시키는 능력을 갖기 때문에 얻어진다. 전구체 층(93)은 Cu-풍부할 수 있다. 즉, Cu/In, 또는 Cu/Ga 또는 Cu/(In+Ga) 비율이 > 1 일 수 있다. 이 경우, ⅢA 족-풍부층(94)은 In 및/또는 Ga를 포함할 수 있으며, 레벨링 또는 갭-충전 첨가제를 포함하는 전해질에서 도금될 수 있다. ⅢA 족-풍부 층은 또한 In 및 Ga 층과 같은 다수의 층들을 포함할 수 있다. ⅢA 족-풍부 층의 두께는 전체 전구체 층(96)에 대한 전체 원하는 화학량론 또는 조성을 얻도록 조정된다. 선택적으로, 전구체 층(93)은 1 이하의 Cu/In 또는 Cu/Ga 또는 Cu/(In+Ga) 비율을 가질 수 있다. 이 경우 얇은 ⅢA 족-풍부 층이 필요할 것이다. 전구체 층(93)은 또한 실질적으로 Cu 입자로 만들어질 수 있다. 이 경우, 전체 조성을 원하는 Cu/In, Cu/Ga 또는 Cu/(In+Ga) 비율로 조정하고, 동시에 하나 이상의 VIA 족 재료와 반응 후 고품질 화합물 막을 형성시키기 위해 공극에 충전시키고 전체 전구체 층의 표면을 레벨링하기 위해, In 및/또는 Ga이 이러한 거칠고 다공성인 Cu 층 상에 전기증착된다.
본 발명의 상기 처리 단계의 전기증착 단계에 사용될 수 있는 장치(40)는 도 10에 개략 도시된다. 장치는 예로서 Cu-Ga 및 In의 전기증착을 취하여 설명될 것이다. 본 발명의 모든 전기도금 관련 실시형태를 실시하기 위해 도 10의 장치의 일반적인 설계를 사용할 수 있다는 것은 당업자에게 명백할 것이다. 도 10의 장치(40)는 다수의 스테이션들을 포함하는 직렬(in-line) 시스템이다. 장치(40)는 가요성 호일 또는 강성 시트 형태가 될 수 있는 기판(40a)을 처리한다. 증착은, 이전에 기판(40a)의 한 면 상에 코팅된 전도체(41) 상에서 실시된다. 먼저 Cu-Ga 층이 Cu-Ga 전기도금 스테이션(42a) 내 전도체(41) 상에 증착된다. 구리-Ga 전기도금 스테이션(42a)은, 도입구(50)를 통해 전기도금액을 수용하고 개구(51)를 통해 전도체(41)의 표면 상에 이를 전달하는 인클로저(52)를 갖는 전기도금 셀(cell)(45)을 포함한다. 전기도금액은 화살표(48)로 도시된 방향으로 흐른다. 애노드(47)는 인클로저(52) 내에 위치되고, 이는 폴리프로필렌과 같은 절연 재료로 만들어진다. 애노드(47)는 Pt 또는 Pt-코팅된 Ti와 같은 불활성 재료로 만들어질 수 있거나, Cu 또는 Cu-Ga 합금 애노드가 될 수 있다. 애노드(47)는 도금액이 이를 통해 흐를 수 있도록 내부에 공극 또는 홀을 가질 수 있다. 전도체(41)의 표면에 부드럽게 접촉하기 위해 전기적 콘텍트(46)가 제공된다. 처리가 직렬 모드로 실시되면, Cu-Ga 층이 증착됨에 따라 기판(40a)이 "P" 방향으로 연속하여 이동한다는 것을 유념해야 한다. 따라서, 제 1 콘택트(46a)가 도금 전에 전도체(41)의 표면과 접촉하는 반면, 제 2 콘택트(46b)는 개구(51)를 통해 전도체(41)에 이미 증착된 Cu-Ga 층의 표면과 접촉한다. 이와 관련하여, 가볍게 접촉하는, 스프링 로딩되거나(loaded) 롤러 형인 콘택트를 사용하여, 제 2 콘택트(46b)에 의해 Cu-Ga 표면이 긁히는 것을 피해야 한다. 제 2 콘택트(46b)를 제거한 단 한 세트의 콘택트(제 1 콘택트(46a))를 사용하는 것도 가능하다. 두 콘택트가 도 4에 개략 도시된다 할지라도, 개구(51)에 의해 정의된 영역 밖에 존재하는 한 임의의 수의 콘택트가 사용될 수 있다는 것을 이해해야 한다. 기판(40a)이 전도성이면, 증착된 층이 긁힐 어떤 염려 없이, 전기 콘택트를 배면(40b) 상에 만들 수 있다.
전기증착동안, 콘택트 및 이에 따라 기판의 전도성 표면을 더 캐소드로(cathodic) 만들기 위해 콘택트(46) 및 애노드(47) 간에 전압이 적용된다. 이는 기판의 전도성 표면 상에 증착을 유발한다. 도금액은 개구(51)를 통해 전도체(41)의 표면 상에 지향되며(directed), 이어서 수집, 재사용(refubished) 및 재순환(re-circulated)되도록 인클로저(52)의 외부 쪽으로 흐른다. 개구(51)는 직사각형에 가까운 슬랫 형태가 될 수 있다. 사용된 도금 전류 밀도, 방향(P)의 슬랫의 폭, 및 사용된 기판 움직임의 속도가 개구(51) 상에 이동하는 기판의 일부분 상에서 얻어지는 Cu-Ga 층의 두께를 결정한다. (P에 수직 방향의) 슬랫의 길이가 얼마나 큰 기판이 처리되는지와 장치(40)의 작업처리량(throughput)을 결정한다. 개구(51) 또는 슬랫의 폭은 1 내지 10 cm 범위가 될 수 있으나, 이의 길이는 30 내지 120 cm 범위가 될 수 있다.
전도체(41)의 표면이 Cu-Ga 층으로 코팅됨에 따라, 이는 Cu-Ga 층의 표면이 세정되고 어떤 화학 잔류물이 깨끗이 되는(cleaned off) 세정/건조 스테이션(43)으로 이동한다. 세정 후, 표면은 이 위에 공기 또는 질소를 블로잉(blowing)함으로써 건조될 수 있다. 세정 및 건조 후, Cu-Ga로 이미 코팅된 표면의 일부분은 어닐링 스테이션(44)으로 이동한다. 상기된 바와 같이, 어닐링 스테이션(44)을 사용하는 것은 선택적이지만 우수한 조성적 조절을 보장하기 위해 바람직하다. Cu-Ga 전기도금 스테이션(42a)에서 실시된 전기증착 단계로 완전히 합금화된 Cu-Ga 층이 얻어지면, 어닐링 스테이션(44)이 필요 없을 수 있다. 어닐링 스테이션(44)에서 새로 증착된 Cu-Ga 층은 열 소스(55)에서 유래하는 열에 노출된다. 열 소스(55)는 상기된 바와 같이 저항 가열 요소, 가열 램프의 뱅크(bank), 레이저 빔 등이 될 수 있다. Cu-Ga 층은 Cu 및 Ga 간의 실질적 합금화 및 Cu-Ga 합금 층의 형성을 보장하기 위해 어닐링 스테이션(44)에서 어닐링된다. Cu-Ga 합급층이 일단 전도체(41)의 표면 상에 형성되면, 이는 도 7 또는 8b에 도시된 것과 같은 전구체 구조를 얻기 위해 In 층의 증착을 위한 In 전기도금 스테이션(42b) 내로 이동한다. In 전기도금 스테이션은 Cu-Ga 전기도금 스테이션과 매우 유사할 수 있으며, 따라서 이의 상세한내용은 도 10에 도시하지 않았다. 이 경우에 애노드는 불활성 애노드 또는 In 애노드가 될 수 있다. 개구의 폭 및 도금 전류 밀도는 원하는 In 층 두께 및 원하는 전체 Cu/(In+Ga) 및 Ga/(Ga+In) 비율을 얻도록 선택된다. 도 10의 장치(40)의 바람직한 작동 모드가 "직렬"이므로, 방향(P)의 기판(40a)의 속도는 일련 모드에서 실시되는 모든 단계에 대해 동일하다. 따라서, 전기도금된 다양한 층들의 두께는 각 처리 스테이션에서 사용된 도금 전류 밀도에 의해 조절될 수 있다. 본 발명의 다양한 스테이지(stages)가 장비의 개별 피스들(pieces)에서 또한 실시될 수 있다는 것을 이해해야 한다. 예를 들어, Cu-Ga 전기도금 및 어닐링은 하나의 장치에서 실시될 수 있 으며, In 전기도금은 개별 장치에서 실시될 수 있다. 도 10에 네 처리 스테이션이 도시된다 할지라도, 도 10의 장치에 많은 수의 처리 스테이션이 추가될 수 있다. 예를 들어, 다수의 Cu-Ga 전기도금 스테이션 및 In 전기도금 스테이션, 및 어닐링 스테이션이 작업처리량을 증가시키기 위해 사용될 수 있다. 도 6a 내지 6d를 통해 기재된 본 발명을 실시하기 위해, 도 10에 도시된 둘 이상의 유닛들이 일련으로 추가될 수 있다. 새로 증착된 Cu-Ga/In 전구체 스택을 VIA 족 재료와 반응시켜 이후 기재될 화합물 층을 형성하기 위해 마지막에 셀렌화/술파이드화 스테이션이 추가될 수도 있다.
본 발명의 또다른 바람직한 실시예에서, Cu 층을 Ga-함유 층과 반응시킴으로써 Cu-Ga 합금층이 형성된다. 도 11a는 Cu 층(300)이 코팅된 기저(240)를 도시한다. 다른 주지된 막 증착 기술이 또한 사용될 수 있다 할지라도, Cu 층(300)은 바람직하게는 전기증착을 통해 전도체(220) 상에 증착된다. Cu 층(300)의 증착 후, 도 11b에 도시된 바와 같이 Ga-함유 층(310)이 Cu 층(300) 상에 증착된다. Ga-함유 층은 바람직하게는 Ga 층이지만, Ga-In 합금을 또한 포함할 수 있다. 다른 박막 증착 기술이 사용될 수도 있다 할지라도, Ga-함유층은 바람직하게는 전기도금을 사용하여 증착된다. Ga 및 Ga-In 합금이 < 156℃의 저온에서 용융되므로, 이러한 재료들의 증착을 위해 용융 스프레잉 또는 디핑(dipping)과 같은 기술이 또한 사용될 수 있다. 디핑 기술에서, 기판은 Ga 또는 Ga 및 In의 용융물이 될 수 있는 용융물에 디핑되고 이로부터 꺼내진다. 이 경우에 전기증착된 Cu 층(300)으로부터 용융물 내로 Cu가 용해(leaching)되는 것을 피하기 위해 소량의 Cu(1 내지 10%)가 용융물 내에 포함될 수도 있다. 일단 Cu 층(300) 및 Ga-함유 층(310)의 스택이 도 11b에 도시된 바와 같이 형성되면, 스택은 도 11c에 도시된 바와 같이 Cu-Ga 합금층(320)을 형성하기 위해 앞서 기재된 바와 같이 어닐링된다. Cu-Ga 합금층은, Ga-함유층(310)이 In을 포함한다면, 원소 In, 또는 Cu-In 합금 또는 In-Ga 합금의 형태로 In를 약간 포함할 수도 있다. Ga-함유 층 내 In의 원자%는 바람직하게는 0 내지 20% 이다. 따라서 Ga-함유층의 융점은 바람직하게는 30℃보다 낮다. 어닐링 단계 및 Cu-Ga 합금층(320)의 형성 후, In 층이 바람직하게는 전기증착에 의해, Cu-Ga 층 상에 증착되어, 도 7의 구조와 유사한 구조가 얻어진다. 저비용의 대면적 증착 접근법을 사용하는 본 발명의 바람직한 처리는; a) 기저 상의 Cu 층의 전기증착, b) Cu 층 상의 Ga 층의 전기증착, c) Cu-Ga 합금층을 형성하기 위한 Cu/Ga 스택의 어닐링, 및 d) 도 7에 도시된 바와 같은 전구체 층을 형성하기 위한 Cu-Ga 합금층 상의 In 층의 전기증착이다. 도 10의 장치는 이들 처리 단계들을 실시하기 위해 간단하게 구성될 수 있다. 레벨링 능력을 갖는 전해질로부터의 In의 전기증착은, 도 8a 및 8b와 관련하여 상기된 바와 같은 Cu-Ga 합금층 내에 존재할 수 있는 임의의 조도 및 미소-규모 조성 불-균일성 문제를 처리한다.
금속 전구체와 VIA 족 재료의 반응은 다양한 방법으로 수행될 수 있다. 일 실시형태에서, 전구체 층은 승온에서 VIA족 증기에 노출된다. 이들 기술은 이 분야에서 주지되어 있으며, 이들은 고체 Se, 고체 S, 고체 Te, H2Se 가스, H2S 가스 등과 같은 소스에 의해 제공된 Se 증기, S 증기 및 Te 증기 중 하나 이상의 존재 하 에 350 내지 600℃의 온도 범위에서 5분 내지 1시간동안 전구체 층을 가열하는 것을 포함한다. 또다른 실시형태에서, 한 층 또는 다층의 VIA 족 재료가 전구체 층 상에 증착되고, 이어서 스택된 층이 로 내에서 또는 신속한 열 어닐링 로 등에서 가열된다. VIA 족 재료는 전구체 층 상에 증발, 스퍼터링 또는 도금될 수 있다. 이와 달리, VIA 족 나노 입자를 포함하는 잉크가 제조될 수 있으며, 이들 잉크는 VIA 족 나노 입자를 포함하는 VIA 족 재료층을 형성하기 위해 전구체 층 상에 증착될 수 있다. 디핑, 스프레잉, 닥터-블레이딩 또는 잉크 라이팅(writing) 기술이 이러한 층을 증착시키기 위해 사용될 수 있다. 반응은 승온에서 온도에서 따라 1분 내지 30분동안 실시될 수 있다. 반응 결과로서, IBⅢAVIA 족 화합물이 전구체로부터 형성된다. 전체 처리를 직렬 수행하기 위해 반응 챔버가 도 10의 장치에 추가될 수 있다는 것을 유념해야 한다.
이 기술분야에서 주지된 재료 및 방법을 사용하여 본 발명의 화합물 층 상에 태양 전지를 제작할 수 있다. 예를 들어 얇은(< 0.1 미크론) CdS 층이 화학적 디핑 방법을 사용하여 화합물 층의 표면 상에 증착될 수 있다. ZnO의 투명한 윈도우가 MOCVD 또는 스퍼터링 기술을 사용하여 CdS 층 상에 증착될 수 있다. 태양 전지를 완성하기 위해 금속 핑거(finger) 패턴이 선택적으로 ZnO 상에 증착된다.
본 발명은 특정한 바람직한 실시형태와 관련하여 기재되지만, 이에 대한 변형은 당업자에게 명백할 것이다.

Claims (45)

  1. IB 족 재료 막 및 1 이상의 ⅢA 족 재료 층을 기저 상에 증착시키는 단계;
    혼합된 층을 형성시키기 위해 IB 족 재료 막 및 1 이상의 ⅢA 족 재료 층을 혼합하는 단계; 및
    ⅢA 족 재료 서브-층 및 IB 족 재료 서브-층 중 하나 이상을 포함하는 금속 막을 상기 혼합된 층 상에 형성시키는 단계를 포함하여 이루어지는 IBⅢAVIA 족 반도체 층을 기저 상에 성장시키는 방법.
  2. 제 1항에 있어서,
    상기 금속 막을 상기 혼합된 층 상에 형성시키는 단계는 ⅢA 족 재료 서브-층으로서 제 1 ⅢA 족 재료 층 및 개별 ⅢA 족 재료 층을 형성시키는 단계를 포함하는 것을 특징으로 하는 IBⅢAVIA 족 반도체 층을 기저 상에 성장시키는 방법.
  3. 제 1항에 있어서,
    상기 혼합하는 단계는 IB 족 재료 막 및 ⅢA 족 재료 한 층 이상을 50 내지 350 ℃의 온도까지 가열하는 단계를 포함하는 것을 특징으로 하는 IBⅢAVIA 족 반도체 층을 기저 상에 성장시키는 방법.
  4. 제 3항에 있어서,
    상기 가열하는 단계는 2 내지 600초동안 실시되고, 상기 혼합된 층은 실질적으로 완전히 합금화되어, 실질적으로 균일한 미소-규모(micro-scale) 조성이 얻어지는 것을 특징으로 하는 IBⅢAVIA 족 반도체 층을 기저 상에 성장시키는 방법.
  5. 제 1항에 있어서,
    상기 ⅢA 족 재료 한 층 이상은 혼합된 층 내 볼링 현상을 실질적으로 예방하는 두께를 갖는 것을 특징으로 하는 IBⅢAVIA 족 반도체 층을 기저 상에 성장시키는 방법.
  6. 제 5항에 있어서,
    상기 ⅢA 족 재료에 대한 상기 IB 족 재료의 몰비는 1.0 보다 큰 것을 특징으로 하는 IBⅢAVIA 족 반도체 층을 기저 상에 성장시키는 방법.
  7. 제 1항에 있어서,
    상기 혼합된 층 및 상기 금속 막을, 어닐링된 층을 형성시키기 위해 상기 형성시키는 단계 후에 어닐링하는 단계를 더 포함하는 IBⅢAVIA 족 반도체 층을 기저 상에 성장시키는 방법.
  8. 제 7항에 있어서,
    상기 어닐링하는 단계는 50 내지 350℃의 온도에서 실시되는 것을 특징으로 하는 IBⅢAVIA 족 반도체 층을 기저 상에 성장시키는 방법.
  9. 제 7항에 있어서,
    상기 증착, 혼합, 형성 및 어닐링하는 단계들을 1번 이상 더 반복하여 전구체 층을 형성시키는 것을 특징으로 하는 IBⅢAVIA 족 반도체 층을 기저 상에 성장시키는 방법.
  10. 제 9항에 있어서,
    상기 전구체 층을 VIA 족 재료와 반응시켜 IBⅢAVIA 족 반도체층을 성장시키는 단계를 더 포함하는 IBⅢAVIA 족 반도체 층을 기저 상에 성장시키는 방법.
  11. 제 7항에 있어서,
    상기 어닐링된 층을 VIA 족 재료와 반응시켜 IBⅢAVIA 족 반도체 층을 성장시키는 단계를 더 포함하는 IBⅢAVIA 족 반도체 층을 기저 상에 성장시키는 방법.
  12. 제 1항에 있어서,
    상기 혼합된 층 및 상기 금속 막을 VIA 족 재료와 반응시켜 IBⅢAVIA 족 반도체 층을 성장시키는 단계를 더 포함하는 IBⅢAVIA 족 반도체 층을 기저 상에 성장시키는 방법.
  13. 제 12항에 있어서,
    상기 증착 및 형성시키는 단계들은 각각 전기증착을 사용하여 수행되고, 상기 VIA 족 재료는 셀레늄 및 황 중 하나 이상을 포함하는 것을 특징으로 하는 IBⅢAVIA 족 반도체 층을 기저 상에 성장시키는 방법.
  14. 제 1항에 있어서,
    상기 증착 및 형성시키는 단계들은 각각 전기증착을 사용하여 수행되는 것을 특징으로 하는 IBⅢAVIA 족 반도체 층을 기저 상에 성장시키는 방법.
  15. 인듐 층 및 갈륨 층 중 하나 이상 층, 및 구리 막을 기저 상에 증착시키는 단계;
    혼합된 층을 형성시키기 위해 상기 인듐 층 및 갈륨 층 중 하나 이상 층, 및 구리 막을 혼합하는 단계; 및
    인듐 서브-층, 갈륨 서브-층 및 구리 서브-층 중 하나 이상을 포함하는 금속 막을 상기 혼합된 층 상에 형성시키는 단계를 포함하여 이루어지는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  16. 제 15항에 있어서,
    상기 혼합하는 단계는 상기 인듐 층 및 갈륨 층 중 하나 이상 층, 및 구리 막을 50 내지 350℃의 온도로 가열하는 단계를 포함하는 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  17. 제 16항에 있어서,
    상기 가열하는 단계는 2 내지 600초 동안 실시되고, 상기 혼합된 층은 실질적으로 완전히 합금화되어, 실질적으로 균일한 미소-규모 조성이 얻어지는 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  18. 제 15항에 있어서,
    상기 증착시키는 단계는 상기 인듐 층 및 상기 갈륨 층 및 상기 구리 막을 모두 기저 상에 증착시키고, 상기 혼합하는 단계는 상기 구리 막, 상기 인듐 층 및 상기 갈륨 층을 혼합하여 상기 혼합된 층을 형성시키는 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  19. 제 15항에 있어서,
    상기 금속 막은 인듐 서브-층 및 갈륨 서브-층 및 구리 서브-층을 포함하여 이루어지는 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  20. 제 17항에 있어서,
    상기 혼합된 층 내의 인듐 및 갈륨의 합에 대한 구리의 몰비는 1.0보다 큰 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  21. 제 18항에 있어서,
    상기 금속 막은 상기 인듐 서브-층 및 상기 갈륨 서브-층 및 상기 구리 서브-층을 포함하는 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  22. 제 15항에 있어서,
    상기 혼합된 층 및 상기 금속 막을 황 및 셀레늄 중 하나 이상과 반응시켜 Cu(In, Ga)(Se, S)2 반도체 층을 성장시키는 단계를 더 포함하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  23. 제 21항에 있어서,
    상기 혼합된 층 및 상기 금속 막을 황 및 셀레늄 중 하나 이상과 반응시켜 Cu(In, Ga)(Se, S)2 반도체 층을 성장시키는 단계를 더 포함하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  24. 제 15항에 있어서,
    상기 증착시키는 단계는 상기 구리 막 및 상기 인듐 층을 기저 상에 증착시키는 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  25. 제 24항에 있어서,
    상기 혼합된 층 내의 상기 인듐에 대한 구리의 몰비는 1.22 이상인 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  26. 제 24항에 있어서,
    상기 금속 막은 상기 갈륨 서브-층을 포함하는 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  27. 제 26항에 있어서,
    상기 혼합된 층 및 상기 금속 막을 황 및 셀레늄 중 하나 이상과 반응시켜 Cu(In, Ga)(Se, S)2 반도체 층을 성장시키는 단계를 더 포함하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  28. 제 15항에 있어서,
    상기 증착시키는 단계는 상기 구리 막 및 상기 갈륨 층을 기저 상에 증착시키는 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  29. 제 28항에 있어서,
    상기 혼합된 층 내의 갈륨에 대한 구리의 몰비가 1 이상인 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  30. 제 28항에 있어서,
    상기 금속 막은 상기 인듐 서브층을 포함하는 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  31. 제 30항에 있어서,
    상기 혼합된 층 및 상기 금속 막을 황 및 셀레늄 중 하나 이상과 반응시켜 Cu(In, Ga)(Se, S)2 반도체 층을 성장시키는 단계를 더 포함하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  32. 제 24항에 있어서,
    상기 금속 막은 구리 서브-층 및 갈륨 서브-층을 포함하는 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  33. 제 32항에 있어서,
    상기 혼합된 층 내의 상기 인듐에 대한 구리의 몰비는 1.22 이고, 상기 금속 막 내의 상기 갈륨에 대한 구리의 몰비는 0.5인 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  34. 제 33항에 있어서,
    상기 혼합된 층 및 상기 금속 막을 황 및 셀레늄 중 하나 이상과 반응시켜 Cu(In, Ga)(Se, S)2 반도체 층을 성장시키는 단계를 더 포함하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  35. 제 15항에 있어서,
    상기 증착 및 형성시키는 단계들은 각각 전기증착을 사용하여 수행되는 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  36. 제 26항에 있어서,
    상기 구리 막, 상기 갈륨 층 및 상기 인듐 서브-층은 전기증착되는 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  37. 제 30항에 있어서,
    상기 구리 막, 상기 인듐 층 및 상기 갈륨 서브-층은 전기증착되는 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  38. 제 17항에 있어서,
    상기 증착 및 형성시키는 단계들은 각각 전기증착을 사용하여 수행되는 것을 특징으로 하는 Cu(In, Ga)(Se, S)2 반도체 층을 기저 상에 성장시키는 방법.
  39. 구리를 포함하고, 거친 표면과 미소 규모 조성 불-균일성을 갖는, 실질적으로 금속인 전구체 막을 기저 상에 형성시키는 단계; 및
    스택을 형성함으로써 상기 거친 표면을 실질적으로 감소시키고 상기 스택의 미소규모 조성 균일성을 제공하기 위해 인듐 및 갈륨 중 하나 이상을 실질적으로 금속인 전구체 막 상에 전기증착시키는 단계를 포함하여 이루어지는, Cu(In, Ga)(S, Se)2 반도체 층을 기저 상에 성장시키는 방법.
  40. 제 39항에 있어서,
    상기 실질적으로 금속인 전구체 막은 인듐 및 갈륨 중 하나 이상을 더 포함하는 것을 특징으로 하는 Cu(In, Ga)(S, Se)2 반도체 층을 기저 상에 성장시키는 방법.
  41. 제 39항에 있어서,
    상기 전기증착시키는 단계는 레벨링 첨가제를 포함하는 전해질을 사용하여 수행되는 것을 특징으로 하는 Cu(In, Ga)(S, Se)2 반도체 층을 기저 상에 성장시키는 방법.
  42. 제 40항에 있어서,
    상기 실질적으로 금속인 전구체 막은 갈륨을 더 포함하고, 상기 전기증착시키는 단계는 상기 실질적으로 금속인 전구체 막 상에 인듐을 적용하여 상기 스택을 형성하는 것을 특징으로 하는 Cu(In, Ga)(S, Se)2 반도체 층을 기저 상에 성장시키는 방법.
  43. 제 40항에 있어서,
    상기 실질적으로 금속인 전구체 막은 갈륨 및 인듐을 더 포함하고, 상기 전 기증착시키는 단계는 상기 실질적으로 금속인 전구체 막 상에 인듐을 적용하여 상기 스택을 형성하는 것을 특징으로 하는 Cu(In, Ga)(S, Se)2 반도체 층을 기저 상에 성장시키는 방법.
  44. 제 39항에 있어서,
    상기 스택을 셀레늄 및 황 중 하나 이상과 반응시켜 Cu(In, Ga)(S, Se)2 반도체 층을 성장시키는 단계를 더 포함하는 Cu(In, Ga)(S, Se)2 반도체 층을 기저 상에 성장시키는 방법.
  45. 제 42항에 있어서,
    상기 스택을 셀레늄 및 황 중 하나 이상과 반응시켜 Cu(In, Ga)(S, Se)2 반도체 층을 성장시키는 단계를 더 포함하는 Cu(In, Ga)(S, Se)2 반도체 층을 기저 상에 성장시키는 방법.
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