KR20070070021A - 반도체 디바이스 및 그의 제조방법 - Google Patents
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Abstract
Description
Claims (19)
- 리세스드 게이트의 돌출부와 딥 트렌치 캐패시터 디바이스의 상부가 노출되는 상태로, 기판의 내부에 리세스드 게이트와 딥 트렌치 캐패시터 디바이스를 제공하는 단계와,상기 상부와 상기 돌출부의 측벽에 스페이서를 형성하는 단계와,상기 스페이서 사이의 스페이스에 도전체(conductive material)의 매립부를 형성하는 단계와,상기 기판, 상기 스페이서 및 상기 매립부를 패턴화하여, 매립된 비트 라인 콘택과 캐패시터 매립된 표면 스트랩을 한정하기 위한 평행한 샐로우 트렌치를 형성하는 단계와,상기 샐로우 트렌치 내에 유전체(dielectric material)를 충진하는 단계와,상기 리세스드 게이트를 가로질러 워드 라인을 형성하는 단계와,상기 매립된 비트 라인 콘택과 전기적으로 연결되도록 비트 라인을 형성하는 단계로서, 상기 캐패시터 매립된 표면 스트랩이 비트 라인에 의해 덮히지 않는 상태로 비트 라인을 형성하는 단계와,상기 캐패시터 매립된 표면 스트랩과 전기적으로 연결되도록 스택 캐패시터를 형성하는 단계를 포함하는 반도체 디바이스의 제조방법.
- 제 1 항에 있어서, 상기 비트 라인이 상기 워드 라인과 일정 각도를 가지고 대각선으로 형성되는 방법.
- 제 1 항에 있어서, 상기 비트 라인이 상기 워드 라인과 45도의 각도를 가지고 대각선으로 형성되는 방법.
- 제 1 항에 있어서, 상기 비트 라인을 형성하는 단계가 상기 매립된 비트 라인 콘택위에 상부 비트 라인 콘택을 형성하는 단계를 포함하는 방법.
- 제 1 항에 있어서, 상기 스택 캐패시터를 형성하는 단계가 플러그(plug)를 가진 스택 캐패시터를 형성하는 단계를 포함하는 방법.
- 제 1 항에 있어서, 상기 비트 라인을 형성하는 단계가 비트 라인위에 상부 에지가 하부 에지보다 넓은 캡 층을 형성하는 단계를 추가로 포함하는 방법.
- 제 1 항에 있어서, 상기 스택 캐패시터를 형성하는 단계가,상기 비트 라인위에 제 1 유전체 층을 형성하는 단계,상기 제 1 유전체 층을 에칭하여 비트 라인을 노출하는 테이퍼 개구(tapered opening)를 형성하는 단계,상기 테이퍼 개구에 에치 스톱 층을 형성하는 단계,상기 기판위에 제 2 유전체 층을 형성하는 단계,상기 제 2 유전체 층과 상기 제 1 유전체 층를 관통하는 제 1 홀을 형성하여 캐패시터 매립된 표면 스트랩을 노출시키는 단계,상기 제 1 홀보다 넓은 폭을 가진 제 2 홀을 형성하는 단계로서, 상기 제 2 유전체 층에서 상기 에치 스톱 층의 상면을 관통하는 제 2 홀이 제 1 홀과 연결되는 상태로 제 2 홀을 형성하는 단계,상기 제 1 홀내에 캐패시터 매립된 표면 스트랩과 연결되도록 플러그를 형성하는 단계,상기 제 2 홀내에 플러그와 연결되도록 스택 캐패시터를 형성하는 단계를 추가로 포함하는 방법.
- 제 1 항에 있어서, 상기 스택 캐패시터를 형성하는 단계가,상기 비트 라인의 상면에 캡 층을 형성하는 단계,상기 기판위에 제 1 유전체 층을 형성하는 단계,상기 제 1 유전체 층을 관통하는 제 1 홀을 형성하여 상기 캐패시터 매립된 표면 스트랩을 노출시키는 단계,상기 제 1 홀보다 넓은 폭을 가진 제 2 홀을 형성하는 단계로서, 상기 제 1 유전체 층에서 상기 캡 층의 상면을 관통하는 제 2 홀이 제 1 홀과 연결되는 상태로 제 2 홀을 형성하는 단계,상기 제 1 홀내에 캐패시터 매립된 표면 스트랩과 연결되도록 플러그를 형성하는 단계,상기 제 2 홀내에 플러그와 연결되도록 스택 캐패시터를 형성하는 단계를 추가로 포함하는 방법.
- 제 1 항에 있어서, 상기 리세스드 게이트를 가로질러 상기 워드 라인을 형성하는 단계가, 상기 리세스드 게이드와 중첩하는 평행한 워드 라인중 적어도 하나가 상기 리세스드 게이트중 적어도 하나보다 좁은 폭을 가지는 것을 추가로 포함하는 방법.
- 제 1 항에 있어서, 상기 스페이스가 딥 트렌치 캐패시터 디바이스의 상부를 감싸는 방법.
- 제 1 항에 있어서, 상기 딥 트렌치 캐패시터 디바이스의 상부가 상기 매립부에 의해 감싸지는 방법.
- 그 위에 리세스드 게이트의 돌출부와 딥 트렌치 캐패시터 디바이스의 상부가 놓여지는 상태로 리세스드 게이트와 딥 트렌치 캐패시터 디바이스를 가진 기판,상기 돌출부와 상기 상부의 측벽 위에 있는 스페이서,상기 매립된 비트 라인 콘택과 캐패시터 매립된 표면 스트랩을 포함하고, 상기 스페이서 사이의 스페이스에 있는 도전체의 매립부,상기 리세스드 게이트를 가로지르는 워드 라인,상기 매립된 비트 라인 콘택 위에 놓이는 상부 비트 라인 콘택,상기 상부 비트 라인 콘택과 연결되고, 상기 캐패시터 매립된 표면 스트랩이 비트 라인에 의해 덮히지 않는, 비트 라인,상기 캐패시터 매립된 표면 스트랩과 연결되는 플러그를 가진 스택 캐패시터를 포함하는 반도체 디바이스.
- 제 12 항에 있어서, 상기 워드 라인 중 적어도 하나가 리세스드 게이드와 중첩하는 부분을 포함하며, 상기 중첩부 중 적어도 하나가 상기 리세스드 게이트 중 적어도 하나보다 좁은 폭을 갖는 반도체 디바이스.
- 제 12 항에 있어서, 상기 비트 라인이 상기 워드 라인과 일정 각도를 가지고 대각선으로 배치되는 반도체 디바이스.
- 제 12 항에 있어서, 상기 비트 라인이 상기 워드 라인과 45도의 각도를 가지고 대각선으로 배치되는 반도체 디바이스.
- 제 12 항에 있어서, 그 위에 캡 층을 가진 비트 라인을 추가로 포함하는 반도체 디바이스.
- 제 16 항에 있어서, 상기 캡 층의 상부 에지가 그의 하부 에치보다 넓은 반 도체 디바이스.
- 제 16 항에 있어서, 상기 캡 층과 상기 비트 라인의 측벽 위에 비트 라인 스페이서를 추가로 포함하는 반도체 디바이스.
- 제 12 항에 있어서, 상기 스페이스가 상기 딥 트렌치 캐패시터 디바이스의 상부를 추가로 감싸는 반도체 디바이스.
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