JP2002198501A

JP2002198501A - 半導体記憶装置およびその製造方法

Info

Publication number: JP2002198501A
Application number: JP2000398464A
Authority: JP
Inventors: Shinichi Watanabe; 伸一渡邉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-12-27
Filing date: 2000-12-27
Publication date: 2002-07-12

Abstract

(57)【要約】【課題】ワード線と基板との間の寄生容量を低減した半
導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、基板の所定位
置に形成されたトレンチと、トレンチの低部に位置する
キャパシタと、トレンチの内部でキャパシタ上方のトレ
ンチ側壁に沿って垂直方向に延びるゲートを有するトラ
ンジスタとを有する。また、トレンチの上方に位置し、
トランジスタのゲートに接続される第１のワード線と、
第１のワード線と平行に延びる第２のワード線とを備え
る。トランジスタは、トレンチ内の垂直方向のゲートの
上方からトレンチ外部の基板に沿って水平方向に延びる
第１の拡散層と、ゲートの下部からトレンチ低部のキャ
パシタに接続される第２の拡散層とを有する。この半導
体記憶装置の特徴として、第２のワード線下部に位置し
て、第２のワード線とトランジスタの第１の拡散領域と
を隔てる所定の厚さの絶縁膜を備える。トランジスタの
第１の拡散層は、第２ワード線の下方を通って、半導体
記憶装置のビット線に接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、縦型トランジスタ
を用いたランダムアクセスメモリと、その製造方法に関
する。

【０００２】

【従来の技術】近年、ＤＲＡＭの微細化、集積化が進
み、１単位セル当たりの面積が小さくなってきている。
現在、０．１８μｍルールのデザインのデバイス開発が
進んでいるが、ＤＲＡＭのような１トランジスタ１キャ
パシタ（１Ｔ１Ｃ）構造においては、トランジスタのチ
ャネル長Ｌを小さくするなどの工夫により、面積を小さ
くしている。しかし、トランジスタのチャネル長を短く
することは、ショートチャネル効果などの影響が大き
く、限界がある。

【０００３】そこで、従来のラテラル（水平）型トラン
ジスタに代え、転送トランジスタをトレンチ内に垂直方
向に埋め込んでチャネル長を確保するとともに、集積度
の向上を図る縦型トランジスタが提案されている。

【０００４】図１５（ａ）は、従来のラテラル型トラン
ジスタとトレンチキャパシタとを組み合わせた、ラテラ
ル型トレンチＤＲＡＭの断面構造を示す。図１５（ｂ）
は、ラテラル型トレンチＤＲＡＭの製造プロセスを適用
して作成した縦型トレンチＤＲＡＭ断面構造を示す。

【０００５】図１５（ａ）に示すラテラル型のセルで
は、トレンチ内のポリシリコン電極１０２と、その低部
から延びる拡散電極１０９と、これら２つの電極の間に
挿入された誘電体膜（不図示）とで、トレンチキャパシ
タを構成している。一方、ワード線１０３に接続された
ゲート酸化膜１１０と、その両側に水平に広がる拡散層
１０１とで、ラテラル型トランジスタを構成している。
ゲート酸化膜１１０に接続されるワード線１０３を、当
該セルの選択ワード線と称する。一方、トレンチ上方に
位置するワード線１０３’は、図１５（ａ）に示すセル
には接続されないが、隣接カラムでこのセルと互い違い
に配置される別のセルに接続されている。ワード線１０
３’を非選択ワード線と称する。

【０００６】図１５（ｂ）に示す縦型トレンチＤＲＡＭ
セルは、図１５（ａ）に示す従来のラテラル型トレンチ
ＤＲＡＭの製造プロセスをそのまま縦型に利用して作成
したものである。図１６は、このような縦型トレンチＤ
ＲＡＭで一般的に用いられている８Ｆ²の平面レイアウ
ト図である。ここでＦは、フォトリソグラフィの設計ル
ールの最小線幅を意味し、８Ｆ²のレイアウトとは、単
位セルの占有面積が４Ｆ×２Ｆに設計されていることを
意味する。

【０００７】図１５（ｂ）において、トレンチキャパシ
タの上方で、トレンチ内部の側壁に沿って垂直方向に延
びるゲート酸化膜１１０と、拡散ストラップ１１２と、
トレンチ上端から水平方向に延びてビット線コンタクト
１０６につながる拡散領域１０１とで、縦型トランジス
タを構成している。トレンチ内でゲート酸化膜１１０に
接するＧＣ（ゲートコンダクタ）ポリシリコン１０２
は、ワード線１０３に接続されている。一方、トレンチ
の外に位置するワード線１０３’は、このセルには接続
されておらず、非選択ワード線となっている。この非選
択ワード１０３’は、図１６に示すように、隣接するビ
ット線に沿って１／２ピッチずれて位置する別のセルの
選択ワード線となっている。

【０００８】トランジスタをトレンチ内に形成して縦型
とすることによって、単位セル内において、従来のラテ
ラルＤＲＡＭセルの選択ワード線と、非選択ワード線の
位置関係が逆になっている。

【０００９】従来のプロセスでは、キャパシタとトラン
ジスタとを分離する絶縁膜（トレンチ内酸化膜）１１１
を形成後に、ＧＣポリシリコン１０２を埋め込み、引き
続いて、非選択ワード線１０３’の下部のポリシリコン
１０２と、選択ワード線１０３の下部のポリシリコン１
０２とを同時に堆積する。さらにその上にワード線材料
を堆積し、ワード線とポリシリコンとを同時にパタニン
グすることによって、図１５（ｂ）の縦型トレンチＤＲ
ＡＭを容易に作成することができる。

【００１０】

【発明が解決しようとする課題】しかし、従来のプロセ
スで作成されたトレンチＤＲＡＭにおいては、非選択ワ
ード線１０３’とその下部のポリシリコン層１０２は、
薄い絶縁膜を隔てただけで、基板を水平に横切ってビッ
ト線コンタクトにつながるドレイン（拡散層）１０１と
近接している。拡散層１０１は、たとえばｎ型にドープ
されており、これが非選択ワード線１０３’およびその
下部のポリシリコン層１０２に影響を及ぼして、寄生容
量を生じさせる可能性が大きい。このような寄生容量
は、トランジスタが高周波の場合に特に誤動作の原因と
なり好ましくない。

【００１１】そこで、本発明の第１の目的は、ワード線
と基板間の寄生容量の低減を図るとともに、集積度を向
上させた縦型トレンチＤＲＡＭを提供することにある。

【００１２】本発明の第２の目的は、このような縦型ト
レンチＤＲＡＭの製造方法の提供にある。

【００１３】本発明の第３の目的は、非選択ワード線を
なくして集積度を向上させた、具体的には４Ｆ²のセル
配置（ここでＦはフォトリソグラフィの最小寸法）を実
現することを目的とする。

【００１４】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の縦型トレンチＤＲＡＭは、トランジ
スタをトレンチ内部に垂直方向に配置するとともに、注
目するセルの非選択ワード線と、基板表面の拡散導電領
域との間に膜厚の絶縁膜を挿入することによって、非選
択ワード線に対する基板からの影響を低減する。

【００１５】具体的には、本発明の半導体記憶装置は、
基板と、基板の所定位置に形成されたトレンチと、トレ
ンチの低部に位置するキャパシタと、トレンチの内部で
キャパシタ上方のトレンチ側壁に沿って垂直方向に延び
るゲートを有するトランジスタと、トレンチの上方に位
置し、トランジスタのゲートに接続される第１のワード
線と、第１のワード線と平行に延びる第２のワード線と
を備える。トランジスタは、トレンチ内の垂直方向のゲ
ートの上方からトレンチ外部の基板に沿って水平方向に
延びる第１の拡散層と、ゲートの下部からトレンチ低部
のキャパシタに接続される第２の拡散層とを有する。こ
の半導体記憶装置の特徴として、第２のワード線の下に
位置して、第２のワード線とトランジスタの第１の拡散
領域とを垂直方向に隔てる所定の厚さの絶縁膜を備え
る。

【００１６】半導体記憶装置は、第１および第２のワー
ド線の上方に位置するビット線をさらに備え、トランジ
スタの第１の拡散層は、第２ワード線の下方を通って、
ビット線に接続される。この場合、第２ワード線と、第
１拡散層との間に、十分な膜厚の絶縁膜が挿入されてい
るので、第２ワード線に対する基板（第１拡散層）の影
響が低減される。

【００１７】本発明の第２の目的を達成するために、上
述した半導体記憶装置の製造方法を提供する。この方法
は、まず、基板の所定の位置にトレンチを形成する。ト
レンチの低部にキャパシタを形成し、このキャパシタと
薄い酸化膜を隔てて、キャパシタの上部のトレンチ内壁
に、ゲート酸化膜１０を形成する。さらに、キャパシタ
上部のトレンチ内部空間および基板上に、埋め込みスト
ラップの材料（たとえばポリシリコン）を堆積する。堆
積した埋め込みストラップ材料（ポリシリコン）が、ト
レンチの開口部（すなわち上端部）から基板上に柱状に
突出するように、ポリシリコン層を加工する。

【００１８】次に、トレンチ外部の基板表面に、第１導
電型の拡散領域を、たとえばイオン打ち込みによって形
成する。たとえば、基板がｐ型のときはｎ型ドーパント
を打ち込むか、基板がｎ型のときに、まずｐ型ウェルを
形成してから、ｎ型の拡散領域を形成してもよい。

【００１９】次に、この拡散領域を覆い、柱状に突出す
る埋め込みストラップの表面の高さに一致する絶縁膜を
形成する。絶縁膜はたとえばＳｉＮ（シリコン窒化膜）
である。絶縁膜の表面を平坦化した後、絶縁膜上で下方
の拡散層に対応する位置と、柱状の埋め込みストラップ
の上面とに、ワード線を形成する。

【００２０】このような製造方法によって、選択ワード
線は、直接ゲートコンダクタに接続され、非選択ワード
線は、絶縁層によって基板表面の拡散層から隔てられ
る。これにより、非選択ワード線と基板との間の寄生容
量を低減し、かつ集積度を向上させた縦型トランジスタ
の半導体記憶装置を製造することができる。

【００２１】本発明の第３の目的を達成するために、各
セルにおいて、非選択ワード線を排除したレイアウトの
半導体記憶装置を提供する。

【００２２】このような半導体記憶装置の第１の例とし
て、隣接する２つのセル間でビット線コンタクトを共有
させ、セルの断面構造を、ビット線に対して左右対象と
成るようなセル配置とする。

【００２３】具体的には、半導体記憶装置は、基板と、
基板の所定の位置に形成される第１および第２のセル
と、第１および第２のセルの上方で、第１の方向に沿っ
て延びるワード線と、第１および第２のセルの上方で、
第２の方向に沿って延びるビット線と、第１および第２
のセルに共有されるビット線コンタクトとを備える。各
セルは、トレンチと、トレンチ低部に位置するキャパシ
タと、トレンチ内部でキャパシタ上部のトレンチ側壁に
沿って垂直方向に位置するトランジスタを含み、トラン
ジスタは、トレンチ側壁に沿った垂直方向のゲートと、
ゲートの上方でトレンチ外部に延びるドレインと、ゲー
トの下方からキャパシタにつながるソースとを有する。
トランジスタのゲートは、ワード線に接続され、トラン
ジスタのドレインは、第１および第２のセルで共有され
てビット線コンタクトに接続される。記第１および第２
のセルは、間に絶縁分離領域（ＳＴＩ）を介して、その
断面構成がビット線コンタクトに対して線対称となるよ
うに配置される。

【００２４】非選択ワード線を省略して、ビット線コン
タクトを２つの隣接セル間で共有させることによって、
１セル当たりの占有面積が４Ｆ²のレイアウトが実現さ
れる。

【００２５】高集積半導体装置の別の例として、すべて
のセルについて、その断面構造が同一の方向に向くよう
に配置とする。これは、上述した左右対象配置において
最小セル面積とした場合に、隣接する２つのセル間で、
各セルのトランジスタとキャパシタをつなぐソース（拡
散領域）が接触するおそれを回避できるレイアウト構成
を提供するものである。すなわち、半導体記憶装置は、
基板と、基板の所定の位置に形成される複数のセルと、
複数のセルの上方に位置して第１の方向に延びるワード
線と、複数のセルの上方に位置して第２の方向に延びる
ビット線と、複数のセルの各々に対応するビット線コン
タクトとを備える。各セルは、トレンチと、トレンチ低
部に位置するキャパシタと、トレンチ内部でキャパシタ
上部のトレンチ側壁に沿って垂直方向に位置するトラン
ジスタを含み、トランジスタは、トレンチ側壁に沿った
垂直方向のゲートと、ゲート上端からトレンチ外部に延
びるドレインと、ゲートの下方からキャパシタにつなが
るソースとを有する。各トランジスタのゲートは、ワー
ド線に接続され、ドレインは、対応するビット線コンタ
クトに接続される。これら複数のセルは、その断面構成
がすべて同方向を向くように配置される。

【００２６】第１の方向（ワード線）と、第２の方向
（ビット線）は、互いに直交する。この場合、直交座標
系で４Ｆ²のセル配置が比較的容易に実現できるととも
に、トランジスタとキャパシタを接続する拡散領域の隣
接セルとの干渉を防止することができ、半導体記憶装置
の信頼性を向上することができる。

【００２７】また、第１の方向（ワード線）と、第２の
方向（ビット線）が、直交しない斜め方向に交わる構成
としてもよい。斜め方向を利用することによって、隣接
セル間の距離をとることができ、同じ４Ｆ²のセルレイ
アウトでも、セル間の余裕を持たせることができる。

【００２８】高集積半導体記憶装置のさらに別の例とし
て、隣接するセルの活性領域（Active Area）、すなわ
ちトランジスタのゲートからビット線コンタクトに向か
う拡散領域が、互い違いに逆方向を向くレイアウトとす
る。この場合、活性領域は、ワード線に対して所定の角
度（たとえば４５°）をなして斜め方向に延びるのが好
ましい。また、ビット線がワード線に対して所定の角度
で斜め方向に延びるレイアウトとする場合は、各トラン
ジスタの活性領域が、ビット線に対して所定の角度で斜
め方向に延びることになる。これにより、同じ４Ｆ²の
セルレイアウトでも、トランジスタの活性領域に１／co
sθ分の余裕を持たせることが可能になる。

【００２９】さらに別の構成例として、各セルの活性領
域がすべて同方向を向くように配置し、かつその拡散領
域が、ビット線に対して所定の角度を成して延びるレイ
アウトとする。この場合、ワード線とビット線は、直交
することが好ましい。このレイアウトによれば、活性領
域がすべて同方向を向くので、セルとセルを分離するＳ
ＴＩ（Shallow Trench Isolation）の埋め込みが容易に
なり、かつ、直交座標系でワード線、ビット線が比較的
容易に形成できるという長所がある。

【００３０】本発明のその他の特徴、効果は、以下で図
面を参照して述べる詳細な説明により、いっそう明確に
なるものである。

【００３１】

【発明の実施の形態】＜第１実施形態＞図１は、本発明
の第１実施形態にかかる縦型トレンチＤＲＡＭ素子の断
面図である。このＤＲＡＭ素子は、全体構成としては、
従来例の縦型トレンチＤＲＡＭ素子の構成を利用してい
る。しかし、第１実施形態の特徴として、非選択ワード
線３’の下部層を、ポリシリコンではなく、たとえばＳ
ｉＯ2、あるいはＳｉＮのような絶縁層とすることによ
って、基板の拡散層からの影響を低減する。

【００３２】具体的には、縦型ＤＲＡＭは、トレンチ低
部に位置するキャパシタと、トレンチ内部でキャパシタ
の上方のトレンチ側壁に沿って垂直方向に位置するトラ
ンジスタと、トレンチ上方に位置しトランジスタのゲー
ト１０に接続される第１のワード線３（選択ワード線）
と、この第１のワード線と平行に延びる第２のワード線
（非選択ワード線）３’を有する。トランジスタは、ト
レンチ側壁に沿ったゲート１０と、ゲートの上方からト
レンチ外部で基板４に沿って水平方向に延びる第１の拡
散層１と、ゲート下部からキャパシタに接続される第２
の拡散層１２とを有する。一方、キャパシタは、トレン
チの低部から伸びる拡散電極層９と、トレンチ低部に埋
め込まれたポリシリコン電極層２と、これらの間に挿入
される誘電体膜とから構成される。

【００３３】第１実施形態に係る縦型トレンチＤＲＡＭ
の特徴として、第２のワード線（非選択ワード線）３’
の下部に位置して、第２のワード線３’とトランジスタ
の第１拡散層１とを隔てる膜厚の絶縁層１３を有する。
絶縁層１３の厚さは、設計ルールによって異なるが、ど
のようなルールであっても、基板表面に延びるたとえば
ｎ型の第１拡散層１が、ワード線３’に影響を与えない
だけの厚さである。第１拡散層１は、非選択ワード線
３’の下を通ってビット線コンタクト６に接続され、ビ
ット線５に接続される。

【００３４】このよううに、非選択ワード線３’の下部
を膜厚の絶縁層１３とすることによって、隣接セルのゲ
ートに接続されている非選択ワード線３’に対する基板
からの影響を低減することができる。結果として、トラ
ンジスタの誤動作も低減する。

【００３５】図２〜５は、図１に示す縦型トレンチＤＲ
ＡＭの製造工程を示す。

【００３６】まず図２（ａ）に示すように、基板４にト
レンチ１８を形成し、固相拡散で埋込拡散層９を形成す
る。具体的には、ＡＳＳＧ（ヒ素シリケードガラス）の
ような固相拡散源を堆積して熱処理により拡散させる。
ＡＳＳＧを剥離してから、たとえばＮＯ膜などの誘電体
膜（不図示）を形成し、ポリシリコンを埋め込む。

【００３７】次に図２（ｂ）に示すように、トレンチ内
のポリシリコンを掘り下げて、カラー酸化膜７を埋め込
む。ポリシリコン上面のカラー酸化膜をＲＩＥで取り除
く。

【００３８】次に、図２（ｃ）に示すように、再度トレ
ンチ内をポリシリコン２でさらに埋め込み、ポリシリコ
ンで埋め込まれていない部分の酸化膜を、たとえばバッ
ファフッ酸などを用いたウエットエッチングで除去す
る。

【００３９】次に、図２（ｄ）に示すように、露出して
いるトレンチ内壁に、酸化などからトレンチ内壁を保護
するためにシリコン窒化膜（ＳｉＮ）を形成する。

【００４０】次に、図３（ａ）に示すように、トレンチ
内部と基板上を覆って、さらに埋め込みストラップ（Ｂ
Ｓ）ポリシリコン２を堆積する。このポリシリコンは、
拡散源となる。

【００４１】次に、図３（ｂ）に示すように、ＢＳポリ
シリコン２を所定の深さまで掘り込む。掘り込みは、た
とえばＣＭＰとＲＩＥを組み合わせて行なう。

【００４２】次に、図３（ｃ）に示すように、トレンチ
内のポリシリコン２の表面に、酸化膜１１を形成する。
この酸化膜１１が、トレンチ底部のキャパシタと、その
上部のトランジスタとを分離する役割を果たす。このと
き、熱拡散により、基板内に拡散層１２を形成する。

【００４３】次に、図３（ｄ）に示すように、キャパシ
タ上部のトレンチ内壁に残るシリコン窒化膜を剥離し、
トレンチ内壁に、ゲート酸化膜１０を形成する。その
後、トレンチ内部にゲートコンダクタ（ＧＣ）用のポリ
シリコン２を堆積して、ＣＭＰなどで表面を平坦化す
る。次に、図４（ａ）に示すように、活性領域（ＡＡ）
を覆うマスクパターンをフォトリソグラフィとＲＩＥに
より形成する。

【００４４】次に、図４（ｂ）に示すように、ＲＩＥで
素子分離領域（ＳＴＩ）８のためのシャロートレンチを
形成し、酸化物を埋め込む。ＳＴＩ８の表面をＣＭＰで
平坦化するときに、ＳｉＮ膜がストッパの役割を果た
す。

【００４５】次に、図４（ｃ）に示すように、ＳＴＩ８
の上部をウエットエッチングで落とし込み、ＳｉＮを剥
離する。

【００４６】次に、図４（ｄ）に示すように、ゲート酸
化膜を形成してから、イオン打ち込みにより、拡散領域
１を形成する。このゲート酸化膜は、イオン打ち込みの
ための犠牲酸化膜である。図４の例では、基板にｐ型ウ
ェルを形成し、拡散領域１および１２をｎ^＋型とするこ
とによって、ｎ型チャネルを形成しているが、逆の導電
型としてもよい。

【００４７】次に、図５（ａ）に示すように、ワード線
と拡散領域を隔てる絶縁層を形成するために、基板上に
たとえばＳｉＮ（ＴＥＯＳ）を堆積する。トレンチ上部
にピラー状に残しておいたポリシリコンをストッパとし
て、ＳｉＮ表面をＣＭＰにより平坦化する。

【００４８】次に、図５（ｂ）に示すように、ワード線
３の材料（たとえばＷＳｉ：タングステンシリサイド）
などを堆積し、その上に、ＳｉＮ膜を堆積する。

【００４９】次に、図５（ｃ）に示すように、フォトリ
ソグラフィとＲＩＥにより、ＳｉＮ膜とＷＳｉとをワー
ド線３のパターンに加工する。

【００５０】最後に、図５（ｄ）に示すように、ワード
線３の側壁を酸化させ、ＣＶＤでスペーサとしてのＳｉ
Ｎ膜を全体に形成し、ＲＩＥで絶縁膜１３表面をエッチ
ングする。図５（ｄ）の状態から、拡散領域１の上層に
ある絶縁膜１３のうち、ワード線３とワード線３の間の
部分を除去すると、図１に示す断面形状のトレンチＤＲ
ＡＭセルが完成する。

【００５１】このような製造方法により、各セルにおい
て、非選択ワード線と基板表面に走る拡散領域とを十分
に分離することができ、好ましくない寄生容量を低減し
た半導体記憶装置を製造することができる。

【００５２】＜第２実施形態＞図６は、本発明の第２実
施形態にかかる半導体記憶装置の断面図であり、図７
は、図６に示す半導体記憶装置の平面レイアウトであ
る。第２実施形態では、隣接する２つのセル間でビット
線コンタクトを共有させ、これらセルの断面構造がビッ
ト線コンタクトに対して左右対象名構成とすることによ
って、従来のＤＲＡＭの配置のままで、一般的な８Ｆ²
のセル配置（図１６参照）から、４Ｆ²までセル集積度
を向上させる。

【００５３】すなわち、第２実施形態の半導体記憶装置
は、基板４と、基板の所定位置に形成される第１および
第２のセルと、各セルの上方で第１の方向に延びるワー
ド線３と、各セルの上方で第２の方向に延びるビット線
５と、第１および第２のセルに共有されるビット線コン
タクト６とを備える。各セルは、トレンチ低部に位置す
るキャパシタと、トレンチの内部でキャパシタ上部のト
レンチ側壁に沿って垂直方向に位置するトランジスタと
を含む。キャパシタは、トレンチ低部のポリシリコン２
と下部拡散層９をそれぞれ上下電極とし、図示はしない
が、これら電極間に挿入された誘電体層を有する。トラ
ンジスタは、トレンチ側壁に沿って垂直方向に延びるゲ
ート１０と、ゲート１０の上端からトレンチ外部に延び
るドレイン１０と、ゲートの下方からキャパシタにつな
がるソース１２とを有する。トランジスタのゲート１０
は、ワード線３に接続され、ドレイン１０は、２つのセ
ル間で共有され、そのまま共有ビット線コンタクト６に
接続される。

【００５４】図６に描かれるように、隣接する２つのセ
ルは、その断面構成がビット線コンタクト６に対して線
対称となる。また、各セルにおいて非選択ワード線を省
略したことによって、セル集積度を向上することができ
る。すなわち、図７のレイアウトに示すように、各セル
の占有面積を２Ｆ×２Ｆの４Ｆ²とする一方で、活性領
域（ＡＡ）の幅を２Ｆ確保する高集積レイアウトが可能
になる。

【００５５】＜第３実施形態＞図８は、第３実施形態に
係る半導体記憶装置の断面形状を、図９および１０は、
その平面レイアウトを示す。平面レイアウトのうち、図
９は４Ｆ²のセルレイアウトを、図１０は、余裕をもた
せた５Ｆ²のレイアウトである。

【００５６】第３実施形態では、各セルに対してビット
線コンタクトを１対１対応で配置し、すべてのセルが、
その断面構造において同一方向を向く。第２実施形態で
は、隣接するセル間でビット線コンタクトを共有させ、
左右対象の断面構造としていた。第２実施形態の構造で
は、埋め込み拡散層（ソース）１２が互いに向かい合う
ため、向かい合ったセル間で干渉が起きて、デバイス動
作に影響する可能性があった。

【００５７】そこで、図８に示すように、各セルが断面
形状において同じ方向を向くようにし、各セル間での干
渉を防止する構成とした。具体的には、第３実施形態の
半導体記憶装置は、基板４と、基板の所定位置に形成さ
れる複数のセルと、各セルの上方に位置して第１の方向
に延びるワード線３と、各セルの上方に位置して第２の
方向に延びるビット線５と、各セルに対応するビット線
コンタクト６とを備える。各セルは、トレンチ低部に位
置するキャパシタと、トレンチの内部でキャパシタ上部
のトレンチ側壁に沿って垂直方向に位置するトランジス
タとを含む。各トランジスタのドレイン１は、同一方向
に延びて対応するビット線コンタクト６に接続され、ソ
ース１２は、同一方向でキャパシタに接続される。

【００５８】すなわち、各セルは、その断面形状におい
て、すべて同一方向を向いて配置される。

【００５９】このようにセルを同一方向に向けた配置に
しても、図９に示すように４Ｆ²のセルレイアウトが可
能である。図１０は、図９と同じレイアウトのまま、セ
ルサイズをやや大きくして５Ｆ²のセルレイアウトにし
たものである。これは活性領域（ＡＡ）の幅に余裕をも
たせ、ビット線コンタクト６の断面サイズを大きくした
ものである。これは図９の４Ｆ²のセルレイアウトで、
埋め込み拡散層（ソース）１２が熱拡散してＳＴＩ（素
子分離領域）８に達した場合に、基板（ｐウェル）のフ
ローティングが起きる可能性を防止するためのものであ
る。５Ｆ²のセルレイアウトは、集積度の面からは４Ｆ²
レイアウトにわずかに劣るものの、従来のレイアウトに
比べれば集積度は各段に向上し、また、フローティング
を防止した信頼性の高い半導体記憶装置の提供が可能に
なる。

【００６０】＜第４実施形態＞図１１および１２は、本
発明の第４実施形態にかかる半導体記憶装置の平面レイ
アウトおよび断面形状を示す図である。図１１は、４Ｆ
²セルレイアウトを、図１２（ａ）は５Ｆ²セルレイアウ
トを示す。

【００６１】図１１のレイアウトでは、各セルのトラン
ジスタの活性領域をワード線に対して４５°の角度で斜
め方向に配置し、かつ、隣接するセル間で活性領域（Ａ
Ａ）が延びる方向を互い違いに逆の方向とする。これ
は、第３実施形態のうち図９の４Ｆ²セルレイアウトで
は、活性領域の長さが最小線幅Ｆになり、合わせやビッ
ト線コンタクトとの余裕、埋め込み拡散層（ソース）１
２による基板のフローティングなどを考えると、図１０
のように、ワード線の間隔をやや拡げて５Ｆ²のセルレ
イアウトにするほうが動作の面から好ましいという点に
鑑みたレイアウトである。すなわち、セルレイアウトを
４Ｆ²に維持したまま、活性領域を斜め方向にすること
によって、その長さを増大させ、トランジスタの動作の
信頼性を向上させる意図である。

【００６２】第４実施形態の半導体記憶装置は、基板
と、基板の所定位置に配置される複数のセルと、セルの
上方で第１の方向に延びるワード線３３と、セルの上方
で第２の方向に延びるビット線２５と、各セルに対応す
るビット線コンタクト２６とを備える。各セルは、トレ
ンチ低部に位置するキャパシタと、前記トレンチの内部
で前記キャパシタ上部のトレンチ側壁に沿って垂直方向
に位置するトランジスタとを含む。

【００６３】トレンチからビット線コンタクト２６にか
けて延びるトランジスタの活性領域（ＡＡ）は、図１１
の４Ｆ²レイアウトでは、ワード線に対して４５°の角
度をなすので、ワード線幅およびワード線間隔を最小線
幅のＦとした場合に、Ｆ／cos４５°（１．４Ｆ）の長
さに余裕を持たせることができる。

【００６４】図１２（ａ）は、図１１の構成を５Ｆ²レ
イアウトに拡張した例を示す。このレイアウトでは、さ
らに十分な活性領域を確保するために、ワード線間隔を
Ｆに維持する一方でワード線幅を１．５Ｆに広げ、活性
領域をワード線に対して６１．３°（隣接するセルでは
３８．７°）の角度をなして配置する。これにより、活
性領域の長さを１．９Ｆまで余裕を持たせることが可能
になる。

【００６５】図１２（ｂ）は、図１２（ａ）のＣ−Ｃ’
断面図である。ワード線３３および拡散領域（ドレイ
ン）２１は、対応するビット線コンタクト２６へと斜め
方向に延びる。第１〜第３実施形態同様に、トレンチ内
にキャパシタと縦型のトランジスタを配置した１Ｔ１Ｃ
の縦型トレンチＤＲＡＭが細密レイアウトで実現され
る。

【００６６】＜第５実施形態＞図１３および１４は、本
発明の第５実施形態にかかる半導体記憶装置の平面レイ
アウトおよび断面形状を示す図である。図１３は、４Ｆ
²セルレイアウトを、図１４（ａ）は５Ｆ²セルレイアウ
トを示す。

【００６７】図１３のレイアウトでは、各セルのトラン
ジスタの活性領域をワード線に対して４５°の角度で斜
め方向に配置し、かつ、すべてのセルにおいて活性領域
（ＡＡ）が同方向に延びる。このレイアウトでは、各セ
ルの活性領域間の間隔を十分に確保することができるの
で、ＳＴＩ（素子分離領域）４８の埋め込みが比較的容
易になる。また、ビット線がワード線に対して直交する
ので、直交座標系で、半導体記憶装置そのものの形成が
比較的容易になる。

【００６８】具体的には、第５実施形態の半導体記憶装
置は、基板と、基板の所定位置に配置される複数のセル
と、セルの上方で第１の方向に延びるワード線４３と、
セルの上方で第２の方向に延びるビット線４５と、各セ
ルに対応するビット線コンタクト４６とを備える。各セ
ルは、トレンチ低部に位置するキャパシタと、前記トレ
ンチの内部で前記キャパシタ上部のトレンチ側壁に沿っ
て垂直方向に位置するトランジスタとを含む。

【００６９】トレンチからビット線コンタクト２６にか
けて延びるトランジスタの活性領域（ＡＡ）は、すべて
同じ方向に向き、かつビット線に対して所定の角度をな
して斜め方向にのびる。また、ビット線、ワード線とも
に最小線幅Ｆであり、互いに直交する。

【００７０】図１３の４Ｆ²レイアウトでは、活性領域
ＡＡはビット線に対して４５°の角度をなすので、活性
領域の長さを１．４Ｆまで余裕を持たせることができ
る。

【００７１】図１４（ａ）は、図１１の構成を５Ｆ²レ
イアウトに拡張した例を示す。図１４（ａ）のレイアウ
トでは、さらに十分な活性領域を確保するために、ワー
ド線間隔をＦに維持する一方でワード線幅を１．５Ｆに
広げ、すべてのセルの活性領域をビット線に対して３
８．７°の角度をなして斜め方向に配置する。これによ
り、活性領域の長さを１．９Ｆまで余裕を持たせること
が可能になる。

【００７２】第５実施形態では、直交座標系の４Ｆ²レ
イアウトを維持するとともに、活性領域をビット線に対
して斜めに配置することで、活性領域を十分に確保す
る。同時に、各セルの活性領域を同一方向に配置するこ
とによって、素子分離領域の埋め込み工程を容易にする
ことができる。

【００７３】

【発明の効果】以上述べたように、本発明によれば、従
来の縦型トレンチＤＲＡＭの構成をそのまま利用して、
非選択ワード線への基板からの影響をなくし、寄生容量
を低減した半導体記憶装置が提供される。

【００７４】また、このような半導体記憶装置を効率的
に製造する方法が提供される。

【００７５】さらに、従来の縦型トレンチＤＲＡＭから
非選択ワード線を省略し、細密レイアウトの高集積半導
体記憶装置が提供される。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る縦型トレンチＤＲ
ＡＭセルの断面図である。

【図２】図１に示す縦型トレンチＤＲＡＭセルの製造工
程を示す図である。

【図３】図１に示す縦型トレンチＤＲＡＭセルの製造工
程を示す図であり、図２に引き続く工程を示す図であ
る。

【図４】図１に示す縦型トレンチＤＲＡＭセルの製造工
程を示す図であり、図３に引き続く工程を示す図であ
る。

【図５】図１に示す縦型トレンチＤＲＡＭセルの製造工
程を示す図であり、図４に引き続く工程を示す図であ
る。

【図６】本発明の第２実施形態に係る対称配置の縦型ト
レンチＤＲＡＭセルの断面図である。

【図７】図６に示す縦型トレンチＴＭＲ素子の平面レイ
アウト図である。

【図８】本発明の第３実施形態に係る同方向配置の縦型
トレンチＤＲＡＭセルの断面図である。

【図９】図８に示す縦型トレンチＤＲＡＭの４Ｆ²平面
レイアウト図である。

【図１０】図８に示す縦型トレンチＤＲＡＭの５Ｆ²平
面レイアウト図である。

【図１１】本発明の第４実施形態に係る斜め配線縦型ト
レンチＤＲＡＭセルの４Ｆ²平面レイアウト図である。

【図１２】図１１に示す斜め配線縦型トレンチＤＲＡＭ
の５Ｆ²平面レイアウト図と、そのＣ−Ｃ’断面図であ
る。

【図１３】本発明の第５実施形態に係る直交配線で活性
領域を斜め方向に配した縦型トレンチＤＲＡＭの４Ｆ²
平面レイアウト図である。

【図１４】図１３に示す縦型トレンチＤＲＡＭの５Ｆ²
平面レイアウト図と、そのＤ−Ｄ’断面図である。

【図１５】従来のラテラル型トレンチＤＲＡＭと、従来
のラテラル型をそのまま縦型にアレンジした従来の縦型
トレンチＤＲＡＭの断面図である。

【図１６】従来の縦型トレンチＤＲＡＭの一般的な平面
レイアウトを示す図である。

【符号の説明】

１、２１、４１第１の拡散領域（ドレイン）２ポリシリコン３、３３、４３ワード線４基板５、２５、４５ビット線６、２６、４６ビット線コンタクト７、２７、４７トレンチカラー側壁酸化膜８、２８、４８ＳＴＩ９、２９、４９拡散プレート１０、ゲート酸化膜１１、３１、５１トレンチ内酸化膜１２、３２、５２第２の拡散領域（ソース）１３絶縁膜

Claims

【特許請求の範囲】

【請求項１】基板と、前記基板の所定位置に形成されたトレンチと、前記トレンチの低部に位置するキャパシタと、前記トレンチの内部で、キャパシタの上方のトレンチ側
壁に沿って垂直方向に延びるゲートを有するトランジス
タと、前記トレンチの上方に位置し、前記トランジスタのゲー
トに接続される第１のワード線と、前記第１のワード線と平行に延びる第２のワード線とを
備え、前記トランジスタは、前記ゲートの上方からトレ
ンチ外部で基板に沿って水平方向に延びる第１の拡散層
と、前記ゲートの下部から前記キャパシタに接続される
第２の拡散層とを有し、前記第２のワード線の下に位置して、第２のワード線と
前記トランジスタの第１の拡散領域とを垂直方向に隔て
る所定の厚さの絶縁膜をさらに備えることを特徴とする
半導体記憶装置。
【請求項２】前記第１および第２のワード線の上方に
位置するビット線をさらに備え、前記トランジスタの第１の拡散層は、前記第２のワード
線の下方を通って、前記ビット線に接続されることを特
徴とする請求項１に記載の半導体記憶装置。
【請求項３】基板と、前記基板の所定の位置に形成される第１および第２のセ
ルと、前記第１および第２のセルの上方で、第１の方向に沿っ
て延びるワード線と、前記第１および第２のセルの上方で、第２の方向に沿っ
て延びるビット線と、前記第１および第２のセルに共有されるビット線コンタ
クトとを備え、前記各セルは、トレンチと、前記トレンチ低部に位置するキャパシタと、前記トレンチの内部で前記キャパシタ上部のトレンチ側
壁に沿って垂直方向に延びるゲートと、ゲートの上方で
トレンチ外部に延びるドレインと、ゲートの下方から前
記キャパシタにつながるソースとを有するトランジスタ
とを含み、前記トランジスタのゲートは、前記ワード線
に接続され、前記トランジスタのドレインは、前記第１および第２の
セルで共有されて前記ビット線コンタクトに接続され、前記第１および第２のセルは、その断面構成が前記ビッ
ト線コンタクトに対して線対称となるように配置される
ことを特徴とする半導体記憶装置。
【請求項４】基板と、前記基板の所定の位置に形成される複数のセルと、前記複数のセルの上方に位置し、第１の方向に延びるワ
ード線と、前記複数のセルの上方に位置し、第２の方向に延びるビ
ット線と、前記複数のセルの各々に対応するビット線コンタクト
と、前記各セルの活性領域を隔てる絶縁分離領域とを備え、
前記各セルは、トレンチと、前記トレンチ低部に位置するキャパシタと、前記トレンチの内部で前記キャパシタ上部のトレンチ側
壁に沿って垂直方向に延びるゲートと、ゲートの上方で
トレンチ外部に延びるドレインと、ゲートの下方から前
記キャパシタにつながるソースとを有するトランジスタ
とを含み、前記各トランジスタのゲートは、前記ワード
線に接続され、前記各トランジスタのドレインは、対応するビット線コ
ンタクトに接続され、前記複数のセルは、前記絶縁分離領域を間に挟んで、そ
の断面構成がすべて同方向を向くように配置されること
を特徴とする半導体記憶装置。
【請求項５】前記第１の方向と、第２の方向は、互い
に直交する方向であることを特徴とする請求項４に記載
の半導体記憶装置。
【請求項６】前記第１の方向と、第２の方向は、直交
しない斜め方向に交わることを特徴とする請求項４に記
載の半導体記憶装置。
【請求項７】基板と、前記基板の所定位置に配置される複数のセルと、前記セルの上方で、第１の方向に延びるワード線と、前記セルの上方で、第２の方向に延びるビット線と、前記セルの各々に対応するビット線コンタクトとを備
え、前記各セルは、トレンチと、前記トレンチ低部に位置するキャパシタと、前記トレンチの内部で前記キャパシタ上部のトレンチ側
壁に沿って垂直方向に延びるゲートと、前記ゲートの上
方でトレンチ外部に延びて前記ビット線コンタクトにつ
ながる第１の拡散領域と、前記ゲートの下方から前記キ
ャパシタにつながる第２の拡散領域とを有するトランジ
スタと、を含み、前記トレンチからビット線コンタクトにかけて
延びるトランジスタの活性領域が、隣接するセルで互い
違いに逆の方向に延びることを特徴とする半導体記憶装
置。
【請求項８】前記活性領域は、前記ワード線に対して
所定の角度をなして斜めに延びることを特徴とする請求
項７に記載の半導体記憶装置。
【請求項９】前記第２の方向は、前記第１の方向に対
して直交しない斜めの角度であることを特徴とする請求
項７に記載の半導体記憶装置。
【請求項１０】基板と、前記基板の所定位置に配置される複数のセルと、前記セルの上方で、第１の方向に延びるワード線と、前記セルの上方で、第２の方向に延びるビット線と、前記セルの各々に対応するビット線コンタクトとを備
え、前記各セルは、トレンチと、前記トレンチ低部に位置するキャパシタと、前記トレンチの内部で前記キャパシタ上部のトレンチ側
壁に沿って垂直方向に延びるゲートと、前記ゲートの上
方からトレンチ外部に延びて前記ビット線コンタクトに
つながる第１の拡散領域と、前記ゲートの下方から前記
キャパシタにつながる第２の拡散領域とを有するトラン
ジスタと、を含み、前記トレンチからビット線コンタクトにかけて
延びるトランジスタの活性領域は、すべてのセルにおい
て同方向に延び、かつ、前記ビット線に対して所定の角
度をなして斜めに延びることを特徴とする半導体記憶装
置。
【請求項１１】基板の所定の位置にトレンチを形成す
るステップと、トレンチの低部にキャパシタを形成するステップと、前記キャパシタの上部のトレンチ内壁に、ゲート酸化膜
１０を形成するステップと、キャパシタ上部のトレンチ内部および基板上に埋め込み
ストラップの材料を形成するステップと、前記埋め込みストラップが、前記トレンチ上端部から基
板上に柱状に突出するように、前記埋め込みストラップ
の材料を加工するステップと、前記トレンチ外部の基板表面に、第１導電型の拡散領域
を形成するステップと、前記拡散領域を覆い、前記柱状に突出する埋め込みスト
ラップの表面の高さに一致する絶縁膜を形成するステッ
プと、前記拡散層上部の絶縁膜上と、前記柱状の埋め込みスト
ラップの上面にワード線を形成するステップとを含む半
導体記憶装置の製造方法。