KR100541154B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 시스템 온 칩(SOC)에서 엠피디엘(MPDL) 소자의 캐패시터를 형성함에 있어, 캐패시터 영역의 반도체 기판에 다수의 돌출 패턴을 형성한 후, 캐패시터 버텀 플레이트 전극을 게이트 전극과 동일 도전층으로 동시에 형성하되 반도체 기판에 접촉되게 하고, 버텀 플레이트 전극 상에 캐패시터 유전체막을 형성하고, 유전체막 상에 캐패시터 탑 플레이트 전극을 형성하므로, 복잡한 캐패시터의 제조 공정을 필요로 하지 않으면서 로직 소자의 제조 공정과 호환성이 뛰어나며, 캐패시터의 정전 용량 값을 용이하게 조절 및 증대시킬 수 있으며, 누설 전류를 줄여 리프레쉬 타임을 증가시킬 수 있다.

SOC, MPDL, 캐패시터

Description

반도체 소자의 캐패시터 제조방법{Method of manufacturing capacitor in semiconductor device}

도 1a 내지 1c는 종래 반도체 소자의 캐패시터 제조방법을 설명하기 위한 소자의 단면도.

도 2a 내지 2d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 소자의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

11, 21: 반도체 기판

11C, 25C; 캐패시터 버텀 플레이트 전극

12, 22: 소자 격리막 13, 23: 산화막

13G, 23G: 게이트 산화막 13C, 29: 캐패시터 유전체막

14, 25, 30: 도전층 14G, 25G: 게이트 전극

14C, 30C: 캐패시터 탑 플레이트 전극

15, 24, 26, 31: 포토레지스트 패턴

16, 27: LDD 스페이서 17D, 28D: 드레인

17S, 28S: 소오스 18, 32: 층간 절연막

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 로직 소자와 메모리 소자가 혼재하는 복합 반도체 메모리 소자에서 캐패시터 버텀 플레이트 전극(capacitor bottom plate electrode)의 유효 표면적을 증대시키면서 캐패시터의 성능을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.

복합 반도체 메모리 소자(Merged Memory Logic; MML)는, 반도체 소자를 이용하는 시스템의 경박단소, 고성능화 및 저전력화를 달성하기 위하여 디램(DRAM)과 같은 메모리 소자와 이 메모리 소자에 맞는 로직(logic)을 하나의 칩에 구현하는 시스템 온 침(system on chip; SOC)을 말한다. SOC 소자 중 MPDL(Merged Planar DRAM ＆ Logic)소자는 캐패시터를 스택(stack) 방식을 사용하지 않고 평면(planar) 방식을 채택하여 게이트 형성시 캐패시터를 동시에 형성한다. 따라서 공정 스킴(scheme)이 단순하고, 로직 소자 제조 공정과 호환성이 뛰어나 최근 주목받고 있는 소자중 하나이다.

도 1a 내지 1c는 종래 반도체 소자의 캐패시터 제조방법을 설명하기 위한 소자의 단면도로서, MPDL 소자의 셀 영역만을 도시하였으며, 제조 공정이 로직 영역과 호환성을 이루지만 셀 영역에서 이루어지는 제조 공정을 중심으로 설명한다.

도 1a를 참조하면, 트랜지스터 영역(G)과 캐패시터 영역(C)이 정의된 반도체 기판(11)에 트렌치 소자격리(STI)와 같은 일반적인 소자격리 방법을 이용하여 활성영역과 비활성영역을 분리하기 위한 소자 격리막(12)을 형성한다. 소자 격리막(12)이 형성된 반도체 기판(11)의 표면에 게이트 산화공정을 실시하여 산화막(13)을 형성한다.

도 1b를 참조하면, 산화막(13) 상에 도전층(14)을 형성하고, 도전층(14) 상에 포토레지스트 패턴(15)을 형성한다. 포토레지스트 패턴(15)은 게이트 전극 영역(gate electrode region)과 캐패시터 탑 플레이트 전극 영역(capacitor top plate electrode region)을 정의한다.

도 1c를 참조하면, 포토레지스트 패턴(15)을 식각 마스크로 한 식각 공정으로 도전층(14) 및 산화막(13)을 패터닝하고, 이로 인하여 트랜지스터 영역(C)에는 게이트 산화막(13G) 및 게이트 전극(14G)이 형성되고, 캐패시터 영역(C)에는 캐패시터 유전체막(13C) 및 캐패시터 탑 플레이트 전극(14C)이 형성된다. 포토레지스트 패턴(15)을 제거한다. 이후, 소오스/드레인 이온주입 공정을 실시하고, 패터닝된 측벽에 LDD 스페이서(lightly drain doped spacer; 16)를 형성하고, LDD 이온주입 공정을 실시하여, LDD 구조의 드레인(17D) 및 소오스(17S)를 형성한다. 상기한 공정 결과 트랜지스터 영역(G)에는 게이트 전극(14G), 드레인(17D) 및 소오스(17S)로 로 이루어진 셀 트랜지스터가 완성되고, 캐패시터 영역(C)에는 캐패시터 탑 플레이트 전극(14C), 캐패시터 유전체막(13C) 및 반도체 기판(11)으로 된 캐패시터 버텀(bottom) 플레이트 전극(11C)으로 이루어진 셀 캐패시터가 완성된다. 셀 트랜 지스터 및 셀 캐패시터를 포함한 전체 구조 상부에 층간 절연막(18)을 형성한다. 이후, 배선 공정 등의 일반적인 공정을 수행한다.

상기한 종래 방법은 캐패시터 버텀 플레이트 전극(11C)으로 반도체 기판(11)을 사용함에 따라 전하(charge)를 수용할 수 있는 공간이 캐패시터 유전체막(13C) 하부의 반도체 기판(11) 표면으로 제한되어 캐패시터의 정전 용량(capacity)을 증가시키는데 한계가 있을 뿐만 아니라, 반도체 기판(11) 하부로 누설 전류가 많이 발생되어 리프레쉬 타임(refresh time)이 짧은 문제가 있다. 게다가 캐패시터 유전체막(13C)으로 게이트 산화막(13G)과 동일한 물질 예를 들어 열산화막 등을 사용하기 때문에 더욱 더 대용량의 캐패시터를 확보하기에 어려움이 있다.

따라서, 본 발명은 로직 소자와 메모리 소자가 혼재하는 복합 반도체 메모리 소자에서 캐패시터의 정전 용량 값을 용이하게 조절 및 증대시킬 수 있고, 누설 전류를 줄여 리프레쉬 타임을 증가시켜 캐패시터의 성능을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법은 트랜지스터 영역과 캐패시터 영역이 정의된 반도체 기판이 제공되는 단계; 상기 반도체 기판에 소자 격리막을 형성하여 활성영역과 비활성영역을 정 의하는 단계; 상기 캐패시터 영역의 반도체 기판 상에 적어도 하나의 돌출 패턴을 형성하는 단계; 상기 트랜지스터 영역의 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 전극을 형성하고, 상기 돌출 패턴이 형성된 상기 캐패시터 영역의 반도체 기판 상에 캐패시터 버텀 플레이트 전극을 형성하는 단계; 소오스 및 드레인을 형성하고, 이로 인하여 상기 트랜지스터 영역에 트랜지스터가 형성되는 단계; 및 상기 캐패시터 버텀 플레이트 전극 상에 캐패시터 유전체막 및 캐패시터 탑 플레이트 전극을 형성하고, 이로 인하여 상기 캐패시터 영역에 캐패시터가 형성되는 단계를 포함한다.

상기에서, 상기 돌출 패턴은 산화막을 100 ~ 300 Å의 두께로 형성하고, 질화막을 1000 ~ 3000 Å의 두께로 형성한 후, CF₄/CHF₃/O₂/Ar 혼합 가스를 이용하여 상기 질화막을 패터닝하고, HF 용액이나 BOE 용액을 사용한 습식 식각 방식으로 상기 산화막을 식각하여 형성한다.

상기 게이트 전극과 상기 캐패시터 버텀 플레이트 전극은 동일한 도전층으로 형성하고, 상기 반도체 기판과 접촉되어 형성된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하 게 알려주기 위해 제공되는 것이다.

도 2a 내지 2d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 소자의 단면도로서, MPDL 소자의 셀 영역만을 도시하였으며, 제조 공정이 로직 영역과 호환성을 이루지만 셀 영역에서 이루어지는 제조 공정을 중심으로 설명한다.

도 2a를 참조하면, 트랜지스터 영역(G)과 캐패시터 영역(C)이 정의된 반도체 기판(21)에 트렌치 소자격리(STI)와 같은 일반적인 소자격리 방법을 이용하여 활성영역과 비활성영역을 분리하기 위한 소자 격리막(22)을 형성한다. 캐패시터 영역(C)의 반도체 기판(21) 상에 적어도 하나의 돌출 패턴(200)을 형성한다. 돌출 패턴(200)은 산화막(210) 및 질화막(220)을 순차적으로 형성한 후, CF₄/CHF₃/O₂ /Ar 혼합 가스를 이용하여 먼저 질화막(220)을 패터닝하고, HF 용액이나 BOE 용액 등을 사용한 습식 식각 방식으로 산화막(210)을 제거하여 반도체 기판(21)의 식각 손상을 최소화한다. 산화막(210)은 100 ~ 300 Å의 두께로 형성하고, 질화막(220)은 1000 ~ 3000 Å의 두께로 형성한다. 돌출 패턴(200)은 후에 설명되겠지만, 캐패시터 버텀 플레이트 전극의 유효 표면적을 증대시키는 역할을 하며, 따라서, 돌출 패턴(200)을 이루는 이들 막(210 및 220)의 두께는 소자의 동작에 필요한 정전 용량을 고려하여 조절할 수 있다. 소자 격리막(22) 및 돌출 패턴(200)이 형성된 반도체 기판(21)의 표면에 게이트 산화공정을 실시하여 산화막(23)을 형성한다. 산화막(23)은 통상적으로 열산화공정으로 반도체 기판(21) 표면에만 형성시킬 수 있고, 산화물 증착 공정으로 전체 구조 표면을 따라 형성시킬 수도 있다. 산화막(23) 상에 캐패시터 영역(C)이 개방된 제 1 포토레지스트 패턴(24)을 형성한다.

도 2b를 참조하면, 제 1 포토레지스트 패턴(24)을 식각 마스크로 한 식각 공정으로 캐패시터 영역(C)의 산화막(23)을 제거하고, 이로 인하여 트랜지스터 영역(G)에만 산화막(23)이 남아 게이트 산화막(23G)이 된다. 산화막(23)은 HF 용액이나 BOE 용액 등을 사용한 습식 식각 방식으로 제거하여 반도체 기판(21)의 식각 손상을 최소화한다. 트랜지스터 영역(G)의 게이트 산화막(23G) 및 돌출 패턴(200)을 포함한 캐패시터 영역(C)의 노출된 반도체 기판(21) 전체 구조 상에 제 1 도전층(25)을 형성하고, 제 1 도전층(25) 상에 제 2 포토레지스트 패턴(26)을 형성한다. 제 2 포토레지스트 패턴(26)은 게이트 전극 영역(gate electrode region)과 캐패시터 버텀 플레이트 전극 영역(capacitor bottom plate electrode region)을 정의한다.

도 2c를 참조하면, 제 2 포토레지스트 패턴(26)을 식각 마스크로 한 식각 공정으로 제 1 도전층(25) 및 게이트 산화막(23G)을 패터닝하고, 이로 인하여 트랜지스터 영역(C)에는 게이트 산화막(23G) 및 게이트 전극(25G)이 형성되고, 캐패시터 영역(C)에는 반도체 기판(21)에 직접 접촉되면서 돌출 패턴(200)에 의해 요철 표면을 갖는 캐패시터 버텀 플레이트 전극(25C)이 형성된다. 제 2 포토레지스트 패턴(26)을 제거한다. 이후, 소오스/드레인 이온주입 공정을 실시하고, 패터닝된 측벽에 LDD 스페이서(lightly drain doped spacer; 27)를 형성하고, LDD 이온주입 공정을 실시하여, LDD 구조의 드레인(28D) 및 소오스(28S)를 형성한다. 상기한 공정 결과 트랜지스터 영역(G)에는 게이트 전극(25G), 드레인(28D) 및 소오스(28S)로 이루어진 셀 트랜지스터가 완성된다. 셀 트랜지스터를 포함한 전제 구조 상부에 캐패시터 유전체막(29) 및 제 2 도전층(30)을 형성한다. 제 2 도전층(30)은 폴리실리콘 등 캐패시터의 전극에 사용되는 모든 물질을 사용하여 700 ~ 1500 Å의 두께로 형성한다. 제 2 도전층(30) 상에 제 3 포토레지스트 패턴(31)을 형성한다. 제 3 포토레지스트 패턴(31)은 캐패시터 탑 플레이트 전극 영역을 정의한다.

도 2d를 참조하면, 제 3 포토레지스트 패턴(31)을 식각 마스크로 한 식각 공정으로 제 2 도전층(30) 및 유전체막(29)을 패터닝하고, 이로 인하여 캐패시터 탑 플레이트 전극(30C)이 형성된다. 제 2 도전층(30)은 폴리실리콘으로 형성된 경우에는 유전체막(29)을 식각 정지점으로 하여 Cl₂/HBr/HeO₂ 혼합가스로 식각한다. 상기 공정 결과 캐패시터 영역(C)에는 제 2 도전층(30)으로 된 캐패시터 탑 플레이트 전극(30C), 캐패시터 유전체막(29) 및 제 1 도전층(30)으로 된 캐패시터 버텀 플레이트 전극(25C)으로 이루어진 셀 캐패시터가 완성된다. 제 3 포토레지스트 패턴을(31)을 제거한 후, 셀 트랜지스터 및 셀 캐패시터를 포함한 전체 구조 상부에 층간 절연막(32)을 형성한다. 이후, 배선 공정 등의 일반적인 공정을 수행한다.

상기한 본 발명의 실시예에 따른 방법은 캐패시터 버텀 플레이트 전극(25C)으로 반도체 기판(21)과 직접 접촉된 제 1 도전층(25)을 사용하면서 돌출 패턴(200)에 의해 유효 표면적을 증가시킴에 따라 전하(charge)를 수용할 수 있는 공간을 증가시킬 수 있어, 캐패시터의 정전 용량 값을 용이하게 조절 및 증대시킬 수 있고, 반도체 기판(21) 하부로 누설 전류가 발생되는 것을 줄일 수 있어 리프레쉬 타임(refresh time)을 증가시킬 수 있다. 게다가 캐패시터 유전체막(29)을 게이트 산화막(23G)으로 사용되는 물질에 한정되지 않고 유전상수 값이 높은 물질 예를 들어, ONO(oxide-nitride-oxide) 구조의 물질 등 다양한 물질을 사용할 수 있게 하여 더욱 더 대용량의 캐패시터를 확보할 수 있다.

상술한 바와 같이, 본 발명은 로직 소자와 메모리 소자가 혼재하는 복합 반도체 메모리 소자에서 캐패시터 버텀 플레이트 전극의 유효 표면적을 증대시켜 캐패시터의 정전 용량 값을 용이하게 조절 및 증대시킬 수 있고, 누설 전류를 줄여 리프레쉬 타임을 증가시켜 캐패시터의 성능을 향상시킬 수 있으며, 소자의 고집적화를 실현할 수 있어 1M ~ 16M DRAM이 필요한 SOC 제품에 적용이 가능하다.

Claims (8)

1. 트랜지스터 영역과 캐패시터 영역이 정의된 반도체 기판이 제공되는 단계;

   상기 반도체 기판에 소자 격리막을 형성하여 활성영역과 비활성영역을 정의하는 단계;

   상기 캐패시터 영역의 반도체 기판 상에 적어도 하나의 돌출 패턴을 형성하는 단계;

   상기 트랜지스터 영역의 반도체 기판 상에 게이트 산화막을 형성하는 단계;

   상기 게이트 산화막이 형성된 결과물 상에 도전층을 형성한 후 패터닝하여, 상기 트랜지스터 영역의 상기 게이트 산화막 상에 게이트 전극을 형성하고, 상기 돌출 패턴이 형성된 상기 캐패시터 영역의 반도체 기판 상에 캐패시터 버텀 플레이트 전극을 형성하는 단계;

   소오스 및 드레인을 형성하고, 이로 인하여 상기 트랜지스터 영역에 트랜지스터가 형성되는 단계; 및

   상기 캐패시터 버텀 플레이트 전극 상에 캐패시터 유전체막 및 캐패시터 탑 플레이트 전극을 형성하고, 이로 인하여 상기 캐패시터 영역에 캐패시터가 형성되는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 돌출 패턴은 산화막을 100 ~ 300 Å의 두께로 형성하고, 질화막을 1000 ~ 3000 Å의 두께로 형성한 후, CF₄/CHF₃/O₂/Ar 혼합 가스를 이용하여 상기 질화막을 패터닝하고, HF 용액이나 BOE 용액을 사용한 습식 식각 방식으로 상기 산화막을 식각하여 형성하는 반도체 소자의 캐패시터 제조방법.
3. 제 1 항에 있어서,

   상기 게이트 산화막은 상기 트랜지스터 영역 및 상기 돌출 패턴이 형성된 상기 캐패시터 영역의 반도체 기판 상에 산화막을 형성한 후, 상기 캐패시터 영역의 상기 산화막을 습식 식각 방식으로 제거하여 형성하는 반도체 소자의 캐패시터 제조방법.
4. 제 2 항에 있어서,

   상기 습식 식각은 HF 용액이나 BOE 용액을 사용하는 반도체 소자의 캐패시터 제조방법.
5. 삭제
6. 제 1 항에 있어서,

   상기 드레인은 LDD 스페이서를 이용하여 LDD 구조로 형성하는 반도체 소자의 캐패시터 제조방법.
7. 제 1 항에 있어서,

   상기 캐패시터 버텀 플레이트 전극은 상기 반도체 기판과 접촉되어 형성되는 반도체 소자의 캐패시터 제조방법.
8. 제 1 항에 있어서,

   상기 유전체막은 ONO 구조 물질로 형성하는 반도체 소자의 캐패시터 제조방법.

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