KR101699442B1 - 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법 - Google Patents

수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 반도체 소자의 제조 방법은 제1 방향으로 상호 평행하게 연장되는 라인 형태의 제1 및 제2 활성 영역들을 기판에 정의하는 단계, 상기 제1 방향에 직교하는 제2 방향으로 상호 평행하게 연장되는 제1 및 제2 메인 트렌치들을 상기 기판에 형성하는 단계, 상기 제2 방향으로 상호 평행하게 연장되는 제1 및 제2 서브 트렌치들을 상기 제1 및 제2 메인 트렌치들의 저면에 각각 형성하는 단계, 상기 제1 및 제2 서브 트렌치들을 채우는 매립 절연막을 형성하는 단계, 상기 제1 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치에서, 하부에 상기 매립 절연막을 잔류시키면서 상기 기판의 일부를 노출시키는 단계, 및 상기 매립 절연막 상에 상기 제2 방향으로 상호 평행하게 연장되는 제1 및 제2 매몰 비트 라인들을 형성하는 단계를 포함한다.

Description

수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조 방법{Semiconductor device having vertical channel transistor and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 더욱 상세하게는, 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰(design rule)이 감소되고 있다. 특히, 많은 수의 트랜지스터들을 필요로 하는 반도체 소자에 있어서 디자인 룰의 표준이 되는 게이트 길이가 감소되고, 이에 따라 채널의 길이도 감소된다. 고도로 스케일링(scaling)된 반도체 소자의 트랜지스터에서 소스와 드레인 간의 거리를 길게 하여 유효 채널 길이를 증가시키기 위하여 수직 채널 트랜지스터가 제안되었다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 수직 채널 트랜지스터를 구비한 반도체 소자에 있어서 인접한 두 개의 매몰 비트 라인들 사이에서 활성 영역의 폭의 변화량(variation)을 감소시킴으로써, 활성 영역과 매몰 비트 라인 사이의 오버랩(overlap)에 의한 쇼트(short)를 방지할 수 있고, 콘택 게이트의 폭의 변화량을 감소시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 제1 방향으로 상호 평행하게 연장되는 라인(line) 형태의 제1 및 제2 활성 영역들을 기판에 정의하는 단계; 상기 제1 방향에 직교하는 제2 방향으로 상호 평행하게 연장되는 제1 및 제2 메인 트렌치들을 상기 기판에 형성하는 단계; 상기 제2 방향으로 상호 평행하게 연장되는 제1 및 제2 서브 트렌치들을 상기 제1 및 제2 메인 트렌치들의 저면에 각각 형성하는 단계; 상기 제1 및 제2 서브 트렌치들을 채우는 매립 절연막을 형성하는 단계; 상기 제1 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치에서, 하부에 상기 매립 절연막을 잔류시키면서 상기 기판의 일부를 노출시키는 단계; 및 상기 매립 절연막 상에 상기 제2 방향으로 상호 평행하게 연장되는 제1 및 제2 매몰 비트 라인들을 형성하는 단계를 포함한다.
일부 실시예들에 있어서, 상기 제1 및 제2 서브 트렌치들의 각각의 폭은, 상기 제1 및 제2 메인 트렌치들의 각각의 폭보다 작을 수 있다.
일부 실시예들에 있어서, 상기 제1 활성 영역과 상기 제1 매몰 비트 라인이 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 매몰 비트 라인이 교차하는 위치는 콘택(contact) 영역에 해당하고, 상기 제1 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치에 형성된 상기 매립 절연층은 필드(field) 영역에 해당할 수 있다.
일부 실시예들에 있어서, 상기 제1 매몰 비트 라인은, 상기 제1 서브 트렌치 내의 상기 매립 절연막 상에 형성되고, 상기 제1 매몰 비트 라인의 상면에서 저면까지의 깊이는 상기 제2 활성 영역보다 상기 제1 활성 영역에서 크며, 상기 제2 매몰 비트 라인은, 상기 제2 서브 트렌치 내의 상기 매립 절연막 상에 형성되고, 상기 제2 매몰 비트 라인의 상면에서 저면까지의 깊이는 상기 제1 활성 영역보다 상기 제2 활성 영역에서 클 수 있다.
일부 실시예들에 있어서, 상기 제1 및 제2 서브 트렌치들을 형성하는 단계를 수행하기 전에, 상기 제1 및 제2 메인 트렌치들의 내측벽에 제1 두께를 가지는 제1 절연막을 형성하는 단계를 더 포함하고, 상기 제1 두께는 상기 제1 폭에서 상기 제2 폭의 두 배에 해당하는 값을 감산한 값에 대응될 수 있다.
일부 실시예들에 있어서, 상기 제조 방법은 상기 매립 절연막을 형성하는 단계를 수행하기 전에, 상기 제1 및 제2 서브 트렌치들의 내측벽에 측벽 절연막을 형성하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 제1 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치에서, 하부에 상기 매립 절연막을 잔류시키면서 상기 기판의 일부를 노출시키는 단계는, 상기 매립 절연막이 형성된 상기 기판의 상부에, 상기 제1 활성 영역과 상기 제1 메인 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 메인 트렌치가 교차하는 위치의 일부를 노출시키는 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제1 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치에서, 상기 매립 절연막을 제1 깊이만큼 제거하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 제1 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치에서, 하부에 상기 매립 절연막을 잔류시키면서 상기 기판의 일부를 노출시키는 단계는, 상기 마스크 패턴을 형성하는 단계를 수행한 후에, 상기 제1 활성 영역과 상기 제1 메인 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 메인 트렌치가 교차하는 위치의 저면에 노출된 상기 매립 절연막을 제거하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 제1 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치에서, 하부에 상기 매립 절연막을 잔류시키면서 상기 기판의 일부를 노출시키는 단계는, 상기 제1 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치에서, 상기 제1 및 제2 서브 트렌치들 각각에 인접한 상기 기판의 일부를 상기 제1 깊이만큼 제거하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 제조 방법은 상기 마스크 패턴에 의해 노출되는 상기 제1 활성 영역 내의 상기 제1 메인 트렌치 및 상기 제2 활성 영역 내의 상기 제2 메인 트렌치의 저면에 불순물을 주입함으로써, 제1 소스/드레인 영역들을 형성하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 제1 및 제2 활성 영역들의 각각은, 상기 제1 및 제2 메인 트렌치들에 의해 복수의 활성 필라(pillar)들로 분리되고, 상기 제조 방법은 상기 복수의 활성 필라들의 상면에 상기 불순물을 주입함으로써, 제2 소스/드레인 영역들을 형성하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 제조 방법은 상기 복수의 활성 필라들 각각의 한 개의 수직 측면에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막을 사이에 두고 상기 수직 측면에 대면하고 있는 콘택 게이트와, 상기 콘택 게이트에 연결된 상태로 상기 기판의 상면 위에 위치되는 워드 라인을 형성하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 제조 방법은 상기 제2 소스/드레인 영역들 위에 베리드 콘택 플러그들을 각각 형성하는 단계; 및 상기 베리드 콘택 플러그들 위에 커패시터 하부 전극들을 각각 형성하는 단계를 더 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 제1 방향으로 연장되는 라인 형태의 활성 영역을 기판에 정의하는 단계; 상기 제1 방향에 직교하는 제2 방향으로 연장되는 메인 트렌치를 상기 기판에 형성하는 단계; 상기 메인 트렌치의 저면을 따라 소정 깊이로, 상기 제2 방향으로 연장되는 서브 트렌치를 형성하는 단계; 상기 서브 트렌치를 채우는 매립 절연막을 형성하는 단계; 상기 활성 영역과 상기 서브 트렌치가 교차하는 위치에서, 하부에 상기 매립 절연막의 일부를 잔류시키면서 상기 기판의 일부를 노출시키는 단계; 및 상기 노출된 기판과 접하면서 상기 매립 절연막 상에 상기 제2 방향으로 연장되는 매몰 비트 라인을 형성하는 단계를 포함한다.
일부 실시예들에 있어서, 상기 제1 및 제2 서브 트렌치들의 각각의 폭은, 상기 제1 및 제2 메인 트렌치들의 각각의 폭보다 작을 수 있다.
일부 실시예들에 있어서, 상기 제조 방법은 상기 노출된 기판에 불순물울 주입함으로써, 제1 소스/드레인 영역을 형성하는 단계를 더 포함할 수 있다. 상기 활성 영역은 상기 메인 트렌치에 의해 복수의 활성 필라들로 분리되고, 상기 제조 방법은 상기 복수의 활성 필라들의 상면에 상기 불순물을 주입함으로써, 제2 소스/드레인 영역들을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 제1 방향으로 상호 평행하게 연장되는 라인 형태의 제1 및 제2 활성 영역들을 기판에 정의하는 단계; 상기 제1 방향에 직교하는 제2 방향으로 상호 평행하게 연장되는 제1 및 제2 메인 트렌치들을 상기 기판에 형성하는 단계; 상기 제2 방향으로 상호 평행하게 연장되는 제1 및 제2 서브 트렌치들을 상기 제1 및 제2 메인 트렌치들의 저면에 각각 형성하는 단계; 상기 제1 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치에서, 상기 제1 및 제2 서브 트렌치들을 제1 깊이만큼 더 식각하는 단계; 상기 제1 및 제2 서브 트렌치들을 채우는 매립 절연막을 형성하는 단계; 상기 제1 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치에서, 하부에 상기 매립 절연막을 잔류시키면서 상기 기판의 일부를 노출시키는 단계; 및 상기 매립 절연막 상에 상기 제2 방향으로 상호 평행하게 연장되는 제1 및 제2 매몰 비트 라인들을 형성하는 단계를 포함한다.
일부 실시예들에 있어서, 상기 제1 및 제2 서브 트렌치들의 각각의 폭은, 상기 제1 및 제2 메인 트렌치들의 각각의 폭보다 작을 수 있다.
일부 실시예들에 있어서, 상기 제조 방법은 상기 제1 및 제2 서브 트렌치들을 형성하는 단계를 수행하기 전에, 상기 제1 및 제2 메인 트렌치들의 내측벽에 제1 두께를 가지는 제1 절연막을 형성하는 단계를 더 포함하고, 상기 제1 두께는 상기 제1 폭에서 상기 제2 폭의 두 배에 해당하는 값을 감산한 값에 대응될 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 기판의 상면 측에서 상호 이격되어 있는 복수의 활성 필라들을 각각 포함하는 제1 및 제2 활성 영역들; 상기 기판의 상면보다 낮은 레벨에서, 상기 복수의 활성 필라들 중 인접한 두 개의 활성 필라들 사이의 공간을 통해 상기 제1 및 제2 활성 영역들을 각각 가로지르는 제1 및 제2 매몰 비트 라인들; 및 상기 기판에서 상기 제1 및 제2 매몰 비트 라인들의 하부에 각각 배치되는 제1 및 제2 매립 절연막들을 포함하고, 상기 제1 매몰 비트 라인의 상면에서 저면까지의 깊이는 상기 제2 활성 영역보다 상기 제1 활성 영역에서 크고, 상기 제2 매몰 비트 라인의 상면에서 저면까지의 깊이는 상기 제1 활성 영역보다 상기 제2 활성 영역에서 크며, 상기 제1 매립 절연막의 상면에서 저면까지의 깊이는 상기 제1 활성 영역보다 상기 제2 활성 영역에서 크고, 상기 제2 매립 절연막의 상면에서 저면까지의 깊이는 상기 제2 활성 영역보다 상기 제1 활성 영역에서 크다.
일부 실시예들에 있어서, 상기 제1 활성 영역과 상기 제1 매몰 비트 라인이 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 매몰 비트 라인이 교차하는 위치는 콘택 영역에 해당하고, 상기 제1 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치에 형성된 상기 매립 절연층은 필드 영역에 해당할 수 있다.
일부 실시예들에 있어서, 상기 반도체 소자는 상기 제1 및 제2 매몰 비트 라인들의 주위에 형성된 제1 소스/드레인 영역; 및 상기 복수의 활성 필라들의 상면에 각각 형성된 제2 소스/드레인 영역들을 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 반도체 소자는 상기 복수의 활성 필라들 각각에서 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역들과의 사이에 수직 채널이 형성되는 채널면을 제공하는 수직 측면을 덮고 있는 게이트 절연막; 상기 게이트 절연막을 사이에 두고 상기 복수의 활성 필라들 각각의 수직 측면에 대면하고 있는 콘택 게이트; 및 상기 콘택 게이트에 연결되고 상기 기판의 상면 위에 형성된 워드 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 종래와 달리 아일랜드(island) 타입의 활성 영역을 정의한 후 매몰 비트 라인을 형성하지 않고, 라인 앤드 스페인스(line and space) 타입의 활성 영역을 정의한 후 매몰 비트 라인을 형성함으로써, 인접한 두 개의 매몰 비트 라인들 사이에서 활성 영역의 폭의 변화량을 감소시킬 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상호 평행하게 연장되는 복수의 매몰 비트 라인들 중 소스/드레인 콘택 영역에 해당하는 매몰 비트 라인의 하부에는 상대적으로 낮은 깊이의 매립 절연막을 형성하고, 필드 영역에 해당하는 매몰 비트 라인의 하부에는 상대적으로 높은 깊이의 매립 절연막을 형성함으로써, 필드 영역의 양 측에 배치된 활성 필라들을 서로 절연시킬 수 있다. 이로써, 아일랜드 타입의 활성 영역을 형성하기 위한 트림(trim) 포토 공정을 수행하지 않고서도 필드 영역의 양 측에 배치된 활성 필라들을 절연시킬 수 있으므로 공정을 단순화시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 레이아웃이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자에서 셀 어레이 영역을 구성하는 구성 요소들의 3 차원적인 배치 관계를 보여주는 일부 사시도이다.
도 2b는 도 2a에 도시한 반도체 소자에서 비트 라인들의 배치 관계를 개략적으로 보여주는 일부 사시도이다.
도 3a, 도 3b 및 도 3c 내지 도 13a, 도 13b 및 도 13c는 도 2a의 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 소자에서 셀 어레이 영역을 구성하는 구성 요소들의 3 차원적인 배치 관계를 보여주는 일부 사시도이다.
도 15a 및 도 15b 내지 도 18a 및 도 18b는 도 14의 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 19은 본 발명의 또 다른 실시예에 따른 반도체 소자에서 셀 어레이 영역을 구성하는 구성 요소들의 3 차원적인 배치 관계를 보여주는 일부 사시도이다.
도 20a 및 도 20b 내지 도 25a 및 도 25b는 도 19의 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 26은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 27은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 28은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템의 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 첨부된 도면들에서, 동일한 참조 부호는 동일한 구성 부재를 지칭한다.
종래 기술에 따른 반도체 소자에서는, 제1 방향에 따른 장축을 가지는 아일랜드 타입의 복수의 활성 영역들을 정의하고, 제1 방향에 수직인 제2 방향을 따라 상호 평행하게 연장되는 복수의 매몰 비트 라인들을 형성하였다. 이때, 복수의 활성 영역들을 아일랜드 타입으로 정의하기 위해서는, 인접한 활성 영역들을 절연시키는 트림 포토 공정을 수행해야 한다. 또한, 트림 포토 공정의 수행 시에 마스크층의 미스 얼라인(misalign) 또는 임계 치수(critical dimension)의 변화 등에 의해, 인접한 두 개의 매몰 비트 라인들 사이의 활성 영역들의 폭 또는 길이가 서로 달라질 수 있다. 이에 따라, 활성 영역과 매몰 비트 라인 사이에 오버랩이 발생하여 활성 영역과 매몰 비트 라인 사이에 쇼트가 일어날 수 있고, 제2 방향에 따라 인접한 두 개의 활성 영역들 사이에 배치된 콘택 게이트들의 폭이 서로 달라질 수도 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)의 개략적인 레이아웃이다. 도 1에 예시된 레이아웃은 예를 들면 DRAM (Dynamic Random Access Memory), 특히 4F2의 단위 셀 사이즈를 가지는 DRAM 메모리 셀에 적용 가능하다. 여기서, 1F는 최소 피쳐사이즈 (minimum feature size)를 의미한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자(100)에서 셀 어레이 영역을 구성하는 구성 요소들의 3 차원적인 배치 관계를 보여주는 일부 사시도이다.
도 1 및 도 2a를 참조하면, 반도체 소자(100)는 기판(102)에 제1 방향(도 1에서 x 방향)으로 연장되는 라인 형태로 정의되어 있는 활성 영역(10)을 포함할 수 있다. 여기서, 기판(102)은 라인 앤드 스페이스 형태로 패터닝되고, 스페이스의 내부에 소자 분리막(15)이 배치됨으로써, 활성 영역(10)은 라인 형태로 정의될 수 있다. 활성 영역(10)은 그 상면의 중앙부로부터 소정 깊이로 리세스 되어 있는 트렌치(10T)에 의해 기판(102)의 상면측에서 복수의 활성 필라들(10A, 10B)로 분리될 수 있다.
활성 영역(10)에서 인접한 두 개의 활성 필라들(10A, 10B)이 분리되는 부분에는 제1 소스/드레인 영역(42)이 형성될 수 있다. 활성 필라들(10A, 10B)은 각각 서로 이격되어 있는 상면들(12A, 12B)을 가질 수 있는데, 활성 필라들(10A, 10B)의 상면들(12A, 12B)은 각각 기판(102)의 상면에 해당할 수 있다. 활성 필라들(10A, 10B)의 상면들(12A, 12B)에는 각각 제2 소스/드레인 영역(44)이 형성될 수 있다.
기판(102) 내에는 복수의 매몰 비트 라인들(20)이 제1 방향과 수직인 제2 방향(도 1에서 y 방향)으로 상호 평행하게 연장될 수 있다. 복수의 매몰 비트 라인들(20)은 트렌치(10T)의 저면 영역에 배치될 수 있다. 복수의 매몰 비트 라인들(20) 제1 및 제2 매몰 비트 라인들(20A, 20B)을 포함할 수 있는데, 제1 및 제2 매몰 비트 라인들(20A, 20B) 각각의 상면에서 하면까지의 깊이는 그 위치에 따라 서로 다를 수 있다.
구체적으로, 일 활성 영역(10)에서 제1 매몰 비트 라인(20A)의 깊이인 제1 깊이(P1)는 제2 매몰 비트 라인(20B)의 깊이인 제2 깊이(P2)보다 클 수 있다. 예를 들어, 제1 깊이(P1)는 제2 깊이(P2)의 약 두 배 정도일 수 있다. 또한, 일 활성 영역(10)에 인접한 다른 활성 영역(10)에서 제1 깊이(P1)는 제2 깊이(P2)보다 작을 수 있다. 소자 분리막(15)에서 제1 깊이(P1)와 제2 깊이(P2)는 서로 동일할 수 있다.
한편, 제1 매몰 비트 라인(20A)과 제2 매몰 비트 라인(20B)은 일정한 폭을 가질 수 있으며, 제1 매몰 비트 라인(20A)의 폭인 제1 폭(W1)은 제2 매몰 비트 라인(20B)의 폭인 제2 폭(W2)과 실질적으로 동일할 수 있다.
제1 및 제2 매몰 비트 라인들(20A, 20B)의 저면에는 복수의 매립 절연막들(25)이 배치될 수 있다. 복수의 매립 절연막들(25)은 제1 매몰 비트 라인(20A)의 저면에 배치되는 제1 매립 절연막(25A) 및 제2 매몰 비트 라인(20B)의 저면에 배치되는 제2 매립 절연막(25B)을 포함할 수 있는데, 제1 및 제2 매립 절연막들(25A, 25B) 각각의 상면에서 하면까지의 깊이는 그 위치에 따라 서로 다를 수 있다.
구체적으로, 일 활성 영역(10)에서 제1 매립 절연막(25A)의 깊이인 제3 깊이(P3)는 제2 매립 절연막(25B)의 깊이인 제4 깊이(P4)보다 작을 수 있다. 또한, 일 활성 영역(10)에 인접한 다른 활성 영역(10)에서 제3 깊이(P3)는 제4 깊이(P4)보다 클 수 있다. 한편, 소자 분리막(15)에서 제3 깊이(P3)와 제4 깊이(P4)는 동일할 수 있다.
이때, 일 활성 영역(10)과 제1 매몰 비트 라인(20A)이 교차하는 위치 및 다른 활성 영역(10)과 제2 매몰 비트 라인(20B)이 교차하는 위치는 콘택(contact) 영역에 해당하고, 일 활성 영역(10)과 제2 매립 절연막(25B)이 교차하는 위치 및 다른 활성 영역(10)과 제1 매립 절연막(25B)이 교차하는 위치는 필드(field) 영역에 해당할 수 있다. 이로써, 필드 영역의 양 옆에 배치되는 활성 영역(10)을 서로 절연시킬 수 있다.
따라서, 본 실시예에 따르면, 제1 및 제2 매립 절연막들(25A, 25B)이 그 위치에 따라 필드 영역의 역할을 할 수 있으므로, 활성 영역(10)이 연장되는 방향으로 별도로 소자 분리막을 형성하지 않아도 된다. 이에 따라, 활성 영역(10)에 대한 트림 포토 공정을 수행하지 않아도 되므로, 전반적인 제조 공정을 단순화시킬 수 있다.
활성 영역(10)에서 활성 필라들(10A, 10B)에는 각각 수직 채널이 형성되는 채널면을 제공하는 수직 측면(10CH)이 포함될 수 있고, 수직 측면(10CH)은 콘택 게이트(30CG)에 대면할 수 있다. 인접한 두 개의 활성 필라들(10A, 10B)에서 각각 채널면을 제공하는 수직 측면(10CH)은 서로 반대 방향을 향할 수 있다. 수직 측면(10CH)에서는 제1 소스/드레인 영역(42)과 제2 소스/드레인 영역(44)의 사이에서 각각 수직 채널이 형성될 수 있다.
활성 영역(10)에 포함되어 있는 활성 필라들(10A, 10B)은 각각 독립적인 단위 메모리 셀을 구성할 수 있다. 인접한 두 개의 활성 필라들(10A, 10B)에 각각 구현되는 두 개의 단위 메모리 셀들은 매몰 비트 라인(10)의 저면 주위에 형성된 제1 소스/드레인 영역(42)을 공유할 수 있다.
기판(102)의 상부에는 복수의 워드 라인들(30WL)이 복수의 매몰 비트 라인(20)의 연장 방향에 직교하는 방향(도 1에서 x 방향)으로 상호 평행하게 연장될 수 있다. 복수의 워드 라인들(30WL)은 각각 그 연장 방향(도 1에서 x 방향)을 따라 일렬로 배치되어 있는 복수의 콘택 게이트들(30CG)과 전기적으로 연결될 수 있다. 복수의 워드 라인들(30WL)은 그 연장 방향을 따라 일렬로 배치되어 있는 복수의 콘택 게이트들(30CG)와 일체로 형성될 수 있다. 또는, 복수의 워드 라인들(30WL)과 그 연장 방향을 따라 일렬로 배치되어 있는 복수의 콘택 게이트들(30CG)이 각각 별도의 증착 공정에 의해 형성되는 서로 다른 층으로 이루어지고, 이들이 서로 직접 접해 있는 구성을 가질 수도 있다.
도 1에서 볼 수 있는 바와 같이, x 방향과 y 방향과의 사이의 방향, 예를 들면 도 1에서의 사선(DL) 방향을 따라 서로 이웃하는 두 개의 활성 영역들(10) 사이 마다 하나의 콘택 게이트(30CG)가 배치될 수 있다. 그리고, 이웃하는 두 개의 활성 영역들(10) 중 하나의 활성 영역(10)에 포함된 활성 필라(10A)로 구성되는 단위 메모리 셀과, 다른 하나의 활성 영역(10)에 포함된 활성 필라(10B)로 구성되는 단위 메모리 셀이 하나의 콘택 게이트(30CG)를 공유할 수 있다.
복수의 활성 필라들(10A, 10B)마다 그 상면에 형성된 제2 소스/드레인 영역(44)에는 복수의 베리드 콘택 플러그들(50)이 각각 형성될 수 있다. 복수의 베리드 콘택 플러그들(50) 위에는 커패시터의 하부 전극들(미도시)이 각각 형성될 수 있다.
도 1 및 도 2a에 예시된 4F2의 단위 메모리 셀 사이즈를 가지는 메모리 셀 어레이를 형성하는 데 있어서, 기판(102) 내에 형성된 복수의 매몰 비트 라인들(20)을 포함함으로써, 고집적화에 의해 미세화된 단위 셀 사이즈를 가지는 수직 채널 트랜지스터 구조의 반도체 소자에서 매몰 비트 라인(20)에 고전압의 바이어스가 인가되어도 수직 채널 영역에 바이어스에 의한 악영향을 미치지 않는다. 또한, 워드 라인(30WL)의 연장 방향(도 1의 x 방향)에서 볼 때 서로 이웃하는 두 개의 베리드 콘택 플러그들(50) 사이에 절연 거리(ID1)가 확보될 수 있다. 또한, 매몰 비트 라인(20)의 연장 방향(도 1의 y 방향)에서 볼 때, 서로 이웃하는 두 개의 워드 라인들(30WL) 사이에 절연 거리(ID2)가 확보될 수 있다.
도 1 및 도 2a에 예시된 본 발명의 기술적 사상에 따른 반도체 소자(100)에서, 셀 어레이 영역에 형성된 복수의 매몰 비트 라인들(20)은 각각 그 일단부에서 주변회로 영역 또는 코아 영역(이하, "코아/페리 영역"이라 함)에 형성된 코아/페리 비트 라인(CP_20)에 각각 전기적으로 연결될 수 있다. 이때, 코아/페리 비트 라인(CP_20)은 기판(102)의 상부에 형성될 수 있다. 따라서, 코아/페리 비트 라인(CP_20)과 매몰 비트 라인(20)을 전기적으로 연결시키기 위하여, 셀 어레이 영역의 에지(edge) 부분에는 코아/페리 비트 라인(CP_20)과 매몰 비트 라인(20)과의 사이에서 수직 방향(도 2a에서 z 방향)으로 연장되는 다이렉트 콘택(DC)을 이용할 수 있다.
도 2b는 도 2a에 도시된 반도체 소자(100)에서 비트 라인들의 배치 관계를 개략적으로 보여주는 일부 사시도이다.
도 2b를 참조하면, 복수의 매몰 비트 라인들(20)은 기판(102) 내에서 기판(102)의 상면보다 낮은 레벨에 형성되고, 복수의 코아/페리 비트 라인들(CP_20)은 기판(102)의 상면보다 높은 위치에 형성될 수 있다. 따라서, 다이렉트 콘택(DC)은 기판(102)의 주면의 연장 방향에 대하여 수직 방향으로 기판(102)의 내부로부터 기판(102)의 상부까지 연장되는 형태를 가질 수 있다. 도 1 및 도 2a에 도시된 워드 라인(30WL)은 복수의 매몰 비트 라인들(20)이 위치되는 제1 레벨과 복수의 코아/페리 비트 라인들(CP_20)이 위치되는 제2 레벨과의 사이에서 배치될 수 있다.
도 3a, 도 3b 및 도 3c 내지 도 13a, 도 13b 및 도 13c는 도 2a의 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 특히, 도 3a, 도 4a, ..., 도 13a는 도 1에 예시된 레이아웃에서 "P"로 표시된 장방형 부분에 대응하는 영역의 평면도이다. 도 3b, 도 4b, ..., 도 13b는 도 3a, 도 4a, ..., 도 13a의 BX1 - BX1' 선 단면도 및 BX2 - BX2' 선 단면도이다. 도 3c, 도 4c, ..., 도 13c는 도 3a, 도 4a, ..., 도 13a의 CY1 - CY1' 선 단면도 및 CY2 - CY2' 선 단면도이다.
도 3a, 도 3b 및 도 3c를 참조하면, 기판(102) 상에 제1 방향(도 3a에서 x 방향)으로 상호 평행하게 연장되는 라인 형상의 복수의 활성 영역들(106)이 정의될 수 있다. 이때, 기판(102)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체(silicon-on-insulator), 실리콘-온-사파이어(silicon-on-sapphire), 게르마늄, 실리콘-게르마늄 및 갈륨-비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다.
구체적으로, 기판(102)을 라인 앤드 스페이스 형태로 패터닝한 후, 스페이스의 내부를 완전히 채우도록 기판(102) 상에 절연 물질을 증착하고, 증착된 절연 물질을 평탄화하여 스페이스 내부를 채우는 소자 분리막들(104)을 형성할 수 있다. 예를 들어, 증착된 절연 물질은 CMP(chemical mechanical polishing) 공정을 이용하여 평탄화될 수 있다. 이때, 소자 분리막들(104)은 기판(102)의 상면으로부터 제1 깊이(P11)의 저면을 가질 수 있다. 이러한 소자 분리막들(104)에 의해 제1 방향으로 상호 평행하게 연장되는 복수의 활성 영역들(106)이 정의될 수 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 소자 분리막(104) 및 활성 영역(106)의 상부에, 상기 제1 방향에 수직인 제2 방향(도 4a에서 y 방향)으로 상호 평행하게 연장되는 패드 산화막 패턴(108) 및 제1 마스크 패턴(110)을 형성할 수 있다. 일 실시예에서, 제1 마스크 패턴(110)은 실리콘 질화막 또는 탄소 함유막을 포함하는 다층 구조를 포함할 수 있다.
이어서, 제1 마스크 패턴(110)을 식각 마스크로 이용하여 노출된 소자 분리막(104) 및 활성 영역(106)을 소정 깊이만큼 식각하여, 기판(102)의 상면으로부터 제2 깊이(P12)의 저면을 가지는 복수의 메인(main) 트렌치들(112)을 형성할 수 있다. 이러한 복수의 메인 트렌치들(112)은 복수의 매몰 비트 라인들(128)을 배치하기 위한 공간을 제공할 수 있으므로, 매몰 비트 라인 트렌치라고 할 수도 있다.
복수의 메인 트렌치들(112)은 제1 메인 트렌치(112a) 및 제2 메인 트렌치(112b)를 포함할 수 있는데, 제1 및 제2 메인 트렌치들(112a, 112b)은 활성 영역(106)의 연장 방향인 제1 방향을 따라 교번적으로 배치될 수 있다. 이때, 제1 및 제2 메인 트렌치들(112a, 112b)은 제2 방향(도 4a에서 y 방향)으로 상호 평행하게 연장될 수 있다. 여기서, 제2 깊이(P12)은 소자 분리막(104)의 깊이인 제1 깊이(P11) 보다 작을 수 있는데, 예를 들어, 제2 깊이(P12)는 약 3000 Å 일 수 있다.
제1 및 제2 메인 트렌치들(112a, 112b)을 형성함으로써, 활성 영역(106)은 복수의 활성 필라들(106A, 106B)로 분리될 수 있다. 각각의 활성 필라(106A, 106B)에는 단위 메모리 셀이 구현될 수 있으며, 각각의 활성 필라(106A, 106B)마다 단위 메모리 셀을 형성하는데 필요한 수직 채널 영역이 제공될 수 있다.
제1 및 제2 메인 트렌치들(112a, 112b)은 기판(102)에서 활성 영역(106)의 연장 방향인 제1 방향을 따라 등 간격으로 형성될 수 있다. 제1 방향에서 제1 및 제2 메인 트렌치들(112a, 112b)의 폭인 제1 폭(W11)은 복수의 활성 필라들(106A, 106B) 각각의 폭인 제2 폭(W12)보다 크게 형성될 수 있는데, 예를 들어, 제1 폭(W11)은 약 30 nm 일 수 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 제1 및 제2 메인 트렌치들(112a, 112b)이 형성된 기판(102)의 전면에 절연 물질을 증착함으로써, 제1 및 제2 메인 트렌치들(112a, 112b) 내에 제1 절연막(114)을 형성할 수 있다. 일 실시예에서, 제1 절연막(114)은 산화막을 포함할 수 있고, ALD(atomic layer deposition), CVD(chemical vapor deposition) 또는 PVD(physical vapor deposition)과 같은 증착 공정를 이용하여 형성될 수 있다. 예를 들어, 제1 절연막(114)은 약 80 Å의 두께로 형성될 수 있다.
이와 같이, 제1 절연막(114)은 제1 및 제2 메인 트렌치들(112a, 112b)의 내에 형성됨으로써, 도 6a, 도 6b 및 도 6c에서 후속하는 식각 공정에서 활성 필라들(106A, 106B)을 보호할 수 있고, 또한, 도 6a, 도 6b 및 도 6c에서 후속하는 복수의 서브 트렌치들(116)의 형성 공정에서 복수의 서브 트렌치들(116)의 폭을 제1 및 제2 메인 트렌치들(112a, 112b)의 폭보다 좁게 구현할 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 제1 절연막(114)을 소정 두께만큼 제거할 수 있다. 일 실시예에서, 제1 절연막(114)은 건식 식각 공정을 이용하여 소정 두께만큼 제거할 수 있다. 예를 들어, 소정 두께는 약 80 Å일 수 있다. 이로써, 제1 및 제2 메인 트렌치들(112a, 112b)의 저면에 노출된 제1 절연막(114) 및 상기 제1 마스크 패턴(110)의 상면에 배치된 제1 절연막(114)을 제거할 수 있다.
이어서, 상기 제1 및 제2 메인 트렌치들(112a, 112b)의 측벽에 잔존하는 제1 절연막(114)을 식각 마스크로 이용하여, 기판(102)에 대하여 과 식각(over etch) 공정을 수행함으로써, 제1 및 제2 메인 트렌치들(112a, 112b)의 상면으로부터 제3 깊이(P13)의 저면을 가지는 복수의 서브(sub) 트렌치들(116)을 형성할 수 있다. 이러한 복수의 서브 트렌치들(116a, 116b)은 인접하는 활성 영역들을 절연시키기 위한 공간을 제공할 수 있으므로, 소자 분리용 트렌치라고 할 수 있다.
복수의 서브 트렌치들(116)은 제1 서브 트렌치(116a) 및 제2 서브 트렌치(116b)를 포함할 수 있는데, 제1 및 제2 서브 트렌치들(116a, 116b)은 활성 영역(106)의 연장 방향인 제1 방향을 따라 교번적으로 배치될 수 있다. 제1 서브 트렌치들(116a)의 각각은 제1 메인 트렌치들(112a)의 각각에 연통되고, 제2 서브 트렌치들(116b)의 각각은 제2 메인 트렌치들(112b)의 각각에 연통될 수 있다.
제1 및 제2 서브 트렌치들(116a, 116b)의 깊이인 제3 깊이(P13)는 제1 및 제2 메인 트렌치들(112a, 112b)의 깊이인 제2 깊이(P12)보다 작을 수 있는데, 예를 들어, 제3 깊이(P13)는 약 1300 Å 일 수 있다. 제2 깊이(P12)와 제3 깊이(P13)의 합은, 소자 분리막(104)의 깊이인 제1 깊이(P11)에 대응할 수 있다. 한편, 제1 및 제2 서브 트렌치들(116a, 116b)의 폭인 제3 폭(W13)은 제1 및 제2 메인 트렌치들(112a, 112b)의 폭인 제1 폭(W11)보다 좁을 수 있는데, 예를 들어, 제3 폭(W13)은 약 12 nm일 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 제1 및 제2 서브 트렌치들(116)이 형성된 기판(102)에서 잔존하는 제1 절연막(114)을 제거할 수 있다. 구체적으로, 제1 및 제2 메인 트렌치들(116)의 측벽에 잔존하는 제1 절연막(114)을 제거할 수 있다. 일 실시예에서, 제1 절연막(114)은 습식 세정 공정을 이용하여 제거될 수 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 제1 및 제2 서브 트렌치들(116a, 116b)의 내측벽에 측벽 절연막(118)을 형성할 수 있다. 이러한 측벽 절연막(118)은 후속하는 제2 절연막(120)이 용이하게 형성될 수 있도록 하는 역할을 할 수 있다. 일 실시예에서, 측벽 절연막(118)은 산화막을 포함할 수 있고, 라디칼(radical) 산화 공정으로 형성될 수 있다. 예를 들어, 측벽 절연막(118)은 약 30 Å의 두께로 형성될 수 있다.
구체적으로, 라디칼 산화 공정을 이용하여, 제1 및 제2 서브 트렌치들(116a, 116b)이 형성된 기판(102)의 상면을 전면적으로 덮는 절연막을 형성한 후, 형성된 절연막을 에치백(etch back)하여 제1 및 제2 서브 트렌치들(116a, 116b)의 내측벽에만 측벽 절연막(118)이 남도록 할 수 있다.
이어서, 제1 및 제2 서브 트렌치들(116a, 116b)을 완전히 채우는 제2 절연막(120)을 형성할 수 있다. 이러한 제2 절연막(120)은 매립 절연막이라고도 할 수 있다. 일 실시예에서, 제2 절연막(120)은 실리콘 질화물을 포함할 수 있고, ALD, CVD 또는 PVD 등과 같은 증착 공정으로 형성될 수 있다. 예를 들어, 제2 절연막(120)은 약 50 Å의 두께로 형성될 수 있다.
구체적으로, 측벽 절연막(118)이 형성된 기판(102)의 상면을 전면적으로 덮는 제2 절연막(120)을 증착함으로써, 제2 절연막(120)은 제1 및 제2 서브 트렌치들(116a, 116b)을 완전히 채울 수 있다. 이와 같이, 제1 및 제2 서브 트렌치들(116a, 116b)을 완전히 채우는 제2 절연막(120)의 형성 공정을 갭필(gap-fill) 공정이라고 할 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 제2 절연막(120)이 형성된 기판(102)의 상부에 제2 마스크 패턴(122)을 형성할 수 있다. 일 실시예에서, 제2 마스크 패턴(122)은 제2 절연막(120)에 대해 식각 선택비를 제공할 수 있는 재료로 이루어질 수 있고, 포토 리소그래피 공정을 이용하여 형성될 수 있다. 예를 들어, 제2 마스크 패턴(122)은 ACL(amorphous carbon layer) 또는 탄소 함량이 총 중량을 기준으로 약 85 내지 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그 유도체로 이루어지는 막(이하, SOH(spin on hardmask)막이라 함)으로 이루어질 수 있다.
마스크 패턴(122)의 상부에는 반사 방지막(미도시)이 더 형성될 수 있다. 일 실시예에서, 반사 방지막은 SiON을 포함할 수 있고, CVD 또는 PVD 등과 같은 증착 공정으로 형성될 수 있다. 예를 들어, 반사 방지막은 약 300 Å의 두께로 형성될 수 있다.
구체적으로, 제1 및 제2 메인 트렌치들(112a, 112b)의 내부를 채우면서 제2 절연막(120)을 덮는 마스크층을 형성한 후, 형성된 마스크층을 패터닝하여, 제1 및 제2 메인 트렌치들(112a, 112b) 중 일부의 저면에서 제2 절연막(120)을 노출시키는 복수의 개구들(124)을 가지는 제2 마스크 패턴(122)을 형성할 수 있다.
본 실시예에서, 제2 마스크 패턴(122)은 복수의 활성 영역들(106) 중 하나인 제1 활성 영역(106)과 제1 메인 트렌치들(112a)이 교차하는 영역들 및 복수의 활성 영역들(106) 중 제1 활성 영역(106))에 인접하게 배치되는 제2 활성 영역(106)과 제2 메인 트렌치들(112b)이 교차하는 영역들 각각의 일부를 노출시킬 수 있다. 구체적으로, 제2 마스크 패턴(122)은 도 9b에서 일 활성 영역(106)과 제1 메인 트렌치들(112a)이 교차하는 영역을 노출시킬 수 있다. 도시되지는 않았으나, 제2 마스크 패턴(122)은 일 활성 영역(106)에 인접하는 다른 활성 영역(106)에서는 상기 다른 활성 영역(106)과 제2 메인 트렌치들(112b)이 교차하는 영역을 노출시킬 수 있다.
이어서, 제1 메인 트렌치들(112a) 각각의 저면에 형성된 제2 절연막(120)을 식각할 수 있다. 이때, 제2 마스크 패턴(122)에 의해 노출되는, 제1 마스크 패턴(110) 상의 제2 절연막(120)의 일부 영역 및 소자 분리막(104) 상의 제2 절연막(120)의 일부 영역도 함께 식각될 수 있다.
도 10a, 도 10b 및 도 10c를 참조하면, 제2 마스크 패턴(122) 및 복수의 개구들(124)을 통해 노출된 제2 절연막(120)을 식각 마스크로 하여, 제1 서브 트렌치들(116a) 내에 형성된 제2 절연막(120) 및 측벽 절연막(118), 그리고, 제1 서브 트렌치들(116a)에 인접한 활성 영역(106)의 일부를 제4 깊이(P14)만큼 식각함으로써, 기판(102), 즉, 활성 영역(106)의 일부를 노출시킬 수 있다. 이때, 기판(102)의 일부가 노출되더라도 그 하부에 배치된 제2 절연막(120)은 잔존할 수 있다.
일 실시예에서, 식각 공정은 제2 절연막(120) 및 측벽 절연막(118)을 에치백 한 후에, 활성 영역(106)을 선택적으로 식각하는 2 단계의 식각 공정으로 수행될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 식각 공정은 제2 절연막(120), 측벽 절연막(118) 및 활성 영역(106)을 순차적으로 식각하는 일 단계의 식각 공정으로 수행될 수도 있다.
이로써, 제1 메인 트렌치들(112a)은 제4 깊이(P14)만큼 연장될 수 있고, 예를 들어, 제4 깊이(P14)는 약 500 Å일 수 있다. 이때, 연장된 제1 메인 트렌치들(112a)의 폭인 제4 폭(W14)은 제1 및 제2 서브 트렌치들(116) 각각의 폭인 제3 폭(W13)보다 클 수 있다. 예를 들어, 제4 폭(W14)은 약 20 nm이고, 제3 폭(W13)이 약 12 nm일 수 있다.
이어서, 복수의 개구들(124)을 통해 활성 영역(106)에 불순물 이온 주입 공정을 수행하여, 노출된 활성 영역(106)에 제1 소스/드레인 영역(126)을 형성할 수 있다. 예를 들어, 상기 불순물 이온은 N-타입 불순물 이온을 포함할 수 있으나, 본 발명은 이에 한정되지 않는다.
도 10b에 도시된 일 활성 영역(106)에서는, 제1 메인 트렌치들(112a)의 저면에서 활성 영역(106)이 노출되고, 이에 따라, 노출된 활성 영역(106)에 제1 소스/드레인 영역(126)이 형성될 수 있다. 한편, 도시되지는 않았으나, 일 활성 영역(106)에 인접한 다른 활성 영역(106)에서는, 제2 메인 트렌치들(112b)의 저면에서 활성 영역(106)이 노출되고, 이에 따라, 노출된 활성 영역(106)에 제1 소스/드레인 영역(126)이 형성될 수 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 제1 소스/드레인 영역(126)이 형성된 기판(102)에 대하여 세정 공정을 수행한 후, 기판(102) 상에 배리어층(미도시)을 형성할 수 있다. 이때, 세정 공정에 의해 제2 마스크 패턴(122)이 제거될 수 있다. 일 실시예에서, 배리어층은 Ti, TiN 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다.
이어서, 제2 절연막(120)의 상부에, 즉, 연장된 제1 메인 트렌치들(112a) 및 제2 메인 트렌치들(112b) 내에 제1 및 제2 매몰 비트 라인들(128A, 128B)을 포함하는 복수의 매몰 비트 라인들(128A, 128B)을 각각 형성할 수 있다. 일 실시예에서, 제1 및 제2 매몰 비트 라인들(128A, 128B)은 W, Ta 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리 실리콘 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다. 예를 들어, 연장된 제1 메인 트렌치(112a) 내에 형성된 제1 매몰 비트 라인(128A)의 깊이인 제5 깊이(P15)는 약 1000 Å일 수 있고, 제2 메인 트렌치(112b) 내에 형성된 제2 매몰 비트 라인(128B)의 깊이인 제6 깊이(P16)는 약 500 Å일 수 있다.
구체적으로, 배리어층이 형성된 결과물 상에 도전 물질을 증착하여, 제2 절연막(120)의 상부에, 연장된 제1 메인 트렌치들(112a) 및 제2 메인 트렌치들(112b)의 내부를 채우는 도전층을 형성할 수 있다. 그 후, 상기 도전층이, 연장된 제1 메인 트렌치들(112a) 및 제2 메인 트렌치들(112b)의 저면에만 남도록 상기 도전층의 일부를 에치백에 의해 제거함으로써, 각각 제5 깊이(P15) 및 제6 깊이(P16)을 가지는 제1 및 제2 매몰 비트 라인들(128A, 128B)을 형성할 수 있다.
도 11b에 도시된 일 활성 영역(106)에서, 제1 매몰 비트 라인(128A)의 깊이인 제5 깊이(P15)는 제2 매몰 비트 라인(128B)의 깊이인 제6 깊이(P16)보다 클 수 있다. 한편, 도시되지는 않았으나, 일 활성 영역(106)에 인접한 다른 활성 영역(106)에서는, 제2 매몰 비트 라인(128B)의 깊이인 제6 깊이(P16)가 제1 매몰 비트 라인(128A)의 깊이인 제5 깊이(P15)보다 클 수 있다.
제1 및 제2 매몰 비트 라인들(128A, 128B)의 각각은 인접한 두 개의 활성 필라들(106A, 106B)의 사이를 가로지르면서 제2 방향으로 연장될 수 있다. 인접한 두 개의 활성 필라들(106A, 106B)에 각각 구현되는 두 개의 단위 메모리 셀들은, 그 사이에 배치된 제1 매몰 비트 라인(128A)과 제1 매몰 비트 라인(128A)의 저면 주위에 배치된 제1 소스/드레인 영역(126)을 공유할 수 있다. 이에 따라, 인접한 두 개의 활성 필라들(106A, 106B)은 단일 활성 영역을 구성하는 것으로 볼 수 있다.
도 11b에 도시된 일 활성 영역(106)에서, 인접한 두 개의 단일 활성 영역들 사이에 배치된 제2 매몰 비트 라인(128B)의 하부에 배치된, 제2 서브 트렌치(116b) 내의 제2 절연막(120)은 인접한 두 개의 단일 활성 영역들을 서로 절연시키는 역할을 할 수 있으므로, 필드 영역에 해당하는 것으로 볼 수 있다. 한편, 도시되지는 않았으나, 일 활성 영역(106)에 인접한 다른 활성 영역(106)에서는, 인접한 두 개의 단일 활성 영역들 사이에 배치된 제1 매몰 비트 라인(128A)의 하부에 배치된, 제1 서브 트렌치(116a) 내의 제2 절연막(120)이 인접한 두 개의 단일 활성 영역들을 서로 절연시키는 역할을 할 수 있으므로, 필드 영역에 해당하는 것으로 볼 수 있다.
이어서, 평탄화 공정을 수행하여 기판(102)의 상면에 형성된 제2 절연막(120)을 제거할 수 있다.
도 12a, 도 12b 및 도 12c를 참조하면, 연장된 제1 메인 트렌치들(112a) 및 제2 메인 트렌치들(112b)을 채우는 제3 절연막(130)을 형성할 수 있다. 일 실시예에서, 제3 절연막(130)은 실리콘 질화물을 포함할 수 있고, ALD, CVD 또는 PVD 등과 같은 증착 공정을 이용하여 형성될 수 있다.
이어서, 평탄화 공정을 수행하여 기판(102)의 상면에 형성된 패드 산화막 패턴(108) 및 제1 마스크 패턴(110)을 제거할 수 있다. 이로써, 기판(102)의 상면으로부터 제1 매몰 비트 라인(128A)의 저면까지의 깊이인 제7 깊이(P17)은 약 3500 Å일 수 있다.
도 13a, 도 13b 및 도 13c를 참조하면, 활성 필라들(106A, 106B)의 상면에 불순물 이온 주입 공정을 수행하여 제2 소스/드레인 영역들(132)을 형성할 수 있다. 이때, 상기 불순물 이온은 제1 소스/드레인 영역(126)의 도전형과 동일한 도전형의 불순물 이온을 포함할 수 있다. 예를 들어, 불순물 이온은 N-타입 불순물 이온을 포함할 수 있으나, 본 발명은 이에 한정되지 않는다.
이어서, 콘택 게이트(138CG) 및 워드 라인(138WL)을 형성하는 공정이 수행될 수 있다. 구체적으로, 제2 소스/드레인 영역들(132)이 형성될 결과물 상에 산화막 패턴(134)을 형성하고, 도 1에 도시된 콘택 게이트(30CG)가 형성될 영역에 콘택 게이트 리세스(미도시)를 형성할 수 있다. 그 후, 콘택 게이트 리세스의 내벽에 게이트 절연막(136)을 형성하기 위한 절연 물질 및 콘택 게이트 리세스의 내부 공간을 채우면서 기판(102)의 상면을 전면적으로 덮는 도전층(미도시)을 형성할 수 있다. 그 후, 도전층 상에 캡핑 절연막 패턴(140)을 형성한 후, 상호 평행하게 연장되는 복수의 워드 라인들(138WL)을 형성할 수 있다.
콘택 게이트(138CG)는 도 1에서 x 방향과 y 방향과의 사이의 방향, 예를 들어, 도 1에서 사선(DL) 방향을 따라 서로 이웃하는 두 개의 활성 영역들 사이에 배치될 수 있다. 이웃하는 두 개의 활성 영역들 중 어느 하나의 활성 영역에 포함된 하나의 활성 필라로 구성되는 단위 메모리 셀과, 다른 하나의 활성 영역에 포함된 하나의 활성 필라로 구성되는 단위 메모리 셀은 하나의 콘택 게이트(138CG)를 공유할 수 있다.
이어서, 베리드 콘택 플러그(144)를 형성하는 공정이 수행될 수 있다. 구체적으로, 워드 라인(138WL) 및 캡핑 절연막 패턴(140)의 양 측벽에 절연 스페이서(150)를 형성할 수 있는데, 절연 스페이서(150)는 실리콘 질화막을 포함할 수 있다. 그 후, 절연 스페이서(150)가 형성된 기판(102)의 전면에 평탄화된 절연막(142)을 형성하고, 평탄화된 절연막(142) 및 캡핑 절연막 패턴(140)을 식각하며, 이에 따라 노출되는 산화막 패턴(134)을 식각함으로써, 복수의 베리드 콘택홀들(미도시)을 형성할 수 있다. 그 후, 복수의 베리드 콘택홀들 내부를 완전히 매립하는 도전층을 형성한 후, 평탄화된 절연막(142)의 상면이 노출될 때까지 도전층을 평탄화하여, 복수의 베리드 콘택홀 내에 복수의 베리드 콘택 플러그(144)를 형성할 수 있다.
이어서, 커패시터 하부 전극(148)을 형성하는 공정이 수행될 수 있다. 구체적으로, 복수의 스토리지 노드 홀들(미도시)이 형성된 희생 절연막 패턴(146)을 형성하고, 복수의 스토리지 노드 홀들 내에 복수의 베리드 콘택 플러그들(144)에 각각 연결되는 복수의 하부 전극들(148)을 형성할 수 있다. 그 후, 도시되지는 않았으나, 희생 절연막 패턴(146)을 제거하고, 복수의 하부 전극들(148)의 각각 위에 유전막 및 상부 전극을 형성하여 복수의 커패시터들을 형성할 수 있다.
상술한 바와 같이, 본 실시예에 따른 반도체 소자의 제조 방법에 의하면, 라인 형태로 활성 영역들(106)을 형성함으로써, 제2 마스크 패턴(122)을 형성하는 포토 공정을 수행하는 과정에서 미스얼라인이 발생하더라도 복수의 활성 필라들(106A, 106B) 각각의 폭을 균일하게 형성할 수 있다. 구체적으로, 활성 영역(106)을 라인 형태로 형성한 후에, 메인 트렌치들(112) 및 서브 트렌치들(116)을 형성하므로, 미스얼라인에 의한 활성 필라들의 폭 산포를 감소시킬 수 있다.
이에 따라, 콘택 게이트의 폭의 변화량을 감소시킴으로써 복수의 단위 메모리 셀들에서 전기적 특성의 편차를 최소화할 수 있다. 또한, 메인 트렌치들(112) 및 서브 트렌치들(116) 내에 매몰 비트 라인들(128)을 자기 정합시켜 형성함으로써, 매몰 비트 라인(128)과 인접한 활성 영역(106) 사이에 쇼트가 발생할 가능성을 최소화시킬 수 있다.
도 14는 본 발명의 다른 실시예에 따른 반도체 소자에서 셀 어레이 영역을 구성하는 구성 요소들의 3 차원적인 배치 관계를 보여주는 일부 사시도이다.
도 14를 참조하면, 반도체 소자(100')는 도 2a에 도시된 반도체 소자(100)의 변형 실시예에 해당하므로, 동일한 구성 요소들에 대한 상세한 설명은 생략하고, 차이점을 위주로 상술하기로 한다.
본 실시예에서, 복수의 매몰 비트 라인들(20')은 제1 및 제2 매몰 비트 라인들(20A', 20B')을 포함할 수 있는데, 제1 및 제2 매몰 비트 라인들(20A', 20B') 각각의 상면에서 하면까지의 깊이는 그 위치에 따라 서로 다를 수 있다.
구체적으로, 일 활성 영역(10)에서 제1 매몰 비트 라인(20A')의 깊이인 제1 깊이(P1)는 제2 매몰 비트 라인(20B')의 깊이인 제2 깊이(P2)보다 클 수 있다. 예를 들어, 제1 깊이(P1')는 제2 깊이(P2')의 약 두 배 정도일 수 있다. 또한, 일 활성 영역(10)에 인접한 다른 활성 영역(10)에서 제1 깊이(P1)는 제2 깊이(P2)보다 작을 수 있다.
한편, 제1 매몰 비트 라인(20A')은 트렌치(10T) 내에서는 제1 폭(W1)을 가지는 반면, 기판(102) 내에서는 제3 폭(W3)을 가지며, 제2 매몰 비트 라인(20B')은 일정한 제2 폭(W2)을 가질 수 있다. 이때, 제1 폭(W1)은 제3 폭(W3)보다 클 수 있고, 제2 폭(W2)과는 실질적으로 동일할 수 있다.
제1 및 제2 매몰 비트 라인들(20A', 20B')의 저면에는 복수의 매립 절연막들(25)이 배치될 수 있다. 복수의 매립 절연막들(25)은 제1 매몰 비트 라인(20A')의 저면에 배치되는 제1 매립 절연막(25A) 및 제2 매몰 비트 라인(20B')의 저면에 배치되는 제2 매립 절연막(25B)을 포함할 수 있는데, 제1 및 제2 매립 절연막들(25A, 25B) 각각의 상면에서 하면까지의 깊이는 그 위치에 따라 서로 다를 수 있다.
구체적으로, 일 활성 영역(10)에서 제1 매립 절연막(25A)의 깊이인 제3 깊이(P3)는 제2 매립 절연막(25B)의 깊이인 제4 깊이(P4)보다 작을 수 있다. 또한, 일 활성 영역(10)에 인접한 다른 활성 영역(10)에서 제3 깊이(P3)는 제4 깊이(P4)보다 클 수 있다.
이때, 일 활성 영역(10)과 제1 매몰 비트 라인(20A')이 교차하는 위치 및 다른 활성 영역(10)과 제2 매몰 비트 라인(20B')이 교차하는 위치는 콘택 영역에 해당하고, 일 활성 영역(10)과 제2 매립 절연막(25B)이 교차하는 위치 및 다른 활성 영역(10)과 제1 매립 절연막(25B)이 교차하는 위치는 필드 영역에 해당할 수 있다. 이로써, 필드 영역의 양 옆에 배치되는 활성 영역(10)을 서로 절연시킬 수 있다.
따라서, 본 실시예에 따르면, 제1 및 제2 매립 절연막들(25A, 25B)이 그 위치에 따라 필드 영역의 역할을 할 수 있으므로, 활성 영역(10)이 연장되는 방향으로 별도로 소자 분리막을 형성하지 않아도 된다. 이에 따라, 활성 영역(10)에 대한 트림 포토 공정을 수행하지 않아도 되므로, 전반적인 제조 공정을 단순화시킬 수 있다.
도 15a 및 도 15b 내지 도 18a 및 도 18b는 도 14의 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 특히, 도 15a, 도 16a, ..., 도 18a는 도 1에 예시된 레이아웃에서 "P"로 표시된 장방형 부분에 대응하는 영역의 평면도이다. 도 15b, 도 16b, ..., 도 18b는 도 15a, 도 16a, ..., 도 19a의 BX1 - BX1' 선 단면도이다.
도 15a 및 도 15b 내지 도 19a 및 도 19b를 참조하여 설명하는 실시예는 도 3a, 도 3b 및 도 3c 내지 도 13a, 도 13b 및 도 13c를 참조하여 설명한 실시예와 대체로 유사하므로, 이하에서는, 도 3a, 도 3b 및 도 3c 내지 도 13a, 도 13b 및 도 13c에 도시된 실시예와의 차이점을 중심으로 상술하기로 한다.
도 15a 및 도 15b를 참조하면, 도 3a, 도 3b 및 도 3c 내지 도 8a, 도 8b 및 도 8c를 참조하여 설명한 바와 같은 일련의 공정들에 따라 기판(102) 상에 제2 절연막(120)을 형성하는 공정까지 수행할 수 있다.
이어서, 제2 절연막(120)이 형성된 기판(102)의 상부에 제2 마스크 패턴(122')을 형성할 수 있다. 구체적으로, 복수의 제1 및 제2 메인 트렌치들(112)의 내부를 채우고 제2 절연막(120)을 덮는 마스크층을 형성한 후, 형성된 마스크층을 패터닝하여 제1 및 제2 메인 트렌치들(112a, 112b) 중 일부의 저면에서 제2 절연막(120)의 일부를 노출시키는 복수의 개구들(124')을 가지는 제2 마스크 패턴(122')을 형성할 수 있다.
본 실시예에서, 제2 마스크 패턴(122')은 복수의 활성 영역들(106) 중 하나인 제1 활성 영역(106)과 제1 메인 트렌치들(112a)이 교차하는 영역들 및 복수의 활성 영역들(106) 중 제1 활성 영역(106))에 인접하게 배치되는 제2 활성 영역(106)과 제2 메인 트렌치들(112b)이 교차하는 영역들 각각의 일부를 노출시킬 수 있다. 구체적으로, 제2 마스크 패턴(122)은 도 15b에서 일 활성 영역(106)과 제1 메인 트렌치들(112a)이 교차하는 영역의 일부를 노출시킬 수 있다. 도시되지는 않았으나, 제2 마스크 패턴(122')은 일 활성 영역(106)에 인접하는 다른 활성 영역(106)에서는 상기 다른 활성 영역(106)과 제2 메인 트렌치들(112b)이 교차하는 영역의 일부를 노출시킬 수 있다.
본 실시예에서, 복수의 개구들(124')의 폭은 도 9a 및 도 9b에 도시된 복수의 개구들(124)의 폭보다 좁을 수 있다. 구체적으로, 복수의 개구들(124')은 제1 메인 트렌치들(112a')의 측면에 형성된 제2 절연막(120)을 노출시키기 않을 만큼 좁을 수 있다.
도 16a 및 도 16b를 참조하면, 제2 마스크 패턴(122')을 식각 마스크로 하여, 제1 서브 트렌치들(116a') 내에 형성된 제2 절연막(120) 및 측벽 절연막(118)의 일부를 제4 깊이(P14)만큼 식각함으로써, 기판(102), 즉, 활성 영역(106)의 일부를 노출시킬 수 있다. 이때, 기판(102)의 일부가 노출되더라도 그 하부에 배치된 제2 절연막(120)은 잔존할 수 있다.
이로써, 제1 메인 트렌치들(112a)은 제4 깊이(P14)만큼 연장될 수 있고, 예를 들어, 제4 깊이(P14)는 약 500 Å일 수 있다. 이때, 제1 서브 트렌치(116a') 내로 연장된 제1 메인 트렌치들(112a)의 폭인 제4 폭(W14)은 제1 및 제2 서브 트렌치들(116a', 116b') 각각의 폭인 제3 폭(W13)과 실질적으로 동일할 수 있다. 예를 들어, 제4 폭(W14)은 약 12 nm일 수 있다.
이어서, 복수의 개구들(124')을 통해 활성 영역(106)에 불순물 이온 주입 공정을 수행하여, 노출된 활성 영역(106)에 제1 소스/드레인 영역(126')을 형성할 수 있다. 예를 들어, 상기 불순물 이온은 N-타입 불순물 이온을 포함할 수 있으나, 본 발명은 이에 한정되지 않는다.
도 16b에 도시된 일 활성 영역(106)에서는, 제1 메인 트렌치들(112a)의 저면에서 활성 영역(106)이 노출되고, 이에 따라, 노출된 활성 영역(106)에 제1 소스/드레인 영역(126')이 형성될 수 있다. 한편, 도시되지는 않았으나, 일 활성 영역(106)에 인접한 다른 활성 영역(106)에서는, 제2 메인 트렌치들(112b)의 저면에서 활성 영역(106)이 노출되고, 이에 따라, 노출된 활성 영역(106)에 제1 소스/드레인 영역(126')이 형성될 수 있다.
도 17a 및 도 17b를 참조하면, 제1 소스/드레인 영역(126')이 형성된 기판(102)에 대하여 세정 공정을 수행한 후, 기판(102) 상에 배리어층(미도시)을 형성할 수 있다. 이때, 세정 공정에 의해 제2 마스크 패턴(122')이 제거될 수 있다. 일 실시예에서, 배리어층은 Ti, TiN 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다.
이어서, 연장된 제1 메인 트렌치들(112a) 및 제2 메인 트렌치들(112b) 내에 제1 및 제2 매몰 비트 라인들(128A', 128B')을 포함하는 복수의 매몰 비트 라인들(128A', 128B')을 각각 형성할 수 있다. 일 실시예에서, 제1 및 제2 매몰 비트 라인들(128A', 128B')은 W, Ta 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리 실리콘 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다. 예를 들어, 연장된 제1 메인 트렌치(112a) 내에 형성된 매몰 비트 라인(128A')의 깊이인 제5 깊이(P15)는 약 1000 Å일 수 있고, 제2 메인 트렌치(112b) 내에 형성된 매몰 비트 라인(128B')의 깊이인 제6 깊이(P16)는 약 500 Å일 수 있다.
도 11b에 도시된 일 활성 영역(106)에서, 제1 매몰 비트 라인(128A')의 깊이인 제5 깊이(P15)는 제2 매몰 비트 라인(128B')의 깊이인 제6 깊이(P16)보다 클 수 있다. 한편, 도시되지는 않았으나, 일 활성 영역(106)에 인접한 다른 활성 영역(106)에서는, 제2 매몰 비트 라인(128B')의 깊이인 제6 깊이(P16)가 제1 매몰 비트 라인(128A')의 깊이인 제5 깊이(P15)보다 클 수 있다.
본 실시예에서, 제1 매몰 비트 라인(128A')은, 상면과 저면에서의 폭이 서로 다를 수 있다. 구체적으로, 상면에서 제1 매몰 비트 라인(128A')의 폭(W11')은 저면에서 제1 매몰 비트 라인(128A')의 폭(W14)보다 클 수 있다. 예를 들어, 상면에서 제1 매몰 비트 라인(128A')의 폭(W11')은 약 20 nm이고, 저면에서 제1 매몰 비트 라인(128A')의 폭(W14)은 약 12 nm일 수 있다.
이어서, 평탄화 공정을 수행하여 기판(102)의 상면에 형성된 제2 절연막(120)을 제거할 수 있다.
도 18a, 도 18b 및 도 18c를 참조하면, 연장된 제1 메인 트렌치들(112a) 및 제2 메인 트렌치들(112b)을 채우는 제3 절연막(130)을 형성할 수 있다. 일 실시예에서, 제3 절연막(130)은 실리콘 질화물을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다.
이어서, 평탄화 공정을 수행하여 기판(102)의 상면에 형성된 패드 산화막 패턴(108) 및 제1 마스크 패턴(110)을 제거할 수 있다. 이로써, 기판(102)의 상면으로부터 제1 매몰 비트 라인(128A')의 저면까지의 깊이인 제7 깊이(P17)은 약 3500 Å일 수 있다.
도 18a, 도 18b 및 도 18c의 결과물에 대하여 도 13a, 도 13b 및 도 13c를 참조하여 설명한 바와 같은 일련의 공정들을 수행하여, 본 발명의 제2 실시예에 따른 반도체 소자(100')를 완성할 수 있다.
상술한 바와 같이, 본 실시예에 따른 반도체 소자의 제조 방법에 의하면, 제2 마스크 패턴(122)을 형성하는 포토 공정을 수행하는 과정에서 미스얼라인이 발생하더라도 복수의 활성 필라들(106A, 106B) 각각의 폭을 균일하게 형성할 수 있다. 구체적으로, 활성 영역(106)을 라인 형태로 형성한 후에, 메인 트렌치들(112) 및 서브 트렌치들(116)을 형성하므로, 미스얼라인에 의한 활성 필라들의 폭 산포를 감소시킬 수 있다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 소자에서 셀 어레이 영역을 구성하는 구성 요소들의 3 차원적인 배치 관계를 보여주는 일부 사시도이다.
도 19를 참조하면, 반도체 소자(100")는 도 2a에 도시된 반도체 소자(100)의 변형 실시예에 해당하므로, 동일한 구성 요소들에 대한 상세한 설명은 생략하고, 차이점을 위주로 상술하기로 한다.
본 실시예에서, 복수의 매몰 비트 라인들(20) 제1 및 제2 매몰 비트 라인들(20A, 20B)을 포함할 수 있는데, 제1 및 제2 매몰 비트 라인들(20A, 20B) 각각의 상면에서 하면까지의 깊이는 그 위치에 따라 서로 다를 수 있다.
구체적으로, 일 활성 영역(10)에서 제1 매몰 비트 라인(20A)의 깊이인 제1 깊이(P1)는 제2 매몰 비트 라인(20B)의 깊이인 제2 깊이(P2)보다 클 수 있다. 예를 들어, 제1 깊이(P1)는 제2 깊이(P2)의 약 두 배 정도일 수 있다. 또한, 일 활성 영역(10)에 인접한 다른 활성 영역(10)에서 제1 깊이(P1)는 제2 깊이(P2)보다 작을 수 있다. 한편, 제1 매몰 비트 라인(20A)과 제2 매몰 비트 라인(20B)은 일정한 폭을 가질 수 있으며, 제1 매몰 비트 라인(20A)의 폭인 제1 폭(W1)은 제2 매몰 비트 라인(20B)의 폭인 제2 폭(W2)과 실질적으로 동일할 수 있다.
제1 및 제2 매몰 비트 라인들(20A, 20B)의 저면에는 복수의 매립 절연막들(25")이 배치될 수 있다. 복수의 매립 절연막들(25")은 제1 매몰 비트 라인(20A)의 저면에 배치되는 제1 매립 절연막(25A") 및 제2 매몰 비트 라인(20B)의 저면에 배치되는 제2 매립 절연막(25B")을 포함할 수 있는데, 제1 및 제2 매립 절연막들(25A", 25B") 각각의 상면에서 하면까지의 깊이는 그 위치에 따라 서로 다를 수 있다.
이때, 일 활성 영역(10)과 제1 매몰 비트 라인(20A)이 교차하는 위치 및 다른 활성 영역(10)과 제2 매몰 비트 라인(20B)이 교차하는 위치는 콘택 영역에 해당하고, 일 활성 영역(10)과 제2 매립 절연막(25B")이 교차하는 위치 및 다른 활성 영역(10)과 제1 매립 절연막(25B")이 교차하는 위치는 필드 영역에 해당할 수 있다. 이로써, 필드 영역의 양 옆에 배치되는 활성 영역(10)을 서로 절연시킬 수 있다.
따라서, 본 실시예에 따르면, 제1 및 제2 매립 절연막들(25A", 25B")이 그 위치에 따라 필드 영역의 역할을 할 수 있으므로, 활성 영역(10)이 연장되는 방향으로 별도로 소자 분리막을 형성하지 않아도 된다. 이에 따라, 활성 영역(10)에 대한 트림 포토 공정을 수행하지 않아도 되므로, 전반적인 제조 공정을 단순화시킬 수 있다.
도 2a에 도시된 반도체 소자(100)와 달리, 본 실시예에 따른 반도체 소자(100")는 제1 및 제2 매립 절연막들(25A", 25B")의 저면의 배치를 서로 다르게 할 수 있다. 구체적으로, 제2 매립 절연막(25B")의 저면은, 제1 매립 절연막(25A")의 저면보다 깊게 형성할 수 있다. 이에 따라, 제2 매립 절연막(25B")의 양 옆에 배치하는 활성 영역들(10) 간의 절연 효과를 증대시킬 수 있다.
도 20a 및 도 20b 내지 도 25a 및 도 25b는 도 19의 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 특히, 도 20a, 21a, ..., 25a는 도 1에 예시된 레이아웃에서 "P"로 표시된 장방향 부분에 대응하는 영역의 평면도이다. 도 20b, 21b, ..., 25b는 도 20a, 21a, ..., 25a의 BX1 - BX1' 선 단면도이다.
도 20a 및 도 20b 내지 도 25a 및 도 25b를 참조하여 설명하는 실시예는 도 3a, 도 3b 및 도 3c 내지 도 13a, 도 13b 및 도 13c를 참조하여 설명한 실시예와 대체로 유사하므로, 이하에서는, 도 3a, 도 3b 및 도 3c 내지 도 13a, 도 13b 및 도 13c에 도시된 실시예와의 차이점을 중심으로 상술하기로 한다.
도 20a 및 도 20b를 참조하면, 도 3a, 도 3b 및 도 3c 내지 도 7a, 도 7b 및 도 7c를 참조하여 설명한 바와 같은 일련의 공정들에 따라 기판(102) 상에 복수의 서브 트렌치들(116)을 형성하는 공정까지 행한다.
이어서, 제1 및 제2 서브 트렌치들(116")이 형성된 기판(102)의 상부에 마스크 패턴(111)을 형성할 수 있다. 구체적으로, 복수의 메인 트렌치들(112)의 내부를 채우는 마스크층을 형성한 후, 형성된 마스크층을 패터닝하여, 제1 서브 트렌치들(116a")을 채우고, 제2 서브 트렌치들(116b")을 노출시키는 복수의 개구들(111H)을 가지는 마스크 패턴(111)을 형성할 수 있다.
이어서, 마스크 패턴(111)을 식각 마스크로 이용하여, 제2 서브 트렌치들(116b")을 소정의 깊이만큼 더 식각할 수 있다. 이에 따라, 제2 서브 트렌치들(116b")의 깊이는 제1 서브 트렌치들(116a")의 깊이보다 깊을 수 있다. 다시 말해, 기판(102)에서 제2 서브 트렌치들(116b")의 저면은, 제1 서브 트렌치들(116a")의 저면보다 더욱 깊에 형성될 수 있다.
이어서, 마스크 패턴(111)을 제거할 수 있고, 이에 따라, 제1 서브 트렌치들(116a") 및 제2 서브 트렌치들(116b")이 노출될 수 있다.
도 21a 및 도 21b를 참조하면, 제1 및 제2 서브 트렌치들(116a", 116b")의 내측벽에 측벽 절연막(118)을 형성할 수 있다. 이러한 측벽 절연막(118)은 후속하는 제2 절연막(120)이 용이하게 형성될 수 있도록 하는 역할을 할 수 있다. 일 실시예에서, 측벽 절연막(118)은 산화막을 포함할 수 있고, 라디칼 산화 공정으로 형성될 수 있다. 예를 들어, 측벽 절연막(118)은 약 30 Å의 두께로 수 있다.
이어서, 제1 및 제2 서브 트렌치들(116a", 116b")을 완전히 채우는 제2 절연막(120)을 형성할 수 있다. 일 실시예에서, 제2 절연막(120)은 실리콘 질화물을 포함할 수 있고, ALD, CVD 또는 PVD 등과 같은 증착 공정으로 형성될 수 있다. 예를 들어, 제2 절연막(120)은 약 50 Å의 두께로 형성될 수 있다.
도 22a 및 도 22b를 참조하면, 제2 절연막(120)이 형성된 기판(102)의 상부에 제2 마스크 패턴(122)을 형성할 수 있다. 구체적으로, 제1 및 제2 메인 트렌치들(112a, 112b)의 내부를 채우면서 제2 절연막(120)을 덮는 마스크층을 형성한 후, 형성된 마스크층을 패터닝하여, 제1 및 제2 메인 트렌치들(112a, 112b) 중 일부의 저면에서 제2 절연막(120)을 노출시키는 복수의 개구들(124)을 가지는 제2 마스크 패턴(122)을 형성할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 제2 마스크 패턴(122)에서 복수의 개구들(124)의 폭은 제1 및 제2 메인 트렌치들(112a, 112b)의 저면에 형성된 제2 절연막(120)의 일부를 노출시키기 않을 만큼 좁을 수도 있다.
본 실시예에서, 제2 마스크 패턴(122)은 복수의 활성 영역들(106) 중 하나인 제1 활성 영역(106)과 제1 메인 트렌치들(112a)이 교차하는 영역들 및 복수의 활성 영역들(106) 중 제1 활성 영역(106))에 인접하게 배치되는 제2 활성 영역(106)과 제2 메인 트렌치들(112b)이 교차하는 영역들 각각의 일부를 노출시킬 수 있다. 구체적으로, 제2 마스크 패턴(122)은 도 22b에서 일 활성 영역(106)과 제1 메인 트렌치들(112a)이 교차하는 영역을 노출시킬 수 있다. 도시되지는 않았으나, 제2 마스크 패턴(122)은 일 활성 영역(106)에 인접하는 다른 활성 영역(106)에서는 상기 다른 활성 영역(106)과 제2 메인 트렌치들(112b)이 교차하는 영역을 노출시킬 수 있다.
이어서, 제2 마스크 패턴(122) 및 복수의 개구들(124)을 통해 노출된 제2 절연막(120)을 식각 마스크로 하여, 제1 메인 트렌치들(112a) 각각의 저면에 형성된 제2 절연막(120)을 식각할 수 있다. 이때, 제2 마스크 패턴(122)에 의해 노출되는, 제1 마스크 패턴(110) 상의 제2 절연막(120)의 일부 영역 및 소자 분리막(140) 상의 제2 절연막(120)의 일부 영역도 함께 식각될 수 있다.
도 23a 및 도 23b를 참조하면, 제2 마스크 패턴(122) 및 복수의 개구들(124)을 통해 노출된 제2 절연막(120)을 식각 마스크로 하여, 제1 서브 트렌치들(116a") 내에 형성된 제2 절연막(120) 및 측벽 절연막(118), 그리고, 제1 서브 트렌치들(116a")에 인접한 활성 영역(106)의 일부를 제4 깊이(P14)만큼 식각함으로써, 기판(102), 즉, 활성 영역(106)의 일부를 노출시킬 수 있다. 이때, 기판(102)의 일부가 노출되더라도 그 하부에 배치된 제2 절연막(120)은 잔존할 수 있다.
이로써, 제1 메인 트렌치들(112a)은 제4 깊이(P14)만큼 연장될 수 있고, 예를 들어, 제4 깊이(P14)는 약 500 Å일 수 있다. 이때, 연장된 제1 메인 트렌치들(112a)의 폭인 제4 폭(W14)은 복수의 서브 트렌치들(116") 각각의 폭인 제3 폭(W13)보다 클 수 있다. 예를 들어, 제4 폭(W14)은 약 20 nm이고, 제3 폭(W13)이 약 12 nm일 수 있다.
이어서, 복수의 개구들(124)을 통해 활성 영역(106)에 불순물 이온 주입 공정을 수행하여, 노출된 활성 영역(106)에 제1 소스/드레인 영역(126)을 형성할 수 있다. 예를 들어, 상기 불순물 이온은 N-타입 불순물 이온을 포함할 수 있으나, 본 발명은 이에 한정되지 않는다.
도 23b에 도시된 일 활성 영역(106)에서는, 제1 메인 트렌치들(112a)의 저면에서 활성 영역(106)이 노출되고, 이에 따라, 노출된 활성 영역(106)에 제1 소스/드레인 영역(126)이 형성될 수 있다. 한편, 도시되지는 않았으나, 일 활성 영역(106)에 인접한 다른 활성 영역(106)에서는, 제2 메인 트렌치들(112b)의 저면에서 활성 영역(106)이 노출되고, 이에 따라, 노출된 활성 영역(106)에 제1 소스/드레인 영역(126)이 형성될 수 있다.
도 24a 및 도 24b를 참조하면, 제1 소스/드레인 영역(126)이 형성된 기판(102)에 대하여 세정 공정을 수행한 후, 기판(102) 상에 배리어층(미도시)을 형성할 수 있다. 이때, 세정 공정에 의해 제2 마스크 패턴(122)이 제거될 수 있다. 일 실시예에서, 배리어층은 Ti, TiN 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다.
이어서, 연장된 제1 메인 트렌치들(112a) 및 제2 메인 트렌치들(112b) 내에 제1 및 제2 매몰 비트 라인들(128A", 128B")을 포함하는 복수의 매몰 비트 라인들(128A", 128B")을 각각 형성할 수 있다. 일 실시예에서, 제1 및 제2 매몰 비트 라인들(128A", 128B")은 W, Ta 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리 실리콘 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다. 예를 들어, 연장된 제1 메인 트렌치(112a) 내에 형성된 제1 매몰 비트 라인(128A")의 깊이인 제5 깊이(P15)는 약 1000 Å일 수 있고, 제2 메인 트렌치(112b) 내에 형성된 제2 매몰 비트 라인(128B")의 깊이인 제6 깊이(P16)는 약 500 Å일 수 있다.
도 24b에 도시된 일 활성 영역(106)에서, 제1 매몰 비트 라인(128A")의 깊이인 제5 깊이(P15)는 제2 매몰 비트 라인(128B")의 깊이인 제6 깊이(P16)보다 클 수 있다. 한편, 도시되지는 않았으나, 일 활성 영역(106)에 인접한 다른 활성 영역(106)에서는, 제2 매몰 비트 라인(128B")의 깊이인 제6 깊이(P16)가 제1 매몰 비트 라인(128A")의 깊이인 제5 깊이(P15)보다 클 수 있다.
이어서, 평탄화 공정을 수행하여 기판(102)의 상면에 형성된 제2 절연막(120)을 제거할 수 있다.
도 25a 및 도 25b를 참조하면, 연장된 제1 메인 트렌치들(112a) 및 제2 메인 트렌치들(112b)을 채우는 제3 절연막(130)을 형성할 수 있다. 일 실시예에서, 제3 절연막(130)은 실리콘 질화물을 포함할 수 있고, ALD, CVD 또는 PVD 등과 같은 증착 공정을 이용하여 형성될 수 있다.
이어서, 평탄화 공정을 수행하여 기판(102)의 상면에 형성된 패드 산화막 패턴(108) 및 제1 마스크 패턴(110)을 제거할 수 있다. 이로써, 기판(102)의 상면으로부터 제1 매몰 비트 라인(128A")의 저면까지의 깊이인 제7 깊이(P17)은 약 3500 Å일 수 있다.
도 25a 및 도 25b의 결과물에 대하여 도 13a, 도 13b 및 도 13c를 참조하여 설명한 바와 같은 일련의 공정들을 수행하여, 본 발명의 제3 실시예에 따른 반도체 소자(100")를 완성할 수 있다.
상술한 바와 같이, 본 실시예에 따른 반도체 소자의 제조 방법에 의하면, 제2 마스크 패턴(122)을 형성하는 포토 공정을 수행하는 과정에서 미스얼라인이 발생하더라도 복수의 활성 필라들(106A, 106B) 각각의 폭을 균일하게 형성할 수 있다. 구체적으로, 활성 영역(106)을 라인 형태로 형성한 후에, 메인 트렌치들(112) 및 서브 트렌치들(116)을 형성하므로, 미스얼라인에 의한 활성 필라들의 폭 산포를 감소시킬 수 있다.
또한, 제2 매몰 비트 라인(128B")의 저면에 배치된 제2 절연막(120)의 깊이를 제1 매몰 비트 라인(128B")의 저면에 배치된 제2 절연막(120)의 깊이보다 더 깊게 형성함으로써, 인접한 두 개의 단일 활성 영역들, 즉, 제2 매몰 비트 라인(128B")의 저면에 배치된 제2 절연막(120)의 양 옆에 배치된 활성 영역들을 서로 절연시키는 효과를 더욱 증대시킬 수 있다.
도 26은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 모듈(1000)의 평면도이다.
도 26을 참조하면, 메모리 모듈(1000)은 인쇄회로 기판(1100) 및 복수의 반도체 패키지(1200)를 포함할 수 있다.
복수의 반도체 패키지(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 복수의 반도체 패키지(1200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 제1 실시예 내지 제3 실시예에 따른 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(1200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 27은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(2000)의 개략도이다.
도 27을 참조하면, 메모리 카드(2000)는 제어기(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다.
메모리(2200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 메모리(2200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 제1 실시예 내지 제3 실시예에 따른 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 28은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(3000)의 개략도이다.
도 28을 참조하면, 시스템(3000)에서, 프로세서(3100), 메모리(3200), 및 입/출력 장치(3300) 및 는 버스(3400)를 이용하여 상호 데이터 통신할 수 있다.
시스템(3000)의 메모리(3200)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 또한, 시스템(3000)은 플로피 디스크 드라이브 (floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(3500)를 포함할 수 있다.
메모리(3200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 메모리(3200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 제1 실시예 내지 제3 실시예에 따른 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
메모리(3200)는 프로세서(3100)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 시스템(3000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 제1 방향으로 상호 평행하게 연장되는 라인(line) 형태의 제1 및 제2 활성 영역들을 기판에 정의하는 단계;
    상기 제1 방향에 직교하는 제2 방향으로 상호 평행하게 연장되는 제1 및 제2 메인 트렌치들을 상기 기판에 형성하는 단계;
    상기 제2 방향으로 상호 평행하게 연장되는 제1 및 제2 서브 트렌치들을 상기 제1 및 제2 메인 트렌치들의 저면에 각각 형성하는 단계;
    상기 제1 및 제2 서브 트렌치들을 채우는 매립 절연막을 형성하는 단계;
    상기 제1 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치에서, 하부에 상기 매립 절연막을 잔류시키면서 상기 기판의 일부를 노출시키는 단계; 및
    상기 매립 절연막 상에 상기 제2 방향으로 상호 평행하게 연장되는 제1 및 제2 매몰 비트 라인들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 서브 트렌치들의 각각의 폭은, 상기 제1 및 제2 메인 트렌치들의 각각의 폭보다 작은 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 활성 영역과 상기 제1 매몰 비트 라인이 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 매몰 비트 라인이 교차하는 위치는 콘택(contact) 영역에 해당하고,
    상기 제1 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치에 형성된 상기 매립 절연막은 필드(field) 영역에 해당하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 매립 절연막을 형성하는 단계를 수행하기 전에, 상기 제1 및 제2 서브 트렌치들의 내측벽에 측벽 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치에서, 하부에 상기 매립 절연막을 잔류시키면서 상기 기판의 일부를 노출시키는 단계는,
    상기 매립 절연막이 형성된 상기 기판의 상부에, 상기 제1 활성 영역과 상기 제1 메인 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 메인 트렌치가 교차하는 위치의 일부를 노출시키는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 제1 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치에서, 상기 매립 절연막을 제1 깊이만큼 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치에서, 하부에 상기 매립 절연막을 잔류시키면서 상기 기판의 일부를 노출시키는 단계는,
    상기 마스크 패턴을 형성하는 단계를 수행한 후에, 상기 제1 활성 영역과 상기 제1 메인 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 메인 트렌치가 교차하는 위치의 저면에 노출된 상기 매립 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 방향으로 연장되는 라인 형태의 활성 영역을 기판에 정의하는 단계;
    상기 제1 방향에 직교하는 제2 방향으로 연장되는 메인 트렌치를 상기 기판에 형성하는 단계;
    상기 메인 트렌치의 저면을 따라 소정 깊이로, 상기 제2 방향으로 연장되는 서브 트렌치를 형성하는 단계;
    상기 서브 트렌치를 채우는 매립 절연막을 형성하는 단계;
    상기 활성 영역과 상기 서브 트렌치가 교차하는 위치에서, 하부에 상기 매립 절연막의 일부를 잔류시키면서 상기 기판의 일부를 노출시키는 단계; 및
    상기 노출된 기판과 접하면서 상기 매립 절연막 상에 상기 제2 방향으로 연장되는 매몰 비트 라인을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제1 방향으로 상호 평행하게 연장되는 라인 형태의 제1 및 제2 활성 영역들을 기판에 정의하는 단계;
    상기 제1 방향에 직교하는 제2 방향으로 상호 평행하게 연장되는 제1 및 제2 메인 트렌치들을 상기 기판에 형성하는 단계;
    상기 제2 방향으로 상호 평행하게 연장되는 제1 및 제2 서브 트렌치들을 상기 제1 및 제2 메인 트렌치들의 저면에 각각 형성하는 단계;
    상기 제1 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치에서, 상기 제1 및 제2 서브 트렌치들을 제1 깊이만큼 더 식각하는 단계;
    상기 제1 및 제2 서브 트렌치들을 채우는 매립 절연막을 형성하는 단계;
    상기 제1 활성 영역과 상기 제1 서브 트렌치가 교차하는 위치 및 상기 제2 활성 영역과 상기 제2 서브 트렌치가 교차하는 위치에서, 하부에 상기 매립 절연막을 잔류시키면서 상기 기판의 일부를 노출시키는 단계; 및
    상기 매립 절연막 상에 상기 제2 방향으로 상호 평행하게 연장되는 제1 및 제2 매몰 비트 라인들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 매몰 비트라인은, 상기 제1 서브 트렌치 내의 상기 매립 절연막 상에 형성되고, 상기 제1 매몰 비트 라인의 상면에서 저면까지의 깊이는 상기 제2 활성 영역보다 상기 제1 활성 영역에서 크며,
    상기 제2 매몰 비트 라인은, 상기 제2 서브 트렌치 내의 상기 매립 절연막 상에 형성되고, 상기 제2 매몰 비트 라인의 상면에서 저면까지의 깊이는 상기 제1 활성 영역보다 상기 제2 활성 영역에서 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
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