JP2007180552A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置は、陥凹ゲートとディープトレンチキャパシタ装置102とを有し、陥凹ゲートの突出部120とディープトレンチキャパシタ装置102の上部とが露出している基板と、上部の側壁と突出部120の側壁とに形成されるスペーサと、導電材料から形成され、スペーサ間の空間に形成され、埋設ビットラインコンタクト134aとキャパシタ埋設表面ストラップ134bとを有する埋設部分と、陥凹ゲートを横切って形成されるワードライン140と、埋設ビットラインコンタクト134a上に位置する上ビットラインコンタクトと、上ビットラインコンタクトに接続され、キャパシタ埋設表面ストラップ134bを覆わないビットライン150と、キャパシタ埋設表面ストラップ134bと接続し、プラグを有するスタックキャパシタと、を備える。
【選択図】図20
Description
102 ディープトレンチキャパシタ装置
104 上部
106 パッド層
108 スペーサ
110 陥凹トレンチ
112 陥凹トランジスタ
114 チャンネル領域
116 ゲート誘電層
118 陥凹ゲート電極
120 突出部
122 外拡散領域
124 スペーサ
126 ギャップ
127 円形の注入領域
128 ソース/ドレイン領域
130 埋設部分
132 シャロートレンチ
134a 埋設コンタクト又は埋設ビットラインコンタクト
134b 埋設キャパシタ又はキャパシタ埋設表面ストラップ
136 アクティブ領域、導電材料層
138 誘電材料層
140 ワードライン
142 ゲートキャップ誘電体
144 第二スペーサ
146 第二誘電材料層
147 第三誘電材料層
148 ビットラインコンタクトホール
150 ビットライン
152 エッチ停止層
154 第四誘電材料層
156 ホール
158 スタックキャパシタプラグホール
160 スタックキャパシタプラグ
164 キャップ層
166 スペーサ
200 テーパ状開口
202 上端
204 底端
A−A’,C−C’ 線
W1,W2 幅
Claims (19)
- 陥凹ゲートとディープトレンチキャパシタ装置とを中に有し、前記陥凹ゲートの突出部と前記ディープトレンチキャパシタ装置の上部とが露出している基板を提供する工程と、
前記上部の側壁と前記突出部の側壁とにスペーサを形成する工程と、
導電材料の埋設部分を前記スペーサ間の空間に形成する工程と、
前記基板、前記スペーサ及び前記埋設部分をパターン化して平行なシャロートレンチを形成することにより、埋設ビットラインコンタクト及びキャパシタ埋設表面ストラップを定義する工程と、
誘電材料層を前記シャロートレンチに充填する工程と、
ワードラインを前記陥凹ゲートを横切って形成する工程と、
前記キャパシタ埋設表面ストラップを覆わずに前記埋設ビットラインコンタクトと電気的に接続するビットラインを形成する工程と、
前記キャパシタ埋設表面ストラップと電気的に接続するスタックキャパシタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記ビットラインは、前記ワードラインに対して斜めに形成されることを特徴とする請求項1に記載の半導体の製造方法。
- 前記ビットラインは、前記ワードラインに対して45度で斜めに形成されることを特徴とする請求項1に記載の半導体の製造方法。
- 前記ビットラインを形成する工程は、前記埋設ビットラインコンタクト上で上ビットラインコンタクトを形成する工程を含むことを特徴とする請求項1に記載の半導体の製造方法。
- 前記スタックキャパシタを形成する工程は、プラグを有するスタックキャパシタを形成する工程を含むことを特徴とする請求項1に記載の半導体の製造方法。
- 前記ビットラインを形成する工程は、前記ビットライン上にキャップ層を形成する工程を含み、
前記キャップ層の上端は、前記キャップ層の底端より広いことを特徴とする請求項1に記載の半導体の製造方法。 - 前記スタックキャパシタを形成する工程は、
前記ビットライン上に第一誘電材料層を形成する工程と、
前記第一誘電材料層をエッチングして前記ビットラインを露出するテーパ状開口を形成する工程と、
前記テーパ状開口にエッチング停止層を形成する工程と、
前記基板上に第二誘電材料層を形成する工程と、
前記第二誘電材料層及び前記第一誘電材料層を貫通する第一ホールを形成して前記キャパシタ埋設表面ストラップを露出する工程と、
前記第一ホールより大きい幅の第二ホールを形成し、前記第二誘電材料層から前記エッチング停止層の上表面まで貫通する前記第二ホールが、前記第一ホールと接続される工程と、
前記第一ホール内で前記キャパシタ埋設表面ストラップと接続するプラグを形成する工程と、
前記第二ホール内で前記プラグと接続するスタックキャパシタを形成する工程と、
を含むことを特徴とする請求項1に記載の半導体の製造方法。 - 前記スタックキャパシタを形成する工程は、
前記ビットラインの上表面にキャップ層を形成する工程と、
前記基板上に第一誘電材料層を形成する工程と、
前記第一誘電材料層を貫通する第一ホールを形成して前記キャパシタ埋設表面ストラップを露出する工程と、
前記第一ホールより大きい幅の第二ホールを形成し、前記第一誘電材料層から前記キャップ層の上表面まで貫通する前記第二ホールが、前記第一ホールと接続される工程と、
前記第一ホール内で前記キャパシタ埋設表面ストラップと接続するプラグを形成する工程と、
前記第二ホール内で前記プラグと接続するスタックキャパシタを形成する工程と、
を含むことを特徴とする請求項1に記載の半導体の製造方法。 - 前記陥凹ゲートを横切る前記ワードラインを形成する工程において、前記陥凹ゲートを被覆する少なくとも一つの前記ワードラインが、少なくとも一つの前記陥凹ゲートより狭い幅を有することを特徴とする請求項1に記載の半導体の製造方法。
- 前記スペーサは、前記ディープトレンチキャパシタ装置の上部を囲むことを特徴とする請求項1に記載の半導体の製造方法。
- 前記ディープトレンチキャパシタ装置の上部は、前記埋設部分により囲まれることを特徴とする請求項1に記載の半導体の製造方法。
- 陥凹ゲートとディープトレンチキャパシタ装置とを中に有し、前記陥凹ゲートの突出部と前記ディープトレンチキャパシタ装置の上部とが上にある基板と、
前記上部の側壁と前記突出部の側壁とに形成されるスペーサと、
導電材料から形成され、前記スペーサ間の空間に形成され、埋設ビットラインコンタクトとキャパシタ埋設表面ストラップとを有する埋設部分と、
前記陥凹ゲートを横切って形成されるワードラインと、
前記埋設ビットラインコンタクト上に位置する上ビットラインコンタクトと、
前記上ビットラインコンタクトに接続され、前記キャパシタ埋設表面ストラップを覆わないように設けられたビットラインと、
前記キャパシタ埋設表面ストラップと接続するプラグを有するスタックキャパシタと、
を備えることを特徴とする半導体装置。 - 少なくとも一つの前記ワードラインは、前記陥凹ゲートを被覆する被覆部分を有し、少なくとも一つの前記被覆部分は、少なくとも一つの前記陥凹ゲートよりも狭い幅を有することを特徴とする請求項12に記載の半導体装置。
- 前記ビットラインは、前記ワードラインに対して斜めに形成されていることを特徴とする請求項12に記載の半導体装置。
- 前記ビットラインは、前記ワードラインに対して45度で斜めに形成されていることを特徴とする請求項12に記載の半導体装置。
- 前記ビットラインは、その上にキャップ層を有することを特徴とする請求項12に記載の半導体装置。
- 前記キャップ層の上端は、前記キャップ層の底端よりも広いことを特徴とする請求項16に記載の半導体装置。
- さらに、前記ビットラインの側壁と前記キャップ層の側壁とにビットラインスペーサを備えることを特徴とする請求項16に記載の半導体装置。
- 前記スペーサは、前記ディープトレンチキャパシタ装置の上部を囲むことを特徴とする請求項12に記載の半導体装置。
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