KR20070036637A - 내부 어드레스 생성장치 및 그의 구동방법 - Google Patents

내부 어드레스 생성장치 및 그의 구동방법 Download PDF

Info

Publication number
KR20070036637A
KR20070036637A KR1020060049112A KR20060049112A KR20070036637A KR 20070036637 A KR20070036637 A KR 20070036637A KR 1020060049112 A KR1020060049112 A KR 1020060049112A KR 20060049112 A KR20060049112 A KR 20060049112A KR 20070036637 A KR20070036637 A KR 20070036637A
Authority
KR
South Korea
Prior art keywords
address
write
output
signal
read
Prior art date
Application number
KR1020060049112A
Other languages
English (en)
Other versions
KR100798795B1 (ko
Inventor
김지열
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to US11/529,285 priority Critical patent/US7558146B2/en
Publication of KR20070036637A publication Critical patent/KR20070036637A/ko
Application granted granted Critical
Publication of KR100798795B1 publication Critical patent/KR100798795B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명은 적은 전력소모를 갖는 내부 어드레스 생성장치를 제공하기 위한 것으로, 이를 위한 본 발명으로 내부-어드레스에 대한 새로 인가된 현재 어드레스의 변화를 감지하여 비교신호를 출력하기 위한 변화 감지수단; 상기 비교신호에 응답하여 제1 내지 제4 구동펄스를 공급하기 위한 구동펄스 공급수단; 상기 비교신호 및 읽기쓰기신호에 응답하여 상기 현재 어드레스를 래치하여 상기 내부-어드레스로 출력하기 위한 입력 래치수단; 상기 내부-어드레스를 상기 제1 구동펄스에 동기시켜 애디티브레이턴시에 대응되는 지연시간을 갖게 하여 출력하기 위한 AL 지연수단; 상기 제2 구동펄스에 동기시켜 상기 AL 지연수단의 출력 어드레스를 카스레이턴시에 대응되는 지연시간을 갖게 하여 출력하기 위한 CL 지연수단; 및 상기 AL 지연수단의 출력 어드레스를 상기 제3 구동펄스에 동기시켜 읽기-컬럼 어드레스로 출력하거나, 상기 CL 지연수단의 출력 어드레스를 상기 제4 구동펄스에 동기 시켜 쓰기-컬럼 어드레스로 출력하기 위한 출력 래치수단을 포함하는 내부 어드레스 생성장치를 제공한다.
애디티브 레이턴시, 카스레이턴시, 어드레스, 파워소모, 비교

Description

내부 어드레스 생성장치 및 그의 구동방법{INTERNAL ADDRESS GENERATOR AND OPERATION METHOD}
도 1은 읽기커맨드가 인가되어 해당 데이터가 외부로 출력될 때까지의 동작 파형도.
도 2는 쓰기커맨드 및 해당 데이터가 저장되는 동안의 동작 파형도.
도 3은 종래기술에 따른 반도체메모리소자의 내부 어드레스 생성장치의 구성도.
도 4는 도 3의 입력 래치부의 내부 회로도.
도 5는 AL 지연부 및 CL 지연부 내 쉬프트 레지스터의 내부 회로도.
도 6은 본 발명의 일 실시 예에 따른 반도체메모리소자의 어드레스 생성장치의 내부 회로도.
도 7은 도 6의 변화 감지부의 내부 회로도.
도 8은 도 6의 입력 래치부의 내부 회로도.
도 9는 도 6의 구동펄스 공급부의 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 변화 감지부
200 : 구동펄스 공급부
300 : 입력 래치부
400 : AL 지연부
500 : CL 지연부
600 : 출력 래치부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 적은 전력소모를 갖는 반도체메모리소자의 내부 어드레스 생성장치에 관한 것이다.
일반적인 DRAM에는 MRS(Mode Register Set)과 EMRS(Extended Mode Register Set)를 통해 사용자의 환경에 DRAM의 구동을 설정할 수 있도록 하여, 메모리의 운용성을 확장하는 기능이 있다.
특히, DDR II SDRAM 이상의 반도체메모리소자에서는 애디티브레이턴시(Additive Latency, AL)와 카스레이턴시(Cas Latency, CL)의 개념이 도입되었다. 여기서 카스레이턴시는 외부에서 읽기커맨드가 인가될 때, 이에 대응되는 DRAM 내부의 로직 구성에 의한 지연시간에 대한 규정으로써, 클럭 주파수가 변화하더라도, 내부적인 지연시간은 변화하지 않기 때문에 카스레이턴시의 설정을 통해 정상적인 동작이 수행되도록 하는 것이다. 이는 MRS를 통해 설정된다.
또한, 애디티브레이턴시는 데이터 버스의 효율성을 증가시키기 위한 것으로, tRCD_min(Minimum Ras to Cas Delay) 안에 읽기커맨드 또는 쓰기커맨드를 인가하기 위한 것으로, 애디티브레이턴시 만큼 tRCD_min보다 먼저 커맨드를 인가할 수 있으며, 이는 EMRS에 의해 설정된다.
한편, 전술한 바와 같이 읽기커맨드 또는 쓰기 커맨드가 인가되어 이에 대응되는 구동이 수행되는 과정을 타이밍도를 참조하여 구체적으로 살펴보도록 한다.
도 1은 읽기커맨드가 인가되어 해당 데이터가 외부로 출력될 때까지의 동작 파형도이다.
도 1에 도시된 바와 같이, 읽기커맨드(RD) 및 어드레스(ADDR)가 인가되고, 이는 내부전압 레벨 및 내부클럭(CLK)에 동기되어 외부 읽기신호(EXT_RD) 및 외부 어드레스(EXT_ADDR)로 출력된다.
이어, 외부 읽기신호(EXT_RD) 및 외부 어드레스(EXT_ADDR)는 활성화 시점으로 부터 애디티브레이턴시(AL)에 대응되는 시간 이후 각각 내부 읽기신호(IRD) 및 읽기-컬럼 어드레스(IADDR)로 출력된다.
이어, 소자는 내부 읽기신호(IRD)에 응답하여 읽기 동작을 수행하여, 읽기-컬럼 어드레스(IADDR)에 대응되는 셀에 저장된 데이터를 출력한다. 이때, 데이터(DQ)가 출력되는 시점은 내부 읽기신호(IRD)가 활성화된 시점으로 부터 카스레이턴시(CL)에 대응되는 지연시간 이후이다.
따라서, 읽기커맨드(RD)가 인가되어 해당 데이터(DQ)가 출력될 때까지 소요 되는 시간을 의미하는 읽기레이턴시(RL)는 애디티브레이턴시(AL)와 카스레이턴시(CL)의 합으로 표현될 수 있다.
도 2는 쓰기커맨드 및 해당 데이터가 저장되는 동안의 동작 파형도이다.
도 2에 도시된 바와 같이, 쓰기커맨드(WT) 및 어드레스(ADDR)가 인가되어, 내부전압 레벨 및 내부클럭(CLK)에 동기되어 외부 쓰기신호(EXT_WT) 및 외부 어드레스(EXT_ADDR)로 활성화된다.
이어, 외부 쓰기신호(EXT_WT) 및 외부 어드레스(EXT_ADDR)는 활성화 시점으로 부터 쓰기레이턴시(Write Latency, AL + CL -1)에 대응되는 시간 이후 각각 내부 쓰기신호(IWT) 및 쓰기-컬럼 어드레스(IADDR)로 출력된다.
이때, 외부에서 4비트가 데이터가 인가되므로, 소자는 내부 쓰기신호(IWT)에 응답하여 쓰기-컬럼 어드레스(IADDR)에 대응되는 셀에 인가된 데이터를 저장하는 쓰기 동작을 수행한다.
한편, 다음에서는 쓰기커맨드 및 읽기커맨드와 함께 인가되는 어드레스를 애디티브레이턴시 또는 쓰기레이턴시에 대응되는 지연시간 이후 내부 컬럼계- 어드레스로 생성하는 블록을 살펴보도록 한다.
도 3은 종래기술에 따른 반도체메모리소자의 내부 어드레스 생성장치의 구성도이다.
도 3을 참조하면, 종래기술에 따른 내부 어드레스 생성장치는 읽기쓰기신호(RDWT)에 응답하여 어드레스(LA)를 래치하여 내부-어드레스(INT_ADD)로 출력하기 위한 입력 래치부(10)와, 내부-어드레스(INT_ADD)를 클럭(CLK)에 동기시켜 애디티 브레이턴시에 대응되는 지연시간을 부여하여 AL 지연-어드레스(RDLA)로 출력하기 위한 AL 지연부(20)와, AL 지연-어드레스(RDLA)를 쓰기-펄스(CLKWT)에 동기시켜 카스레이턴시에 대응되는 지연시간을 부여하여 CL 지연-어드레스(WTLA)로 출력하기 위한 CL 지연부(30)와, AL 지연-어드레스(RDLA) 및 CL 지연-어드레스(WTLA)를 각각 해당 펄스(IRDP, IWTP)에 동기시켜 읽기-컬럼 어드레스(RCA) 또는 쓰기-컬럼 어드레스(WCA)로 출력하기 위한 출력 래치부(40)를 포함한다.
참고적으로, 읽기쓰기신호(RDWT)는 읽기커맨드(RD) 또는 쓰기커맨드(WT)가 인가된 경우 활성화되는 신호로서, 읽기커맨드(RD)와 쓰기커맨드(WT)와 같은 컬럼계 커맨드가 인가된 것을 알려주는 플래그신호이다.
또한, 쓰기-클럭(CLKWT)은 쓰기커맨드(WT)의 인가 시 활성화되는 클럭이다.
도 4는 도 3의 입력 래치부(10)의 내부 회로도이다.
도 4를 참조하면, 입력 래치부(10)는 읽기쓰기신호(RDWT)에 응답하여 어드레스(LA)를 전달하기 위한 트랜스퍼 게이트(TG1)와, 트랜스퍼 게이트(TG1)의 출력신호를 래치하여 내부-어드레스(INT_ADD)로 출력하기 위한 래치(12)를 포함한다.
한편, 도 3 및 도 4에 도시된 내부 어드레스 생성장치의 구동을 간략히 살펴보도록 한다.
먼저, 컬럼계 커맨드 및 어드레스의 인가로 읽기쓰기신호(RDWT)가 활성화된다.
이어, 입력 래치부(10)는 읽기쓰기신호(RDWT)에 응답하여 어드레스(LA)를 래치하여 내부-어드레스(INT_ADD)로 출력한다.
이어, AL 지연부(20)는 클럭(CLK)에 동기되어 내부-어드레스(INT_ADD)를 지연시키되 애디티브레이턴시정보신호(AL<0:N>)에 대응되는 지연을 갖는 어드레스를 AL 지연-어드레스(RDLA)로 출력한다.
이어, CL 지연부(30)는 쓰기-클럭(CLKWT)에 동기되어 AL 지연-어드레스(RDLA)를 지연시켜 카스레이턴시정보신호(CL<2:M>)에 대응되는 지연을 갖는 어드레스를 CL 지연-어드레스(WTLA)로 출력한다.
이어, 출력 래치부(40)는 쓰기-구동신호(IRDP)가 활성화된 경우에는 CL 지연-어드레스(WTLA)를 쓰기-구동신호(IRDP)에 동기시켜 쓰기-컬럼 어드레스(WCA)로 출력하며, 읽기-구동신호(IRDP)가 활성화된 경우에는 AL 지연-어드레스(RDLA)를 읽기-펄스에 동기시켜 읽기-컬럼 어드레스(RCA)로 출력한다.
참고적으로, 애디티브레이턴시정보신호(AL<0:N>) 및 카스레이턴시정보신호(CL<0:N>)는 복수 비트의 신호로서, 각각 설정된 애디티브레이턴시(AL) 및 카스레이턴시(CL)에 따라 해당 비트가 활성화된다.
또한, 읽기-구동신호(IRDP)는 읽기커맨드(RD)의 인가로부터 애디티브레이턴시에 대응되는 지연시간 이후 활성화되는 신호로서, 읽기-컬럼 어드레스(RCA)의 출력 시점을 알려주는 신호이다. 쓰기-구동신호(IRDP)는 쓰기커맨드(WT)의 인가로 부터 쓰기레이턴시에 대응되는 지연시간 이후 활성화되는 신호로서, 쓰기-컬럼 어드레스(WCA)의 출력 시점을 알려준다.
한편, 종래기술에 따른 AL 지연부(20) 및 CL 지연부(30)는 인가된 어드레스에 애디티브레이턴시 또는 카스레이턴시에 대응되는 지연을 부여하기 위한 것으로, 입력된 어드레스를 지연시키기 위한 복수의 쉬프트 레지스터를 구비한다. 복수의 쉬프트 레지스터는 동일한 회로적 구현을 가지므로, 하나만을 예시로서 살펴보도록 한다.
도 5는 AL 지연부 및 CL 지연부 내 쉬프트 레지스터의 내부 회로도이다.
도 5를 참조하면, 쉬프트 레지스터는 입력신호 'A'로는 데이터가, 'B'로는 구동클럭이 인가된다. 그리고 신호 'C' 및 'D'는 출력신호이다.
예를 들어, AL 지연부(20) 내 구비된 쉬프트 레지스터인 경우에는 입력신호 'B'로 클럭(CLK)을 인가받는다. 그리고 CL 지연부(30) 내 구비된 쉬프트레지스터인 경우에는 입력신호 'B'로 쓰기-펄스(CLKWT)를 인가받는다. 즉, 쉬프트 레지스터는 구동클럭인 입력신호 'B'의 논리레벨에 응답하여 입력신호 'A'를 래치하여 출력신호 'C' 및 'D'로 출력한다.
따라서, AL 지연부(20) 및 CL 지연부(30) 내 쉬프터 레지스터는 구동클럭이 인가되는 동안에는 계속 구동하여 전력을 소모한다. 예를 들어, 기존의 어드레스와 연이어 새롭게 인가되는 어드레스가 같은 경우와 같이 구동이 필요치 않은 경우에도 구동되어 전류를 소모한다.
이와 같이, 종래기술에 따른 내부 어드레스 생성장치는 연이어 인가된 어드레스가 동일하여 구동이 필요하지 않음에도 불구하고, 구동클럭이 인가되는 동안 지속적으로 구동되기 때문에 불필요한 전류 소모를 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 적은 전력소모를 갖는 내부 어드레스 생성장치를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 내부 어드레스 생성장치는 내부-어드레스에 대한 새로 인가된 현재 어드레스의 변화를 감지하여 비교신호를 출력하기 위한 변화 감지수단; 상기 비교신호에 응답하여 제1 내지 제4 구동펄스를 공급하기 위한 구동펄스 공급수단; 상기 비교신호 및 읽기쓰기신호에 응답하여 상기 현재 어드레스를 래치하여 상기 내부-어드레스로 출력하기 위한 입력 래치수단; 상기 내부-어드레스를 상기 제1 구동펄스에 동기시켜 애디티브레이턴시에 대응되는 지연시간을 갖게 하여 출력하기 위한 AL 지연수단; 상기 제2 구동펄스에 동기시켜 상기 AL 지연수단의 출력 어드레스를 카스레이턴시에 대응되는 지연시간을 갖게 하여 출력하기 위한 CL 지연수단; 및 상기 AL 지연수단의 출력 어드레스를 상기 제3 구동펄스에 동기시켜 읽기-컬럼 어드레스로 출력하거나, 상기 CL 지연수단의 출력 어드레스를 상기 제4 구동펄스에 동기 시켜 쓰기-컬럼 어드레스로 출력하기 위한 출력 래치수단를 구비한다.
본 발명의 다른 실시 예에 따른 내부 어드레스 생성장치는 내부-어드레스에 대한 현재 어드레스의 변화를 감지하여 비교신호를 출력하기 위한 변화 감지수단; 상기 비교신호에 응답하여 읽기-구동펄스 또는 쓰기-구동펄스를 공급하기 위한 구동펄스 공급수단; 상기 비교신호에 응답하여 상기 현재 어드레스를 상기 내부-어드 레스로 래치하기 위한 입력 래치수단; 상기 읽기-구동펄스에 동기 되어 상기 내부-어드레스에 애디티브레이턴시에 대응되는 지연을 부여하여 내부-읽기 어드레스로 출력하기 위한 읽기 어드레스 생성수단; 및 상기 쓰기-구동펄스에 동기 되어 상기 내부-어드레스에 쓰기레이턴시에 대응되는 지연을 부여하여 내부-쓰기 어드레스로 출력하기 위한 쓰기 어드레스 생성수단을 포함한다.
본 발명의 또 다른 측면에 따른 내부 어드레스 생성장치의 구동방법은 새로 인가된 현재 어드레스와 내부-어드레스의 값을 비교하여 다른지 여부를 판별하는 단계; 및 상기 판별단계에서 상기 값이 다른 경우에만, 상기 현재 어드레스에 지연을 부여하여 내부-컬럼 어드레스로 출력하는 생성단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 6는 본 발명의 일 실시 예에 따른 반도체메모리소자의 내부 어드레스 생성장치의 내부 회로도이다.
도 6를 참조하면, 본 발명에 따른 내부 어드레스 생성장치는 내부-어드레스(INT_ADD)에 대한 현재 어드레스(LA)의 변화를 감지하여 비교신호(COMP)로 출력하기 위한 변화 감지부(100)와, 비교신호(COMP)에 응답하여 복수의 구동펄스(C_CLK, C_CLKWT, C_IRDP, C_IWTP)를 공급하기 위한 구동펄스 공급부(200)와, 비교신호(COMP) 및 읽기쓰기신호(RDWT)에 응답하여 현재 어드레스(LA)를 복수의 구동 펄스(C_CLK, C_CLKWT, C_IRDP, C_IWTP)에 동기시켜 지연을 부여하여 내부-컬럼 어드레스(RCA, WCA)로 출력하기 위한 어드레스 생성부(300, 400, 500, 600)를 포함한다.
여기서, 어드레스 생성부는 비교신호(COMP) 및 읽기쓰기신호(RDWT)에 응답하여 현재 어드레스(LA)를 래치하여 내부-어드레스(INT_ADD)로 출력하기 위한 입력 래치부(300)와, 읽기-구동펄스(C_CLK, C_IRDP)에 동기되어 내부-어드레스(INT_ADD)에 애디티브레이턴시에 대응되는 지연을 부여하여 읽기-컬럼 어드레스(RCA)로 출력하기 위한 읽기 어드레스 생성부(400, 600)와, 쓰기-구동펄스(C_CLK, C_CLKWT, C_IWTP)()에 동기되어 내부-어드레스(INT_ADD)에 쓰기레이턴시에 대응되는 지연을 부여하여 쓰기-컬럼 어드레스(WCA)로 출력하기 위한 쓰기 어드레스 생성부(400, 500, 600)를 포함한다.
그리고 읽기 어드레스 생성부는 내부-어드레스(INT_ADD)를 제1 구동펄스(C_CLK)에 동기시켜 애디티브레이턴시에 대응되는 지연시간을 갖게 하여 출력하기 위한 AL 지연부(400)와, AL 지연부(400)의 출력 어드레스를 제3 구동펄스(C_IRDP)에 동기시켜 읽기-컬럼 어드레스(RCA)로 출력하기 위한 출력 래치부(600)를 포함한다.
또한, 쓰기 어드레스 생성부는 내부-어드레스(INT_ADD)를 제1 구동펄스(C_CLK)에 동기시켜 애디티브레이턴시에 대응되는 지연시간을 갖게 하여 출력하기 위한 AL 지연부(400)와, 제2 구동펄스(C_CLKWT)에 동기시켜 AL 지연부(400)의 출력 어드레스를 카스레이턴시에 대응되는 지연시간을 갖게 하여 출력하기 위한 CL 지연부(500)와, CL 지연부(500)의 출력 어드레스를 제4 구동펄스(C_IWTP)에 동기시켜 읽기-컬럼 어드레스(RCA) 또는 쓰기-컬럼 어드레스(WCA)로 출력하기 위한 출력 래치부(600)를 포함한다.
한편, 읽기 어드레스 생성부 및 쓰기 어드레스 생성부는 AL 지연부(300)를 공유하며, 출력 래치부(600)는 AL 지연부(400) 및 CL 지연부(500)의 출력 어드레스를 모두 인가받아 활성화되는 제3 구동펄스(C_IRDP) 또는 제4 구동펄스(C_IWTP)에 응답하여 해당 어드레스를 각기 읽기-컬럼 어드레스(RCA) 또는 쓰기-컬럼 어드레스(WCA)로 출력한다.
이와같이, 본 발명에 따른 반도체메모리소자는 변화 감지부(100)를 통해 새로 인가된 현재 어드레스(LA)가 이전에 인가되어 래치된 내부-어드레스(INT_ADD)와 동일한지 또는 변화되었는지를 감지한다. 그리고 어드레스의 값이 바뀐 경우에만 구동펄스 공급부(200)를 통해 복수의 구동펄스를 공급하여 AL 지연부(400), CL 지연부(500) 및 출력 래치부(600)가 선택적으로 구동되도록 한다. 즉, 이전과 다른 값을 갖는 어드레스가 인가된 경우에만 지연부들을 구동한다.
그러므로, 본 발명에 따른 내부 어드레스 생성장치는 새로 인가된 어드레스(LA)가 변하지 않은 경우에는 AL 및 CL 지연부(400, 500)를 액티브시키지 않아, 지연부(400, 500)의 불필요한 구동으로 인한 전류소모를 줄인다.
한편, 다음에서는 각 블록의 내부 회로도를 살펴보도록 한다.
도 7은 도 6의 변화 감지부(100)의 내부 회로도이다.
도 7을 참조하면, 변화 감지부(100)는 내부-어드레스(INT_ADD)를 소정시간 지연시키기 위한 지연부(120)와, 지연부(120)의 출력 어드레스와 현재 어드레스(LA)를 입력으로 가져 비교신호(COMP)를 출력하기 위한 논리배타합 게이트(XOR1)를 구비한다.
따라서, 변화 감지부(100)는 이전에 인가된 내부-어드레스(INT_ADD)와 새롭게 인가된 어드레스(LA)의 값이 같은 경우에는 비교신호(COMP)를 논리레벨 'L'로 비활성화시키고, 다른 경우에는 비교신호(COMP)를 논리레벨 'H'로 활성화시킨다.
도 8은 도 6의 입력 래치부(300)의 내부 회로도이다.
도 8을 참조하면, 입력 래치부(300)는 읽기쓰기신호(RDWT) 및 비교신호(COMP)가 활성화 모두 활성화된 경우 제어신호를 활성화 하기 위한 제어부(ND1)와, 제어신호 활성화 시 현재 어드레스(LA)를 전달하기 위한 트랜스퍼 게이트(TG2)와, 트랜스퍼 게이트(TG2)의 출력신호를 래치하여 내부-어드레스(INT_ADD)로 출력하기 위한 래치(320)를 포함한다.
여기서, 제어부는 읽기쓰기신호(RDWT)와 비교신호(COMP)를 입력으로 가져 제어신호를 출력하기 위한 낸드게이트(ND1)를 구비한다.
전술한 입력 래치부(300)의 구동을 간단히 살펴보면, 읽기쓰기신호(RDWT) 및 비교신호(COMP)가 활성화되면, 인가되고 있는 현재 어드레스(LA)를 래치하여 내부-어드레스(INT_ADD)로 출력한다.
도 9은 도 6의 구동펄스 공급부(200)의 내부 회로도이다.
도 9를 참조하면, 구동펄스 공급부(200)는 비교신호(COMP)의 활성화 시 클럭(CLK)을 제1 구동펄스(C_CLK)로 출력하기 위한 제1 펄스 공급부와, 비교신 호(COMP)의 활성화 시 쓰기-클럭(CLKWT)을 제2 구동펄스(C_CLKWT)로 출력하기 위한 제2 펄스 공급부와, 비교신호(COMP)의 활성화 시 읽기-구동신호(IRDP)를 제3 구동펄스(C_IRDP)로 출력하기 위한 제3 펄스 공급부와, 비교신호(COMP)의 활성화 시 쓰기-구동신호(IRDP)를 제4 구동펄스(C_IWTP)로 출력하기 위한 제4 펄스 공급부를 구비한다.
제1 펄스 공급부는 클럭(CLK)과 비교신호(COMP)를 입력으로 갖는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력신호를 반전시켜 제1 구동펄스(C_CLK)로 출력하기 위한 인버터(I2)를 구비한다.
제2 펄스 공급부는 쓰기-클럭(CLKWT)과 비교신호(COMP)를 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 반전시켜 제2 구동펄스(C_CLKWT)로 출력하기 위한 인버터(I3)를 구비한다.
제3 펄스 공급부는 읽기-구동신호(IRDP)와 비교신호(COMP)를 입력으로 갖는 낸드게이트(ND4)와, 낸드게이트(ND4)의 출력신호를 반전시켜 제3 구동펄스(C_IRDP)로 출력하기 위한 인버터(I4)를 구비한다.
제4 펄스 공급부는 쓰기-구동신호(IRDP)와 비교신호(COMP)를 입력으로 갖는 낸드게이트(ND5)와, 낸드게이트(ND5)의 출력신호를 반전시켜 제4 구동펄스(C_IWTP)로 출력하기 위한 인버터(I5)를 구비한다.
동작을 간략히 살펴보면, 구동펄스 공급부(200)는 비교신호(COMP)의 활성화 시에는 인가되는 신호를 해당 구동펄스로 출력한다. 이때, 쓰기커맨드(WT)에 의해 읽기쓰기신호(RDWT)가 활성화된 경우에는 쓰기-클럭(CLKWT) 및 쓰기-구동신 호(IWTP)만이 활성화되므로, 구동펄스 공급부(200)는 제1 구동펄스(C_CLK), 제2 구동펄스(C_CLKWT) 및 제4 구동펄스(C_IWTP)을 출력한다. 또한, 읽기커맨드(RD)에 의해 읽기쓰기신호(RDWT)가 활성화된 경우에는 읽기-구동신호(IRDP)만이 활성화되므로, 구동펄스 공급부(200)는 제1 구동펄스(C_CLK) 및 제3 구동펄스(C_IRDP)을 출력한다. 참고적으로, 클럭(CLK)은 내부 어드레스 생성장치를 구비하는 반도체메모리소자의 구동을 위한 것으로, 커맨드의 입력과 관계없이 항상 토글링 된다.
또한, 비교신호(COMP)의 비활성화 시 구동펄스 공급부(200)는 해당 읽기커맨드 또는 쓰기커맨드에 의해 클럭(CLK), 쓰기-클럭(CLKWT), 읽기-구동신호(IRDP), 또는 쓰기구동신호(IWTP)가 활성화될지라도, 제1 내지 제4 구동펄스(C_CLK, C_CLKWT, C_IRDP, C_IWTP)를 논리레벨 'L'로 유지시켜 출력한다.
한편, 다음에서는 도 6 내지 도9에 도시된 본 발명에 따른 내부 읽기 어드레스 생성장치의 동작을 살펴보도록 한다.
먼저, 읽기쓰기신호(RDWT)와 함께 인가된 새로운 어드레스(LA)가 이전에 인가되어 래치된 내부-어드레스(INT_ADD)와 다른 경우를 가정하도록 한다. 그리고 읽기쓰기신호(RDWT)는 읽기커맨드(RD)에 의해 활성화된 것으로 가정한다.
변화 감지부(100)는 내부-어드레스(INT_ADD)에 대해 현재 어드레스(LA)가 다른 어드레스 값을 가지므로 비교신호(COMP)를 활성화한다.
이어, 구동펄스 공급부(200)는 비교신호(COMP)의 활성화에 응답하여 제1 구동펄스(C_CLK) 및 제3 구동펄스(C_IRDP)를 출력한다.
또한, 입력 래치부(300)는 읽기쓰기신호(RDWT) 및 비교신호(COMP)의 활성화 에 응답하여 현재 어드레스(LA)를 래치하여 내부-어드레스(INT_ADD)로 출력한다.
이어, AL 지연부(400)는 제1 구동펄스(C_CLK)에 동기되어 내부-어드레스(INT_ADD)를 지연시키고, 애디티브레이턴시정보신호(AL<0:N>)에 대응되는 지연을 갖는 어드레스를 AL 지연-어드레스(RDLA)로 출력한다.
이어, 출력 래치부(600)는 AL 지연-어드레스(RDLA)를 활성화된 제3 구동펄스(C_IRDP)에 동기시켜 읽기-컬럼 어드레스(RCA)로 출력한다.
한편, 쓰기커맨드(WT)에 의해 읽기쓰기신호(RDWT)가 활성화되고, 이때 함께 인가된 새로운 어드레스(LA)는 이전에 인가되어 래치된 내부-어드레스(INT_ADD)와 다른 것으로 가정한다.
변화 감지부(100)는 내부-어드레스(INT_ADD)에 대해 현재 어드레스(LA)가 다른 어드레스 값을 가지므로 비교신호(COMP)를 활성화한다.
이어, 구동펄스 공급부(200)는 비교신호(COMP)의 활성화에 응답하여 제1 구동펄스(C_CLK), 제2 구동펄스(C_CLKWT) 및 제4 구동펄스(C_IWTP)를 출력한다.
또한, 입력 래치부(300)는 읽기쓰기신호(RDWT) 및 비교신호(COMP)의 활성화에 응답하여 현재 어드레스(LA)를 래치하여 내부-어드레스(INT_ADD)로 출력한다.
이어, AL 지연부(400)는 제1 구동펄스(C_CLK)에 동기되어 내부-어드레스(INT_ADD)를 지연시키고, 애디티브레이턴시정보신호(AL<0:N>)에 대응되는 지연을 갖는 어드레스를 AL 지연-어드레스(RDLA)로 출력한다.
이어, CL 지연부(500)가 제2 구동펄스(C_CLKWT)에 동기되어 AL 지연-어드레스(RDLA)를 지연시키고, 카스레이턴시정보신호(CL<2:M>)에 대응되는 지연을 갖는 어드레스를 CL 지연-어드레스(WTLA)로 출력한다.
이어, 출력 래치부(600)는 제4 구동펄스(C_IWTP)의 활성화에 응답하여 CL 지연-어드레스(WTLA)를 쓰기-컬럼 어드레스(WCA)로 출력한다.
한편, 컬럼계 어드레스와 함께 새로 인가된 현재 어드레스(LA)가 내부-어드레스(INT_ADD)와 동일한 경우에 따른 구동을 살펴보도록 한다.
변화 감지부(100)는 내부-어드레스(INT_ADD)에 대해 현재 어드레스(LA)가 동일한 어드레스 값을 가지므로 비교신호(COMP)를 비활성화한다.
이어, 구동펄스 공급부(200)는 비교신호(COMP)의 비활성화에 응답하여 제1 내지 제4 구동펄스(C_CLK, C_CLKWT, C_IRDP, C_IWTP)를 전부 논리레벨 'L'로 유지하여 출력한다. 또한, 입력 래치부(300)는 비교신호(COMP)의 비활성화에 응답하여 어드레스(LA)를 인가받지 않는다.
이어, AL 지연부(400), CL 지연부(500) 및 출력 래치부(600)는 각기 해당 구동펄스가 활성화되지 않으므로, 액티브 되지 않는다.
전술한 바와 같이, 본 발명에 따른 내부 어드레스 생성장치는 새로 인가된 현재 어드레스(LA)의 값이 래치된 내부-어드레스(INT_ADD)와 그 값이 동일한 경우에는 제1 내지제4 구동펄스(C_CLK, C_CLKWT, C_IRDP, C_IWTP)를 비활성화시키므로서, AL 지연부(400), CL 지연부(500) 및 출력 래치부(600)가 구동되지 않도록 한다. 즉, 내부 어드레스 생성장치는 현재 어드레스가 바뀌지 않아 이에 대응되는 새로운 컬럼계-어드레스를 생성하기 위한 불필요한 구동이 발생되지 않아 이로 인한 전력소모를 방지한다. 이와 같은 내부 어드레스 생성장치는 어드레스의 각 비트 단 위로 구비되는데, 예를 들어 512MB 또는 1GB 반도체메모리소자의 경우 11개의 내부 어드레스 생성장치를 구비하기 때문에, 불필요한 구동에 따른 전력소모를 방지함으로 얻을 수 있는 효과는 어드레스 비트 수가 많을 수 록 더욱 크다고 할 수 있다.
한편, 전술한 본 발명에서는 컬럼계 어드레스를 생성하는 블록에 관해서만 예시하였으나, 뱅크 어드레스 또는 로우 어드레스 등을 인가받아 해당 내부 어드레스를 생성하는 블록에도 본 발명의 사상을 적용할 수 있으며, 소모 전류의 감소라는 동일한 효과를 얻을 수 있다.
또한, 새롭게 인가된 현재 어드레스의 값이 바뀌었는지에 대한 감지를 통해 어드레스를 인가받는 버퍼단의 출력을 직접 제어하여, 동일한 어드레스의 인가된 경우 이에 대응되는 새로운 컬럼계-어드레스의 생성을 위한 불필요한 구동을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 연이여 인가된 어드레스가 이전에 래치된 어드레스에 대해 값이 변경되지 않은 경우에는, 이에 대응되는 어드레스를 생성하기 위한 구동을 수 행하지 않도록 하여 불필요한 구동에 의한 전력소모를 방지한다.

Claims (22)

  1. 내부-어드레스에 대한 새로 인가된 현재 어드레스의 변화를 감지하여 비교신호를 출력하기 위한 변화 감지수단;
    상기 비교신호에 응답하여 제1 내지 제4 구동펄스를 공급하기 위한 구동펄스 공급수단;
    상기 비교신호 및 읽기쓰기신호에 응답하여 상기 현재 어드레스를 래치하여 상기 내부-어드레스로 출력하기 위한 입력 래치수단;
    상기 내부-어드레스를 상기 제1 구동펄스에 동기시켜 애디티브레이턴시에 대응되는 지연시간을 갖게 하여 출력하기 위한 AL 지연수단;
    상기 제2 구동펄스에 동기시켜 상기 AL 지연수단의 출력 어드레스를 카스레이턴시에 대응되는 지연시간을 갖게 하여 출력하기 위한 CL 지연수단; 및
    상기 AL 지연수단의 출력 어드레스를 상기 제3 구동펄스에 동기시켜 읽기-컬럼 어드레스로 출력하거나, 상기 CL 지연수단의 출력 어드레스를 상기 제4 구동펄스에 동기 시켜 쓰기-컬럼 어드레스로 출력하기 위한 출력 래치수단
    을 포함하는 내부 어드레스 생성장치.
  2. 제1항에 있어서,
    상기 변화 감지수단은,
    상기 내부-어드레스를 소정시간 지연시키기 위한 지연부와,
    상기 지연부의 출력 어드레스와 상기 현재 어드레스를 입력으로 가져 상기 비교신호를 출력하기 위한 논리배타합 게이트를 구비하는 것
    을 특징으로 하는 어드레스 생성장치.
  3. 제2항에 있어서,
    상기 구동펄스 공급수단은,
    상기 비교신호의 활성화 시 클럭을 상기 제1 구동펄스로 공급하기 위한 제1 구동펄스 공급부와,
    상기 비교신호의 활성화에 응답하여 쓰기커맨드의 인가 시 활성화되는 쓰기-펄스를 상기 제2 구동펄스로 공급하기 위한 제2 구동펄스 공급부와,
    상기 비교신호의 활성화에 응답하여 읽기커맨드의 인가 시 활성화되는 읽기-구동신호를 상기 제3 구동펄스로 공급하기 위한 제3 구동펄스 공급부와,
    상기 비교신호의 활성화에 응답하여 상기 쓰기커맨드의 인가 시 활성화되는 쓰기-구동신호를 상기 제4 구동펄스로 공급하기 위한 제4 구동펄스 공급부를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  4. 제3항에 있어서,
    상기 입력 래치수단은,
    상기 비교신호와 상기 읽기쓰기신호가 활성화 모두 활성화된 경우 제어신호를 활성화 하기 위한 제어부와,
    상기 제어신호의 활성화 시 상기 현재 어드레스를 전달하기 위한 트랜스퍼 게이트와,
    상기 트랜스퍼 게이트의 출력신호를 래치하여 상기 내부-어드레스로 출력하기 위한 래치를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  5. 제4항에 있어서,
    상기 제어부는 상기 읽기쓰기신호와 상기 비교신호를 입력으로 가져 상기 제어신호를 출력하기 위한 낸드게이트를 포함하는 것을 특징으로 하는 내부 어드레스 생성장치.
  6. 제4항에 있어서,
    상기 제1 구동펄스 공급부는 상기 비교신호와 상기 클럭을 입력을 갖는 제1 낸드게이트와, 상기 제1 낸드게이트의 출력신호를 반전시켜 상기 제1 구동펄스로 출력하기 위한 제1 인버터를 포함하며,
    상기 제2 구동펄스 공급부는 상기 비교신호와 상기 쓰기-펄스를 입력을 갖는 제2 낸드게이트와, 상기 제2 낸드게이트의 출력신호를 반전시켜 상기 제2 구동펄스로 출력하기 위한 제2 인버터를 포함하며,
    상기 제3 구동펄스 공급부는 상기 비교신호와 상기 읽기-구동신호를 입력을 갖는 제3 낸드게이트와, 상기 제3 낸드게이트의 출력신호를 반전시켜 상기 제1 구동펄스로 출력하기 위한 제3 인버터를 포함하며,
    상기 제4 구동펄스 공급부는 상기 비교신호와 상기 쓰기-구동신호를 입력을 갖는 제4 낸드게이트와, 상기 제4 낸드게이트의 출력신호를 반전시켜 상기 제4 구동펄스로 출력하기 위한 제4 인버터를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  7. 내부-어드레스에 대한 현재 어드레스의 변화를 감지하여 비교신호를 출력하기 위한 변화 감지수단;
    상기 비교신호에 응답하여 읽기-구동펄스 또는 쓰기-구동펄스를 공급하기 위한 구동펄스 공급수단;
    상기 비교신호 및 읽기쓰기신호에 응답하여 상기 현재 어드레스를 상기 내부-어드레스로 래치하기 위한 입력 래치수단;
    상기 읽기-구동펄스에 동기 되어 상기 내부-어드레스에 애디티브레이턴시에 대응되는 지연을 부여하여 내부-읽기 어드레스로 출력하기 위한 읽기 어드레스 생성수단; 및
    상기 쓰기-구동펄스에 동기 되어 상기 내부-어드레스에 쓰기레이턴시에 대응되는 지연을 부여하여 내부-쓰기 어드레스로 출력하기 위한 쓰기 어드레스 생성수단
    을 포함하는 반도체메모리소자의 내부 어드레스 생성장치.
  8. 제7항에 있어서,
    상기 변화 감지수단은,
    상기 내부-어드레스를 소정시간 지연시키기 위한 지연부와,
    상기 지연부의 출력 어드레스와 상기 현재 어드레스를 입력으로 가져 상기 비교신호를 출력하기 위한 논리배타합 게이트를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  9. 제8항에 있어서,
    상기 입력 래치수단은,
    상기 비교신호와 상기 읽기쓰기신호가 활성화 모두 활성화된 경우 제어신호를 활성화 하기 위한 제어부와,
    상기 제어신호의 활성화 시 상기 현재 어드레스를 전달하기 위한 트랜스퍼 게이트와,
    상기 트랜스퍼 게이트의 출력신호를 래치하여 상기 내부-어드레스로 출력하기 위한 래치를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  10. 제9항에 있어서,
    상기 읽기 어드레스 생성수단은,
    제1 읽기-구동펄스에 동기되어 상기 내부-어드레스에 애디티브레이턴시에 대응되는 지연을 부여하기 위한 제1 지연부와,
    상기 제2 읽기-구동펄스에 동기되어 상기 AL 지연부의 출력 어드레스를 상기 내부-읽기 어드레스로 출력하기 위한 읽기 출력부를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  11. 제10항에 있어서,
    상기 쓰기 어드레스 생성수단은,
    상기 내부-어드레스를 제1 쓰기-구동펄스에 동기시켜 애디티브레이턴시에 대응되는 지연시간을 갖게 하여 출력하기 제2 지연부와,
    제2 쓰기-구동펄스에 동기시켜 상기 제2 지연부의 출력 어드레스를 카스레이턴시에 대응되는 지연시간을 갖게 하여 출력하기 위한 제3 지연부와,
    상기 제3 지연부의 출력 어드레스를 제3 쓰기-구동펄스에 동기 시켜 상기 쓰기-컬럼 어드레스로 출력하기 위한 쓰기 출력부를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  12. 제11항에 있어서,
    상기 제1 읽기-구동펄스 및 제1 쓰기-구동펄스는 읽기커맨드 또는 쓰기커맨드가 인가되는 경우 활성화되는 동일한 신호로서,
    이에 동기되어 구동되는 상기 제1 및 제2 지연부를 상기 읽기 및 쓰기 어드레스 생성수단이 공유하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  13. 제12항에 있어서,
    상기 구동펄스 공급수단은,
    상기 비교신호의 활성화 시 클럭을 상기 제1 읽기-구동펄스 및 상기 제1 쓰기-구동펄스로 공급하기 위한 제1 구동펄스 공급부와,
    상기 비교신호의 활성화에 응답하여 상기 쓰기커맨드의 인가 시 활성화되는 쓰기-펄스를 상기 제2 쓰기-구동펄스로 공급하기 위한 제2 구동펄스 공급부와,
    상기 비교신호의 활성화에 응답하여 상기 읽기커맨드의 인가 시 활성화되는 읽기-구동신호를 상기 제2 읽기-구동펄스로 공급하기 위한 제3 구동펄스 공급부와,
    상기 비교신호의 활성화에 응답하여 상기 쓰기커맨드의 인가 시 활성화되는 쓰기-구동신호를 상기 제3 쓰기-구동펄스로 공급하기 위한 제4 구동펄스 공급부를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  14. 제13항에 있어서,
    상기 제1 구동펄스 공급부는 상기 비교신호와 상기 클럭을 입력을 갖는 제1 낸드게이트와, 상기 제1 낸드게이트의 출력신호를 반전시켜 상기 제1 읽기-구동펄스 및 상기 제1 쓰기-구동펄스로 출력하기 위한 제1 인버터를 포함하며,
    상기 제2 구동펄스 공급부는 상기 비교신호와 상기 쓰기-펄스를 입력을 갖는 제2 낸드게이트와, 상기 제2 낸드게이트의 출력신호를 반전시켜 상기 제2 쓰기-구동펄스로 출력하기 위한 제2 인버터를 포함하며,
    상기 제3 구동펄스 공급부는 상기 비교신호와 상기 읽기-구동신호를 입력을 갖는 제3 낸드게이트와, 상기 제3 낸드게이트의 출력신호를 반전시켜 상기 제2 읽기-구동펄스로 출력하기 위한 제3 인버터를 포함하며,
    상기 제4 구동펄스 공급부는 상기 비교신호와 상기 쓰기-구동신호를 입력을 갖는 제4 낸드게이트와, 상기 제4 낸드게이트의 출력신호를 반전시켜 상기 제3 쓰기-구동펄스로 출력하기 위한 제4 인버터를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  15. 내부-어드레스에 대한 현재 어드레스의 변화를 감지하여 비교신호를 출력하기 위한 변화 감지수단;
    상기 비교신호에 응답하여 구동펄스로 공급하기 위한 구동펄스 공급수단; 및
    플래그신호 및 상기 비교신호에 응답하여 상기 현재 어드레스를 상기 구동펄스에 동기 시켜 지연을 부여하여 상기 내부-어드레스로 출력하기 위한 지연수단
    을 포함하는 내부 어드레스 생성장치.
  16. 제15항에 있어서,
    상기 변화 감지수단은,
    상기 내부-어드레스를 소정시간 지연시키기 위한 제1 지연부와,
    상기 지연부의 출력 어드레스와 상기 현재 어드레스를 입력으로 가져 상기 비교신호를 출력하기 위한 논리배타합 게이트를 구비하는 것
    을 특징으로 하는 어드레스 생성장치.
  17. 제16항에 있어서,
    상기 구동펄스 공급부는,
    상기 비교신호와 입력펄스를 입력으로 갖는 낸드게이트와, 상기 낸드게이트의 출력신호를 반전시켜 상기 구동펄스로 출력하기 위한 인버터를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  18. 새로 인가된 현재 어드레스와 내부-어드레스의 값을 비교하여 다른지 여부를 판별하는 단계; 및
    상기 판별단계에서 상기 값이 다른 경우에만, 상기 현재 어드레스에 지연을 부여하여 내부-컬럼 어드레스로 출력하는 생성단계
    를 포함하는 내부 어드레스 생성장치의 구동방법.
  19. 제18항에 있어서,
    상기 판별단계에서 상기 값이 같은 경우에는 상기 생성단계의 구동을 수행하지 않는 것을 특징으로 하는 내부 어드레스 생성장치의 구동방법.
  20. 제19항에 있어서,
    상기 생성단계는,
    상기 현재 어드레스를 상기 내부-어드레스로 입력받는 단계와,
    상기 내부-어드레스에 애디티브레이턴시 또는 카스레이턴시에 대응되는 지연을 부여하여 상기 내부-컬럼 어드레스로 출력하는 단계를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치의 구동방법.
  21. 제20에 있어서,
    상기 출력단계에 있어서,
    읽기커맨드와 함께 상기 현재 어드레스가 인가된 경우에는 상기 애디티브레이턴시에 대응되는 지연만을 부여하고, 쓰기 커맨드와 함께 상기 현재 어드레스가 인가된 경우에는 상기 애디티브레이턴시 및 카스레이턴시에 대응되는 지연을 부여하여 상기 내부-컬럼 어드레스로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치의 구동방법.
  22. N번째 인가된 어드레스와 N-1번째 인가된 어드레스를 비교하여 다른지 여부를 판별하는 단계;
    상기 판별단계 에서 상기 값이 같은 경우 구동을 종료하고, 상기 값이 다른 경우 상기 N번째 인가된 어드레스에 지연을 부여하여 내부-어드레스로 생성하여 출력하는 단계
    를 포함하는 내부 어드레스 생성장치의 구동방법.
KR1020060049112A 2005-09-29 2006-05-31 내부 어드레스 생성장치 및 그의 구동방법 KR100798795B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/529,285 US7558146B2 (en) 2005-09-29 2006-09-29 Internal address generator for use in semiconductor memory device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050091550 2005-09-29
KR20050091550 2005-09-29

Publications (2)

Publication Number Publication Date
KR20070036637A true KR20070036637A (ko) 2007-04-03
KR100798795B1 KR100798795B1 (ko) 2008-01-29

Family

ID=38158765

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060049112A KR100798795B1 (ko) 2005-09-29 2006-05-31 내부 어드레스 생성장치 및 그의 구동방법

Country Status (1)

Country Link
KR (1) KR100798795B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100799124B1 (ko) * 2006-06-30 2008-01-29 주식회사 하이닉스반도체 동기식 반도체 메모리 소자 및 그의 구동방법
KR100861309B1 (ko) * 2007-06-29 2008-10-01 주식회사 하이닉스반도체 애디티브 레이턴시를 갖는 반도체 메모리 장치
US9275722B2 (en) 2013-11-05 2016-03-01 SK Hynix Inc. Memory device preventing fail caused by successive read operations and system including the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07141889A (ja) * 1993-06-22 1995-06-02 Sharp Corp 半導体記憶装置
KR19980054415A (ko) * 1996-12-27 1998-09-25 문정환 반도체 메모리의 유효 어드레스 검출회로
JP2000330967A (ja) * 1999-05-25 2000-11-30 Nec Corp 半導体記憶装置とその製造方法
JP4876735B2 (ja) * 2006-06-23 2012-02-15 横河電機株式会社 光パルス試験器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100799124B1 (ko) * 2006-06-30 2008-01-29 주식회사 하이닉스반도체 동기식 반도체 메모리 소자 및 그의 구동방법
US7558932B2 (en) 2006-06-30 2009-07-07 Hynix Semiconductor Inc. Semiconductor memory device and method for operating the same
KR100861309B1 (ko) * 2007-06-29 2008-10-01 주식회사 하이닉스반도체 애디티브 레이턴시를 갖는 반도체 메모리 장치
US9275722B2 (en) 2013-11-05 2016-03-01 SK Hynix Inc. Memory device preventing fail caused by successive read operations and system including the same

Also Published As

Publication number Publication date
KR100798795B1 (ko) 2008-01-29

Similar Documents

Publication Publication Date Title
KR100673904B1 (ko) 반도체메모리소자
CN110366755B (zh) 在半导体存储器中提供内部存储器命令及控制信号的设备及方法
KR100719377B1 (ko) 데이터 패턴을 읽는 반도체 메모리 장치
US7529140B2 (en) Semiconductor memory device
KR100744042B1 (ko) 반도체메모리소자의 내부 어드레스 생성장치
KR100753421B1 (ko) 반도체 메모리 장치의 어드레스 래치 회로
KR100638748B1 (ko) 반도체메모리소자
KR101161744B1 (ko) 반도체 메모리 장치
US8483005B2 (en) Internal signal generator for use in semiconductor memory device
KR100670729B1 (ko) 반도체메모리소자의 내부 어드레스 생성장치
KR100875671B1 (ko) 프리차지신호 생성장치를 구비하는 반도체메모리소자 및그의 구동방법
KR100636676B1 (ko) 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로
JP2002074953A (ja) 同期式半導体記憶装置、及びその入力情報のラッチ制御方法
KR100798795B1 (ko) 내부 어드레스 생성장치 및 그의 구동방법
US7791963B2 (en) Semiconductor memory device and operation method thereof
CN111383677B (zh) 半导体器件
US8694818B2 (en) Control circuit and operating method thereof
JP2009124532A (ja) 半導体集積回路
KR100632611B1 (ko) 반도체 메모리 장치의 명령 디코더
JP2011154771A (ja) メモリシステム及び半導体記憶装置
US7558146B2 (en) Internal address generator for use in semiconductor memory device
KR100902048B1 (ko) 반도체 장치의 어드레스 수신회로
KR20110045394A (ko) 반도체 메모리 장치 및 그 구동 방법
KR20080089906A (ko) 내부 제어신호 생성장치를 구비하는 반도체메모리소자
KR100668830B1 (ko) 메모리 장치의 컬럼 어드레스 제어장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131223

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141218

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151221

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee