CN111383677B - 半导体器件 - Google Patents

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Abstract

本发明提供了一种半导体器件。半导体器件包括相位差检测电路和内部电路。相位差检测电路通过将同步于时钟信号从命令/地址信号产生的相位检测时钟信号的相位与通过根据操作模式对数据时钟信号的频率进行分频而产生的分频时钟信号和内部分频时钟信号的相位进行比较，来产生第一相位差检测信号和第二相位差检测信号。内部电路根据第一相位差检测信号和第二相位差检测信号的逻辑电平组合来识别分频时钟信号和内部分频时钟信号的相位。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年12月27日提交的申请号为10-2018-0171067的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及与分频时钟信号同步地操作的半导体器件。
背景技术
通常，诸如动态随机存取存储器(DRAM)器件之类的半导体器件可以包括通过地址而选择的多个具有单元阵列的存储体组。每个存储体组可以包括多个存储体。半导体器件可以选择多个存储体组中的任何一个，并且执行用于经由输入/输出(I/O)线来输出所选存储体组中所包括的单元阵列中储存的数据的列操作。此外，半导体器件可以与由外部设备提供的时钟信号同步地操作。具体地，半导体器件可以使用通过对时钟信号的频率进行分频而获得的分频时钟信号，以提高半导体器件的操作速度。
发明内容
根据一个实施例，一种半导体器件包括相位差检测电路和内部电路。相位差检测电路通过将同步于时钟信号从命令/地址信号产生的相位检测时钟信号的相位与通过根据操作模式对数据时钟信号的频率进行分频而产生的分频时钟信号和内部分频时钟信号的相位进行比较，来产生第一相位差检测信号和第二相位差检测信号。内部电路根据第一相位差检测信号和第二相位差检测信号的逻辑电平组合来识别分频时钟信号和内部分频时钟信号的相位。
根据另一实施例，一种半导体器件包括分频电路和相位比较电路。分频电路根据用于设置第一操作模式或第二操作模式的模式信号的逻辑电平来对数据时钟信号的频率进行分频，以产生具有变化的频率的第一分频时钟信号至第四分频时钟信号以及第一内部分频时钟信号至第四内部分频时钟信号。分频电路输出第四分频时钟信号、第一内部分频时钟信号和第三内部分频时钟信号。相位比较电路将同步于时钟信号而产生的相位检测时钟信号的相位与第四分频时钟信号的相位进行比较，以产生第一相位差检测信号。另外，相位比较电路将相位检测时钟信号的相位与第一内部分频时钟信号和第三内部分频时钟信号的相位进行比较，以产生第二相位差检测信号。
根据又一实施例，一种半导体器件包括相位差检测电路、时钟选择电路和相位变化电路。相位差检测电路通过将同步于时钟信号从命令/地址信号产生的相位检测时钟信号的相位与通过根据操作模式对数据时钟信号的频率进行分频而产生的第一分频时钟信号至第四分频时钟信号以及第一内部分频时钟信号至第四内部分频时钟信号的相位进行比较，来产生第一相位差检测信号和第二相位差检测信号。另外，相位差检测电路产生命令脉冲，该命令脉冲具有与时钟信号相同的相位。时钟选择电路根据第一相位差检测信号和第二相位差检测信号的逻辑电平组合来输出第一分频时钟信号至第四分频时钟信号以及第一内部分频时钟信号至第四内部分频时钟信号中的任何一个作为选择时钟信号。相位变化电路执行跨域操作以产生相位变化命令脉冲，所述跨域操作将命令脉冲的相位改变为选择时钟信号的相位。
根据又一实施例，一种半导体器件包括相位差检测电路和相位变化电路。相位差检测电路通过将同步于时钟信号从命令/地址信号产生的相位检测时钟信号的相位与通过根据操作模式对数据时钟信号的频率进行分频而产生的第一分频时钟信号至第四分频时钟信号以及第一内部分频时钟信号至第四内部分频时钟信号的相位进行比较，来产生第一相位差检测信号和第二相位差检测信号。另外，相位差检测电路产生命令脉冲，该命令脉冲具有与时钟信号相同的相位。相位变化电路通过根据第一相位差检测信号和第二相位差检测信号的逻辑电平组合而执行跨域操作来产生第一相位变化命令脉冲至第四相位变化命令脉冲，所述跨域操作将命令脉冲的相位改变为第一分频时钟信号至第四分频时钟信号以及第一内部分频时钟信号至第四内部分频时钟信号的相位中的任何一个。
附图说明
图1是示出根据本公开的实施例的半导体器件的配置的框图。
图2是示出根据本公开的实施例的用于产生在半导体器件中使用的内部命令的命令/地址信号和芯片选择信号的逻辑电平组合的表。
图3是示出图1的半导体器件中所包括的相位检测时钟发生电路的配置的框图。
图4是示出图1的半导体器件中所包括的分频电路的配置的框图。
图5是示出图1的半导体器件中所包括的相位比较电路的配置的示意图。
图6和图7是示出根据本公开的实施例的半导体器件的第一操作模式的时序图。
图8至图11是示出根据本公开的实施例的半导体器件的第二操作模式的时序图。
图12是示出根据本公开的另一实施例的半导体器件的配置的框图。
图13是示出根据本公开的实施例的用于在半导体器件的第一模式和第二模式中产生选择时钟信号的相位差检测信号的逻辑电平的表。
图14和图15是示出根据本公开的其他实施例的半导体器件的配置的框图。
具体实施方式
这里参考附图来描述本公开的各种实施例。然而，所描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。
在本公开中，半导体器件可以提供存储体组模式、8存储体模式或16存储体模式。存储体组可以包括多个存储体。例如，存储体组可以包括四个存储体。在存储体组模式中，可以通过一个命令来执行针对存储体组中所包括的一个存储体的列操作。在8存储体模式中，通过一个命令来顺序地执行针对单独的存储体组中所分别包括的两个存储体的列操作。在16存储体模式中，通过一个命令来顺序地执行针对单独的存储体组中所分别包括的四个存储体的列操作。
如图1中所示，根据实施例的半导体器件50可以包括相位差检测电路1和内部电路2。
相位差检测电路1可以包括命令发生电路10、相位检测时钟发生电路20、分频电路30和相位比较电路40。
命令发生电路10可以与时钟信号CLK同步以从芯片选择信号CS和第一命令/地址信号至第七命令/地址信号CA<1:7>产生内部命令CMP。命令发生电路10可以与时钟信号CLK同步以接收芯片选择信号CS，并且可以产生内部命令CMP，该内部命令CMP包括在第一命令/地址信号至第七命令/地址信号CA<1:7>具有预定逻辑电平组合的情况下产生的脉冲。虽然图1示出了命令/地址信号CA<1:7>中所包括的比特位的数量为七的示例，但是本公开不限于此。例如，在不同的实施例中，可以不同地设置命令/地址信号中所包括的比特位的数量。在下面参考图2来详细描述用于产生内部命令CMP的第一命令/地址信号至第七命令/地址信号CA<1:7>的预定逻辑电平组合。这里关于参数而使用的词“预定”(诸如第一命令/地址信号至第七命令/地址信号CA<1:7>的预定逻辑电平组合、或相位检测时钟信号的预定使能时段)意指在参数被用于过程或算法中之前确定该参数的值。对于一些实施例，在过程或算法开始之前确定参数的值。在其他实施例中，在过程或算法期间但是在参数被用于过程或算法中之前确定参数的值。
相位检测时钟发生电路20可以与内部命令CMP同步以产生在预定时段期间被使能的相位检测时钟信号PDCLK。如果内部命令CMP的脉冲产生，则相位检测时钟发生电路20可以产生具有与时钟信号CLK相同的相位的相位检测时钟信号PDCLK。相位检测时钟发生电路20可以使内部命令CMP移位以产生相位检测时钟信号PDCLK。可以在不同实施例中不同地设置内部命令CMP的移位时间。
分频电路30可以根据模式信号MODE的逻辑电平来对数据时钟信号WCK的频率进行分频，以产生第一分频时钟信号(图4的IWCK)、第二分频时钟信号(图4的QWCK)、第三分频时钟信号(图4的IWCKB)和第四分频时钟信号(图4的QWCKB)。分频电路30可以根据模式信号MODE的逻辑电平来对数据时钟信号WCK的频率进行分频，以产生第一内部分频时钟信号IWCK_SD、第二内部分频时钟信号(图4的IWCK_SDB)、第三内部分频时钟信号IWCKB_SD和第四内部分频时钟信号(图4的IWCKB_SDB)。分频电路30可以输出第四分频时钟信号QWCKB、第一内部分频时钟信号IWCK_SD和第三内部分频时钟信号IWCKB_SD。如果模式信号MODE具有逻辑“低”电平，则可以激活第一操作模式，以使得第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB被设置为具有与时钟信号CLK相同的频率。如果模式信号MODE具有逻辑“高”电平，则可以激活第二操作模式，以使得第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB被设置为具有时钟信号CLK的频率的两倍的频率，并且第一内部分频时钟信号至第四内部分频时钟信号IWCK_SD、IWCK_SDB、IWCKB_SD和IWCKB_SDB被设置为具有与时钟信号CLK相同的频率。
相位比较电路40可以将相位检测时钟信号PDCLK的相位与第四分频时钟信号QWCKB、第一内部分频时钟信号IWCK_SD和第三内部分频时钟信号IWCKB_SD的相位进行比较，以产生第一相位差分检测信号PDIF<1>和第二相位差检测信号PDIF<2>。在第一操作模式中，相位比较电路40可以将相位检测时钟信号PDCLK的相位与第四分频时钟信号QWCKB的相位进行比较，以产生第一相位差检测信号PDIF<1>。在第二操作模式中，相位比较电路40可以将相位检测时钟信号PDCLK的相位与第四分频时钟信号QWCKB、第一内部分频时钟信号IWCK_SD和第三内部分频时钟信号IWCKB_SD的相位进行比较，以产生第一相位差检测信号PDIF<1>和第二相位差检测信号PDIF<2>。
如上所述，相位差检测电路1可以通过将同步于时钟信号CLK从第一命令/地址信号至第七命令/地址信号CA<1:7>产生的相位检测时钟信号PDCLK的相位与通过根据操作模式对数据时钟信号WCK的频率进行分频而产生的第四分频时钟信号QWCKB、第一内部分频时钟信号IWCK_SD和第三内部分频时钟信号IWCKB_SD的相位进行比较，来产生第一相位差检测信号PDIF<1>和第二相位差检测信号PDIF<2>。
内部电路2可以根据第一相位差检测信号PDIF<1>和第二相位差检测信号PDIF<2>的逻辑电平组合来识别第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB的相位。内部电路2可以根据第一相位差检测信号PDIF<1>和第二相位差检测信号PDIF<2>的逻辑电平组合来识别第一内部分频时钟信号至第四内部分频时钟信号IWCK_SD、IWCK_SDB、IWCKB_SD和IWCKB_SDB的相位。
可以使用包括多个存储体组的存储电路来实现内部电路2。内部电路2可以接收第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB以执行列操作。内部电路2可以接收第一内部分频时钟信号至第四内部分频时钟信号IWCK_SD、IWCK_SDB、IWCKB_SD和IWCKB_SDB以执行列操作。根据一些实施例，在8存储体模式中，内部电路2可以响应于一个命令来顺序地执行针对单独的存储体组中所分别包括的两个存储体的列操作。根据一些实施例，在16存储体模式中，内部电路2可以响应于一个命令来顺序地执行针对单独的存储体组中所分别包括的四个存储体的列操作。
参考图2来描述用于在命令发生电路10中产生内部命令CMP的第一命令/地址信号至第七命令/地址信号CA<1:7>的逻辑电平组合。
如果具有逻辑“高”电平(表示为“H”)的芯片选择信号CS同步于时钟信号CLK的上升沿被输入到命令发生电路10，则命令发生电路10可以从第一命令/地址信号至第七命令/地址信号CA<1:7>产生内部命令CMP。用于产生内部命令CMP的第一命令/地址信号至第七命令/地址信号CA<1:7>的逻辑电平组合可以被设置为对应于如下情况：第五命令/地址信号至第七命令/地址信号CA<5:7>中的任何一个具有逻辑“高”电平，而第一命令/地址信号和第二命令/地址信号CA<1:2>具有逻辑“低”电平(表示为“L”)并且第三命令/地址信号和第四命令/地址信号CA<3:4>具有逻辑“高”电平。第五命令/地址信号CA<5>可以被设置为用于执行使分频时钟信号与时钟信号CLK同步的第一写入操作WS_WR的信号。第一写入操作WS_WR可以被设置为用于将外部数据储存在半导体器件50中的写入操作。第六命令/地址信号CA<6>可以被设置为用于执行使分频时钟信号与时钟信号CLK同步的读取操作WS_RD的信号。读取操作WS_RD可以被设置为用于将储存在半导体器件50中的数据输出到外部设备的操作。第七命令/地址信号CA<7>可以被设置为用于执行使分频时钟信号与时钟信号CLK同步的第二写入操作WS_FS的信号。第二写入操作WS_FS可以被设置为用于将内部数据或具有特定模式的特定数据储存在半导体器件50中的写入操作。
参照图3，相位检测时钟发生电路20可以包括选择信号发生电路21、移位寄存器22和选择/传输电路23。
选择信号发生电路21可以产生第一选择信号至第四选择信号SEL<1:4>，根据第一模式寄存器信号和第二模式寄存器信号MRS<1:2>的逻辑电平组合来选择性地使能第一选择信号至第四选择信号SEL<1:4>中的一个。第一模式寄存器信号和第二模式寄存器信号MRS<1:2>可以是由半导体器件50中所包括的模式寄存器组产生的信号。第一模式寄存器信号和第二模式寄存器信号MRS<1:2>可以是用于控制内部命令CMP的移位时间的信号。在不同的实施例中，可以不同地设置第一模式寄存器信号和第二模式寄存器信号MRS<1:2>中所包括的比特位的数量，以便不同地调整内部命令CMP的移位时间。
移位寄存器22可以与时钟信号CLK同步地将内部命令CMP移位，以产生被顺序使能的第一移位命令至第四移位命令SC<1:4>。移位寄存器22可以与时钟信号CLK同步地将内部命令CMP移位，以产生第一移位命令SC<1>。移位寄存器22可以与时钟信号CLK同步地将第一移位命令SC<1>移位，以产生第二移位命令SC<2>。移位寄存器22可以与时钟信号CLK同步地将第二移位命令SC<2>移位，以产生第三移位命令SC<3>。移位寄存器22可以与时钟信号CLK同步地将第三移位命令SC<3>移位，以产生第四移位命令SC<4>。虽然图3示出了移位寄存器22产生第一移位命令至第四移位命令SC<1:4>的示例，但是本公开不限于此。也就是说，在不同的实施例中，由移位寄存器22产生的移位命令的数量可以是不同的。对于一个实施例，移位寄存器22将内部命令CMP移位与时钟信号CLK的周期的自然数“M”倍相对应的时段，以产生第一移位命令和第二移位命令。
选择/传输电路23可以根据第一选择信号至第四选择信号SEL<1:4>来输出第一移位命令至第四移位命令SC<1:4>中的任何一个作为相位检测时钟信号PDCLK。如果第一选择信号SEL<1>被使能，则选择/传输电路23可以输出第一移位命令SC<1>作为相位检测时钟信号PDCLK。如果第二选择信号SEL<2>被使能，则选择/传输电路23可以输出第二移位命令SC<2>作为相位检测时钟信号PDCLK。如果第三选择信号SEL<3>被使能，则选择/传输电路23可以输出第三移位命令SC<3>作为相位检测时钟信号PDCLK。如果第四选择信号SEL<4>被使能，则选择/传输电路23可以输出第四移位命令SC<4>作为相位检测时钟信号PDCLK。
参照图4，分频电路30可以包括内部时钟发生电路31、第一分频电路32和第二分频电路33。
内部时钟发生电路31可以放大由外部设备提供的数据时钟信号WCK，以产生内部时钟信号WCK_INT和反相内部时钟信号WCKB_INT。内部时钟发生电路31可以缓冲由外部设备提供的数据时钟信号WCK，以产生内部时钟信号WCK_INT和反相内部时钟信号WCKB_INT。可以通过将内部时钟信号WCK_INT反相来获得反相内部时钟信号WCKB_INT。
第一分频电路32可以对内部时钟信号WCK_INT和反相内部时钟信号WCKB_INT的频率进行分频，以产生第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB。第一分频电路32可以产生第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB，它们的频率是内部时钟信号WCK_INT和反相内部时钟信号WCKB_INT的频率的一半。
如果模式信号MODE被使能，则第二分频电路33可以对第一分频时钟信号IWCK和第三分频时钟信号IWCKB的频率进行分频以产生第一内部分频时钟信号至第四内部分频时钟信号IWCK_SD、IWCK_SDB、IWCKB_SD和IWCKB_SDB。如果模式信号MODE具有逻辑“高”电平，则第二分频电路33可以对第一分频时钟信号IWCK的频率进行分频以产生第一内部分频时钟信号IWCK_SD和第二内部分频时钟信号IWCK_SDB。如果模式信号MODE具有逻辑“高”电平，则第二分频电路33可以对第三分频时钟信号IWCKB的频率进行分频以产生第三内部分频时钟信号IWCKB_SD和第四内部分频时钟信号IWCKB_SDB。如果模式信号MODE具有逻辑“低”电平，则
第二分频电路33可以禁止产生第一内部分频时钟信号至第四内部分频时钟信号IWCK_SD、IWCK_SDB、IWCKB_SD和IWCKB_SDB。
参照图5，相位比较电路40可以包括延迟电路41和同步电路42。
延迟电路41可以包括第一延迟电路411、第二延迟电路412和第三延迟电路413。第一延迟电路411可以延迟第四分频时钟信号QWCKB以产生第一延迟信号D1。第二延迟电路412可以延迟第一内部分频时钟信号IWCK_SD以产生第二延迟信号D2。第三延迟电路413可以延迟第三内部分频时钟信号IWCKB_SD以产生第三延迟信号D3。第一延迟电路至第三延迟电路411、412和413的延迟时间可以被设置为相等。可以使用反相器链或R-C延迟电路来实现第一延迟电路至第三延迟电路411、412和413。
如上所述，延迟电路41可以延迟第四分频时钟信号QWCKB以产生第一延迟信号D1，可以延迟第一内部分频时钟信号IWCK_SD以产生第二延迟信号D2，并且可以延迟第三内部分频时钟信号IWCKB_SD以产生第三延迟信号D3。
同步电路42可以包括第一锁存电路421、第二锁存电路422、第三锁存电路423和多路复用器424。
可以使用触发器来实现第一锁存电路421。第一锁存电路421可以与相位检测时钟信号PDCLK的上升沿同步地锁存第一延迟信号D1，以产生第一相位差检测信号PDIF<1>。
可以使用触发器来实现第二锁存电路422。第二锁存电路422可以与相位检测时钟信号PDCLK的上升沿同步地锁存第二延迟信号D2，以产生第一传输信号TS<1>。
可以使用触发器来实现第三锁存电路423。第三锁存电路423可以与相位检测时钟信号PDCLK的上升沿同步地锁存第三延迟信号D3，以产生第二传输信号TS<2>。
如果第一相位差检测信号PDIF<1>具有第一逻辑电平(例如，逻辑“低”电平)，则多路复用器424可以输出第一传输信号TS<1>作为第二相位差检测信号PDIF<2>。如果第一相位差检测信号PDIF<1>具有第二逻辑电平(例如，逻辑“高”电平)，则多路复用器424可以输出第二传输信号TS<2>作为第二相位差检测信号PDIF<2>。
如上所述，同步电路42可以与相位检测时钟信号PDCLK同步地锁存第一延迟信号D1，以产生第一相位差检测信号PDIF<1>，并且可以与相位检测时钟信号PDCLK同步地锁存第二延迟信号D2和第三延迟信号D3，以产生第二相位差检测信号PDIF<2>。
下面参照图6和图7来描述在第一操作模式中将相位检测时钟信号PDCLK的相位与第四分频时钟信号QWCKB的相位进行比较以产生第一相位差检测信号PDIF<1>的操作。
在描述用于产生第一相位差检测信号PDIF<1>的操作之前，描述数据时钟信号WCK、反相数据时钟信号WCKB、第一分频时钟信号IWCK、第二分频时钟信号QWCK、第三分频时钟信号IWCKB和第四分频时钟信号QWCKB的频率和相位。
数据时钟信号WCK和反相数据时钟信号WCKB可以具有时钟信号CLK的频率的两倍的频率。反相数据时钟信号WCKB可以具有与数据时钟信号WCK的相位相反的相位。对于一个实施例，具有相反的相位的两个信号意指具有180度的相位差的信号。
第一分频时钟信号IWCK、第二分频时钟信号QWCK、第三分频时钟信号IWCKB和第四分频时钟信号QWCKB可以被产生为具有与时钟信号CLK相同的频率，并且可以被产生为具有数据时钟信号WCK和反相数据时钟信号WCKB的频率的一半的频率。第一分频时钟信号IWCK、第二分频时钟信号QWCK、第三分频时钟信号IWCKB和第四分频时钟信号QWCKB可以被产生为分别具有90度的相位差。例如，第一分频时钟信号IWCK和第二分频时钟信号QWCK具有90度的相位差，第二分频时钟信号QWCK和第三分频时钟信号IWCKB具有90度的相位差，并且第三分频时钟信号IWCKB和第四分频时钟信号QWCKB具有90度的相位差。在一个实施例中，相位差使得第一分频时钟信号IWCK领先第二分频时钟信号QWCK，第二分频时钟信号QWCK领先第三分频时钟信号IWCKB，并且第三分频时钟信号IWCKB领先第四分频时钟信号QWCKB。参见例如图6到图11。
参照图6，在时间“X1”，相位比较电路40可以产生具有逻辑“低(L)”电平的第一相位差检测信号PDIF<1>，因为第四分频时钟信号QWCKB在相位检测时钟信号PDCLK的上升沿具有逻辑“低”电平，该相位检测时钟信号PDCLK的上升沿与时钟信号CLK的下降沿同步。
在第一操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低(L)”电平，则内部电路2可以将第一分频时钟信号IWCK、第二分频时钟信号QWCK、第三分频时钟信号IWCKB和第四分频时钟信号QWCKB的相位视为正常相位。第一分频时钟信号IWCK、第二分频时钟信号QWCK、第三分频时钟信号IWCKB和第四分频时钟信号QWCKB的正常相位可以意指第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB的正常地与时钟信号CLK同步的相位。
参照图7，在时间“X2”，相位比较电路40可以产生具有逻辑“高(H)”电平的第一相位差检测信号PDIF<1>，因为第四分频时钟信号QWCKB在相位检测时钟信号PDCLK的上升沿具有逻辑“高”电平，该相位检测时钟信号PDCLK的上升沿与时钟信号CLK的下降沿同步。
在第一操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高(H)”电平，则内部电路2可以将第一分频时钟信号IWCK、第二分频时钟信号QWCK、第三分频时钟信号IWCKB和第四分频时钟信号QWCKB的相位视为相反相位。第一分频时钟信号IWCK、第二分频时钟信号QWCK、第三分频时钟信号IWCKB和第四分频时钟信号QWCKB的相反相位可以意指第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB的异常地与时钟信号CLK同步的相位。
下面将参照图8至图11来描述在第二操作模式中将相位检测时钟信号PDCLK的相位与第四分频时钟信号QWCKB、第一内部分频时钟信号IWCK_SD和第三内部分频时钟信号IWCKB_SD的相位进行比较以产生第一相位差检测信号和第二相位差检测信号PDIF<1:2>的操作。
在描述用于产生第一相位差检测信号和第二相位差检测信号PDIF<1:2>的操作之前，描述数据时钟信号WCK、反相数据时钟信号WCKB、第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB、第一内部分频时钟信号IWCK_SD和第三内部分频时钟信号IWCKB_SD的频率和相位。
数据时钟信号WCK和反相数据时钟信号WCKB可以具有时钟信号CLK的频率的四倍的频率。反相数据时钟信号WCKB可以具有与数据时钟信号WCK的相位相反的相位。
第一分频时钟信号IWCK、第二分频时钟信号QWCK、第三分频时钟信号IWCKB和第四分频时钟信号QWCKB可以被产生为具有时钟信号CLK的频率的两倍的频率，并且可以被产生为具有数据时钟信号WCK和反相数据时钟信号WCKB的频率的一半的频率。第一分频时钟信号IWCK、第二分频时钟信号QWCK、第三分频时钟信号IWCKB和第四分频时钟信号QWCKB可以被产生为分别具有90度的相位差。例如，第一分频时钟信号IWCK和第二分频时钟信号QWCK具有90度的相位差，第二分频时钟信号QWCK和第三分频时钟信号IWCKB具有90度的相位差，并且第三分频时钟信号IWCKB和第四分频时钟信号QWCKB具有90度的相位差。在一个实施例中，相位差使得第一分频时钟信号IWCK领先第二分频时钟信号QWCK，第二分频时钟信号QWCK领先第三分频时钟信号IWCKB，并且第三分频时钟信号IWCKB领先第四分频时钟信号QWCKB。参见例如图6到图11。第一内部分频时钟信号IWCK_SD和第三内部分频时钟信号IWCKB_SD可以被产生为具有第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB的频率的一半的频率，并且可以被产生为具有与时钟信号CLK相同的频率。
参照图8，在时间“Y1”，相位比较电路40可以产生具有逻辑“低(L)”电平的第一相位差检测信号PDIF<1>，因为第四分频时钟信号QWCKB在相位检测时钟信号PDCLK的上升沿具有逻辑“低”电平，该相位检测时钟信号PDCLK的上升沿与时钟信号CLK的下降沿同步。相位比较电路40可以产生具有逻辑“低(L)”电平的第二相位差检测信号PDIF<2>，因为第一内部分频时钟信号IWCK_SD在相位检测时钟信号PDCLK的上升沿具有逻辑“低”电平，该相位检测时钟信号PDCLK的上升沿与时钟信号CLK的下降沿同步。
在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低(L)”电平，则内部电路2可以将第一分频时钟信号IWCK、第二分频时钟信号QWCK、第三分频时钟信号IWCKB和第四分频时钟信号QWCKB的相位视为正常相位。
在第二操作模式中，如果第二相位差检测信号PDIF<2>具有逻辑“低(L)”电平，则内部电路2可以将第一内部分频时钟信号IWCK_SD、第二内部分频时钟信号IWCK_SDB、第三内部分频时钟信号IWCKB_SD和第四内部分频时钟信号IWCKB_SDB的相位视为正常相位。
参照图9，在时间“Y2”，相位比较电路40可以产生具有逻辑“低(L)”电平的第一相位差检测信号PDIF<1>，因为第四分频时钟信号QWCKB在相位检测时钟信号PDCLK的上升沿具有逻辑“低”电平，该相位检测时钟信号PDCLK的上升沿与时钟信号CLK的下降沿同步。相位比较电路40可以产生具有逻辑“高(H)”电平的第二相位差检测信号PDIF<2>，因为第一内部分频时钟信号IWCK_SD在相位检测时钟信号PDCLK的上升沿具有逻辑“高”电平，该相位检测时钟信号PDCLK的上升沿与时钟信号CLK的下降沿同步。
在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低(L)”电平，则内部电路2可以将第一分频时钟信号IWCK、第二分频时钟信号QWCK、第三分频时钟信号IWCKB和第四分频时钟信号QWCKB的相位视为正常相位。
在第二操作模式中，如果第二相位差检测信号PDIF<2>具有逻辑“高(H)”电平，则内部电路2可以将第一内部分频时钟信号IWCK_SD、第二内部分频时钟信号IWCK_SDB、第三内部分频时钟信号IWCKB_SD和第四内部分频时钟信号IWCKB_SDB的相位视为相反相位。
参照图10，在时间“Y3”，相位比较电路40可以产生具有逻辑“高(H)”电平的第一相位差检测信号PDIF<1>，因为第四分频时钟信号QWCKB在相位检测时钟信号PDCLK的上升沿具有逻辑“高”电平，该相位检测时钟信号PDCLK的上升沿与时钟信号CLK的下降沿同步。相位比较电路40可以产生具有逻辑“低(L)”电平的第二相位差检测信号PDIF<2>，因为第三内部分频时钟信号IWCKB_SD在相位检测时钟信号PDCLK的上升沿具有逻辑“低”电平，该相位检测时钟信号PDCLK的上升沿与时钟信号CLK的下降沿同步。
在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高(H)”电平，则内部电路2可以将第一分频时钟信号IWCK、第二分频时钟信号QWCK、第三分频时钟信号IWCKB和第四分频时钟信号QWCKB的相位视为相反相位。
在第二操作模式中，如果第二相位差检测信号PDIF<2>具有逻辑“低(L)”电平，则内部电路2可以将第一内部分频时钟信号IWCK_SD、第二内部分频时钟信号IWCK_SDB、第三内部分频时钟信号IWCKB_SD和第四内部分频时钟信号IWCKB_SDB的相位视为正常相位。
参照图11，在时间“Y4”，相位比较电路40可以产生具有逻辑“高(H)”电平的第一相位差检测信号PDIF<1>，因为第四分频时钟信号QWCKB在相位检测时钟信号PDCLK的上升沿具有逻辑“高”电平，该相位检测时钟信号PDCLK的上升沿与时钟信号CLK的下降沿同步。相位比较电路40可以产生具有逻辑“高(H)”电平的第二相位差检测信号PDIF<2>，因为第三内部分频时钟信号IWCKB_SD在相位检测时钟信号PDCLK的上升沿具有逻辑“高”电平，该相位检测时钟信号PDCLK的上升沿与时钟信号CLK的下降沿同步。
在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高(H)”电平，则内部电路2可以将第一分频时钟信号IWCK、第二分频时钟信号QWCK、第三分频时钟信号IWCKB和第四分频时钟信号QWCKB的相位视为相反相位。
在第二操作模式中，如果第二相位差检测信号PDIF<2>具有逻辑“高(H)”电平，则内部电路2可以将第一内部分频时钟信号IWCK_SD、第二内部分频时钟信号IWCK_SDB、第三内部分频时钟信号IWCKB_SD和第四内部分频时钟信号IWCKB_SDB的相位视为相反相位。
如上所述，根据实施例的半导体器件50可以在第一操作模式中和在第二操作模式中识别通过对数据时钟信号的频率进行分频而产生的分频时钟信号和内部分频时钟信号的相位。
参照图12，根据本教导的另一实施例的半导体器件100可以包括相位差检测电路110、时钟选择电路120、相位变化电路130、读取/写入控制电路140和数据I/O电路150。
相位差检测电路110可以包括命令发生电路111、相位检测时钟发生电路112、分频电路113和相位比较电路114。
命令发生电路111可以与时钟信号CLK同步以从芯片选择信号CS和第一命令/地址信号至第七命令/地址信号CA<1:7>产生内部命令CMP。命令发生电路111可以与时钟信号CLK同步以接收芯片选择信号CS，并且可以产生内部命令CMP，其包括在第一命令/地址信号至第七命令/地址信号CA<1:7>具有预定逻辑电平组合的情况下而产生的脉冲。如果芯片选择信号CS输入到命令发生电路111，则命令发生电路111可以根据第一命令/地址信号至第七命令/地址信号CA<1:7>的逻辑电平组合来产生用于执行读取操作或写入操作的命令脉冲CMD_CLK。尽管命令脉冲CMD_CLK被示出为用于执行图12中的半导体器件100的特定操作的单个信号，但是命令脉冲CMD_CLK可以被设置为各种信号中的一种。例如，命令脉冲CMD_CLK可以被设置为用于读取操作或写入操作的脉冲。对于不同的实施例，命令/地址信号中所包括的比特位的数量可以是不同的。因为在图2中示出了用于产生内部命令CMP的第一命令/地址信号至第七命令/地址信号CA<1:7>的预定逻辑电平组合，所以这里不再重复用于产生内部命令CMP的第一命令/地址信号至第七命令/地址信号CA<1:7>的预定逻辑电平组合的详细描述。
相位检测时钟发生电路112可以与内部命令CMP同步以产生在预定时段期间被使能的相位检测时钟信号PDCLK。如果内部命令CMP的脉冲产生，则相位检测时钟发生电路112可以产生具有与时钟信号CLK相同的相位的相位检测时钟信号PDCLK。相位检测时钟发生电路112可以将内部命令CMP移位以产生相位检测时钟信号PDCLK。在不同的实施例中，可以不同地设置内部命令CMP的移位时间。可以使用与图3中所示的相位检测时钟发生电路20相同的电路来实现相位检测时钟发生电路112。因此，这里不再重复相位检测时钟发生电路112的详细描述。
分频电路113可以根据模式信号MODE的逻辑电平来对数据时钟信号WCK和反相数据时钟信号WCKB的频率进行分频，以产生第一分频时钟信号IWCK、第二分频时钟信号QWCK、第三分频时钟信号IWCKB和第四分频时钟信号QWCKB。根据模式信号MODE的逻辑电平，分频电路113可以对数据时钟信号WCK和反相数据时钟信号WCKB的频率进行分频，以产生第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB，并且可以对第一分频时钟信号IWCK和第三分频时钟信号IWCKB进行分频，以产生第一内部分频时钟信号IWCK_SD、第二内部分频时钟信号IWCK_SDB、第三内部分频时钟信号IWCKB_SD和第四内部分频时钟信号IWCKB_SDB。模式信号MODE可以具有逻辑“低”电平以激活第一操作模式，在该第一操作模式中，第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB被设置为具有与时钟信号CLK相同的频率。模式信号MODE可以具有逻辑“高”电平以激活第二操作模式，在该第二操作模式中第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB被设置为具有时钟信号CLK的频率的两倍的频率，并且第一内部分频时钟信号至第四内部分频时钟信号IWCK_SD、IWCK_SDB、IWCKB_SD和IWCKB_SDB被设置为具有与时钟信号CLK相同的频率。对于一些实施例，数据时钟信号WCK和反相数据时钟信号WCKB可以由外部设备来提供，或者对于其他实施例，数据时钟信号WCK和反相数据时钟信号WCKB可以在半导体器件100中产生。可以使用与图4中所示的分频电路30基本相同的电路来实现分频电路113。因此，这里不再重复对分频电路113的详细描述。
相位比较电路114可以将相位检测时钟信号PDCLK的相位与第四分频时钟信号QWCKB、第一内部分频时钟信号IWCK_SD和第三内部分频时钟信号IWCKB_SD的相位进行比较，以产生第一相位差检测信号PDIF<1>和第二相位差检测信号PDIF<2>。在第一操作模式中，相位比较电路114可以将相位检测时钟信号PDCLK的相位与第四分频时钟信号QWCKB的相位进行比较，以产生第一相位差检测信号PDIF<1>。在第二操作模式中，相位比较电路114可以将相位检测时钟信号PDCLK的相位与第四分频时钟信号QWCKB、第一内部分频时钟信号IWCK_SD和第三内部分频时钟信号IWCKB_SD的相位进行比较，以产生第一相位差检测信号PDIF<1>和第二相位差检测信号PDIF<2>。可以使用与图5中所示的相位比较电路40基本相同的电路来实现相位比较电路114。因此，这里不再重复相位比较电路114的详细描述。
如上所述，相位差检测电路110可以通过将同步于时钟信号CLK从第一命令/地址信号至第七命令/地址信号CA<1:7>产生的相位检测时钟信号PDCLK的相位与通过根据操作模式对数据时钟信号WCK的频率进行分频而产生的第四分频时钟信号QWCKB、第一内部分频时钟信号IWCK_SD和第三内部分频时钟信号IWCKB_SD的相位进行比较，来产生第一相位差检测信号PDIF<1>和第二相位差检测信号PDIF<2>。
时钟选择电路120可以根据第一相位差检测信号PDIF<1>和第二相位差检测信号PDIF<2>的逻辑电平组合来输出第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB以及第一内部分频时钟信号至第四内部分频时钟信号IWCK_SD、IWCK_SDB、IWCKB_SD和IWCKB_SDB中的任何一个作为选择时钟信号SWCK。在下面参照图13来详细描述时钟选择电路120根据第一相位差检测信号PDIF<1>和第二相位差检测信号PDIF<2>的逻辑电平组合来输出第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB以及第一内部分频时钟信号至第四内部分频时钟信号IWCK_SD、IWCK_SDB、IWCKB_SD和IWCKB_SDB中的任何一个作为选择时钟信号SWCK的操作。
时钟选择电路120可以根据第一相位差检测信号PDIF<1>和第二相位差检测信号PDIF<2>的逻辑电平组合来选择第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB以及第一内部分频时钟信号至第四内部分频时钟信号IWCK_SD、IWCK_SDB、IWCKB_SD和IWCKB_SDB中的具有正确相位的信号，并且可以相应地输出所选信号和所选信号的反相信号作为传输时钟信号TWCK和反相传输时钟信号TWCKB。如果第一分频时钟信号IWCK具有正常相位，则具有正确相位的信号可以对应于第一分频时钟信号IWCK，并且第一分频时钟信号IWCK可以被输出作为传输时钟信号TWCK。如果第一分频时钟信号IWCK具有相反相位，则第三分频时钟信号IWCKB可以作为传输时钟信号TWCK输出。如果第二分频时钟信号QWCK具有正常相位，则可以输出第一内部分频时钟信号IWCK_SD或第三内部分频时钟信号IWCKB_SD作为传输时钟信号TWCK。如果第二分频时钟信号QWCK具有相反相位，则可以输出第二内部分频时钟信号IWCK_SDB或第四内部分频时钟信号IWCKB_SDB作为传输时钟信号TWCK。对于不同的实施例，选择第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB以及第一内部分频时钟信号至第四内部分频时钟信号IWCK_SD、IWCK_SDB、IWCKB_SD和IWCKB_SDB中的任何一个以产生传输时钟信号TWCK的方式可以不同。
相位变化电路130可以与选择时钟信号SWCK同步以输出与时钟信号CLK同步的命令脉冲CMD_CLK作为相位变化命令脉冲CMD_WCK。相位变化电路130可以执行跨域操作(domain crossing operation)以产生相位变化命令脉冲CMD_WCK，该跨域操作将具有与时钟信号CLK相同的相位的命令脉冲CMD_CLK的相位改变为选择时钟信号SWCK的相位。
读取/写入控制电路140可以从相位变化命令脉冲CMD_WCK来产生被用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。根据实施例，读取/写入控制电路140可以被实现为同步于相位变化命令脉冲CMD_WCK从传输时钟信号TWCK和反相传输时钟信号TWCKB来产生用于执行写入操作和读取操作的各种信号。
数据I/O电路150可以根据管道输入信号PIN<1:N>和管道输出信号POUT<1:N>来接收或输出数据DQ<1:N>。数据I/O电路150可以根据管道输入信号PIN<1:N>和管道输出信号POUT<1:N>在写入操作期间接收数据DQ<1:N>以将数据DQ<1:N>储存到存储器电路(未示出)中。数据I/O电路150可以根据管道输入信号PIN<1:N>和管道输出信号POUT<1:N>在读取操作期间输出储存在存储器电路中的数据DQ<1:N>。
参照图13来描述在第一操作模式和第二操作模式中根据第一相位差检测信号和第二相位差检测信号PDIF<1:2>的各种逻辑电平组合而被输出作为选择时钟信号SWCK的分频时钟信号。在图13中，“X”意指“无关状态(don’t care state)”。
在第一操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低”电平，则可以输出第一分频时钟信号IWCK作为选择时钟信号SWCK。在这种情况下，第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB的相位可以被视为正常相位。
在第一操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高”电平，则可以输出第三分频时钟信号IWCKB作为选择时钟信号SWCK。在这种情况下，第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB的相位可以被视为相反相位。
在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低”电平并且第二相位差检测信号PDIF<2>具有逻辑“低”电平，则第一内部分频时钟信号IWCK_SD可以被输出作为选择时钟信号SWCK。在这种情况下，第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB的相位可以被视为正常相位，并且第一内部分频时钟信号至第四内部分频时钟信号IWCK_SD、IWCK_SDB、IWCKB_SD和IWCKB_SDB的相位可以被视为正常相位。
在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低”电平并且第二相位差检测信号PDIF<2>具有逻辑“高”电平，则第二内部分频时钟信号IWCK_SDB可以被输出作为选择时钟信号SWCK。在这种情况下，第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB的相位可以被视为正常相位，并且第一内部分频时钟信号至第四内部分频时钟信号IWCK_SD、IWCK_SDB、IWCKB_SD和IWCKB_SDB可以被视为相反相位。
在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高”电平并且第二相位差检测信号PDIF<2>具有逻辑“低”电平，则第三内部分频时钟信号IWCKB_SD可以被输出作为选择时钟信号SWCK。在这种情况下，第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB的相位可以被视为相反相位，并且第一内部分频时钟信号至第四内部分频时钟信号IWCK_SD、IWCK_SDB、IWCKB_SD和IWCKB_SDB的相位可以视为正常相位。
在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高”电平并且第二相位差检测信号PDIF<2>具有逻辑“高”电平，则第四内部分频时钟信号IWCKB_SDB可以被输出作为选择时钟信号SWCK。在这种情况下，第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB的相位可以被视为相反相位，并且第一内部分频时钟信号至第四内部分频时钟信号IWCK_SD、IWCK_SDB、IWCKB_SD和IWCKB_SDB可以被视为相反相位。
如上所述，根据实施例，半导体器件100可以在第一操作模式中和在第二操作模式中识别通过对数据时钟信号的频率进行分频而产生的分频时钟信号和内部分频时钟信号的相位。另外，半导体器件100可以在第一操作模式中和在第二操作模式中通过执行跨域操作来执行写入操作和读取操作，该跨域操作将具有与时钟信号相同的相位的命令脉冲的相位改变为选择时钟信号的相位。
参照图14，根据又一实施例的半导体器件200可以包括相位差检测电路210、相位变化电路220、读取/写入控制电路230和数据I/O电路240。
相位差检测电路210可以包括命令发生电路211、相位检测时钟发生电路212、分频电路213和相位比较电路214。
命令发生电路211可以与时钟信号CLK同步以从芯片选择信号CS和第一命令/地址信号至第七命令/地址信号CA<1:7>产生内部命令CMP。如果内部命令CMP产生，则命令发生电路211可以产生具有与时钟信号CLK相同的相位的命令脉冲CMD_CLK。可以使用与图12中所示的命令发生电路111基本相同的电路来实现命令发生电路211。因此，这里不再重复命令发生电路211的详细描述。
相位检测时钟发生电路212可以与内部命令CMP同步以产生在预定时段期间被使能的相位检测时钟信号PDCLK。可以使用与图12中所示的相位检测时钟发生电路112相同的电路来实现相位检测时钟发生电路212。因此，这里不再重复相位检测时钟发生电路212的详细描述。
分频电路213可以根据模式信号MODE的逻辑电平来对数据时钟信号WCK和反相数据时钟信号WCKB的频率进行分频，以产生第一分频时钟信号IWCK、第二分频时钟信号QWCK、第三分频时钟信号IWCKB和第四分频时钟信号QWCKB。根据模式信号MODE的逻辑电平，分频电路213可以对数据时钟信号WCK和反相数据时钟信号WCKB的频率进行分频，以产生第一分频时钟信号至第四分频时钟信号IWCK、QWCK、IWCKB和QWCKB，并且可以对第一分频时钟信号IWCK和第三分频时钟信号IWCKB进行分频，以产生第一内部分频时钟信号IWCK_SD、第二内部分频时钟信号IWCK_SDB、第三内部分频时钟信号IWCKB_SD和第四内部分频时钟信号IWCKB_SDB。可以使用与图12所示的分频电路113基本相同的电路来实现分频电路213。因此，这里不再重复分频电路213的详细描述。
相位比较电路214可以将相位检测时钟信号PDCLK的相位与第四分频时钟信号QWCKB、第一内部分频时钟信号IWCK_SD和第三内部分频时钟信号IWCKB_SD的相位进行比较，以产生第一相位差分检测信号PDIF<1>和第二相位差检测信号PDIF<2>。可以使用与图12中所示的相位比较电路114基本相同的电路来实现相位比较电路214。因此，这里不再重复相位比较电路214的详细描述。
如上所述，相位差检测电路210可以通过将同步于时钟信号CLK从第一命令/地址信号至第七命令/地址信号CA<1:7>产生的相位检测时钟信号PDCLK的相位与通过根据操作模式对数据时钟信号WCK的频率进行分频而产生的第四分频时钟信号QWCKB、第一内部分频时钟信号IWCK_SD和第三内部分频时钟信号IWCKB_SD的相位进行比较，来产生第一相位差检测信号PDIF<1>和第二相位差检测信号PDIF<2>。
相位变化电路220可以包括第一相位变化电路221、第二相位变化电路222、第三相位变化电路223和第四相位变化电路224。
在第一操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低”电平，则第一相位变化电路221可以与第一分频时钟信号IWCK同步以输出命令脉冲CMD_CLK作为第一相位变化命令脉冲CMD_WCK<1>。在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低”电平且第二相位差检测信号PDIF<2>具有逻辑“低”电平，则第一相位变化电路221可以与第一内部分频时钟信号IWCK_SD同步以输出命令脉冲CMD_CLK作为第一相位变化命令脉冲CMD_WCK<1>。第一相位变化电路221可以执行跨域操作以产生第一相位变化命令脉冲CMD_WCK<1>，该跨域操作将具有与时钟信号CLK相同的相位的命令脉冲CMD_CLK的相位改变为第一分频时钟信号IWCK或第一内部分频时钟信号IWCK_SD的相位。
在第一操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低”电平，则第二相位变化电路222可以与第一分频时钟信号IWCK同步以输出命令脉冲CMD_CLK作为第二相位变化命令脉冲CMD_WCK<2>。在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低”电平且第二相位差检测信号PDIF<2>具有逻辑“高”电平，则第二相位变化电路222可以与第二内部分频时钟信号IWCK_SDB同步以输出命令脉冲CMD_CLK作为第二相位变化命令脉冲CMD_WCK<2>。第二相位变化电路222可以执行跨域操作以产生第二相位变化命令脉冲CMD_WCK<2>，该跨域操作将具有与时钟信号CLK相同的相位的命令脉冲CMD_CLK的相位改变为第一分频时钟信号IWCK或第二内部分频时钟信号IWCK_SDB的相位。
在第一操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高”电平，则第三相位变化电路223可以与第三分频时钟信号IWCKB同步以输出命令脉冲CMD_CLK作为第三相位变化命令脉冲CMD_WCK<3>。在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高”电平并且第二相位差检测信号PDIF<2>具有逻辑“低”电平，则第三相位变化电路223可以与第三内部分频时钟信号IWCKB_SD同步以输出命令脉冲CMD_CLK作为第三相位变化命令脉冲CMD_WCK<3>。第三相位变化电路223可以执行跨域操作以产生第三相位变化命令脉冲CMD_WCK<3>，该跨域操作将具有与时钟信号CLK相同的相位的命令脉冲CMD_CLK的相位改变为第三分频时钟信号IWCKB或第三内部分频时钟信号IWCKB_SD的相位。
在第一种操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高”电平，则第四相位变化电路224可以与第三分频时钟信号IWCKB同步以输出命令脉冲CMD_CLK作为第四相位变化命令脉冲CMD_WCK<4>。在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高”电平并且第二相位差检测信号PDIF<2>具有逻辑“高”电平，则第四相位变化电路224可以与第四内部分频时钟信号IWCKB_SDB同步，以输出命令脉冲CMD_CLK作为第四相位变化命令脉冲CMD_WCK<4>。第四相位变化电路224可以执行跨域操作以产生第四相位变化命令脉冲CMD_WCK<4>，该跨域操作将具有与时钟信号CLK相同的相位的命令脉冲CMD_CLK的相位改变为第三分频时钟信号IWCKB或第四内部分频时钟信号IWCKB_SDB的相位。
读取/写入控制电路230可以包括第一读取/写入控制电路231、第二读取/写入控制电路232、第三读取/写入控制电路233和第四读取/写入控制电路234。
在第一操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低”电平，则第一读取/写入控制电路231可以与第一相位变化命令脉冲CMD_WCK<1>同步以产生被用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。在另一个实施例中，在第一操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低”电平，则第一读取/写入控制电路231可以与第一分频时钟信号IWCK同步以产生用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低”电平并且第二相位差检测信号PDIF<2>具有逻辑“低”电平，则第一读取/写入控制电路231可以与第一相位变化命令脉冲CMD_WCK<1>同步以产生用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。在另一个实施例中，在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低”电平并且第二相位差检测信号PDIF<2>具有逻辑“低”电平，则第一读取/写入控制电路231可以与第一分频时钟信号IWCK同步以产生用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。
在第一操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低”电平，则第二读取/写入控制电路232可以与第二相位变化命令脉冲CMD_WCK<2>同步以产生用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。在另一个实施例中，在第一操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低”电平，则第二读取/写入控制电路232可以与第一分频时钟信号IWCK同步以产生用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低”电平并且第二相位差检测信号PDIF<2>具有逻辑“高”电平，则第二读取/写入控制电路232可以与第二相位变化命令脉冲CMD_WCK<2>同步以产生用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。在另一个实施例中，在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“低”电平并且第二相位差检测信号PDIF<2>具有逻辑“高”电平，则第二读取/写入控制电路232可以与第一分频时钟信号IWCK同步以产生用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。
在第一操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高”电平，则第三读取/写入控制电路233可以与第三相位变化命令脉冲CMD_WCK<3>同步以产生用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。在另一个实施例中，在第一操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高”电平，则第三读取/写入控制电路233可以与第三分频时钟信号IWCKB同步以产生用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高”电平并且第二相位差检测信号PDIF<2>具有逻辑“低”电平，则第三读取/写入控制电路233可以与第三相位变化命令脉冲CMD_WCK<3>同步以产生用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。在另一个实施例中，在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高”电平并且第二相位差检测信号PDIF<2>具有逻辑“低”电平，则第三读取/写入控制电路233可以与第三分频时钟信号IWCKB同步以产生用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。
在第一操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高”电平，则第四读取/写入控制电路234可以与第四相位变化命令脉冲CMD_WCK<4>同步以产生用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。在另一个实施例中，在第一操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高”电平，则第四读取/写入控制电路234可以与第三分频时钟信号IWCKB同步以产生用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高”电平并且第二相位差检测信号PDIF<2>具有逻辑“高”电平，则第四读取/写入控制电路234可以与第四相位变化命令脉冲CMD_WCK<4>同步以产生用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。在另一个实施例中，在第二操作模式中，如果第一相位差检测信号PDIF<1>具有逻辑“高”电平并且第二相位差检测信号PDIF<2>具有逻辑“高”电平，则第四读取/写入控制电路234可以与第三分频时钟信号IWCKB同步以产生用于执行写入操作和读取操作的管道输入信号PIN<1:N>和管道输出信号POUT<1:N>。
数据I/O电路240可以根据管道输入信号PIN<1:N>和管道输出信号POUT<1:N>来接收或输出数据DQ<1:N>。可以使用与图12中所示的数据I/O电路150基本相同的电路来实现数据I/O电路240。因此，这里不再重复数据I/O电路240的详细描述。
如上所述，根据另一实施例的半导体器件200可以在第一操作模式中和在第二操作模式中识别通过对数据时钟信号的频率进行分频而产生的分频时钟信号和内部分频时钟信号的相位。另外，半导体器件200可以在第一操作模式中和在第二操作模式中通过执行跨域操作来执行写入操作和读取操作，该跨域操作将具有与时钟信号相同的相位的命令脉冲的相位改变为选择时钟信号的相位。
参照图15，根据又一实施例的半导体器件1000可以包括命令控制电路1101、潜伏时间/突发控制电路1102、操作控制电路1103、输入/输出(I/O)控制电路1104、数据I/O电路1105和DRAM核心1106。
命令控制电路1101可以包括输入驱动电路1111、芯片选择信号缓冲器1112、命令/地址缓冲器1113、命令解码器1114和掉电控制电路1115。输入驱动电路1111可以接收并驱动芯片选择信号CS以将芯片选择信号CS传送到掉电控制电路1115。芯片选择信号缓冲器1112可以基于芯片选择参考电压VREF_CS来缓冲芯片选择信号CS。命令/地址缓冲器1113可以基于命令/地址参考电压VREF_CA来缓冲命令/地址信号CA<0:6>。命令解码器1114可以基于由芯片选择信号缓冲器1112缓冲的芯片选择信号CS来对由命令/地址缓冲器1113缓冲的命令/地址信号CA<0:6>进行解码，以产生被用于半导体器件1000的操作的各种命令。掉电控制电路1115可以基于由输入驱动电路1111驱动的芯片选择信号CS和由命令解码器1114产生的命令来控制掉电模式。
潜伏时间/突发控制电路1102可以包括突发长度信息发生器1121、写入潜伏时间控制器1122和突发长度控制电路1123。突发长度信息发生器1121可以基于由命令解码器1114产生的命令来产生用于控制突发长度操作的信息。写入潜伏时间控制器1122可以根据基于命令解码器1114而产生的命令的写入潜伏时间来执行控制操作。突发长度控制电路1123可以包括储存从突发长度信息发生器1121输出的信息的信息储存电路1125。突发长度控制电路1123可以包括突发长度控制器1126，其用于基于由命令解码器1114产生的命令、从写入潜伏时间控制器1122输出的信号、以及从突发长度信息发生器1121输出的信息来控制突发长度操作。突发长度控制电路1123可以包括突发结束控制器1127，其用于基于由命令解码器1114产生的命令、从写入潜伏时间控制器1122输出的信号、以及从突发长度信息发生器1121输出的信息来控制突发结束操作。
操作控制电路1103可以包括读取/写入控制器1131、地址控制器1132、自动预充电控制器1133和行路径控制器1134，以产生用于控制读取操作和写入操作的读取/写入控制信号RD/WR_Control，以及用于控制激活操作、预充电操作和刷新操作的行路径控制信号ACT/PCG/REF_Control。如果时钟信号CK_t和CK_c被激活，则读取/写入控制器1131可以基于从潜伏时间/突发控制电路1102输出的信号和从地址控制器1132输出的信号来控制读取操作和写入操作。地址控制器1132可以基于从潜伏时间/突发控制电路1102输出的信号来控制地址的产生。如果时钟信号CK_t和CK_c被激活，则自动预充电控制器1133可以基于从潜伏时间/突发控制电路1102输出的信号来控制自动预充电操作。行路径控制器1134可以基于由命令解码器1114产生的命令来控制行路径。
I/O控制电路1104可以包括第一时钟缓冲器1141、时钟使能信号发生器1142、第二时钟缓冲器1143、第一分频器1144、第二分频器1145、内部时钟驱动器1146、I/O控制器1147和数据路径控制器1148。第一时钟缓冲器1141可以接收并缓冲时钟信号CK_t和CK_c。在由第一时钟缓冲器1141缓冲的时钟信号CK_t和CK_c被激活之后，时钟使能信号发生器1142可以产生时钟使能信号。第二时钟缓冲器1143可以接收并缓冲用于数据的输入和输出的数据时钟信号WCK和WCKB。第一分频器1144可以对由第二时钟缓冲器1143缓冲的数据时钟信号WCK和WCKB进行分频。第二分频器1145可以接收第一分频器1144的输出信号并对其进行分频。内部时钟驱动器1146可以接收第一分频器1144的输出信号并对其进行分频，以产生内部数据时钟信号IWCK[0:3]。I/O控制器1147可以接收由第二分频器1145分频的信号和由内部时钟驱动器1146产生的内部数据时钟信号IWCK[0:3]，以控制数据的输入和输出。数据路径控制器1148可以基于从I/O控制器1147输出的信号和由内部时钟驱动器1146产生的内部数据时钟信号IWCK[0:3]来控制在数据的输入和输出中使用的数据路径。I/O控制电路1104可以具有与参照图1至图14描述的半导体器件中的任何一个基本相同的功能，除了其I/O信号之外。也就是说，I/O控制电路1104可以被参照图1至图14描述的半导体器件中的任何一个代替以执行跨域操作。因此，I/O控制电路1104可以控制在数据的输入和输出中使用的数据路径。
数据I/O电路1105可以包括接收器1151、解串器1152、写入驱动器1153、写入多路复用器1154、读取多路复用器1155、读取驱动器1156、串行器1157和发送器1158。接收器1151可以与内部数据时钟信号IWCK[0：3]同步以基于数据参考电压VREF_DQ来接收传输数据DQ。解串器1152可以将通过接收器1151串行输入的传输数据DQ转换为并行数据。写入驱动器1153可以驱动并行数据以将被驱动的并行数据传送至写入多路复用器1154。写入多路复用器1154可以利用I/O线使用多路复用技术来将由写入驱动器1153驱动的数据传送到DRAM核心1106。读取多路复用器1155可以在读取操作期间使用多路复用技术将从DRAM核心1106输出的数据通过I/O线输出到读取驱动器1156。读取驱动器1156可以驱动通过读取多路复用器1155从DRAM核心1106输出的数据，以将被驱动的数据输出到串行器1157。串行器1157可以将从读取驱动器1156输出的数据转换为串行数据。发送器1158可以输出由串行器1157转换的串行数据作为传输数据DQ。
DRAM核心1106可以基于读取/写入控制信号RD/WR_Control来执行用于通过数据I/O电路1105输出或接收数据的读取操作或写入操作。DRAM核心1106可以基于行路径控制信号ACT/PCG/REF_Control来执行激活操作、预充电操作或刷新操作。

Claims (27)

1.一种半导体器件，包括：
相位差检测电路，其被配置为：通过将同步于时钟信号从命令/地址信号产生的相位检测时钟信号的相位与通过根据操作模式对数据时钟信号的频率进行分频而产生的分频时钟信号和内部分频时钟信号的相位进行比较，来产生第一相位差检测信号和第二相位差检测信号；以及
内部电路，其被配置为根据所述第一相位差检测信号和所述第二相位差检测信号的逻辑电平组合来识别所述分频时钟信号和所述内部分频时钟信号的相位。
2.如权利要求1所述的半导体器件，
其中，所述操作模式包括第一操作模式和第二操作模式；以及
其中，所述相位差检测电路被配置为：在所述第一操作模式中，将所述相位检测时钟信号的相位与所述分频时钟信号的相位进行比较，以产生所述第一相位差检测信号；以及被配置为：在所述第二操作模式中，将所述相位检测时钟信号的相位与所述内部分频时钟信号的相位进行比较，以产生所述第二相位差检测信号。
3.如权利要求1所述的半导体器件，
其中，所述操作模式包括第一操作模式和第二操作模式；
其中，在所述第一操作模式中，所述分频时钟信号具有与所述时钟信号相同的频率；以及
其中，在所述第二操作模式中，所述分频时钟信号具有所述时钟信号的频率的两倍的频率，并且所述内部分频时钟信号具有与所述时钟信号相同的频率。
4.如权利要求1所述的半导体器件，其中，所述相位差检测电路包括：
命令发生电路，其被配置为同步于所述时钟信号来产生内部命令，所述内部命令包括当芯片选择信号和所述命令/地址信号具有预定逻辑电平组合时产生的脉冲；
相位检测时钟发生电路，其被配置为同步于所述内部命令来产生在预定时段期间被使能的所述相位检测时钟信号；
分频电路，其被配置为根据模式信号的逻辑电平来对所述数据时钟信号的频率进行分频，以产生所述分频时钟信号和所述内部分频时钟信号；以及
相位比较电路，其被配置为将所述相位检测时钟信号的相位与所述分频时钟信号和所述内部分频时钟信号的相位进行比较，以产生所述第一相位差检测信号和所述第二相位差检测信号。
5.如权利要求4所述的半导体器件，其中，所述相位检测时钟发生电路包括：
选择信号发生电路，其被配置为产生第一选择信号和第二选择信号，所述第一选择信号和所述第二选择信号中的一个根据模式寄存器信号而被选择性地使能；
移位寄存器，其被配置为将所述内部命令移位与所述时钟信号的周期的“M”倍相对应的时段，以产生第一移位命令和第二移位命令，其中，“M”是自然数；以及
选择/传输电路，其被配置为根据所述第一选择信号和所述第二选择信号来输出所述第一移位命令和所述第二移位命令中的任何一个作为所述相位检测时钟信号。
6.如权利要求4所述的半导体器件，其中，所述分频电路包括：
内部时钟发生电路，其被配置为与所述数据时钟信号同步以产生内部时钟信号和反相内部时钟信号，所述内部时钟信号和所述反相内部时钟信号具有根据所述模式信号的逻辑电平而变化的频率；
第一分频电路，其被配置为对所述内部时钟信号和所述反相内部时钟信号的频率进行分频，以产生所述分频时钟信号；以及
第二分频电路，其被配置为根据所述模式信号的逻辑电平来对所述分频时钟信号的频率进行分频，以产生所述内部分频时钟信号。
7.如权利要求4所述的半导体器件，其中，所述相位比较电路包括：
延迟电路，其被配置为延迟所述分频时钟信号以产生第一延迟信号，并且被配置为延迟所述内部分频时钟信号以产生第二延迟信号；以及
同步电路，其被配置为与所述相位检测时钟信号同步地锁存所述第一延迟信号以产生所述第一相位差检测信号，并且被配置为与所述相位检测时钟信号同步地锁存所述第二延迟信号以产生所述第二相位差检测信号。
8.一种半导体器件，包括：
分频电路，其被配置为：根据用于设置第一操作模式或第二操作模式的模式信号的逻辑电平来对数据时钟信号的频率进行分频，以产生具有变化的频率的第一分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号以及第一内部分频时钟信号、第二内部分频时钟信号、第三内部分频时钟信号和第四内部分频时钟信号；并且被配置为输出所述第四分频时钟信号、所述第一内部分频时钟信号和所述第三内部分频时钟信号；以及
相位比较电路，其被配置为：将同步于时钟信号而产生的相位检测时钟信号的相位与所述第四分频时钟信号的相位进行比较，以产生第一相位差检测信号；并且被配置为：将所述相位检测时钟信号的相位与所述第一内部分频时钟信号和所述第三内部分频时钟信号的相位进行比较，以产生第二相位差检测信号。
9.如权利要求8所述的半导体器件，
其中，所述相位比较电路被配置为：在所述第一操作模式中，将所述相位检测时钟信号的相位与所述第四分频时钟信号的相位进行比较，以产生所述第一相位差检测信号；以及
其中，所述相位比较电路被配置为：在所述第二操作模式中，将所述相位检测时钟信号的相位与所述第四分频时钟信号以及所述第一内部分频时钟信号和所述第三内部分频时钟信号的相位进行比较，以产生所述第一相位差检测信号和所述第二相位差检测信号。
10.如权利要求8所述的半导体器件，
其中，在所述第一操作模式中，所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号被产生为具有与所述时钟信号相同的频率；以及
其中，在所述第二操作模式中，所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号被产生为具有所述时钟信号的频率的两倍的频率，并且所述第一内部分频时钟信号、所述第二内部分频时钟信号、所述第三内部分频时钟信号和所述第四内部分频时钟信号被产生为具有与所述时钟信号相同的频率。
11.如权利要求8所述的半导体器件，其中，所述分频电路包括：
内部时钟发生电路，其被配置为与所述数据时钟信号同步以产生内部时钟信号和反相内部时钟信号，所述内部时钟信号和所述反相内部时钟信号具有根据所述模式信号的逻辑电平而变化的频率；
第一分频电路，其被配置为对所述内部时钟信号和所述反相内部时钟信号的频率进行分频，以产生所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号；以及
第二分频电路，其被配置为根据所述模式信号的逻辑电平对所述第一分频时钟信号和所述第三分频时钟信号的频率进行分频，以产生所述第一内部分频时钟信号、所述第二内部分频时钟信号、所述第三内部分频时钟信号和所述第四内部分频时钟信号。
12.如权利要求8所述的半导体器件，其中，所述相位比较电路包括：
延迟电路，其被配置为延迟所述第四分频时钟信号以产生第一延迟信号，被配置为延迟所述第一内部分频时钟信号以产生第二延迟信号，以及被配置为延迟所述第三内部分频时钟信号以产生第三延迟信号；以及
同步电路，其被配置为与所述相位检测时钟信号同步地锁存所述第一延迟信号以产生所述第一相位差检测信号，并且被配置为与所述相位检测时钟信号同步地锁存所述第二延迟信号和所述第三延迟信号以产生所述第二相位差检测信号。
13.如权利要求12所述的半导体器件，其中，所述延迟电路包括：
第一延迟电路，其被配置为延迟所述第四分频时钟信号以产生所述第一延迟信号；
第二延迟电路，其被配置为延迟所述第一内部分频时钟信号以产生所述第二延迟信号；以及
第三延迟电路，其被配置为延迟所述第三内部分频时钟信号以产生所述第三延迟信号，
其中，所述第一延迟电路、所述第二延迟电路和所述第三延迟电路每一者具有相同的延迟时间。
14.如权利要求12所述的半导体器件，
其中，所述同步电路被配置为：当所述第一相位差检测信号具有第一逻辑电平时，从所述第二延迟信号产生所述第二相位差检测信号；以及
其中，所述同步电路被配置为：当所述第一相位差检测信号具有第二逻辑电平时，从所述第三延迟信号产生所述第二相位差检测信号。
15.如权利要求12所述的半导体器件，其中，所述同步电路包括：
第一锁存电路，其被配置为：与所述相位检测时钟信号同步地锁存所述第一延迟信号，以产生所述第一相位差检测信号；
第二锁存电路，其被配置为：与所述相位检测时钟信号同步地锁存所述第二延迟信号，以产生第一传输信号；
第三锁存电路，其被配置为：与所述相位检测时钟信号同步地锁存所述第三延迟信号，以产生第二传输信号；以及
多路复用器，其被配置为：当所述第一相位差检测信号具有第一逻辑电平时，输出所述第一传输信号作为所述第二相位差检测信号；并且被配置为：当所述第一相位差检测信号具有第二逻辑电平时，输出所述第二传输信号作为所述第二相位差检测信号。
16.一种半导体器件，包括：
相位差检测电路，其被配置为：通过将同步于时钟信号从命令/地址信号产生的相位检测时钟信号的相位与通过根据操作模式对数据时钟信号的频率进行分频而产生的第一分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号以及第一内部分频时钟信号、第二内部分频时钟信号、第三内部分频时钟信号和第四内部分频时钟信号的相位进行比较，来产生第一相位差检测信号和第二相位差检测信号；并且被配置为产生具有与所述时钟信号相同的相位的命令脉冲；
时钟选择电路，其被配置为：根据所述第一相位差检测信号和所述第二相位差检测信号的逻辑电平组合来输出所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号以及所述第一内部分频时钟信号、所述第二内部分频时钟信号、所述第三内部分频时钟信号和所述第四内部分频时钟信号中的任何一个作为选择时钟信号；以及
相位变化电路，其被配置为执行跨域操作以产生相位变化命令脉冲，所述跨域操作将所述命令脉冲的相位改变为所述选择时钟信号的相位。
17.如权利要求16所述的半导体器件，
其中，所述操作模式包括第一操作模式和第二操作模式；以及
其中，所述相位差检测电路被配置为：在所述第一操作模式中，将所述相位检测时钟信号的相位与所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号的相位进行比较，以产生所述第一相位差检测信号；并且被配置为：在所述第二操作模式中，将所述相位检测时钟信号的相位与所述第一内部分频时钟信号、所述第二内部分频时钟信号、所述第三内部分频时钟信号和所述第四内部分频时钟信号的相位进行比较，以产生所述第二相位差检测信号。
18.如权利要求16所述的半导体器件，
其中，所述操作模式包括第一操作模式和第二操作模式；
其中，在所述第一操作模式中，所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号具有与所述时钟信号相同的频率；以及
其中，在所述第二操作模式中，所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号具有所述时钟信号的频率的两倍的频率，并且所述第一内部分频时钟信号、所述第二内部分频时钟信号、所述第三内部分频时钟信号和所述第四内部分频时钟信号具有与所述时钟信号相同的频率。
19.如权利要求16所述的半导体器件，其中，所述相位差检测电路包括：
命令发生电路，其被配置为：与所述时钟信号同步以产生内部命令，所述内部命令包括当芯片选择信号和所述命令/地址信号具有预定逻辑电平组合时产生的脉冲；并且被配置为当所述内部命令产生时产生所述命令脉冲；
相位检测时钟发生电路，其被配置为与所述内部命令同步以产生在预定时段期间被使能的所述相位检测时钟信号；
分频电路，其被配置为根据模式信号的逻辑电平来对所述数据时钟信号的频率进行分频，以产生所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号以及所述第一内部分频时钟信号、所述第二内部分频时钟信号、所述第三内部分频时钟信号和所述第四内部分频时钟信号；以及
相位比较电路，其被配置为将所述相位检测时钟信号的相位与所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号以及所述第一内部分频时钟信号、所述第二内部分频时钟信号、所述第三内部分频时钟信号和所述第四内部分频时钟信号的相位进行比较，以产生所述第一相位差检测信号和所述第二相位差检测信号。
20.如权利要求16所述的半导体器件，还包括：
读取/写入控制电路，其被配置为与所述相位变化命令脉冲同步以产生管道输入信号和管道输出信号；以及
数据输入/输出I/O电路，其被配置为根据所述管道输入信号和所述管道输出信号来接收或输出数据。
21.一种半导体器件，包括：
相位差检测电路，其被配置为：通过将同步于时钟信号从命令/地址信号产生的相位检测时钟信号的相位与通过根据操作模式对数据时钟信号的频率进行分频而产生的第一分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号以及第一内部分频时钟信号、第二内部分频时钟信号、第三内部分频时钟信号和第四内部分频时钟信号的相位进行比较，来产生第一相位差检测信号和第二相位差检测信号；并且被配置为产生具有与所述时钟信号相同的相位的命令脉冲；以及
相位变化电路，其被配置为通过根据所述第一相位差检测信号和所述第二相位差检测信号的逻辑电平组合而执行跨域操作来产生第一相位变化命令脉冲、第二相位变化命令脉冲、第三相位变化命令脉冲和第四相位变化命令脉冲，所述跨域操作将所述命令脉冲的相位改变为所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号以及所述第一内部分频时钟信号、所述第二内部分频时钟信号、所述第三内部分频时钟信号和所述第四内部分频时钟信号的相位中的任何一个。
22.如权利要求21所述的半导体器件，
其中，所述操作模式包括第一操作模式和第二操作模式；以及
其中，所述相位差检测电路被配置为：在所述第一操作模式中，将所述相位检测时钟信号的相位与所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号的相位进行比较，以产生所述第一相位差检测信号；并且被配置为：在所述第二操作模式中，将所述相位检测时钟信号的相位与所述第一内部分频时钟信号、所述第二内部分频时钟信号、所述第三内部分频时钟信号和所述第四内部分频时钟信号的相位进行比较，以产生所述第二相位差检测信号。
23.如权利要求21所述的半导体器件，
其中，所述操作模式包括第一操作模式和第二操作模式；
其中，在所述第一操作模式中，所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号具有与所述时钟信号相同的频率；以及
其中，在所述第二操作模式中，所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号具有所述时钟信号的频率的两倍的频率，并且所述第一内部分频时钟信号、所述第二内部分频时钟信号、所述第三内部分频时钟信号和所述第四内部分频时钟信号具有与所述时钟信号相同的频率。
24.如权利要求21所述的半导体器件，其中，所述相位差检测电路包括：
命令发生电路，其被配置为：与所述时钟信号同步以产生内部命令，所述内部命令包括当芯片选择信号和所述命令/地址信号具有预定逻辑电平组合时产生的脉冲；并且被配置为当所述内部命令产生时产生所述命令脉冲；
相位检测时钟发生电路，其被配置为与所述内部命令同步以产生在预定时段期间被使能的所述相位检测时钟信号；
分频电路，其被配置为：根据模式信号的逻辑电平来对所述数据时钟信号的频率进行分频，以产生所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号以及所述第一内部分频时钟信号、所述第二内部分频时钟信号、所述第三内部分频时钟信号和所述第四内部分频时钟信号；以及
相位比较电路，其被配置为：将所述相位检测时钟信号的相位与所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号以及所述第一内部分频时钟信号、所述第二内部分频时钟信号、所述第三内部分频时钟信号和所述第四内部分频时钟信号的相位进行比较，以产生所述第一相位差检测信号和所述第二相位差检测信号。
25.如权利要求21所述的半导体器件，
其中，所述操作模式包括第一操作模式和第二操作模式；以及
其中，所述相位变化电路包括：
第一相位变化电路，其被配置为：在所述第一操作模式中，当所述第一相位差检测信号具有第一逻辑电平时，与所述第一分频时钟信号同步以输出所述命令脉冲作为所述第一相位变化命令脉冲；并且被配置为：在所述第二操作模式中，当所述第一相位差检测信号具有所述第一逻辑电平并且所述第二相位差检测信号具有所述第一逻辑电平时，与所述第一内部分频时钟信号同步以输出所述命令脉冲作为所述第一相位变化命令脉冲；
第二相位变化电路，其被配置为：在所述第二操作模式中，当所述第一相位差检测信号具有所述第一逻辑电平并且所述第二相位差检测信号具有第二逻辑电平时，与所述第二内部分频时钟信号同步以输出所述命令脉冲作为所述第二相位变化命令脉冲；
第三相位变化电路，被配置为：在所述第一操作模式中，当所述第一相位差检测信号具有所述第二逻辑电平时，与所述第三分频时钟信号同步以输出所述命令脉冲作为所述第三相位变化命令脉冲；并且被配置为：在所述第二操作模式中，当所述第一相位差检测信号具有所述第二逻辑电平并且所述第二相位差检测信号具有所述第一逻辑电平时，与所述第三内部分频时钟信号同步以输出所述命令脉冲作为所述第三相位变化命令脉冲；以及
第四相位变化电路，其被配置为：在所述第二操作模式中，当所述第一相位差检测信号具有所述第二逻辑电平并且所述第二相位差检测信号具有所述第二逻辑电平时，与所述第四内部分频时钟信号同步以输出所述命令脉冲作为所述第四相位变化命令脉冲。
26.如权利要求21所述的半导体器件，还包括：
读取/写入控制电路，其被配置为与所述第一相位变化命令脉冲、所述第二相位变化命令脉冲、所述第三相位变化命令脉冲和所述第四相位变化命令脉冲同步，以产生管道输入信号和管道输出信号；以及
数据输入/输出I/O电路，其被配置为根据所述管道输入信号和所述管道输出信号来接收或输出数据。
27.如权利要求26所述的半导体器件，
其中，所述操作模式包括第一操作模式和第二操作模式；以及
其中，所述读取/写入控制电路包括：
第一读取/写入控制电路，其被配置为：在所述第一操作模式中，当所述第一相位差检测信号具有第一逻辑电平时，与所述第一相位变化命令脉冲同步以产生所述管道输入信号和所述管道输出信号；并且被配置为：在所述第二操作模式中，当所述第一相位差检测信号具有所述第一逻辑电平并且所述第二相位差检测信号具有所述第一逻辑电平时，与所述第一相位变化命令脉冲同步以产生所述管道输入信号和所述管道输出信号；
第二读取/写入控制电路，其被配置为：在所述第二操作模式中，当所述第一相位差检测信号具有所述第一逻辑电平并且所述第二相位差检测信号具有第二逻辑电平时，与所述第二相位变化命令脉冲同步以产生所述管道输入信号和所述管道输出信号；
第三读取/写入控制电路，其被配置为：在所述第一操作模式中，当所述第一相位差检测信号具有所述第二逻辑电平时，与所述第三相位变化命令脉冲同步以产生所述管道输入信号和所述管道输出信号；并且被配置为：在所述第二操作模式中，当所述第一相位差检测信号具有所述第二逻辑电平并且所述第二相位差检测信号具有所述第一逻辑电平时，与所述第三相位变化命令脉冲同步以产生所述管道输入信号和所述管道输出信号；以及
第四读取/写入控制电路，其被配置为：在所述第二操作模式中，当所述第一相位差检测信号具有所述第二逻辑电平并且所述第二相位差检测信号具有所述第二逻辑电平时，与所述第四相位变化命令脉冲同步以产生所述管道输入信号和所述管道输出信号。
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