JPH07141889A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07141889A JPH07141889A JP15085293A JP15085293A JPH07141889A JP H07141889 A JPH07141889 A JP H07141889A JP 15085293 A JP15085293 A JP 15085293A JP 15085293 A JP15085293 A JP 15085293A JP H07141889 A JPH07141889 A JP H07141889A
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- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1027—Static column decode serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled bit line addresses
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【構成】 アドレス信号Ai+1〜Ajの変化を検出する第
1の遅延回路9b及び排他的論理和回路9aと、排他的
論理和回路9aの出力が1つでもハイレベルになるとロ
ーレベルを出力するMOSトランジスタQAi+1〜QAjの
並列回路と、この並列回路の出力がローレベルになる
と、不一致信号MISSバーを一定期間だけアクティブ
とする第3の遅延回路9e、NAND回路9d及びイン
バータ回路9fとからなるアドレス変化検出回路9を備
える。 【効果】 高速アクセスモードを簡便に利用するための
不一致信号MISSバーを簡単な回路構成のアドレス変
化検出回路9で非同期式に生成することができるので、
半導体記憶装置のチップ面積を減少させることができ、
しかも、使用上の制約を受けることもなくなる。
1の遅延回路9b及び排他的論理和回路9aと、排他的
論理和回路9aの出力が1つでもハイレベルになるとロ
ーレベルを出力するMOSトランジスタQAi+1〜QAjの
並列回路と、この並列回路の出力がローレベルになる
と、不一致信号MISSバーを一定期間だけアクティブ
とする第3の遅延回路9e、NAND回路9d及びイン
バータ回路9fとからなるアドレス変化検出回路9を備
える。 【効果】 高速アクセスモードを簡便に利用するための
不一致信号MISSバーを簡単な回路構成のアドレス変
化検出回路9で非同期式に生成することができるので、
半導体記憶装置のチップ面積を減少させることができ、
しかも、使用上の制約を受けることもなくなる。
Description
【0001】
【産業上の利用分野】本発明は、高速アクセスモードを
備えた半導体記憶装置に関する。
備えた半導体記憶装置に関する。
【0002】
【従来の技術】近年、マイクロプロセッサ等の高速化に
伴い、半導体記憶装置もアクセス速度の向上が期待され
ている。この半導体記憶装置のアクセス速度の向上に
は、ランダムアクセス時の高速化が必要であることは勿
論であるが、バーストモードやページモードと称される
特別なアクセスモードにより、ランダムアクセス時のア
クセス速度を超えた高速化を図る場合もある。
伴い、半導体記憶装置もアクセス速度の向上が期待され
ている。この半導体記憶装置のアクセス速度の向上に
は、ランダムアクセス時の高速化が必要であることは勿
論であるが、バーストモードやページモードと称される
特別なアクセスモードにより、ランダムアクセス時のア
クセス速度を超えた高速化を図る場合もある。
【0003】一般的なページモードを備えたROM[rea
d only memory]の構成を図5に示す。
d only memory]の構成を図5に示す。
【0004】このROMには、図示縦方向に多数のビッ
ト線Bが形成されると共に、これに交差して図示横方向
に多数の行選択線WLが形成されている。これらのビッ
ト線Bと行選択線WLとの各交差部にそれぞれメモリセ
ル21が接続されている。なお、図では、1本の行選択
線WLjとページモードによって連続して読み出し可能
となるk+1本のビット線Bi0〜Bikのみを示してい
る。
ト線Bが形成されると共に、これに交差して図示横方向
に多数の行選択線WLが形成されている。これらのビッ
ト線Bと行選択線WLとの各交差部にそれぞれメモリセ
ル21が接続されている。なお、図では、1本の行選択
線WLjとページモードによって連続して読み出し可能
となるk+1本のビット線Bi0〜Bikのみを示してい
る。
【0005】各メモリセル21は、隣接するビット線B
を1個のMOSトランジスタQMを介して接地するよう
に構成されている。また、このMOSトランジスタQM
のゲート端子は、隣接する行選択線WLに接続されてい
る。従って、同じ列に並ぶ各メモリセル21のMOSト
ランジスタQMのドレイン端子は、同じビット線Bに接
続され、同じ行に並ぶ各メモリセル21のMOSトラン
ジスタQMのゲート端子は、同じ行選択線WLに接続さ
れる。なお、図5は、1本の行選択線WLjとk+1本
のビット線Bi0〜Bikとの各交差部に接続されたk+1
個のメモリセル21と、これらのメモリセル21の各M
OSトランジスタQMij0〜QMijkだけを示している。
を1個のMOSトランジスタQMを介して接地するよう
に構成されている。また、このMOSトランジスタQM
のゲート端子は、隣接する行選択線WLに接続されてい
る。従って、同じ列に並ぶ各メモリセル21のMOSト
ランジスタQMのドレイン端子は、同じビット線Bに接
続され、同じ行に並ぶ各メモリセル21のMOSトラン
ジスタQMのゲート端子は、同じ行選択線WLに接続さ
れる。なお、図5は、1本の行選択線WLjとk+1本
のビット線Bi0〜Bikとの各交差部に接続されたk+1
個のメモリセル21と、これらのメモリセル21の各M
OSトランジスタQMij0〜QMijkだけを示している。
【0006】各メモリセル21のMOSトランジスタQ
Mは、当該メモリセル21が論理状態の“0”を記憶す
る場合にはしきい値電圧VTHが通常のエンハンスメント
型と同様になるように形成されており、論理状態の
“1”を記憶する場合にはこのしきい値電圧VTHが電源
電圧以上となるように形成されている。従って、いずれ
かの行選択線WLがハイレベルになると、これに接続さ
れるメモリセル21のうち、論理状態の“0”を記憶し
たメモリセル21のMOSトランジスタQMのみがON
状態となり、他のメモリセル21のMOSトランジスタ
QMはOFF状態(ノーマル・オフ)となる。
Mは、当該メモリセル21が論理状態の“0”を記憶す
る場合にはしきい値電圧VTHが通常のエンハンスメント
型と同様になるように形成されており、論理状態の
“1”を記憶する場合にはこのしきい値電圧VTHが電源
電圧以上となるように形成されている。従って、いずれ
かの行選択線WLがハイレベルになると、これに接続さ
れるメモリセル21のうち、論理状態の“0”を記憶し
たメモリセル21のMOSトランジスタQMのみがON
状態となり、他のメモリセル21のMOSトランジスタ
QMはOFF状態(ノーマル・オフ)となる。
【0007】上記ビット線Bは、それぞれMOSトラン
ジスタQCを介してセンスアンプ22の入力に接続され
ている。MOSトランジスタQCは、ゲート端子に列選
択線Cが接続され、この列選択線Cがハイレベルになる
とON状態となる。また、これらのMOSトランジスタ
QCは、k+1個ずつが同じ列選択線Cに接続されてい
る。図5は、k+1本のビット線Bi0〜Bikに接続され
るk+1個のMOSトランジスタQCi0〜QCikが共通に
1本の列選択線Ciに接続されている状態を示してい
る。
ジスタQCを介してセンスアンプ22の入力に接続され
ている。MOSトランジスタQCは、ゲート端子に列選
択線Cが接続され、この列選択線Cがハイレベルになる
とON状態となる。また、これらのMOSトランジスタ
QCは、k+1個ずつが同じ列選択線Cに接続されてい
る。図5は、k+1本のビット線Bi0〜Bikに接続され
るk+1個のMOSトランジスタQCi0〜QCikが共通に
1本の列選択線Ciに接続されている状態を示してい
る。
【0008】センスアンプ22は、ビット線Bの電位に
応じた論理レベルを確定して出力する増幅回路である。
上記ビット線Bi0〜BikはMOSトランジスタQCi0〜
QCikを介してk+1個のセンスアンプ22にそれぞれ
接続されている。ただし、これらのセンスアンプ22に
は、図示しない他のMOSトランジスタQCを介して多
数のビット線Bも接続される。
応じた論理レベルを確定して出力する増幅回路である。
上記ビット線Bi0〜BikはMOSトランジスタQCi0〜
QCikを介してk+1個のセンスアンプ22にそれぞれ
接続されている。ただし、これらのセンスアンプ22に
は、図示しない他のMOSトランジスタQCを介して多
数のビット線Bも接続される。
【0009】上記センスアンプ22の出力は、それぞれ
MOSトランジスタQPを介して出力バッファ23の入
力に接続されている。MOSトランジスタQPは、ゲー
ト端子にデータ選択線Pが接続され、このデータ選択線
PがハイレベルになるとON状態となる。データ選択線
Pは、k+1本のデータ選択線P0〜Pkが1組となり、
k+1個で1組となるMOSトランジスタQPの各ゲー
ト端子にそれぞれ接続されている。図5は、k+1個の
センスアンプ22の出力がk+1個で1組となるMOS
トランジスタQP0〜QPkを介して1個の出力バッファ2
3の入力に接続されている状態を示している。
MOSトランジスタQPを介して出力バッファ23の入
力に接続されている。MOSトランジスタQPは、ゲー
ト端子にデータ選択線Pが接続され、このデータ選択線
PがハイレベルになるとON状態となる。データ選択線
Pは、k+1本のデータ選択線P0〜Pkが1組となり、
k+1個で1組となるMOSトランジスタQPの各ゲー
ト端子にそれぞれ接続されている。図5は、k+1個の
センスアンプ22の出力がk+1個で1組となるMOS
トランジスタQP0〜QPkを介して1個の出力バッファ2
3の入力に接続されている状態を示している。
【0010】上記構成のROMの動作を図6に基づいて
説明する。
説明する。
【0011】時刻t11において、アドレス信号が確定す
ると、このアドレス信号の上位ビットがデコードされる
ことにより、それぞれ1本ずつの行選択線WLと列選択
線Cとがハイレベルになる。ここで、図5に示した行選
択線WLjと列選択線Ciとがハイレベルになったとす
る。行選択線WLjに接続されたメモリセル21のう
ち、論理状態の“0”を記憶するものについては、MO
SトランジスタQMがON状態となるので、これらのメ
モリセル21に接続されるビット線Bの電位が接地され
ることによって徐々にローレベルに遷移する。他のメモ
リセル21のMOSトランジスタQMはOFF状態のま
まであるため、これらのメモリセル21に接続されるビ
ット線Bの電位は徐々にハイレベルに遷移する。また、
列選択線CiがハイレベルであることよりMOSトラン
ジスタQCi0〜QCikは全てON状態となるので、これら
のMOSトランジスタQCi0〜QCikに接続されるビット
線Bi0〜Bikの電位がそれぞれセンスアンプ22に入力
される。すると、センスアンプ22は、各ビット線Bi0
〜Bikの微小なローレベル又はハイレベルの電位を増幅
し論理レベルSi0〜Sikを確定して出力する。ただし、
このセンスアンプ22は、微小電位を増幅して論理レベ
ルSi0〜Sikを確定するまでにある程度の時間を要す
る。
ると、このアドレス信号の上位ビットがデコードされる
ことにより、それぞれ1本ずつの行選択線WLと列選択
線Cとがハイレベルになる。ここで、図5に示した行選
択線WLjと列選択線Ciとがハイレベルになったとす
る。行選択線WLjに接続されたメモリセル21のう
ち、論理状態の“0”を記憶するものについては、MO
SトランジスタQMがON状態となるので、これらのメ
モリセル21に接続されるビット線Bの電位が接地され
ることによって徐々にローレベルに遷移する。他のメモ
リセル21のMOSトランジスタQMはOFF状態のま
まであるため、これらのメモリセル21に接続されるビ
ット線Bの電位は徐々にハイレベルに遷移する。また、
列選択線CiがハイレベルであることよりMOSトラン
ジスタQCi0〜QCikは全てON状態となるので、これら
のMOSトランジスタQCi0〜QCikに接続されるビット
線Bi0〜Bikの電位がそれぞれセンスアンプ22に入力
される。すると、センスアンプ22は、各ビット線Bi0
〜Bikの微小なローレベル又はハイレベルの電位を増幅
し論理レベルSi0〜Sikを確定して出力する。ただし、
このセンスアンプ22は、微小電位を増幅して論理レベ
ルSi0〜Sikを確定するまでにある程度の時間を要す
る。
【0012】上記時刻t11には、アドレス信号の下位ビ
ットもデコードされて、k+1本のデータ選択線P0〜
Pkのうちのいずれか1本がハイレベルになる。ここで
は、図6に示すように、データ選択線P0がハイレベル
になったとすると、このデータ選択線P0に接続される
MOSトランジスタQP0がON状態になるので、ビット
線Bi0の電位を増幅したセンスアンプ22の論理レベル
Si0のみが出力バッファ23を介して時刻t12に出力さ
れる。従って、通常のアクセスモードにおいては、時刻
t11にアドレス信号が確定してから時刻t12に出力バッ
ファ23から論理レベルSi0のデータが出力されるまで
に時間TNを要し、この時間TNはセンスアンプ22が論
理レベルを確定するための時間が含まれるために比較的
長い。
ットもデコードされて、k+1本のデータ選択線P0〜
Pkのうちのいずれか1本がハイレベルになる。ここで
は、図6に示すように、データ選択線P0がハイレベル
になったとすると、このデータ選択線P0に接続される
MOSトランジスタQP0がON状態になるので、ビット
線Bi0の電位を増幅したセンスアンプ22の論理レベル
Si0のみが出力バッファ23を介して時刻t12に出力さ
れる。従って、通常のアクセスモードにおいては、時刻
t11にアドレス信号が確定してから時刻t12に出力バッ
ファ23から論理レベルSi0のデータが出力されるまで
に時間TNを要し、この時間TNはセンスアンプ22が論
理レベルを確定するための時間が含まれるために比較的
長い。
【0013】しかしながら、この時刻t12には、残りk
個のセンスアンプ22も既にビット線Bi1〜Bikの論理
レベルSi1〜Sikを確定している。そこで、引き続いて
アドレス信号の下位ビットのみを変化させてデータ選択
線P1〜Pkを順にハイレベルに切り替えると、出力バッ
ファ23からは、データ選択線P1がハイレベルになっ
た後の時刻t13に論理レベルSi1のデータが出力され、
時刻t14には論理レベルSi2のデータが出力されること
になり、以降論理レベルSikのデータが出力されるま
で、時間TP間隔で順次出力が可能となる。この時間TP
は、センスアンプ22が論理レベルを確定する必要がな
いため極めて短い時間となり、これによって高速アクセ
スが可能となる。
個のセンスアンプ22も既にビット線Bi1〜Bikの論理
レベルSi1〜Sikを確定している。そこで、引き続いて
アドレス信号の下位ビットのみを変化させてデータ選択
線P1〜Pkを順にハイレベルに切り替えると、出力バッ
ファ23からは、データ選択線P1がハイレベルになっ
た後の時刻t13に論理レベルSi1のデータが出力され、
時刻t14には論理レベルSi2のデータが出力されること
になり、以降論理レベルSikのデータが出力されるま
で、時間TP間隔で順次出力が可能となる。この時間TP
は、センスアンプ22が論理レベルを確定する必要がな
いため極めて短い時間となり、これによって高速アクセ
スが可能となる。
【0014】従って、図5に示したROMは、最初のア
クセスでは必ず通常のアクセスモードとなるが、引き続
いてこれに連続するアドレスにアクセスを行う場合に
は、以降最大k個のアドレスについてページモードによ
る高速アクセスが可能となる。なお、このようなアクセ
ス速度の高速化は、ROMに限らず、EPROM[Erasa
ble Programmable ROM]やDRAM[dynamic random acc
ess memory]等の他の半導体記憶装置にも同様に用いる
ことができる。
クセスでは必ず通常のアクセスモードとなるが、引き続
いてこれに連続するアドレスにアクセスを行う場合に
は、以降最大k個のアドレスについてページモードによ
る高速アクセスが可能となる。なお、このようなアクセ
ス速度の高速化は、ROMに限らず、EPROM[Erasa
ble Programmable ROM]やDRAM[dynamic random acc
ess memory]等の他の半導体記憶装置にも同様に用いる
ことができる。
【0015】ところが、上記ROM等においてページモ
ードによる高速アクセスを行う場合、マイクロプロセッ
サ等は、順次指定するアドレスがk+1個以内の同一ペ
ージの範囲に含まれるかどうかを検査し、この結果に応
じてアクセスモードを随時変更する必要があり、半導体
記憶装置に対するアクセス処理が面倒なものになる。そ
こで、高速アクセスモードから通常のアクセスモードに
戻す必要がある場合に、半導体記憶装置側から通知を行
うことにより、マイクロプロセッサ等が自動的にウエイ
トをかけてアクセスモードを変更できるようにする提案
が従来からなされていた。即ち、1989 IEEE Internatio
nal Solid-State Circuits Conference(ISSCC)におい
て、バーストモードから通常のアクセスモードに切り替
わる際に不一致信号MISSバーを出力するようにした
EPROMについて発表があった。
ードによる高速アクセスを行う場合、マイクロプロセッ
サ等は、順次指定するアドレスがk+1個以内の同一ペ
ージの範囲に含まれるかどうかを検査し、この結果に応
じてアクセスモードを随時変更する必要があり、半導体
記憶装置に対するアクセス処理が面倒なものになる。そ
こで、高速アクセスモードから通常のアクセスモードに
戻す必要がある場合に、半導体記憶装置側から通知を行
うことにより、マイクロプロセッサ等が自動的にウエイ
トをかけてアクセスモードを変更できるようにする提案
が従来からなされていた。即ち、1989 IEEE Internatio
nal Solid-State Circuits Conference(ISSCC)におい
て、バーストモードから通常のアクセスモードに切り替
わる際に不一致信号MISSバーを出力するようにした
EPROMについて発表があった。
【0016】上記従来のEPROMの構成を図7に示
す。このEPROMは、64K×16ビット構成のメモ
リセルを有するメモリアレイ1を備えている。16ビッ
トのアドレス信号A0〜A15のうちの上位12ビットの
アドレス信号A4〜A15が第1のアドレス入力回路2及
び第1のラッチ回路10を介してXデコーダ3に入力さ
れ、これによってメモリアレイ1のメモリセルがアクセ
スされる。即ち、アドレス信号A4〜A15は、第1のア
ドレス入力回路2を介してラッチ回路10に入力され、
チップセレクト信号CSバーがローレベル(アクティ
ブ)の状態であり、かつアドレスストローブ信号ASバ
ーが立ち下がる(アクティブになる)タイミングでこの
ラッチ回路10にラッチされる。すると、このアドレス
信号A4〜A15がラッチ回路10からXデコーダ3に送
られて、メモリアレイ1のうちの256個のメモリセル
が選択され同時に読み出される。なお、論理回路15
は、チップセレクト信号CSバーによってアドレススト
ローブ信号ASバーをゲートするための回路である。
す。このEPROMは、64K×16ビット構成のメモ
リセルを有するメモリアレイ1を備えている。16ビッ
トのアドレス信号A0〜A15のうちの上位12ビットの
アドレス信号A4〜A15が第1のアドレス入力回路2及
び第1のラッチ回路10を介してXデコーダ3に入力さ
れ、これによってメモリアレイ1のメモリセルがアクセ
スされる。即ち、アドレス信号A4〜A15は、第1のア
ドレス入力回路2を介してラッチ回路10に入力され、
チップセレクト信号CSバーがローレベル(アクティ
ブ)の状態であり、かつアドレスストローブ信号ASバ
ーが立ち下がる(アクティブになる)タイミングでこの
ラッチ回路10にラッチされる。すると、このアドレス
信号A4〜A15がラッチ回路10からXデコーダ3に送
られて、メモリアレイ1のうちの256個のメモリセル
が選択され同時に読み出される。なお、論理回路15
は、チップセレクト信号CSバーによってアドレススト
ローブ信号ASバーをゲートするための回路である。
【0017】上記メモリアレイ1から読み出された25
6ビットのデータは、センスアンプ回路5の256個の
センスアンプによってそれぞれ論理レベルが確定され、
このセンスアンプ回路5内のラインバッファを介してマ
ルチプレクサ6に出力される。マルチプレクサ6は、第
2のアドレス入力回路8を介して下位4ビットのアドレ
ス信号A0〜A3が入力されていて、このアドレス信号A
0〜A3の値(16種類)に応じて256ビット(16×
16ビット)のデータから16ビットのデータを選択
し、出力回路7に出力する。出力回路7は、チップセレ
クト信号CSバーとアウトプットイネーブル信号OEバ
ーが共にローレベル(アクティブ)となった場合に、マ
ルチプレクサ6から送られて来た16ビットのデータを
1ワードのデータD0〜D15としてデータバス等に出力
する。なお、論理回路13は、このチップセレクト信号
CSバーによってアウトプットイネーブル信号OEバー
をゲートし正論理に変換して出力するための回路であ
る。
6ビットのデータは、センスアンプ回路5の256個の
センスアンプによってそれぞれ論理レベルが確定され、
このセンスアンプ回路5内のラインバッファを介してマ
ルチプレクサ6に出力される。マルチプレクサ6は、第
2のアドレス入力回路8を介して下位4ビットのアドレ
ス信号A0〜A3が入力されていて、このアドレス信号A
0〜A3の値(16種類)に応じて256ビット(16×
16ビット)のデータから16ビットのデータを選択
し、出力回路7に出力する。出力回路7は、チップセレ
クト信号CSバーとアウトプットイネーブル信号OEバ
ーが共にローレベル(アクティブ)となった場合に、マ
ルチプレクサ6から送られて来た16ビットのデータを
1ワードのデータD0〜D15としてデータバス等に出力
する。なお、論理回路13は、このチップセレクト信号
CSバーによってアウトプットイネーブル信号OEバー
をゲートし正論理に変換して出力するための回路であ
る。
【0018】従って、このEPROMは、最初のアクセ
スによって256ビットのデータがセンスアンプ回路5
によって論理レベルを確定されるので、以降下位4ビッ
トのアドレス信号A0〜A3のみを変えることにより、連
続する16個の16ビットデータについて高速にアクセ
スを行うことができる。
スによって256ビットのデータがセンスアンプ回路5
によって論理レベルを確定されるので、以降下位4ビッ
トのアドレス信号A0〜A3のみを変えることにより、連
続する16個の16ビットデータについて高速にアクセ
スを行うことができる。
【0019】また、第1のラッチ回路10にラッチされ
た上位12ビットのアドレス信号A4〜A15は、第2の
ラッチ回路11にも送られる。この第2のラッチ回路1
1は、チップセレクト信号CSバーがローレベル(アク
ティブ)の状態であり、かつアドレスストローブ信号A
Sバーが立ち上がる(非アクティブに戻る)タイミング
でこのアドレス信号A4〜A15をラッチする。この第2
のラッチ回路11でラッチされたアドレス信号A4〜A1
5は、そのときに第1のアドレス入力回路2を介して入
力されているアドレス信号A4〜A15と共に比較回路1
2に送られる。比較回路12は、両者のアドレス信号A
4〜A15が一致しない場合にローレベルを出力する。こ
の比較回路12は、比較回路12からローレベルが出力
されたときにローレベル(アクティブ)となる不一致信
号MISSバーを論理回路14を介して出力する。な
お、この論理回路14は、チップセレクト信号CSバー
によって比較回路12の出力をゲートするための回路で
ある。また、上記論理回路15の出力とこの比較回路1
2の出力とを論理回路16を介してセンスアンプ回路5
に送ることにより、チップセレクト信号CSバーとアド
レスストローブ信号ASバーが共にローレベル(アクテ
ィブ)であり、かつ比較回路12の出力がローレベルの
場合、即ちメモリアレイ1へのアクセス時であり、かつ
アドレス信号A4〜A15が不一致である場合にのみセン
スアンプ回路5を動作させる。
た上位12ビットのアドレス信号A4〜A15は、第2の
ラッチ回路11にも送られる。この第2のラッチ回路1
1は、チップセレクト信号CSバーがローレベル(アク
ティブ)の状態であり、かつアドレスストローブ信号A
Sバーが立ち上がる(非アクティブに戻る)タイミング
でこのアドレス信号A4〜A15をラッチする。この第2
のラッチ回路11でラッチされたアドレス信号A4〜A1
5は、そのときに第1のアドレス入力回路2を介して入
力されているアドレス信号A4〜A15と共に比較回路1
2に送られる。比較回路12は、両者のアドレス信号A
4〜A15が一致しない場合にローレベルを出力する。こ
の比較回路12は、比較回路12からローレベルが出力
されたときにローレベル(アクティブ)となる不一致信
号MISSバーを論理回路14を介して出力する。な
お、この論理回路14は、チップセレクト信号CSバー
によって比較回路12の出力をゲートするための回路で
ある。また、上記論理回路15の出力とこの比較回路1
2の出力とを論理回路16を介してセンスアンプ回路5
に送ることにより、チップセレクト信号CSバーとアド
レスストローブ信号ASバーが共にローレベル(アクテ
ィブ)であり、かつ比較回路12の出力がローレベルの
場合、即ちメモリアレイ1へのアクセス時であり、かつ
アドレス信号A4〜A15が不一致である場合にのみセン
スアンプ回路5を動作させる。
【0020】上記構成のEPROMのアクセス動作を図
8及び図9に基づいて説明する。
8及び図9に基づいて説明する。
【0021】図8の時刻t20において、チップセレクト
信号CSバーとアウトプットイネーブル信号OEバーが
共にローレベル(アクティブ)の状態にあり、#Nの値
を有するアドレス信号A4〜A15が第1のアドレス入力
回路2に入力されて、これが第1のラッチ回路10にラ
ッチされていたとする。時刻t21にアドレスストローブ
信号ASバーが立ち上がり非アクティブに戻ると、この
#Nのアドレス信号A4〜A15が第2のラッチ回路11
にラッチされる。
信号CSバーとアウトプットイネーブル信号OEバーが
共にローレベル(アクティブ)の状態にあり、#Nの値
を有するアドレス信号A4〜A15が第1のアドレス入力
回路2に入力されて、これが第1のラッチ回路10にラ
ッチされていたとする。時刻t21にアドレスストローブ
信号ASバーが立ち上がり非アクティブに戻ると、この
#Nのアドレス信号A4〜A15が第2のラッチ回路11
にラッチされる。
【0022】ここで、図示のように、時刻t22に上位ビ
ットのアドレス信号A4〜A15が#Mの値に変化したと
すると、比較回路12が第2のラッチ回路11にラッチ
されたアドレス信号A4〜A15(#N)との不一致を検
出してローレベルを出力し、不一致信号MISSバーが
ローレベル(アクティブ)となる。また、時刻t23に
は、アドレスストローブ信号ASバーが立ち下がり(ア
クティブになり)、第1のラッチ回路10がこのアドレ
ス信号A4〜A15をラッチしてXデコーダ3に送る。こ
のときには論理回路16の出力がハイレベルとなるの
で、これによってセンスアンプ回路5が駆動される。す
ると、メモリアレイ1から新たな256ビットのデータ
が読み出され、センスアンプ回路5によって論理レベル
を確定されて、アドレス信号A4〜A15と同時に変化し
た下位ビットのアドレス信号A0〜A3に基づきマルチプ
レクサ6が選択した16ビットのデータD0〜D15が時
刻t24に出力回路7から出力される。また、その後の時
刻t25にアドレスストローブ信号ASバーが立ち上がる
と、第2のラッチ回路11が#Mの値のアドレス信号A
4〜A15をラッチするので、比較回路12の出力がハイ
レベルとなり不一致信号MISSバーもハイレベル(非
アクティブ)に戻る。
ットのアドレス信号A4〜A15が#Mの値に変化したと
すると、比較回路12が第2のラッチ回路11にラッチ
されたアドレス信号A4〜A15(#N)との不一致を検
出してローレベルを出力し、不一致信号MISSバーが
ローレベル(アクティブ)となる。また、時刻t23に
は、アドレスストローブ信号ASバーが立ち下がり(ア
クティブになり)、第1のラッチ回路10がこのアドレ
ス信号A4〜A15をラッチしてXデコーダ3に送る。こ
のときには論理回路16の出力がハイレベルとなるの
で、これによってセンスアンプ回路5が駆動される。す
ると、メモリアレイ1から新たな256ビットのデータ
が読み出され、センスアンプ回路5によって論理レベル
を確定されて、アドレス信号A4〜A15と同時に変化し
た下位ビットのアドレス信号A0〜A3に基づきマルチプ
レクサ6が選択した16ビットのデータD0〜D15が時
刻t24に出力回路7から出力される。また、その後の時
刻t25にアドレスストローブ信号ASバーが立ち上がる
と、第2のラッチ回路11が#Mの値のアドレス信号A
4〜A15をラッチするので、比較回路12の出力がハイ
レベルとなり不一致信号MISSバーもハイレベル(非
アクティブ)に戻る。
【0023】従って、この図8の場合には、センスアン
プ回路5が論理レベルの確定を行う通常のアクセスモー
ドとなり、マイクロプロセッサ等は、不一致信号MIS
Sバーがローレベル(アクティブ)になっている間ウエ
イトをかけることにより、アクセスモードを考慮するこ
となく確実にデータD0〜D15を読み取ることができ
る。
プ回路5が論理レベルの確定を行う通常のアクセスモー
ドとなり、マイクロプロセッサ等は、不一致信号MIS
Sバーがローレベル(アクティブ)になっている間ウエ
イトをかけることにより、アクセスモードを考慮するこ
となく確実にデータD0〜D15を読み取ることができ
る。
【0024】また、この後、図9に示すように、時刻t
26に下位ビットのアドレス信号A0〜A3のみを変えたと
しても、上位ビットのアドレス信号A4〜A15は#Mの
値のまま変化しないので、比較回路12の出力はハイレ
ベルのままであり不一致信号MISSバーもハイレベル
が維持される。しかしながら、マルチプレクサ6は、変
更されたアドレス信号A0〜A3によりセンスアンプ回路
5のラインバッファから別のデータを選択するので、極
めて短い時間経過後の時刻t27には、このマルチプレク
サ6が新たに選択した16ビットのデータD0〜D15を
出力回路7から出力することができる。そして、さらに
図示のように下位ビットのアドレス信号A0〜A3のみを
順次切り替えて行けば、これに対応する16ビットのデ
ータD0〜D15を次々に高速で読み出すことができる。
26に下位ビットのアドレス信号A0〜A3のみを変えたと
しても、上位ビットのアドレス信号A4〜A15は#Mの
値のまま変化しないので、比較回路12の出力はハイレ
ベルのままであり不一致信号MISSバーもハイレベル
が維持される。しかしながら、マルチプレクサ6は、変
更されたアドレス信号A0〜A3によりセンスアンプ回路
5のラインバッファから別のデータを選択するので、極
めて短い時間経過後の時刻t27には、このマルチプレク
サ6が新たに選択した16ビットのデータD0〜D15を
出力回路7から出力することができる。そして、さらに
図示のように下位ビットのアドレス信号A0〜A3のみを
順次切り替えて行けば、これに対応する16ビットのデ
ータD0〜D15を次々に高速で読み出すことができる。
【0025】従って、この図9の場合には、センスアン
プ回路5が論理レベルの確定を行う必要のない高速アク
セスモードとなり、不一致信号MISSバーがハイレベ
ル(非アクティブ)を維持されるので、マイクロプロセ
ッサ等は、必要以上のウエイトをかけることなく出力デ
ータD0〜D15を順次高速に読み取ることができる。
プ回路5が論理レベルの確定を行う必要のない高速アク
セスモードとなり、不一致信号MISSバーがハイレベ
ル(非アクティブ)を維持されるので、マイクロプロセ
ッサ等は、必要以上のウエイトをかけることなく出力デ
ータD0〜D15を順次高速に読み取ることができる。
【0026】
【発明が解決しようとする課題】上記のように、図7に
示したEPROMの場合には、不一致信号MISSバー
を監視することにより自動的にアクセスモードを変更す
ることができるので、高速アクセスモードを利用する際
のマイクロプロセッサ等の負担を軽減することができる
という利点がある。他の半導体記憶装置でも、同様にし
て不一致信号MISSバーを出力させるようにすること
ができる。
示したEPROMの場合には、不一致信号MISSバー
を監視することにより自動的にアクセスモードを変更す
ることができるので、高速アクセスモードを利用する際
のマイクロプロセッサ等の負担を軽減することができる
という利点がある。他の半導体記憶装置でも、同様にし
て不一致信号MISSバーを出力させるようにすること
ができる。
【0027】しかしながら、このような不一致信号MI
SSバーを生成するために、従来は比較回路12に加え
て、多ビットのアドレス信号A4〜A15を一次記憶する
ための2個のラッチ回路10、11を必要としていた。
しかも、半導体記憶装置の記憶容量が増大してアドレス
信号のビット数が増えると、これらのラッチ回路10、
11のビット数も増加させる必要があり、回路規模がま
すます拡大することになる。
SSバーを生成するために、従来は比較回路12に加え
て、多ビットのアドレス信号A4〜A15を一次記憶する
ための2個のラッチ回路10、11を必要としていた。
しかも、半導体記憶装置の記憶容量が増大してアドレス
信号のビット数が増えると、これらのラッチ回路10、
11のビット数も増加させる必要があり、回路規模がま
すます拡大することになる。
【0028】また、上記ラッチ回路10、11は、アド
レス信号A4〜A15をラッチするために、アドレス信号
の確定を通知するアドレスストローブ信号ASバーを利
用していた。しかし、現在の半導体記憶装置は、使用上
の便宜から、このようなアドレスストローブ信号ASバ
ーを使用しない非同期式が主流となっている。
レス信号A4〜A15をラッチするために、アドレス信号
の確定を通知するアドレスストローブ信号ASバーを利
用していた。しかし、現在の半導体記憶装置は、使用上
の便宜から、このようなアドレスストローブ信号ASバ
ーを使用しない非同期式が主流となっている。
【0029】このため、従来の半導体記憶装置では、高
速アクセスモードを簡便に利用するための不一致信号M
ISSバーを生成する場合に、ラッチ回路10、11の
回路規模の拡大によってチップ面積が増大するという問
題が発生していた。また、この不一致信号MISSバー
を生成するために同期式のアドレスストローブ信号AS
バーを利用しなければならず、使用上の制約が大きくな
るという問題もあった。
速アクセスモードを簡便に利用するための不一致信号M
ISSバーを生成する場合に、ラッチ回路10、11の
回路規模の拡大によってチップ面積が増大するという問
題が発生していた。また、この不一致信号MISSバー
を生成するために同期式のアドレスストローブ信号AS
バーを利用しなければならず、使用上の制約が大きくな
るという問題もあった。
【0030】本発明は、上記事情に鑑み、簡単な回路に
より非同期式によって不一致信号を生成することができ
る半導体記憶装置を提供することを目的とする。
より非同期式によって不一致信号を生成することができ
る半導体記憶装置を提供することを目的とする。
【0031】
【課題を解決するための手段】本発明の半導体記憶装置
は、アドレス信号の一部のビット信号について、各ビッ
ト信号ごとに設けられ、該アドレス信号の変化を検出す
るための変化検出手段と、該変化検出手段が、該アドレ
ス信号の変化を検出した場合に、一定期間だけ信号を発
生するタイマ回路と、該タイマ回路の出力を外部に出力
する出力手段とを備えており、そのことにより上記目的
が達成される。
は、アドレス信号の一部のビット信号について、各ビッ
ト信号ごとに設けられ、該アドレス信号の変化を検出す
るための変化検出手段と、該変化検出手段が、該アドレ
ス信号の変化を検出した場合に、一定期間だけ信号を発
生するタイマ回路と、該タイマ回路の出力を外部に出力
する出力手段とを備えており、そのことにより上記目的
が達成される。
【0032】
【作用】変化検出手段は、アドレス信号のうちの一部の
ビット信号について、各ビット信号ごとに、現在の値と
所定時間だけ過去の値との比較を行う。なお、この変化
検出手段で比較されるビット信号は、アドレス信号のう
ちの一部であり、かつこれを変更すると通常のアクセス
モードに戻す必要がある全てのビット信号である。
ビット信号について、各ビット信号ごとに、現在の値と
所定時間だけ過去の値との比較を行う。なお、この変化
検出手段で比較されるビット信号は、アドレス信号のう
ちの一部であり、かつこれを変更すると通常のアクセス
モードに戻す必要がある全てのビット信号である。
【0033】上記一部のビット信号のいずれかが変化し
た場合、即ちアドレス信号が変化した場合には、タイマ
回路がアドレス信号の変化を示す信号を出力することに
なり、この出力は、上記所定時間だけ維持される。この
タイマ回路の出力は、出力手段により、同じ所定時間だ
け維持される。
た場合、即ちアドレス信号が変化した場合には、タイマ
回路がアドレス信号の変化を示す信号を出力することに
なり、この出力は、上記所定時間だけ維持される。この
タイマ回路の出力は、出力手段により、同じ所定時間だ
け維持される。
【0034】この結果、本発明の半導体記憶装置は、ア
ドレス信号うちの通常のアクセスモードに戻す必要のあ
るビット信号が変化すると、この通常のアクセスモード
により出力データが確定するまでの間、アドレス信号の
変化を示す信号を出力することになり、その他のビット
信号が変化した場合には、このアドレス信号の変化を示
す信号は出力されない。従って、マイクロプロセッサ等
は、アドレス信号の変化を示す信号が出力されている間
だけウエイトをかけておき、アドレス信号の変化を示す
信号が出力されない場合には必要以上のウエイトをかけ
ることなくアクセスを行うことにより、アクセスモード
を考慮することなく自動的に高速アクセスモードを利用
することができるようになる。
ドレス信号うちの通常のアクセスモードに戻す必要のあ
るビット信号が変化すると、この通常のアクセスモード
により出力データが確定するまでの間、アドレス信号の
変化を示す信号を出力することになり、その他のビット
信号が変化した場合には、このアドレス信号の変化を示
す信号は出力されない。従って、マイクロプロセッサ等
は、アドレス信号の変化を示す信号が出力されている間
だけウエイトをかけておき、アドレス信号の変化を示す
信号が出力されない場合には必要以上のウエイトをかけ
ることなくアクセスを行うことにより、アクセスモード
を考慮することなく自動的に高速アクセスモードを利用
することができるようになる。
【0035】また、変化検出手段を、現在のビット信号
と遅延回路によって遅延させた過去のビット信号とを比
較する構成とすると、変化検出手段は、これらのビット
信号の変化を検出するので、従来のようにラッチ回路に
よって多数のビット信号を記憶させる必要がなくなり、
回路構成を簡略化することができる。しかも、一旦これ
らのビット信号の変化が検出されると、タイマ回路が一
定期間にわたってアドレス信号の変化を示す信号を出力
し続けるので、アドレスストローブ信号を使用しなくて
も非同期式に従来と同様の不一致信号を出力することが
できる。なお、タイマ回路がアドレス信号の変化を示す
信号を出力する一定期間は、ワンショット回路(単安定
マルチバイブレータ)等によって独自に設定した期間で
あってもよいが、遅延回路が遅延を行う所定時間に依存
した期間、即ち例えばこの所定時間に他の遅延時間を加
算した期間とすることもできる。
と遅延回路によって遅延させた過去のビット信号とを比
較する構成とすると、変化検出手段は、これらのビット
信号の変化を検出するので、従来のようにラッチ回路に
よって多数のビット信号を記憶させる必要がなくなり、
回路構成を簡略化することができる。しかも、一旦これ
らのビット信号の変化が検出されると、タイマ回路が一
定期間にわたってアドレス信号の変化を示す信号を出力
し続けるので、アドレスストローブ信号を使用しなくて
も非同期式に従来と同様の不一致信号を出力することが
できる。なお、タイマ回路がアドレス信号の変化を示す
信号を出力する一定期間は、ワンショット回路(単安定
マルチバイブレータ)等によって独自に設定した期間で
あってもよいが、遅延回路が遅延を行う所定時間に依存
した期間、即ち例えばこの所定時間に他の遅延時間を加
算した期間とすることもできる。
【0036】
【実施例】以下、図面を参照しながら、本発明の実施例
を詳述する。
を詳述する。
【0037】図1乃至図4は本発明の一実施例を示すも
のであって、図1はアドレス変化検出回路の構成を示す
ブロック図、図2は半導体記憶装置の構成を示すブロッ
ク図、図3は通常のアクセスモードにおける半導体記憶
装置の動作を示すタイムチャート、図4は高速アクセス
モードにおける半導体記憶装置の動作を示すタイムチャ
ートである。なお、上記図7に示した従来例と同様の機
能を有する構成部材には同じ番号を付記する。
のであって、図1はアドレス変化検出回路の構成を示す
ブロック図、図2は半導体記憶装置の構成を示すブロッ
ク図、図3は通常のアクセスモードにおける半導体記憶
装置の動作を示すタイムチャート、図4は高速アクセス
モードにおける半導体記憶装置の動作を示すタイムチャ
ートである。なお、上記図7に示した従来例と同様の機
能を有する構成部材には同じ番号を付記する。
【0038】本実施例の半導体記憶装置は、多数のメモ
リセルを有するメモリアレイ1を備えている。アドレス
信号は、上位ビットのアドレス信号Ai+1〜Ajが第1の
アドレス入力回路2に入力され、下位ビットのアドレス
信号A0〜Aiが第2のアドレス入力回路8に入力され
る。これらのアドレス入力回路2、8は、アドレスバス
上に送出されたアドレス信号を入力するためのバッファ
である。第1のアドレス入力回路2は、入力した上位ビ
ットのアドレス信号Ai+1〜Ajをさらに分割して、それ
ぞれXデコーダ3とYデコーダ4とに送る。Xデコーダ
3は、入力されたアドレス信号をデコードして、メモリ
アレイ1上の1本の行選択線を選択する回路であり、Y
デコーダ4は、入力されたアドレス信号をデコードし
て、メモリアレイ1上の1本の列選択線を選択する回路
である。行選択線は、上記図5に示した行選択線WLに
対応するものであり、これによって同じ行に並んだ多数
のメモリセルが選択される。また、列選択線は、同じく
図5に示した列選択線Cに対応するものであり、これに
よって多数のビット線からその一部の複数のビット線が
選択されてYデコーダ4から出力される。このYデコー
ダ4の出力は、センスアンプ回路5に接続されている。
リセルを有するメモリアレイ1を備えている。アドレス
信号は、上位ビットのアドレス信号Ai+1〜Ajが第1の
アドレス入力回路2に入力され、下位ビットのアドレス
信号A0〜Aiが第2のアドレス入力回路8に入力され
る。これらのアドレス入力回路2、8は、アドレスバス
上に送出されたアドレス信号を入力するためのバッファ
である。第1のアドレス入力回路2は、入力した上位ビ
ットのアドレス信号Ai+1〜Ajをさらに分割して、それ
ぞれXデコーダ3とYデコーダ4とに送る。Xデコーダ
3は、入力されたアドレス信号をデコードして、メモリ
アレイ1上の1本の行選択線を選択する回路であり、Y
デコーダ4は、入力されたアドレス信号をデコードし
て、メモリアレイ1上の1本の列選択線を選択する回路
である。行選択線は、上記図5に示した行選択線WLに
対応するものであり、これによって同じ行に並んだ多数
のメモリセルが選択される。また、列選択線は、同じく
図5に示した列選択線Cに対応するものであり、これに
よって多数のビット線からその一部の複数のビット線が
選択されてYデコーダ4から出力される。このYデコー
ダ4の出力は、センスアンプ回路5に接続されている。
【0039】なお、本実施例では、上位ビットのアドレ
ス信号Ai+1〜AjをXデコーダ3とYデコーダ4とに分
割してデコードするように構成しているが、上記図7に
示すように、上位ビットのアドレス信号Ai+1〜AjをX
デコーダ3のみでデコードして、メモリアレイ1の全て
のビット線を直接センスアンプ回路5に接続するように
構成することもできる。
ス信号Ai+1〜AjをXデコーダ3とYデコーダ4とに分
割してデコードするように構成しているが、上記図7に
示すように、上位ビットのアドレス信号Ai+1〜AjをX
デコーダ3のみでデコードして、メモリアレイ1の全て
のビット線を直接センスアンプ回路5に接続するように
構成することもできる。
【0040】上記センスアンプ回路5は、Yデコーダ4
が出力する各ビット線ごとに設けられた複数のセンスア
ンプと、このセンスアンプの出力にそれぞれ繋がるライ
ンバッファとからなる。センスアンプは、ビット線の微
小な電位を増幅し論理レベルを確定する回路である。こ
のセンスアンプ回路5のラインバッファの出力は、マル
チプレクサ6の入力に接続されている。マルチプレクサ
6は、上記第2のアドレス入力回路8を介して下位4ビ
ットのアドレス信号A0〜Aiが入力され、このアドレス
信号A0〜Aiの値に応じて多数の入力線からn+1本を
選択し、これを出力線に接続する回路である。このマル
チプレクサ6の出力は、出力回路7に接続されている。
出力回路7は、スリーステータスバッファによって構成
されるn+1ビットのバッファであり、図示しないアウ
トプットイネーブル信号がアクティブとなった場合に、
マルチプレクサ6の出力をデータD0〜Dnとしてデータ
バスに送出する。なお、図では、このアウトプットイネ
ーブル信号及びチップセレクト信号を省略している。
が出力する各ビット線ごとに設けられた複数のセンスア
ンプと、このセンスアンプの出力にそれぞれ繋がるライ
ンバッファとからなる。センスアンプは、ビット線の微
小な電位を増幅し論理レベルを確定する回路である。こ
のセンスアンプ回路5のラインバッファの出力は、マル
チプレクサ6の入力に接続されている。マルチプレクサ
6は、上記第2のアドレス入力回路8を介して下位4ビ
ットのアドレス信号A0〜Aiが入力され、このアドレス
信号A0〜Aiの値に応じて多数の入力線からn+1本を
選択し、これを出力線に接続する回路である。このマル
チプレクサ6の出力は、出力回路7に接続されている。
出力回路7は、スリーステータスバッファによって構成
されるn+1ビットのバッファであり、図示しないアウ
トプットイネーブル信号がアクティブとなった場合に、
マルチプレクサ6の出力をデータD0〜Dnとしてデータ
バスに送出する。なお、図では、このアウトプットイネ
ーブル信号及びチップセレクト信号を省略している。
【0041】また、上記第1のアドレス入力回路2から
出力される上位ビットのアドレス信号Ai+1〜Ajは、ア
ドレス変化検出回路9にも送られる。このアドレス変化
検出回路9は、アドレス信号Ai+1〜Ajを入力して不一
致信号MISSバーを出力する回路である。
出力される上位ビットのアドレス信号Ai+1〜Ajは、ア
ドレス変化検出回路9にも送られる。このアドレス変化
検出回路9は、アドレス信号Ai+1〜Ajを入力して不一
致信号MISSバーを出力する回路である。
【0042】このアドレス変化検出回路9は、図1に示
すように、アドレス信号Ai+1〜Ajのビット数と同じ
数のEX−OR回路9aを備えている。これらのEX−
OR回路9aの一方の入力には、アドレス信号Ai+1
〜Ajの各ビット信号がそれぞれそのまま入力され、他
方の入力には、アドレス信号Ai+1〜Ajの各ビット信号
がそれぞれ第1の遅延回路9bを介して入力される。第
1の遅延回路9bは、インバータ回路を偶数個直列に接
続した回路であり、これによりアドレス信号Ai+1〜Aj
の各ビット信号を所定時間だけ遅延させることができ
る。また、EX−OR回路9aは、両入力の論理状態が
不一致の場合にのみハイレベルを出力する排他的論理和
回路である。従って、アドレス信号Ai+1〜Ajが変化す
ると、少なくとも1つのEX−OR回路9aの出力が第
1の遅延回路9bの所定時間だけハイレベルとなる。
すように、アドレス信号Ai+1〜Ajのビット数と同じ
数のEX−OR回路9aを備えている。これらのEX−
OR回路9aの一方の入力には、アドレス信号Ai+1
〜Ajの各ビット信号がそれぞれそのまま入力され、他
方の入力には、アドレス信号Ai+1〜Ajの各ビット信号
がそれぞれ第1の遅延回路9bを介して入力される。第
1の遅延回路9bは、インバータ回路を偶数個直列に接
続した回路であり、これによりアドレス信号Ai+1〜Aj
の各ビット信号を所定時間だけ遅延させることができ
る。また、EX−OR回路9aは、両入力の論理状態が
不一致の場合にのみハイレベルを出力する排他的論理和
回路である。従って、アドレス信号Ai+1〜Ajが変化す
ると、少なくとも1つのEX−OR回路9aの出力が第
1の遅延回路9bの所定時間だけハイレベルとなる。
【0043】上記各EX−OR回路9aの出力は、それ
ぞれNチャンネルのMOSトランジスタQAi+1〜QAjの
ゲート端子に接続されている。これらのMOSトランジ
スタQAi+1〜QAjは、ソース端子が接地されると共に、
ドレイン端子が共通の第2の遅延回路9cの入力に接続
されている。また、この第2の遅延回路9cの入力は、
ゲート端子を接地されたPチャンネルのMOSトランジ
スタQPUを介して電源に接続されプルアップされてい
る。従って、いずれかのEX−OR回路9aの出力がハ
イレベルになると、第2の遅延回路9cにローレベルが
入力される。この第2の遅延回路9cは、インバータ回
路を偶数個直列に接続した回路であり、これによって信
号を遅延させることができる。
ぞれNチャンネルのMOSトランジスタQAi+1〜QAjの
ゲート端子に接続されている。これらのMOSトランジ
スタQAi+1〜QAjは、ソース端子が接地されると共に、
ドレイン端子が共通の第2の遅延回路9cの入力に接続
されている。また、この第2の遅延回路9cの入力は、
ゲート端子を接地されたPチャンネルのMOSトランジ
スタQPUを介して電源に接続されプルアップされてい
る。従って、いずれかのEX−OR回路9aの出力がハ
イレベルになると、第2の遅延回路9cにローレベルが
入力される。この第2の遅延回路9cは、インバータ回
路を偶数個直列に接続した回路であり、これによって信
号を遅延させることができる。
【0044】上記第2の遅延回路9cの出力は、そのま
まNAND回路9dの一方の入力に送られると共に、第
3の遅延回路9eを介して同じNAND回路9dの他方
の入力に送られる。第3の遅延回路9eは、インバータ
回路を第1の遅延回路9bと同じ個数直列に接続した回
路であり、これによって信号を所定時間だけ遅延させる
ことができる。従って、第2の遅延回路9cの出力が所
定時間だけローレベルになると、NAND回路9dが所
定時間の2倍の時間だけハイレベルを出力する。このN
AND回路9dの出力は、インバータ回路9fを介して
不一致信号MISSバーとして出力される。
まNAND回路9dの一方の入力に送られると共に、第
3の遅延回路9eを介して同じNAND回路9dの他方
の入力に送られる。第3の遅延回路9eは、インバータ
回路を第1の遅延回路9bと同じ個数直列に接続した回
路であり、これによって信号を所定時間だけ遅延させる
ことができる。従って、第2の遅延回路9cの出力が所
定時間だけローレベルになると、NAND回路9dが所
定時間の2倍の時間だけハイレベルを出力する。このN
AND回路9dの出力は、インバータ回路9fを介して
不一致信号MISSバーとして出力される。
【0045】上記構成の半導体記憶装置のアクセス動作
を、図3及び図4に基づいて説明する。
を、図3及び図4に基づいて説明する。
【0046】図3の時刻t0において、図示しないチッ
プセレクト信号とアウトプットイネーブル信号とが共に
アクティブの状態にあり、図示のように#Nの値を有す
るアドレス信号Ai+1〜Ajがアドレス入力回路2に入力
されていたとする。時刻t1にアドレス信号Ai+1〜Aj
が#Mの値に変化すると、アドレス変化検出回路9がこ
のアドレス信号Ai+1〜Ajの変化を検出して、時刻t2
に不一致信号MISSバーをローレベル(アクティブ)
とする。
プセレクト信号とアウトプットイネーブル信号とが共に
アクティブの状態にあり、図示のように#Nの値を有す
るアドレス信号Ai+1〜Ajがアドレス入力回路2に入力
されていたとする。時刻t1にアドレス信号Ai+1〜Aj
が#Mの値に変化すると、アドレス変化検出回路9がこ
のアドレス信号Ai+1〜Ajの変化を検出して、時刻t2
に不一致信号MISSバーをローレベル(アクティブ)
とする。
【0047】即ち、アドレス変化検出回路9に入力され
るアドレス信号Ai+1〜Ajの値が時刻t1に#Nから#
Mに変化すると、各排他的論理和回路9aの一方の入力
は直ちに#Mに対応するビット信号に切り替わるのに対
して、他方の入力には、第1の遅延回路9bを介してそ
の後も所定時間だけ#Nに対応するビット信号が入力さ
れ続ける。従って、少なくとも1個の排他的論理和回路
9aは、時刻t1から所定時間にわたってハイレベルを
出力することになり、この間MOSトランジスタQAi+1
〜QAjのいずれか1つはON状態となり第2の遅延回路
9cの入力をローレベルに引き下げる。
るアドレス信号Ai+1〜Ajの値が時刻t1に#Nから#
Mに変化すると、各排他的論理和回路9aの一方の入力
は直ちに#Mに対応するビット信号に切り替わるのに対
して、他方の入力には、第1の遅延回路9bを介してそ
の後も所定時間だけ#Nに対応するビット信号が入力さ
れ続ける。従って、少なくとも1個の排他的論理和回路
9aは、時刻t1から所定時間にわたってハイレベルを
出力することになり、この間MOSトランジスタQAi+1
〜QAjのいずれか1つはON状態となり第2の遅延回路
9cの入力をローレベルに引き下げる。
【0048】上記所定時間のローレベルが第2の遅延回
路9cで遅延され時刻t2に出力されると、このローレ
ベルがNAND回路9dの一方の入力にそのまま送られ
ると共に、第3の遅延回路9eを介して所定時間だけ遅
延されてNAND回路9dの他方の入力にも送られる。
すると、NAND回路9dは、いずれかの入力がローレ
ベルになるとハイレベルを出力するので、第2の遅延回
路9cがローレベルを出力し始めてから所定時間の2倍
の時間だけハイレベルを出力し続けることになる。イン
バータ回路9fから出力される不一致信号MISSバー
は、このNAND回路9dの出力を反転したものとなる
ため、時刻t2から時刻t4までの所定時間の2倍の時間
だけローレベル(アクティブ)となる。
路9cで遅延され時刻t2に出力されると、このローレ
ベルがNAND回路9dの一方の入力にそのまま送られ
ると共に、第3の遅延回路9eを介して所定時間だけ遅
延されてNAND回路9dの他方の入力にも送られる。
すると、NAND回路9dは、いずれかの入力がローレ
ベルになるとハイレベルを出力するので、第2の遅延回
路9cがローレベルを出力し始めてから所定時間の2倍
の時間だけハイレベルを出力し続けることになる。イン
バータ回路9fから出力される不一致信号MISSバー
は、このNAND回路9dの出力を反転したものとなる
ため、時刻t2から時刻t4までの所定時間の2倍の時間
だけローレベル(アクティブ)となる。
【0049】また、この#Mの値に変化したアドレス信
号Ai+1〜Ajは、分割されてXデコーダ3及びYデコー
ダ4に送られる。すると、メモリアレイ1から新たな多
数のデータが読み出され、センスアンプ回路5によって
論理レベルを確定されて、アドレス信号Ai+1〜Ajと同
時に変化した下位ビットのアドレス信号A0〜Aiに基づ
きマルチプレクサ6が選択したn+1ビットのデータD
0〜Dnが出力回路7から出力される。ここで、上記アド
レス変化検出回路9における第1〜第3の遅延回路9
b、9c、9eの遅延時間の総和は、このアドレス信号
A0〜Ajの変化からセンスアンプ回路5が論理レベルの
確定を行い出力回路7がデータD0〜Dnの出力を行うま
での時間より長くなるように設定されている。従って、
出力回路7がデータD0〜Dnの出力を確定する時刻t3
は、不一致信号MISSバーがハイレベル(非アクティ
ブ)に戻る時刻t4よりも少し前になる。
号Ai+1〜Ajは、分割されてXデコーダ3及びYデコー
ダ4に送られる。すると、メモリアレイ1から新たな多
数のデータが読み出され、センスアンプ回路5によって
論理レベルを確定されて、アドレス信号Ai+1〜Ajと同
時に変化した下位ビットのアドレス信号A0〜Aiに基づ
きマルチプレクサ6が選択したn+1ビットのデータD
0〜Dnが出力回路7から出力される。ここで、上記アド
レス変化検出回路9における第1〜第3の遅延回路9
b、9c、9eの遅延時間の総和は、このアドレス信号
A0〜Ajの変化からセンスアンプ回路5が論理レベルの
確定を行い出力回路7がデータD0〜Dnの出力を行うま
での時間より長くなるように設定されている。従って、
出力回路7がデータD0〜Dnの出力を確定する時刻t3
は、不一致信号MISSバーがハイレベル(非アクティ
ブ)に戻る時刻t4よりも少し前になる。
【0050】従って、この図3の場合には、センスアン
プ回路5が論理レベルの確定を行う通常のアクセスモー
ドとなり、マイクロプロセッサ等は、不一致信号MIS
Sバーがローレベル(アクティブ)になっている間ウエ
イトをかけることにより、アクセスモードを考慮するこ
となく確実にデータD0〜Dnを読み取ることができる。
プ回路5が論理レベルの確定を行う通常のアクセスモー
ドとなり、マイクロプロセッサ等は、不一致信号MIS
Sバーがローレベル(アクティブ)になっている間ウエ
イトをかけることにより、アクセスモードを考慮するこ
となく確実にデータD0〜Dnを読み取ることができる。
【0051】また、この後、図4に示すように、時刻t
5に下位ビットのアドレス信号A0〜Aiのみを変えたと
しても、上位ビットのアドレス信号Ai+1〜Ajは#Mの
値のまま変化しないので、不一致信号MISSバーはハ
イレベルが維持される。しかしながら、マルチプレクサ
6は、変更されたアドレス信号A0〜Aiによりセンスア
ンプ回路5のラインバッファから別のデータを選択する
ので、極めて短い時間経過後の時刻t6には、このマル
チプレクサ6が新たに選択したn+1ビットのデータD
0〜Dnを出力回路7から出力することができる。さらに
図示のように下位ビットのアドレス信号A0〜Ajのみを
順次切り替えて行けば、これに対応するn+1ビットの
データD0〜Dnを次々に高速で出力することができる。
5に下位ビットのアドレス信号A0〜Aiのみを変えたと
しても、上位ビットのアドレス信号Ai+1〜Ajは#Mの
値のまま変化しないので、不一致信号MISSバーはハ
イレベルが維持される。しかしながら、マルチプレクサ
6は、変更されたアドレス信号A0〜Aiによりセンスア
ンプ回路5のラインバッファから別のデータを選択する
ので、極めて短い時間経過後の時刻t6には、このマル
チプレクサ6が新たに選択したn+1ビットのデータD
0〜Dnを出力回路7から出力することができる。さらに
図示のように下位ビットのアドレス信号A0〜Ajのみを
順次切り替えて行けば、これに対応するn+1ビットの
データD0〜Dnを次々に高速で出力することができる。
【0052】従って、この図4の場合には、センスアン
プ回路5が論理レベルの確定を行う必要のない高速アク
セスモードとなり、不一致信号MISSバーがハイレベ
ル(非アクティブ)を維持されるので、マイクロプロセ
ッサ等は、必要以上のウエイトをかけることなく出力デ
ータを順次高速に読み取ることができる。
プ回路5が論理レベルの確定を行う必要のない高速アク
セスモードとなり、不一致信号MISSバーがハイレベ
ル(非アクティブ)を維持されるので、マイクロプロセ
ッサ等は、必要以上のウエイトをかけることなく出力デ
ータを順次高速に読み取ることができる。
【0053】以上説明したように、本実施例の半導体記
憶装置は、上位ビットのアドレス信号Ai+1〜Ajが変化
すると、通常のアクセスモードとなり、出力回路7が出
力するデータD0〜Dnが確定するまでの間、不一致信号
MISSバーをローレベル(アクティブ)とする。ま
た、下位ビットのアドレス信号A0〜Aiのみが変化した
場合には、この不一致信号MISSバーはハイレベル
(非アクティブ)が維持される。従って、マイクロプロ
セッサ等は、不一致信号MISSバーがローレベルの間
だけウエイトをかけておき、不一致信号MISSバーが
ハイレベルの場合には必要以上のウエイトをかけること
なくアクセスを行うことにより、アクセスモードを考慮
することなく自動的に高速アクセスモードを利用するこ
とができる。
憶装置は、上位ビットのアドレス信号Ai+1〜Ajが変化
すると、通常のアクセスモードとなり、出力回路7が出
力するデータD0〜Dnが確定するまでの間、不一致信号
MISSバーをローレベル(アクティブ)とする。ま
た、下位ビットのアドレス信号A0〜Aiのみが変化した
場合には、この不一致信号MISSバーはハイレベル
(非アクティブ)が維持される。従って、マイクロプロ
セッサ等は、不一致信号MISSバーがローレベルの間
だけウエイトをかけておき、不一致信号MISSバーが
ハイレベルの場合には必要以上のウエイトをかけること
なくアクセスを行うことにより、アクセスモードを考慮
することなく自動的に高速アクセスモードを利用するこ
とができる。
【0054】また、アドレス変化検出回路9は、現在の
アドレス信号Ai+1〜Ajの各ビット信号と第1の遅延回
路9bによって遅延させた過去のアドレス信号Ai+1〜
Ajの各ビット信号とを排他的論理和回路9aで比較す
ることにより、アドレス信号Ai+1〜Ajの変化を検出す
るので、従来のようにラッチ回路によって多数のビット
信号を記憶させる必要がなくなり、回路構成を簡略化す
ることができる。しかも、一旦アドレス信号Ai+1〜Aj
の変化が検出されると、第3の遅延回路9e、NAND
回路9d及びインバータ回路9fによって不一致信号M
ISSバーのローレベルを維持するので、アドレススト
ローブ信号を使用しなくても非同期式に従来と同様の不
一致信号MISSバーを出力することができる。
アドレス信号Ai+1〜Ajの各ビット信号と第1の遅延回
路9bによって遅延させた過去のアドレス信号Ai+1〜
Ajの各ビット信号とを排他的論理和回路9aで比較す
ることにより、アドレス信号Ai+1〜Ajの変化を検出す
るので、従来のようにラッチ回路によって多数のビット
信号を記憶させる必要がなくなり、回路構成を簡略化す
ることができる。しかも、一旦アドレス信号Ai+1〜Aj
の変化が検出されると、第3の遅延回路9e、NAND
回路9d及びインバータ回路9fによって不一致信号M
ISSバーのローレベルを維持するので、アドレススト
ローブ信号を使用しなくても非同期式に従来と同様の不
一致信号MISSバーを出力することができる。
【0055】
【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、高速アクセスモードを簡便
に利用するための不一致信号を簡単な回路構成で非同期
式に生成することができるので、チップ面積を減少させ
ることができ、しかも、使用上の制約を受けることもな
くなる。
の半導体記憶装置によれば、高速アクセスモードを簡便
に利用するための不一致信号を簡単な回路構成で非同期
式に生成することができるので、チップ面積を減少させ
ることができ、しかも、使用上の制約を受けることもな
くなる。
【図1】本発明の一実施例を示すものであって、アドレ
ス変化検出回路の構成を示すブロック図である。
ス変化検出回路の構成を示すブロック図である。
【図2】本発明の一実施例を示すものであって、半導体
記憶装置の構成を示すブロック図である。
記憶装置の構成を示すブロック図である。
【図3】本発明の一実施例を示すものであって、通常の
アクセスモードにおける半導体記憶装置の動作を示すタ
イムチャートである。
アクセスモードにおける半導体記憶装置の動作を示すタ
イムチャートである。
【図4】本発明の一実施例を示すものであって、高速ア
クセスモードにおける半導体記憶装置の動作を示すタイ
ムチャートである。
クセスモードにおける半導体記憶装置の動作を示すタイ
ムチャートである。
【図5】ページモードを備えたROMの構成を示すブロ
ック図である。
ック図である。
【図6】図5のROMの動作を示すタイムチャートであ
る。
る。
【図7】従来例を示すものであって、EPROMの構成
を示すブロック図である。
を示すブロック図である。
【図8】従来例を示すものであって、通常のアクセスモ
ードにおけるEPROMの動作を示すタイムチャートで
ある。
ードにおけるEPROMの動作を示すタイムチャートで
ある。
【図9】従来例を示すものであって、高速アクセスモー
ドにおけるEPROMの動作を示すタイムチャートであ
る。
ドにおけるEPROMの動作を示すタイムチャートであ
る。
9 アドレス変化検出回路 9a 排他的論理和回路 9b 遅延回路 9d NAND回路 9e 遅延回路 9f インバータ回路
Claims (1)
- 【請求項1】 アドレス信号の一部のビット信号につい
て、各ビット信号ごとに設けられ、該アドレス信号の変
化を検出するための変化検出手段と、 該変化検出手段が、該アドレス信号の変化を検出した場
合に、一定期間だけ信号を発生するタイマ回路と、 該タイマ回路の出力を外部に出力する出力手段とを備え
た半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15085293A JPH07141889A (ja) | 1993-06-22 | 1993-06-22 | 半導体記憶装置 |
TW083105517A TW262557B (en) | 1993-06-22 | 1994-06-17 | Semiconductor memory device |
KR1019940014422A KR0148430B1 (ko) | 1993-06-22 | 1994-06-21 | 반도체 기억장치 |
US08/263,819 US5483498A (en) | 1993-06-22 | 1994-06-22 | Semiconductor memory device incorporating address change detection circuit for page mode access |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15085293A JPH07141889A (ja) | 1993-06-22 | 1993-06-22 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07141889A true JPH07141889A (ja) | 1995-06-02 |
Family
ID=15505787
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15085293A Pending JPH07141889A (ja) | 1993-06-22 | 1993-06-22 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5483498A (ja) |
JP (1) | JPH07141889A (ja) |
KR (1) | KR0148430B1 (ja) |
TW (1) | TW262557B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100263843B1 (ko) * | 1995-09-13 | 2000-09-01 | 마찌다 가쯔히꼬 | 반도체기억장치 |
KR100798795B1 (ko) * | 2005-09-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 내부 어드레스 생성장치 및 그의 구동방법 |
US7558146B2 (en) | 2005-09-29 | 2009-07-07 | Hynix Semiconductor, Inc. | Internal address generator for use in semiconductor memory device |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5640364A (en) * | 1994-12-23 | 1997-06-17 | Micron Technology, Inc. | Self-enabling pulse trapping circuit |
US6525971B2 (en) | 1995-06-30 | 2003-02-25 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
US5526320A (en) | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
US5675549A (en) * | 1994-12-23 | 1997-10-07 | Micron Technology, Inc. | Burst EDO memory device address counter |
US5610864A (en) | 1994-12-23 | 1997-03-11 | Micron Technology, Inc. | Burst EDO memory device with maximized write cycle timing |
US5721859A (en) * | 1994-12-23 | 1998-02-24 | Micron Technology, Inc. | Counter control circuit in a burst memory |
US5682354A (en) * | 1995-11-06 | 1997-10-28 | Micron Technology, Inc. | CAS recognition in burst extended data out DRAM |
US5729504A (en) * | 1995-12-14 | 1998-03-17 | Micron Technology, Inc. | Continuous burst edo memory device |
US7681005B1 (en) | 1996-01-11 | 2010-03-16 | Micron Technology, Inc. | Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation |
US6981126B1 (en) * | 1996-07-03 | 2005-12-27 | Micron Technology, Inc. | Continuous interleave burst access |
US6401186B1 (en) | 1996-07-03 | 2002-06-04 | Micron Technology, Inc. | Continuous burst memory which anticipates a next requested start address |
US5812470A (en) * | 1996-09-10 | 1998-09-22 | Micron Technology, Inc. | Apparatus, system and method for identifying semiconductor memory access modes |
JPH1145594A (ja) * | 1997-07-30 | 1999-02-16 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
JP3016230B1 (ja) * | 1999-04-01 | 2000-03-06 | 株式会社ビーコンインフォメーションテクノロジー | デ―タ管理方法及び装置、記録媒体 |
US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
US7972974B2 (en) | 2006-01-10 | 2011-07-05 | Micron Technology, Inc. | Gallium lanthanide oxide films |
KR102503728B1 (ko) * | 2022-12-26 | 2023-02-27 | 한전케이피에스 주식회사 | 노즐 부분 교체방법 |
KR102503724B1 (ko) * | 2022-12-26 | 2023-02-27 | 한전케이피에스 주식회사 | 노즐 전체교체방법 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59221891A (ja) * | 1983-05-31 | 1984-12-13 | Toshiba Corp | スタテイツク型半導体記憶装置 |
FR2619939B1 (fr) * | 1987-09-01 | 1989-12-08 | Thomson Semiconducteurs | Circuit de detection de transitions d'adresses |
KR930006970B1 (ko) * | 1990-11-30 | 1993-07-24 | 현대전자산업 주식회사 | 어드레스 천이 검출회로 |
JPH0541088A (ja) * | 1991-08-06 | 1993-02-19 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
JP2696026B2 (ja) * | 1991-11-21 | 1998-01-14 | 株式会社東芝 | 半導体記憶装置 |
JPH05159577A (ja) * | 1991-12-10 | 1993-06-25 | Oki Electric Ind Co Ltd | アドレス入力遷移検出回路およびこれを形成する連想メモリセル回路 |
-
1993
- 1993-06-22 JP JP15085293A patent/JPH07141889A/ja active Pending
-
1994
- 1994-06-17 TW TW083105517A patent/TW262557B/zh active
- 1994-06-21 KR KR1019940014422A patent/KR0148430B1/ko not_active IP Right Cessation
- 1994-06-22 US US08/263,819 patent/US5483498A/en not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100263843B1 (ko) * | 1995-09-13 | 2000-09-01 | 마찌다 가쯔히꼬 | 반도체기억장치 |
KR100798795B1 (ko) * | 2005-09-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 내부 어드레스 생성장치 및 그의 구동방법 |
US7558146B2 (en) | 2005-09-29 | 2009-07-07 | Hynix Semiconductor, Inc. | Internal address generator for use in semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
TW262557B (en) | 1995-11-11 |
KR0148430B1 (ko) | 1998-11-02 |
KR950001777A (ko) | 1995-01-03 |
US5483498A (en) | 1996-01-09 |
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JP2561640B2 (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000529 |