JPH07141889A

JPH07141889A - 半導体記憶装置

Info

Publication number: JPH07141889A
Application number: JP15085293A
Authority: JP
Inventors: Yasuhiro Hotta; 泰裕堀田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-06-22
Filing date: 1993-06-22
Publication date: 1995-06-02
Also published as: TW262557B; KR0148430B1; KR950001777A; US5483498A

Abstract

(57)【要約】【構成】アドレス信号Ａi+1〜Ａjの変化を検出する第
１の遅延回路９ｂ及び排他的論理和回路９ａと、排他的
論理和回路９ａの出力が１つでもハイレベルになるとロ
ーレベルを出力するＭＯＳトランジスタＱAi+1〜ＱAjの
並列回路と、この並列回路の出力がローレベルになる
と、不一致信号ＭＩＳＳバーを一定期間だけアクティブ
とする第３の遅延回路９ｅ、ＮＡＮＤ回路９ｄ及びイン
バータ回路９ｆとからなるアドレス変化検出回路９を備
える。【効果】高速アクセスモードを簡便に利用するための
不一致信号ＭＩＳＳバーを簡単な回路構成のアドレス変
化検出回路９で非同期式に生成することができるので、
半導体記憶装置のチップ面積を減少させることができ、
しかも、使用上の制約を受けることもなくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速アクセスモードを
備えた半導体記憶装置に関する。

【０００２】

【従来の技術】近年、マイクロプロセッサ等の高速化に
伴い、半導体記憶装置もアクセス速度の向上が期待され
ている。この半導体記憶装置のアクセス速度の向上に
は、ランダムアクセス時の高速化が必要であることは勿
論であるが、バーストモードやページモードと称される
特別なアクセスモードにより、ランダムアクセス時のア
クセス速度を超えた高速化を図る場合もある。

【０００３】一般的なページモードを備えたＲＯＭ[rea
d only memory]の構成を図５に示す。

【０００４】このＲＯＭには、図示縦方向に多数のビッ
ト線Ｂが形成されると共に、これに交差して図示横方向
に多数の行選択線ＷＬが形成されている。これらのビッ
ト線Ｂと行選択線ＷＬとの各交差部にそれぞれメモリセ
ル２１が接続されている。なお、図では、１本の行選択
線ＷＬjとページモードによって連続して読み出し可能
となるｋ＋１本のビット線Ｂi0〜Ｂikのみを示してい
る。

【０００５】各メモリセル２１は、隣接するビット線Ｂ
を１個のＭＯＳトランジスタＱMを介して接地するよう
に構成されている。また、このＭＯＳトランジスタＱM
のゲート端子は、隣接する行選択線ＷＬに接続されてい
る。従って、同じ列に並ぶ各メモリセル２１のＭＯＳト
ランジスタＱMのドレイン端子は、同じビット線Ｂに接
続され、同じ行に並ぶ各メモリセル２１のＭＯＳトラン
ジスタＱMのゲート端子は、同じ行選択線ＷＬに接続さ
れる。なお、図５は、１本の行選択線ＷＬjとｋ＋１本
のビット線Ｂi0〜Ｂikとの各交差部に接続されたｋ＋１
個のメモリセル２１と、これらのメモリセル２１の各Ｍ
ＯＳトランジスタＱMij0〜ＱMijkだけを示している。

【０００６】各メモリセル２１のＭＯＳトランジスタＱ
Mは、当該メモリセル２１が論理状態の“０”を記憶す
る場合にはしきい値電圧ＶTHが通常のエンハンスメント
型と同様になるように形成されており、論理状態の
“１”を記憶する場合にはこのしきい値電圧ＶTHが電源
電圧以上となるように形成されている。従って、いずれ
かの行選択線ＷＬがハイレベルになると、これに接続さ
れるメモリセル２１のうち、論理状態の“０”を記憶し
たメモリセル２１のＭＯＳトランジスタＱMのみがＯＮ
状態となり、他のメモリセル２１のＭＯＳトランジスタ
ＱMはＯＦＦ状態（ノーマル・オフ）となる。

【０００７】上記ビット線Ｂは、それぞれＭＯＳトラン
ジスタＱCを介してセンスアンプ２２の入力に接続され
ている。ＭＯＳトランジスタＱCは、ゲート端子に列選
択線Ｃが接続され、この列選択線Ｃがハイレベルになる
とＯＮ状態となる。また、これらのＭＯＳトランジスタ
ＱCは、ｋ＋１個ずつが同じ列選択線Ｃに接続されてい
る。図５は、ｋ＋１本のビット線Ｂi0〜Ｂikに接続され
るｋ＋１個のＭＯＳトランジスタＱCi0〜ＱCikが共通に
１本の列選択線Ｃiに接続されている状態を示してい
る。

【０００８】センスアンプ２２は、ビット線Ｂの電位に
応じた論理レベルを確定して出力する増幅回路である。
上記ビット線Ｂi0〜ＢikはＭＯＳトランジスタＱCi0〜
ＱCikを介してｋ＋１個のセンスアンプ２２にそれぞれ
接続されている。ただし、これらのセンスアンプ２２に
は、図示しない他のＭＯＳトランジスタＱCを介して多
数のビット線Ｂも接続される。

【０００９】上記センスアンプ２２の出力は、それぞれ
ＭＯＳトランジスタＱPを介して出力バッファ２３の入
力に接続されている。ＭＯＳトランジスタＱPは、ゲー
ト端子にデータ選択線Ｐが接続され、このデータ選択線
ＰがハイレベルになるとＯＮ状態となる。データ選択線
Ｐは、ｋ＋１本のデータ選択線Ｐ0〜Ｐkが１組となり、
ｋ＋１個で１組となるＭＯＳトランジスタＱPの各ゲー
ト端子にそれぞれ接続されている。図５は、ｋ＋１個の
センスアンプ２２の出力がｋ＋１個で１組となるＭＯＳ
トランジスタＱP0〜ＱPkを介して１個の出力バッファ２
３の入力に接続されている状態を示している。

【００１０】上記構成のＲＯＭの動作を図６に基づいて
説明する。

【００１１】時刻ｔ11において、アドレス信号が確定す
ると、このアドレス信号の上位ビットがデコードされる
ことにより、それぞれ１本ずつの行選択線ＷＬと列選択
線Ｃとがハイレベルになる。ここで、図５に示した行選
択線ＷＬjと列選択線Ｃiとがハイレベルになったとす
る。行選択線ＷＬjに接続されたメモリセル２１のう
ち、論理状態の“０”を記憶するものについては、ＭＯ
ＳトランジスタＱMがＯＮ状態となるので、これらのメ
モリセル２１に接続されるビット線Ｂの電位が接地され
ることによって徐々にローレベルに遷移する。他のメモ
リセル２１のＭＯＳトランジスタＱMはＯＦＦ状態のま
まであるため、これらのメモリセル２１に接続されるビ
ット線Ｂの電位は徐々にハイレベルに遷移する。また、
列選択線ＣiがハイレベルであることよりＭＯＳトラン
ジスタＱCi0〜ＱCikは全てＯＮ状態となるので、これら
のＭＯＳトランジスタＱCi0〜ＱCikに接続されるビット
線Ｂi0〜Ｂikの電位がそれぞれセンスアンプ２２に入力
される。すると、センスアンプ２２は、各ビット線Ｂi0
〜Ｂikの微小なローレベル又はハイレベルの電位を増幅
し論理レベルＳi0〜Ｓikを確定して出力する。ただし、
このセンスアンプ２２は、微小電位を増幅して論理レベ
ルＳi0〜Ｓikを確定するまでにある程度の時間を要す
る。

【００１２】上記時刻ｔ11には、アドレス信号の下位ビ
ットもデコードされて、ｋ＋１本のデータ選択線Ｐ0〜
Ｐkのうちのいずれか１本がハイレベルになる。ここで
は、図６に示すように、データ選択線Ｐ0がハイレベル
になったとすると、このデータ選択線Ｐ0に接続される
ＭＯＳトランジスタＱP0がＯＮ状態になるので、ビット
線Ｂi0の電位を増幅したセンスアンプ２２の論理レベル
Ｓi0のみが出力バッファ２３を介して時刻ｔ12に出力さ
れる。従って、通常のアクセスモードにおいては、時刻
ｔ11にアドレス信号が確定してから時刻ｔ12に出力バッ
ファ２３から論理レベルＳi0のデータが出力されるまで
に時間ＴNを要し、この時間ＴNはセンスアンプ２２が論
理レベルを確定するための時間が含まれるために比較的
長い。

【００１３】しかしながら、この時刻ｔ12には、残りｋ
個のセンスアンプ２２も既にビット線Ｂi1〜Ｂikの論理
レベルＳi1〜Ｓikを確定している。そこで、引き続いて
アドレス信号の下位ビットのみを変化させてデータ選択
線Ｐ1〜Ｐkを順にハイレベルに切り替えると、出力バッ
ファ２３からは、データ選択線Ｐ1がハイレベルになっ
た後の時刻ｔ13に論理レベルＳi1のデータが出力され、
時刻ｔ14には論理レベルＳi2のデータが出力されること
になり、以降論理レベルＳikのデータが出力されるま
で、時間ＴP間隔で順次出力が可能となる。この時間ＴP
は、センスアンプ２２が論理レベルを確定する必要がな
いため極めて短い時間となり、これによって高速アクセ
スが可能となる。

【００１４】従って、図５に示したＲＯＭは、最初のア
クセスでは必ず通常のアクセスモードとなるが、引き続
いてこれに連続するアドレスにアクセスを行う場合に
は、以降最大ｋ個のアドレスについてページモードによ
る高速アクセスが可能となる。なお、このようなアクセ
ス速度の高速化は、ＲＯＭに限らず、ＥＰＲＯＭ[Erasa
ble Programmable ROM]やＤＲＡＭ[dynamic random acc
ess memory]等の他の半導体記憶装置にも同様に用いる
ことができる。

【００１５】ところが、上記ＲＯＭ等においてページモ
ードによる高速アクセスを行う場合、マイクロプロセッ
サ等は、順次指定するアドレスがｋ＋１個以内の同一ペ
ージの範囲に含まれるかどうかを検査し、この結果に応
じてアクセスモードを随時変更する必要があり、半導体
記憶装置に対するアクセス処理が面倒なものになる。そ
こで、高速アクセスモードから通常のアクセスモードに
戻す必要がある場合に、半導体記憶装置側から通知を行
うことにより、マイクロプロセッサ等が自動的にウエイ
トをかけてアクセスモードを変更できるようにする提案
が従来からなされていた。即ち、1989 IEEE Internatio
nal Solid-State Circuits Conference(ISSCC)におい
て、バーストモードから通常のアクセスモードに切り替
わる際に不一致信号ＭＩＳＳバーを出力するようにした
ＥＰＲＯＭについて発表があった。

【００１６】上記従来のＥＰＲＯＭの構成を図７に示
す。このＥＰＲＯＭは、６４Ｋ×１６ビット構成のメモ
リセルを有するメモリアレイ１を備えている。１６ビッ
トのアドレス信号Ａ0〜Ａ15のうちの上位１２ビットの
アドレス信号Ａ4〜Ａ15が第１のアドレス入力回路２及
び第１のラッチ回路１０を介してＸデコーダ３に入力さ
れ、これによってメモリアレイ１のメモリセルがアクセ
スされる。即ち、アドレス信号Ａ4〜Ａ15は、第１のア
ドレス入力回路２を介してラッチ回路１０に入力され、
チップセレクト信号ＣＳバーがローレベル（アクティ
ブ）の状態であり、かつアドレスストローブ信号ＡＳバ
ーが立ち下がる（アクティブになる）タイミングでこの
ラッチ回路１０にラッチされる。すると、このアドレス
信号Ａ4〜Ａ15がラッチ回路１０からＸデコーダ３に送
られて、メモリアレイ１のうちの２５６個のメモリセル
が選択され同時に読み出される。なお、論理回路１５
は、チップセレクト信号ＣＳバーによってアドレススト
ローブ信号ＡＳバーをゲートするための回路である。

【００１７】上記メモリアレイ１から読み出された２５
６ビットのデータは、センスアンプ回路５の２５６個の
センスアンプによってそれぞれ論理レベルが確定され、
このセンスアンプ回路５内のラインバッファを介してマ
ルチプレクサ６に出力される。マルチプレクサ６は、第
２のアドレス入力回路８を介して下位４ビットのアドレ
ス信号Ａ0〜Ａ3が入力されていて、このアドレス信号Ａ
0〜Ａ3の値（１６種類）に応じて２５６ビット（１６×
１６ビット）のデータから１６ビットのデータを選択
し、出力回路７に出力する。出力回路７は、チップセレ
クト信号ＣＳバーとアウトプットイネーブル信号ＯＥバ
ーが共にローレベル（アクティブ）となった場合に、マ
ルチプレクサ６から送られて来た１６ビットのデータを
１ワードのデータＤ0〜Ｄ15としてデータバス等に出力
する。なお、論理回路１３は、このチップセレクト信号
ＣＳバーによってアウトプットイネーブル信号ＯＥバー
をゲートし正論理に変換して出力するための回路であ
る。

【００１８】従って、このＥＰＲＯＭは、最初のアクセ
スによって２５６ビットのデータがセンスアンプ回路５
によって論理レベルを確定されるので、以降下位４ビッ
トのアドレス信号Ａ0〜Ａ3のみを変えることにより、連
続する１６個の１６ビットデータについて高速にアクセ
スを行うことができる。

【００１９】また、第１のラッチ回路１０にラッチされ
た上位１２ビットのアドレス信号Ａ4〜Ａ15は、第２の
ラッチ回路１１にも送られる。この第２のラッチ回路１
１は、チップセレクト信号ＣＳバーがローレベル（アク
ティブ）の状態であり、かつアドレスストローブ信号Ａ
Ｓバーが立ち上がる（非アクティブに戻る）タイミング
でこのアドレス信号Ａ4〜Ａ15をラッチする。この第２
のラッチ回路１１でラッチされたアドレス信号Ａ4〜Ａ1
5は、そのときに第１のアドレス入力回路２を介して入
力されているアドレス信号Ａ4〜Ａ15と共に比較回路１
２に送られる。比較回路１２は、両者のアドレス信号Ａ
4〜Ａ15が一致しない場合にローレベルを出力する。こ
の比較回路１２は、比較回路１２からローレベルが出力
されたときにローレベル（アクティブ）となる不一致信
号ＭＩＳＳバーを論理回路１４を介して出力する。な
お、この論理回路１４は、チップセレクト信号ＣＳバー
によって比較回路１２の出力をゲートするための回路で
ある。また、上記論理回路１５の出力とこの比較回路１
２の出力とを論理回路１６を介してセンスアンプ回路５
に送ることにより、チップセレクト信号ＣＳバーとアド
レスストローブ信号ＡＳバーが共にローレベル（アクテ
ィブ）であり、かつ比較回路１２の出力がローレベルの
場合、即ちメモリアレイ１へのアクセス時であり、かつ
アドレス信号Ａ4〜Ａ15が不一致である場合にのみセン
スアンプ回路５を動作させる。

【００２０】上記構成のＥＰＲＯＭのアクセス動作を図
８及び図９に基づいて説明する。

【００２１】図８の時刻ｔ20において、チップセレクト
信号ＣＳバーとアウトプットイネーブル信号ＯＥバーが
共にローレベル（アクティブ）の状態にあり、＃Ｎの値
を有するアドレス信号Ａ4〜Ａ15が第１のアドレス入力
回路２に入力されて、これが第１のラッチ回路１０にラ
ッチされていたとする。時刻ｔ21にアドレスストローブ
信号ＡＳバーが立ち上がり非アクティブに戻ると、この
＃Ｎのアドレス信号Ａ4〜Ａ15が第２のラッチ回路１１
にラッチされる。

【００２２】ここで、図示のように、時刻ｔ22に上位ビ
ットのアドレス信号Ａ4〜Ａ15が＃Ｍの値に変化したと
すると、比較回路１２が第２のラッチ回路１１にラッチ
されたアドレス信号Ａ4〜Ａ15（＃Ｎ）との不一致を検
出してローレベルを出力し、不一致信号ＭＩＳＳバーが
ローレベル（アクティブ）となる。また、時刻ｔ23に
は、アドレスストローブ信号ＡＳバーが立ち下がり（ア
クティブになり）、第１のラッチ回路１０がこのアドレ
ス信号Ａ4〜Ａ15をラッチしてＸデコーダ３に送る。こ
のときには論理回路１６の出力がハイレベルとなるの
で、これによってセンスアンプ回路５が駆動される。す
ると、メモリアレイ１から新たな２５６ビットのデータ
が読み出され、センスアンプ回路５によって論理レベル
を確定されて、アドレス信号Ａ4〜Ａ15と同時に変化し
た下位ビットのアドレス信号Ａ0〜Ａ3に基づきマルチプ
レクサ６が選択した１６ビットのデータＤ0〜Ｄ15が時
刻ｔ24に出力回路７から出力される。また、その後の時
刻ｔ25にアドレスストローブ信号ＡＳバーが立ち上がる
と、第２のラッチ回路１１が＃Ｍの値のアドレス信号Ａ
4〜Ａ15をラッチするので、比較回路１２の出力がハイ
レベルとなり不一致信号ＭＩＳＳバーもハイレベル（非
アクティブ）に戻る。

【００２３】従って、この図８の場合には、センスアン
プ回路５が論理レベルの確定を行う通常のアクセスモー
ドとなり、マイクロプロセッサ等は、不一致信号ＭＩＳ
Ｓバーがローレベル（アクティブ）になっている間ウエ
イトをかけることにより、アクセスモードを考慮するこ
となく確実にデータＤ0〜Ｄ15を読み取ることができ
る。

【００２４】また、この後、図９に示すように、時刻ｔ
26に下位ビットのアドレス信号Ａ0〜Ａ3のみを変えたと
しても、上位ビットのアドレス信号Ａ4〜Ａ15は＃Ｍの
値のまま変化しないので、比較回路１２の出力はハイレ
ベルのままであり不一致信号ＭＩＳＳバーもハイレベル
が維持される。しかしながら、マルチプレクサ６は、変
更されたアドレス信号Ａ0〜Ａ3によりセンスアンプ回路
５のラインバッファから別のデータを選択するので、極
めて短い時間経過後の時刻ｔ27には、このマルチプレク
サ６が新たに選択した１６ビットのデータＤ0〜Ｄ15を
出力回路７から出力することができる。そして、さらに
図示のように下位ビットのアドレス信号Ａ0〜Ａ3のみを
順次切り替えて行けば、これに対応する１６ビットのデ
ータＤ0〜Ｄ15を次々に高速で読み出すことができる。

【００２５】従って、この図９の場合には、センスアン
プ回路５が論理レベルの確定を行う必要のない高速アク
セスモードとなり、不一致信号ＭＩＳＳバーがハイレベ
ル（非アクティブ）を維持されるので、マイクロプロセ
ッサ等は、必要以上のウエイトをかけることなく出力デ
ータＤ0〜Ｄ15を順次高速に読み取ることができる。

【００２６】

【発明が解決しようとする課題】上記のように、図７に
示したＥＰＲＯＭの場合には、不一致信号ＭＩＳＳバー
を監視することにより自動的にアクセスモードを変更す
ることができるので、高速アクセスモードを利用する際
のマイクロプロセッサ等の負担を軽減することができる
という利点がある。他の半導体記憶装置でも、同様にし
て不一致信号ＭＩＳＳバーを出力させるようにすること
ができる。

【００２７】しかしながら、このような不一致信号ＭＩ
ＳＳバーを生成するために、従来は比較回路１２に加え
て、多ビットのアドレス信号Ａ4〜Ａ15を一次記憶する
ための２個のラッチ回路１０、１１を必要としていた。
しかも、半導体記憶装置の記憶容量が増大してアドレス
信号のビット数が増えると、これらのラッチ回路１０、
１１のビット数も増加させる必要があり、回路規模がま
すます拡大することになる。

【００２８】また、上記ラッチ回路１０、１１は、アド
レス信号Ａ4〜Ａ15をラッチするために、アドレス信号
の確定を通知するアドレスストローブ信号ＡＳバーを利
用していた。しかし、現在の半導体記憶装置は、使用上
の便宜から、このようなアドレスストローブ信号ＡＳバ
ーを使用しない非同期式が主流となっている。

【００２９】このため、従来の半導体記憶装置では、高
速アクセスモードを簡便に利用するための不一致信号Ｍ
ＩＳＳバーを生成する場合に、ラッチ回路１０、１１の
回路規模の拡大によってチップ面積が増大するという問
題が発生していた。また、この不一致信号ＭＩＳＳバー
を生成するために同期式のアドレスストローブ信号ＡＳ
バーを利用しなければならず、使用上の制約が大きくな
るという問題もあった。

【００３０】本発明は、上記事情に鑑み、簡単な回路に
より非同期式によって不一致信号を生成することができ
る半導体記憶装置を提供することを目的とする。

【００３１】

【課題を解決するための手段】本発明の半導体記憶装置
は、アドレス信号の一部のビット信号について、各ビッ
ト信号ごとに設けられ、該アドレス信号の変化を検出す
るための変化検出手段と、該変化検出手段が、該アドレ
ス信号の変化を検出した場合に、一定期間だけ信号を発
生するタイマ回路と、該タイマ回路の出力を外部に出力
する出力手段とを備えており、そのことにより上記目的
が達成される。

【００３２】

【作用】変化検出手段は、アドレス信号のうちの一部の
ビット信号について、各ビット信号ごとに、現在の値と
所定時間だけ過去の値との比較を行う。なお、この変化
検出手段で比較されるビット信号は、アドレス信号のう
ちの一部であり、かつこれを変更すると通常のアクセス
モードに戻す必要がある全てのビット信号である。

【００３３】上記一部のビット信号のいずれかが変化し
た場合、即ちアドレス信号が変化した場合には、タイマ
回路がアドレス信号の変化を示す信号を出力することに
なり、この出力は、上記所定時間だけ維持される。この
タイマ回路の出力は、出力手段により、同じ所定時間だ
け維持される。

【００３４】この結果、本発明の半導体記憶装置は、ア
ドレス信号うちの通常のアクセスモードに戻す必要のあ
るビット信号が変化すると、この通常のアクセスモード
により出力データが確定するまでの間、アドレス信号の
変化を示す信号を出力することになり、その他のビット
信号が変化した場合には、このアドレス信号の変化を示
す信号は出力されない。従って、マイクロプロセッサ等
は、アドレス信号の変化を示す信号が出力されている間
だけウエイトをかけておき、アドレス信号の変化を示す
信号が出力されない場合には必要以上のウエイトをかけ
ることなくアクセスを行うことにより、アクセスモード
を考慮することなく自動的に高速アクセスモードを利用
することができるようになる。

【００３５】また、変化検出手段を、現在のビット信号
と遅延回路によって遅延させた過去のビット信号とを比
較する構成とすると、変化検出手段は、これらのビット
信号の変化を検出するので、従来のようにラッチ回路に
よって多数のビット信号を記憶させる必要がなくなり、
回路構成を簡略化することができる。しかも、一旦これ
らのビット信号の変化が検出されると、タイマ回路が一
定期間にわたってアドレス信号の変化を示す信号を出力
し続けるので、アドレスストローブ信号を使用しなくて
も非同期式に従来と同様の不一致信号を出力することが
できる。なお、タイマ回路がアドレス信号の変化を示す
信号を出力する一定期間は、ワンショット回路（単安定
マルチバイブレータ）等によって独自に設定した期間で
あってもよいが、遅延回路が遅延を行う所定時間に依存
した期間、即ち例えばこの所定時間に他の遅延時間を加
算した期間とすることもできる。

【００３６】

【実施例】以下、図面を参照しながら、本発明の実施例
を詳述する。

【００３７】図１乃至図４は本発明の一実施例を示すも
のであって、図１はアドレス変化検出回路の構成を示す
ブロック図、図２は半導体記憶装置の構成を示すブロッ
ク図、図３は通常のアクセスモードにおける半導体記憶
装置の動作を示すタイムチャート、図４は高速アクセス
モードにおける半導体記憶装置の動作を示すタイムチャ
ートである。なお、上記図７に示した従来例と同様の機
能を有する構成部材には同じ番号を付記する。

【００３８】本実施例の半導体記憶装置は、多数のメモ
リセルを有するメモリアレイ１を備えている。アドレス
信号は、上位ビットのアドレス信号Ａi+1〜Ａjが第１の
アドレス入力回路２に入力され、下位ビットのアドレス
信号Ａ0〜Ａiが第２のアドレス入力回路８に入力され
る。これらのアドレス入力回路２、８は、アドレスバス
上に送出されたアドレス信号を入力するためのバッファ
である。第１のアドレス入力回路２は、入力した上位ビ
ットのアドレス信号Ａi+1〜Ａjをさらに分割して、それ
ぞれＸデコーダ３とＹデコーダ４とに送る。Ｘデコーダ
３は、入力されたアドレス信号をデコードして、メモリ
アレイ１上の１本の行選択線を選択する回路であり、Ｙ
デコーダ４は、入力されたアドレス信号をデコードし
て、メモリアレイ１上の１本の列選択線を選択する回路
である。行選択線は、上記図５に示した行選択線ＷＬに
対応するものであり、これによって同じ行に並んだ多数
のメモリセルが選択される。また、列選択線は、同じく
図５に示した列選択線Ｃに対応するものであり、これに
よって多数のビット線からその一部の複数のビット線が
選択されてＹデコーダ４から出力される。このＹデコー
ダ４の出力は、センスアンプ回路５に接続されている。

【００３９】なお、本実施例では、上位ビットのアドレ
ス信号Ａi+1〜ＡjをＸデコーダ３とＹデコーダ４とに分
割してデコードするように構成しているが、上記図７に
示すように、上位ビットのアドレス信号Ａi+1〜ＡjをＸ
デコーダ３のみでデコードして、メモリアレイ１の全て
のビット線を直接センスアンプ回路５に接続するように
構成することもできる。

【００４０】上記センスアンプ回路５は、Ｙデコーダ４
が出力する各ビット線ごとに設けられた複数のセンスア
ンプと、このセンスアンプの出力にそれぞれ繋がるライ
ンバッファとからなる。センスアンプは、ビット線の微
小な電位を増幅し論理レベルを確定する回路である。こ
のセンスアンプ回路５のラインバッファの出力は、マル
チプレクサ６の入力に接続されている。マルチプレクサ
６は、上記第２のアドレス入力回路８を介して下位４ビ
ットのアドレス信号Ａ0〜Ａiが入力され、このアドレス
信号Ａ0〜Ａiの値に応じて多数の入力線からｎ＋１本を
選択し、これを出力線に接続する回路である。このマル
チプレクサ６の出力は、出力回路７に接続されている。
出力回路７は、スリーステータスバッファによって構成
されるｎ＋１ビットのバッファであり、図示しないアウ
トプットイネーブル信号がアクティブとなった場合に、
マルチプレクサ６の出力をデータＤ0〜Ｄnとしてデータ
バスに送出する。なお、図では、このアウトプットイネ
ーブル信号及びチップセレクト信号を省略している。

【００４１】また、上記第１のアドレス入力回路２から
出力される上位ビットのアドレス信号Ａi+1〜Ａjは、ア
ドレス変化検出回路９にも送られる。このアドレス変化
検出回路９は、アドレス信号Ａi+1〜Ａjを入力して不一
致信号ＭＩＳＳバーを出力する回路である。

【００４２】このアドレス変化検出回路９は、図１に示
すように、アドレス信号Ａi+1〜Ａｊのビット数と同じ
数のＥＸ−ＯＲ回路９ａを備えている。これらのＥＸ−
ＯＲ回路９ａの一方の入力には、アドレス信号Ａｉ＋１
〜Ａjの各ビット信号がそれぞれそのまま入力され、他
方の入力には、アドレス信号Ａi+1〜Ａjの各ビット信号
がそれぞれ第１の遅延回路９ｂを介して入力される。第
１の遅延回路９ｂは、インバータ回路を偶数個直列に接
続した回路であり、これによりアドレス信号Ａi+1〜Ａj
の各ビット信号を所定時間だけ遅延させることができ
る。また、ＥＸ−ＯＲ回路９ａは、両入力の論理状態が
不一致の場合にのみハイレベルを出力する排他的論理和
回路である。従って、アドレス信号Ａi+1〜Ａjが変化す
ると、少なくとも１つのＥＸ−ＯＲ回路９ａの出力が第
１の遅延回路９ｂの所定時間だけハイレベルとなる。

【００４３】上記各ＥＸ−ＯＲ回路９ａの出力は、それ
ぞれＮチャンネルのＭＯＳトランジスタＱAi+1〜ＱAjの
ゲート端子に接続されている。これらのＭＯＳトランジ
スタＱAi+1〜ＱAjは、ソース端子が接地されると共に、
ドレイン端子が共通の第２の遅延回路９ｃの入力に接続
されている。また、この第２の遅延回路９ｃの入力は、
ゲート端子を接地されたＰチャンネルのＭＯＳトランジ
スタＱPUを介して電源に接続されプルアップされてい
る。従って、いずれかのＥＸ−ＯＲ回路９ａの出力がハ
イレベルになると、第２の遅延回路９ｃにローレベルが
入力される。この第２の遅延回路９ｃは、インバータ回
路を偶数個直列に接続した回路であり、これによって信
号を遅延させることができる。

【００４４】上記第２の遅延回路９ｃの出力は、そのま
まＮＡＮＤ回路９ｄの一方の入力に送られると共に、第
３の遅延回路９ｅを介して同じＮＡＮＤ回路９ｄの他方
の入力に送られる。第３の遅延回路９ｅは、インバータ
回路を第１の遅延回路９ｂと同じ個数直列に接続した回
路であり、これによって信号を所定時間だけ遅延させる
ことができる。従って、第２の遅延回路９ｃの出力が所
定時間だけローレベルになると、ＮＡＮＤ回路９ｄが所
定時間の２倍の時間だけハイレベルを出力する。このＮ
ＡＮＤ回路９ｄの出力は、インバータ回路９ｆを介して
不一致信号ＭＩＳＳバーとして出力される。

【００４５】上記構成の半導体記憶装置のアクセス動作
を、図３及び図４に基づいて説明する。

【００４６】図３の時刻ｔ0において、図示しないチッ
プセレクト信号とアウトプットイネーブル信号とが共に
アクティブの状態にあり、図示のように＃Ｎの値を有す
るアドレス信号Ａi+1〜Ａjがアドレス入力回路２に入力
されていたとする。時刻ｔ1にアドレス信号Ａi+1〜Ａj
が＃Ｍの値に変化すると、アドレス変化検出回路９がこ
のアドレス信号Ａi+1〜Ａjの変化を検出して、時刻ｔ2
に不一致信号ＭＩＳＳバーをローレベル（アクティブ）
とする。

【００４７】即ち、アドレス変化検出回路９に入力され
るアドレス信号Ａi+1〜Ａjの値が時刻ｔ1に＃Ｎから＃
Ｍに変化すると、各排他的論理和回路９ａの一方の入力
は直ちに＃Ｍに対応するビット信号に切り替わるのに対
して、他方の入力には、第１の遅延回路９ｂを介してそ
の後も所定時間だけ＃Ｎに対応するビット信号が入力さ
れ続ける。従って、少なくとも１個の排他的論理和回路
９ａは、時刻ｔ1から所定時間にわたってハイレベルを
出力することになり、この間ＭＯＳトランジスタＱAi+1
〜ＱAjのいずれか１つはＯＮ状態となり第２の遅延回路
９ｃの入力をローレベルに引き下げる。

【００４８】上記所定時間のローレベルが第２の遅延回
路９ｃで遅延され時刻ｔ2に出力されると、このローレ
ベルがＮＡＮＤ回路９ｄの一方の入力にそのまま送られ
ると共に、第３の遅延回路９ｅを介して所定時間だけ遅
延されてＮＡＮＤ回路９ｄの他方の入力にも送られる。
すると、ＮＡＮＤ回路９ｄは、いずれかの入力がローレ
ベルになるとハイレベルを出力するので、第２の遅延回
路９ｃがローレベルを出力し始めてから所定時間の２倍
の時間だけハイレベルを出力し続けることになる。イン
バータ回路９ｆから出力される不一致信号ＭＩＳＳバー
は、このＮＡＮＤ回路９ｄの出力を反転したものとなる
ため、時刻ｔ2から時刻ｔ4までの所定時間の２倍の時間
だけローレベル（アクティブ）となる。

【００４９】また、この＃Ｍの値に変化したアドレス信
号Ａi+1〜Ａjは、分割されてＸデコーダ３及びＹデコー
ダ４に送られる。すると、メモリアレイ１から新たな多
数のデータが読み出され、センスアンプ回路５によって
論理レベルを確定されて、アドレス信号Ａi+1〜Ａjと同
時に変化した下位ビットのアドレス信号Ａ0〜Ａiに基づ
きマルチプレクサ６が選択したｎ＋１ビットのデータＤ
0〜Ｄnが出力回路７から出力される。ここで、上記アド
レス変化検出回路９における第１〜第３の遅延回路９
ｂ、９ｃ、９ｅの遅延時間の総和は、このアドレス信号
Ａ0〜Ａjの変化からセンスアンプ回路５が論理レベルの
確定を行い出力回路７がデータＤ0〜Ｄnの出力を行うま
での時間より長くなるように設定されている。従って、
出力回路７がデータＤ0〜Ｄnの出力を確定する時刻ｔ3
は、不一致信号ＭＩＳＳバーがハイレベル（非アクティ
ブ）に戻る時刻ｔ4よりも少し前になる。

【００５０】従って、この図３の場合には、センスアン
プ回路５が論理レベルの確定を行う通常のアクセスモー
ドとなり、マイクロプロセッサ等は、不一致信号ＭＩＳ
Ｓバーがローレベル（アクティブ）になっている間ウエ
イトをかけることにより、アクセスモードを考慮するこ
となく確実にデータＤ0〜Ｄnを読み取ることができる。

【００５１】また、この後、図４に示すように、時刻ｔ
5に下位ビットのアドレス信号Ａ0〜Ａiのみを変えたと
しても、上位ビットのアドレス信号Ａi+1〜Ａjは＃Ｍの
値のまま変化しないので、不一致信号ＭＩＳＳバーはハ
イレベルが維持される。しかしながら、マルチプレクサ
６は、変更されたアドレス信号Ａ0〜Ａiによりセンスア
ンプ回路５のラインバッファから別のデータを選択する
ので、極めて短い時間経過後の時刻ｔ6には、このマル
チプレクサ６が新たに選択したｎ＋１ビットのデータＤ
0〜Ｄnを出力回路７から出力することができる。さらに
図示のように下位ビットのアドレス信号Ａ0〜Ａjのみを
順次切り替えて行けば、これに対応するｎ＋１ビットの
データＤ0〜Ｄnを次々に高速で出力することができる。

【００５２】従って、この図４の場合には、センスアン
プ回路５が論理レベルの確定を行う必要のない高速アク
セスモードとなり、不一致信号ＭＩＳＳバーがハイレベ
ル（非アクティブ）を維持されるので、マイクロプロセ
ッサ等は、必要以上のウエイトをかけることなく出力デ
ータを順次高速に読み取ることができる。

【００５３】以上説明したように、本実施例の半導体記
憶装置は、上位ビットのアドレス信号Ａi+1〜Ａjが変化
すると、通常のアクセスモードとなり、出力回路７が出
力するデータＤ0〜Ｄnが確定するまでの間、不一致信号
ＭＩＳＳバーをローレベル（アクティブ）とする。ま
た、下位ビットのアドレス信号Ａ0〜Ａiのみが変化した
場合には、この不一致信号ＭＩＳＳバーはハイレベル
（非アクティブ）が維持される。従って、マイクロプロ
セッサ等は、不一致信号ＭＩＳＳバーがローレベルの間
だけウエイトをかけておき、不一致信号ＭＩＳＳバーが
ハイレベルの場合には必要以上のウエイトをかけること
なくアクセスを行うことにより、アクセスモードを考慮
することなく自動的に高速アクセスモードを利用するこ
とができる。

【００５４】また、アドレス変化検出回路９は、現在の
アドレス信号Ａi+1〜Ａjの各ビット信号と第１の遅延回
路９ｂによって遅延させた過去のアドレス信号Ａi+1〜
Ａjの各ビット信号とを排他的論理和回路９ａで比較す
ることにより、アドレス信号Ａi+1〜Ａjの変化を検出す
るので、従来のようにラッチ回路によって多数のビット
信号を記憶させる必要がなくなり、回路構成を簡略化す
ることができる。しかも、一旦アドレス信号Ａi+1〜Ａj
の変化が検出されると、第３の遅延回路９ｅ、ＮＡＮＤ
回路９ｄ及びインバータ回路９ｆによって不一致信号Ｍ
ＩＳＳバーのローレベルを維持するので、アドレススト
ローブ信号を使用しなくても非同期式に従来と同様の不
一致信号ＭＩＳＳバーを出力することができる。

【００５５】

【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、高速アクセスモードを簡便
に利用するための不一致信号を簡単な回路構成で非同期
式に生成することができるので、チップ面積を減少させ
ることができ、しかも、使用上の制約を受けることもな
くなる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すものであって、アドレ
ス変化検出回路の構成を示すブロック図である。

【図２】本発明の一実施例を示すものであって、半導体
記憶装置の構成を示すブロック図である。

【図３】本発明の一実施例を示すものであって、通常の
アクセスモードにおける半導体記憶装置の動作を示すタ
イムチャートである。

【図４】本発明の一実施例を示すものであって、高速ア
クセスモードにおける半導体記憶装置の動作を示すタイ
ムチャートである。

【図５】ページモードを備えたＲＯＭの構成を示すブロ
ック図である。

【図６】図５のＲＯＭの動作を示すタイムチャートであ
る。

【図７】従来例を示すものであって、ＥＰＲＯＭの構成
を示すブロック図である。

【図８】従来例を示すものであって、通常のアクセスモ
ードにおけるＥＰＲＯＭの動作を示すタイムチャートで
ある。

【図９】従来例を示すものであって、高速アクセスモー
ドにおけるＥＰＲＯＭの動作を示すタイムチャートであ
る。

【符号の説明】

９アドレス変化検出回路９ａ排他的論理和回路９ｂ遅延回路９ｄＮＡＮＤ回路９ｅ遅延回路９ｆインバータ回路

Claims

【特許請求の範囲】

【請求項１】アドレス信号の一部のビット信号につい
て、各ビット信号ごとに設けられ、該アドレス信号の変
化を検出するための変化検出手段と、該変化検出手段が、該アドレス信号の変化を検出した場
合に、一定期間だけ信号を発生するタイマ回路と、該タイマ回路の出力を外部に出力する出力手段とを備え
た半導体記憶装置。