KR20070025754A - 페리 전압 발생 장치 - Google Patents

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Abstract

본 발명은 페리 전압 발생 장치에 관한 것으로서, 특히, 모바일 SDRAM(Mobile Synchronous Dynamic Random Access Memory)의 내부에서 페리전압(VPERI)을 생성하여 동작 전류를 줄이고, 딥파워다운 모드와 셀프 리프레쉬 모드시 사용되는 전류를 감소시킴과 동시에 동작 특성을 개선할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 정상 동작 시에는 외부 공급 전압과 동일한 전압 레벨을 갖는 페리전압을 생성하고, 셀프 리프레쉬 모드에서는 외부 공급 전압 보다 낮은 레벨의 페리전압을 생성하며, 딥파워다운 모드에서는 접지전압과 동일한 레벨을 갖는 페리전압을 출력함으로써 셀프 리프레쉬 모드 또는 딥파워다운 모드시 소모되는 전류를 줄일 수 있으며, 딥파워다운/셀프리프레쉬 종료신호의 활성화시 일정 시간 동안 페리전압의 출력노드를 외부 전원전압단과 쇼트시켜 빠른 시간 내에 페리전압의 레벨을 정상 동작이 가능한 전압 값으로 만들 수 있게 된다.
메모리, 페리전압, 딥파워다운 모드, 셀프 리프레쉬 모드

Description

페리 전압 발생 장치{Device for generating peripheral voltage}
도 1은 본 발명의 페리 전압 발생 장치를 설명하기 위한 전체 블럭도.
도 2는 본 발명에 따른 페리 전압 발생 장치의 회로도.
도 3은 본 발명에 따른 페리 전압 발생 장치의 동작 타이밍도.
본 발명은 페리 전압 발생 장치에 관한 것으로서, 특히, 모바일 SDRAM(Mobile Synchronous Dynamic Random Access Memory)의 내부에서 페리전압(VPERI)을 생성하여 동작 전류를 줄이고, 딥파워다운 모드와 셀프 리프레쉬 모드시 사용되는 전류를 감소시킴과 동시에 동작 특성을 개선할 수 있도록 하는 기술이다.
일반적으로 반도체 메모리 장치는 복수개의 메모리 셀과, 메모리 셀을 구동하는 감지 증폭기와, 로오 제어 블럭 및 복수의 감지 증폭기들을 정확한 순서로 동작시키도록 하는 어드레스 제어 블럭들로 구성된다.
이러한 구성을 갖는 반도체 메모리 장치는 정상동작시에 메모리 외부의 시스 템에서 입력되는 커맨드 및 어드레스 신호에 의해 로오 제어블럭과 어드레스 제어 블럭이 거의 동시에 반응하여 필요한 신호들을 발생하게 된다. 그리고, 이들 신호의 조합으로 특정한 감지 증폭기 어레이들이 동작하고, 각각의 센스앰프에 연결되어 있는 메모리 셀에 데이타가 라이트 되거나, 메모리 셀에 저장되어 있던 데이타가 정해진 동작 원리에 의해 메모리 칩의 외부로 독출된다.
하나의 트랜지스터와 하나의 캐패시터로 이루어진 휘발성 메모리 셀의 경우에 캐패시터에 데이타가 저장된다. 그런데, 캐패시터의 특성상 누설전류가 발생하게 되므로 메모리 셀에 저장된 데이타를 장시간 유지하기 위하여 일정 시간마다 메모리 셀에 저장된 데이타를 재저장하는 리프레쉬 동작을 수행하게 된다.
여기서, 리프레쉬 동작 모드 중에는 반도체 메모리 장치의 정상 동작시 리프레쉬 동작을 수행하는 오토-리프레쉬가 있다. 그리고, 시스템이 장시간 동작을 하지 않을 경우 전력 소모를 줄이기 위해 메모리 장치가 최소한의 동작만을 수행하는 상태를 유지하는 경우가 있다. 이때, 메모리가 데이타를 정확히 유지하기 위해서는 리프레쉬 동작이 필수적인데, 이러한 경우 셀프 리프레쉬 동작을 수행하게 된다.
이러한 리프레쉬 동작은 기본적으로 메모리 정상 동작의 로오 액티브, 프리차지 동작과 동일하다. 즉, 메모리 셀에 저장된 데이타를 감지 증폭기로 증폭한 이후에 이 데이타를 다시 메모리 셀에 저장하는 일련의 과정으로 이루어진다. 여기서, 셀프 리프레쉬 동작의 경우 메모리 장치 외부로부터의 명령 없이 일정 시간마다 리프레쉬 동작이 이루어져야 하기 때문에 셀프 리프레쉬 동작은 칩 내부에서 독립적으로 이루어지게 된다.
즉, 셀프 리프레쉬 동작은 외부에서 인가되는 명령어에 의해 리프레쉬 동작을 수행하는 것이 아니라 일정한 주기마다 또는 일정한 조건을 만족하는 경우에 리프레쉬 동작에 필요한 명령어를 내부에서 생성하여 리프레쉬 동작을 수행하도록 한다.
그런데, 반도체 소자가 점점 고집적화됨에 따라 트랜지스터의 게이트 랭스(Gate Length)는 작아지고 문턱전압 Vt가 낮아지게 되어 트랜지스터의 오프(Off) 누설 전류가 증가하게 됨으로써 소비 전류를 감소시키는데 한계가 있었다.
특히, 무선 통신의 발달과 여러 가지 콘텐츠의 개발과 더불어 모바일(Mobile) 제품에서 전력 소모량의 감소는 핵심 기술이 되고 있다. 이를 위해, 기존의 SDRAM(Synchronous Dynamic Random Access Memory)의 동작 전압 역시 3.3V, 2.5V에서 1.8V, 1.5V로 낮아지고 있다. 반면에, 동작 전원이 낮아지면서도 칩의 데이타 레이트(Rate)나 동작 주파수가 동일한 수준으로 유지될 수 있는 특성이 요구되고 있다. 이에 따라, 내부전원을 별도로 생성하지 않고 디램의 주변 회로들에 칩 외부에서 공급되는 전압을 그대로 사용하는 경우가 발생된다. 디램의 스탠바이(Standby)전류, 딥파워다운 모드 또는 셀프 리프레쉬 모드시 사용되는 전류의 양을 최소한으로 줄일 수 있도록 하는 기술의 필요성이 점점 커지게 되었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 정상 동작 모드시 페리전압(VPERI)을 외부 전원전압의 레벨과 동일하게 공급하고, 셀 프 리프레쉬 모드시 페리전압을 외부 전원전압 보다 낮게 생성하고 딥 파워 다운 모드시 페리전압을 접지전압으로 하여, 딥파워다운 모드와 셀프 리프레쉬 모드시 사용되는 전류를 감소시킬 수 있도록 하는데 그 목적이 있다.
또한, 딥파워다운 모드 또는 셀프 리프레쉬 모드 종료시 일정시간 동안 페리전압의 출력노드와 전원전압단을 쇼트시켜 페리전압을 빠른 시간 안에 정상 동작이 가능한 레벨로 복구함으로써 동작 특성을 개선할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 페리 전압 발생 장치는, 인에이블 신호의 활성화시 정상 동작 모드에 대응하는 레벨의 페리 기준전압을 생성하고, 셀프 리프레쉬 신호의 활성화시 페리 기준전압의 레벨을 정상 동작 모드시의 전압 레벨 보다 일정전압 낮게 생성하는 레퍼런스 전압 발생부; 페리 기준전압과 제 1페리전압을 비교하여 그 비교 결과에 따라 페리전압 제어신호를 출력하는 비교기; 및 셀프 리프레쉬 신호의 활성화시 페리전압 제어신호에 따라 전원전압 레벨을 갖는 페리전압 레벨을 전압 강하하여 제 1페리전압을 생성하는 페리전압 제어부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 페리 전압 발생 장치를 설명하기 위한 전체 블럭 구 성도이다.
본 발명의 페리 전압 발생 장치(100)를 포함하는 반도체 메모리 장치는, 전압 발생기(10), 패드(20), 스테이트 머신(State machine;30), 코아부 및 X-홀(X-hole;40), 로오 제어부(50), 컬럼 선택 제어부(60) 및 컬럼 및 데이타 제어부(70)를 구비한다.
반도체 메모리 장치의 대기 상태에서는 불필요한 주변회로들을 디스에이블시켜 소모되는 전력을 최소화하도록 한다. 또한, 반도체 메모리 장치가 장시간 대기 상태에 있게 되면, 대기 상태에서 소모되는 불필요한 전력소모를 줄이기 위해 주변 회로의 동작을 중지시키는 딥파워다운(Deep-power down;DPD) 모드로 진입(Entry)한다.
여기서, 딥파워다운 모드는 반도체 메모리 장치에서 외부 명령에 의해 제어된다. 즉, 프리차지 명령으로부터 프리차지 시간 tRP 이후에 반도체 메모리 장치의 외부 패드(20)를 통해 입력된 신호들 CS(Chip Select),RAS(Row Address Strobe),CAS(Column Address Strobe),WE(Write Enable),CKE(Clock Enable)의 상태에 따라 클럭 신호에 동기되어 딥 파워다운 모드로 진입하고 종료(Exit)된다.
본 발명은 이러한 딥파워다운 모드시(DPD) 또는 셀프 리프레쉬 모드시(SREF) 반도체 메모리 장치의 전력 소모를 줄이기 위해, 주변 회로의 동작 전압인 페리전압 VPERI을 생성하기 위한 페리전압 발생 장치(100)를 도 1에서와 같이 반도체 메모 장치의 내부에 구비한다.
도 2는 본 발명에 따른 페리 전압 발생 장치(100)의 상세 회로도이다.
본 발명은 레퍼런스 전압 발생부(110), 비교기(120) 및 페리전압 제어부(130)를 구비한다.
여기서, 레퍼런스 전압 발생부(110)는 인에이블 신호 EN의 활성화시 정상 동작 모드에 대응하는 레벨의 페리 기준전압 VPERI_REF을 생성한다. 그리고, 레퍼런스 전압 발생부(110)는 셀프 리프레쉬 신호 SREF의 활성화시 페리 기준전압 VPERI_REF의 레벨을 정상 동작 모드시 보다 일정전압 낮게 생성한다.
그리고, 비교기(120)는 페리 기준전압 VPERI_REF과 페리전압 제어부(130)에서 인가된 페리전압 VPERI0를 비교하여 페리전압 제어신호 VPERI_C를 출력한다. 여기서, 비교기(120)는 딥파워다운 신호 DPD의 활성화시 디스에이블된다.
또한, 페리전압 제어부(130)는 페리전압 구동부(131), 다이오드부(132), 쇼트부(133) 및 딥파워다운 제어부(134)를 구비한다.
여기서, 페리전압 구동부(131)는 전원전압 VDD 인가단과 노드 (A) 사이에 연결되어 게이트 단자를 통해 페리전압 제어신호 VPERI_C가 인가되는 PMOS트랜지스터 P1을 구비한다. 그리고, 다이오드부(132)는 노드 (A)와 접지전압단 사이에 직렬 연결되어 게이트 단자가 각각의 소스 단자와 공통 연결되고, 페리전압 VPERI0을 비교기(120)에 출력하는 NMOS트랜지스터 N1,N2를 구비한다.
또한, 쇼트부(133)는 전원전압 VDD 인가단과 노드 (A) 사이에 연결되어 게이트 단자를 통해 딥파워다운/셀프리프레쉬 종료신호 DPD_SREF_E가 인가되는 PMOS트랜지스터 P2를 구비한다. 그리고, 딥파워다운 제어부(134)는 노드 (A)와 접지전압단 사이에 연결되어 게이트 단자를 통해 딥파워다운 신호 DPD가 인가되는 NMOS트랜 지스터 N3을 구비한다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 3의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 레퍼런스 전압 발생부(110)는 인에이블 신호 EN의 활성화시 정상 동작 모드에 대응하는 레벨의 페리 기준전압 VPERI_REF을 생성한다. 이후에, 레퍼런스 전압 발생부(110)는 셀프 리프레쉬 신호 SREF의 활성화시 페리 기준전압 VPERI_REF의 레벨을 정상 동작 모드시의 전압 레벨 보다 일정전압 낮게 생성한다.
이어서, 비교기(120)는 페리 기준전압 VPERI_REF과 다이오드부(132)의 출력인 페리전압 VPERI0를 비교하여 페리전압 제어신호 VPERI_C를 출력한다. 여기서, 비교기(120)는 딥파워다운 신호 DPD의 활성화시 디스에이블된다. 만약, 딥파워다운 모드시 딥파워다운 신호 DPD가 활성화되면, NMOS트랜지스터 N3가 턴온되어 페리전압 VPERI이 접지전압 VSS 레벨로 출력된다.
그리고, 셀프 리프레쉬 모드시 셀프 리프레쉬 신호 SREF가 로우에서 하이로 천이하면, 레퍼런스 전압 발생부(110)는 페리 기준전압 VPERI_REF의 레벨을 정상 동작 모드시의 전압 레벨 보다 일정전압 낮게 생성한다. 이후에, 비교기(120)는 페리 기준전압 VPERI_REF과 다이오드부(132)에 의해 전압 강하된 페리전압 VPERI0을 비교하여 페리전압 제어신호 VPERI_C를 로우로 출력한다. 이에 따라, PMOS트랜지스터 P1가 턴온되어 페리전압 VPERI이 외부 전원전압 VDD 보다 낮은 페리전압 VPERI_SELF 레벨로 출력된다.
한편, 딥파워다운 모드시 또는 셀프 리프레쉬 종료시 일정 시간 동안 로우 펄스를 생성하는 딥파워다운/셀프리프레쉬 종료신호 DPD_SREF_E가 활성화되면, PMOS트랜지스터 P2가 턴온된다. 이에 따라, 일정 시간 동안 페리전압 VPERI의 출력노드가 외부 전원전압단(VEXT 또는 VDD)과 쇼트된다. 이에 따라, 빠른 시간 내에 페리전압 VPERI의 레벨을 정상 동작이 가능한 전압 레벨로 복구할 수 있게 된다.
여기서, 딥파워다운 종료시 또는 셀프리프레쉬 종료시 딥파워다운/셀프리프레쉬 종료신호 DPD_SREF_E의 펄스폭이 서로 상이하게 제어된다. 즉, 셀프 리프레쉬 모드의 종료시에는 전원전압 VDD과 페리전압 VPERI_SELF의 전압차가 크지 않기 때문에 복구해야할 전압 레벨이 작다. 따라서, 딥파워다운/셀프리프레쉬 종료신호 DPD_SREF_E의 펄스폭을 작게 설정한다. 반면에, 딥파워다운 종료시에는 전원전압 VDD와 접지전압 VSS의 전압차가 크기 때문에 복구해야할 전압 레벨이 상대적으로 크다. 따라서, 딥파워다운/셀프리프레쉬 종료신호 DPD_SREF_E의 펄스폭을 크게 설정한다.
결국, 본 발명은 정상 동작 시에는 외부 공급 전압(VDD 또는 VEXT)과 동일한 전압 레벨을 갖는 페리전압 VPERI을 생성하고, 셀프 리프레쉬 모드에서는 외부 공급 전압(VDD 또는 VEXT) 보다 낮으면서 주변 회로의 정상 동작이 가능한 레벨의 페리전압 VPERI_SELF을 생성한다.
또한, 딥파워다운 모드에서는 페리전압 VPERI_SELF 보다 낮은 전압을 갖거나 페리전압 VPERI을 접지전압 VSS과 동일한 값을 갖는 레벨로 출력함으로써 셀프 리프레쉬 모드 또는 딥파워다운 모드시 소모되는 전류를 줄일 수 있도록 한다.
한편, 모바일 SDRAM(Mobile Synchronous Dynamic Random Access Memory)의 경우 셀프 리프레쉬 모드 또는 딥파워다운 모드의 종료시 일정 시간 안에 정상 동작이 가능한 상태를 유지하고 있어야 한다.
이를 위해, 본 발명은 딥파워다운/셀프리프레쉬 종료신호 DPD_SREF_E의 활성화시 일정 시간 동안 페리전압 VPERI의 출력노드를 외부 전원전압단(VEXT 또는 VDD)과 쇼트시킨다. 이에 따라, 충분한 시간 내에 페리전압 VPERI의 레벨을 정상 동작이 가능한 전압 값으로 만들 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 IDD 특성이 중요한 모바일 SDRAM의 내부에서 페리전압(VPERI)을 생성하여 동작 전류를 줄이고, 딥파워다운 모드와 셀프 리프레쉬 모드시 사용되는 전류를 감소시킬 수 있도록 한다.
또한, 딥파워다운 모드 또는 셀프 리프레쉬 모드의 종료시 페리전압을 빠른 시간 안에 정상 동작이 가능한 레벨로 복구함으로써 동작 특성을 개선할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 인에이블 신호의 활성화시 정상 동작 모드에 대응하는 레벨의 페리 기준전압을 생성하고, 셀프 리프레쉬 신호의 활성화시 상기 페리 기준전압의 레벨을 상기 정상 동작 모드시의 전압 레벨 보다 일정전압 낮게 생성하는 레퍼런스 전압 발생부;
    상기 페리 기준전압과 제 1페리전압을 비교하여 그 비교 결과에 따라 페리전압 제어신호를 출력하는 비교기; 및
    상기 셀프 리프레쉬 신호의 활성화시 상기 페리전압 제어신호에 따라 전원전압 레벨을 갖는 페리전압 레벨을 전압 강하하여 상기 제 1페리전압을 생성하는 페리전압 제어부를 구비함을 특징으로 하는 페리 전압 발생 장치.
  2. 제 1항에 있어서, 상기 제 1페리전압은 반도체 메모리 장치의 내부에 구성된 각 블럭의 내부전원으로 사용됨을 특징으로 하는 페리 전압 발생 장치.
  3. 제 1항에 있어서, 상기 비교기는 딥파워다운 신호의 활성화시 디스에이블 됨을 특징으로 하는 페리 전압 발생 장치.
  4. 제 1항에 있어서, 상기 페리전압 제어부는
    상기 페리전압 제어신호에 따라 활성화되어 상기 페리전압을 생성하는 페리전압 구동부; 및
    상기 페리전압을 전압 강하하여 상기 제 1페리전압을 생성하는 다이오드부를 구비함을 특징으로 하는 페리 전압 발생 장치.
  5. 제 4항에 있어서, 상기 페리전압 구동부는
    상기 전원전압 인가단과 상기 페리전압의 출력노드 사이에 연결되어 게이트 단자를 통해 상기 페리전압 제어신호가 인가되는 제 1PMOS트랜지스터를 구비함을 특징으로 하는 페리 전압 발생 장치.
  6. 제 4항에 있어서, 상기 다이오드부는
    상기 페리전압의 출력노드와 접지전압단 사이에 직렬연결되어 각각의 게이트 단자가 드레인 단자와 공통 연결되는 제 1NMOS트랜지스터 및 제 2NMOS트랜지스터를 구비함을 특징으로 하는 페리 전압 발생 장치.
  7. 제 1항에 있어서, 상기 페리전압 제어부는
    딥파워다운 신호의 활성화시 상기 페리전압을 접지전압 레벨로 출력하는 딥파워다운 제어부를 더 구비함을 특징으로 하는 페리 전압 발생 장치.
  8. 제 7항에 있어서, 상기 딥파워다운 제어부는 상기 페리전압의 출력노드와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 딥파워다운 신호가 인가되는 제 3NMOS트랜지스터를 구비함을 특징으로 하는 페리 전압 발생 장치.
  9. 제 1항에 있어서, 상기 페리전압 제어부는 상기 셀프 리프레쉬 신호 또는 딥파워다운 신호의 종료시 상기 전원전압의 인가단과 상기 페리전압의 출력노드를 일정 시간동안 쇼트시키는 쇼트부를 더 구비함을 특징으로 하는 페리 전압 발생 장치.
  10. 제 9항에 있어서, 상기 쇼트부는 상기 전원전압 인가단과 상기 페리전압의 출력노드 사이에 연결되어 게이트 단자를 통해 상기 셀프 리프레쉬 신호 또는 딥파워다운 신호의 종료시 활성화되는 딥파워다운/셀프리프레쉬 종료신호가 인가되는 제 2PMOS트랜지스터를 구비함을 특징으로 하는 페리 전압 발생 장치.
  11. 제 10항에 있어서, 상기 페리전압 제어부는
    셀프 리프레쉬 모드 또는 딥파워다운 모드의 종료시 상기 딥파워다운/셀프리프레쉬 종료신호의 펄스폭을 상이하게 제어함을 특징으로 하는 페리 전압 발생 장치.
  12. 제 11항에 있어서, 상기 셀프 리프레쉬 모드의 종료시 상기 딥파워다운 모드의 종료시 보다 상기 딥파워다운/셀프리프레쉬 종료신호의 펄스폭이 짧게 설정됨을 특징으로 하는 페리 전압 발생 장치.
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