KR20060078582A - 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조 방법 - Google Patents

프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조 방법 Download PDF

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Abstract

본 발명은 공정을 단순화할 수 있는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
본 발명의 박막 트랜지스터 기판은 기판 상에 형성된 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 소스 전극 및 드레인 전극 사이의 채널을 형성하는 반도체 패턴을 포함하는 박막 트랜지스터와; 상기 게이트 라인과 나란하게 상기 기판 상에 형성된 공통 라인과; 상기 공통 라인으로부터 상기 화소 영역으로 연장되어 형성된 공통 전극과; 상기 드레인 전극으로부터 상기 화소 영역으로 상기 공통 전극과 상기 게이트 절연막을 사이에 두고 중첩되도록 신장된 화소 전극을 구비하고; 상기 게이트 라인 및 공통 라인은 적어도 이중 도전층이 적층된 제1 도전층 그룹으로 형성되고, 상기 공통 전극은 상기 공통 라인의 최하부층이 연장되어 형성되고, 상기 데이터 라인, 소스 전극, 드레인 전극은 적어도 이중 도전층이 적층된 제2 도전층 그룹으로 형성되고, 상기 화소 전극은 상기 드레인 전극의 최하부층이 연장되어 형성된 것을 특징으로 한다.

Description

프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE OF FRINGE FIELD SWITCH TYPE AND FABRICATING METHOD THEREOF}
도 1은 종래의 액정 패널을 도시한 사시도.
도 2는 본 발명의 실시 예에 따른 프린지 필드 스위칭 타입의 박막 트랜지스티 기판을 도시한 평면도.
도 3은 도 2에 도시된 박막 트랜지스터 기판을 III-III', IV-IV', V-V', VI-VI'선을 따라 절단하여 도시한 단면도.
도 4는 도 3에 도시된 박막 트랜지스터 기판을 이용한 액정 패널 중 데이터 패드 영역을 도시한 단면도.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 6a 내지 도 6e는 본 발명의 제1 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 내지 도 8f는 본 발명의 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 10a 내지 도 10f는 본 발명의 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들.
〈 도면의 주요 부분에 대한 부호의 설명 〉
2 : 상부 유리 기판 4 : 블랙 매트릭스
6, R, G, B : 칼라 필터 8 : 공통 전극
10 : 칼라 필터 기판 12 : 하부 유리 기판
14, 102 : 게이트 라인 16, 104 : 데이터 라인
18, TFT : 박막 트랜지스터 20 : 박막 트랜지스터 기판
22, 118 : 화소 전극 24 : 액정
110 : 소스 전극 112 : 드레인 전극
114 : 활성층 116 : 오믹접촉층
115 : 반도체 패턴 108, 128, 136, 144, 148 : 컨택홀
120 : 공통 라인 122 : 공통 전극
124 : 게이트 패드 126 : 게이트 패드 하부 전극
130 : 게이트 패드 상부 전극 132 : 데이터 패드
134 : 데이터 패드 하부 전극 138 : 데이터 패드 상부 전극
140 : 공통 패드 142 : 공통 패드 하부 전극
146 : 공통 패드 상부 전극 150 : 기판
152 : 게이트 절연막 154 : 보호막
101 : 제1 도전층 103 : 제2 도전층
105 : 비정질 실리콘층 107 : 불순물 도핑된 실리콘층
168, 182 : 포토레지스트 패턴 135 : 데이터 링크
111 : 제3 도전층 113 : 제4 도전층
P1 : 차단 영역 P2 : 하프 톤 노광 영역
P3 : 풀 노광 영역
본 발명은 프린지 필드 스위칭 타입의 액정 표시 장치에 관한 것으로, 특히 공정을 단순화할 수 있는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정 표시 패널(이하, 액정 패널)과, 그 액정 패널을 구동하는 구동 회로를 구비한다.
도 1을 참조하면, 종래의 액정 패널은 액정(24)을 사이에 두고 접합된 칼라 필터 기판(10)과 박막 트랜지스터 기판(20)으로 구성된다.
칼라 필터 기판(10)은 상부 유리 기판(2) 상에 순차적으로 형성된 블랙 매트릭스(4)와 칼라 필터(6) 및 공통 전극(8)을 구비한다. 블랙 매트릭스(4)는 상부 유리 기판(2)에 매트릭스 형태로 형성된다. 이러한 블랙 매트릭스(4)는 상부 유리 기판(2)의 영역을 칼라 필터(6)가 형성되어질 다수의 셀영역들로 나누고, 인접한 셀들간의 광 간섭 및 외부광 반사를 방지한다. 칼라 필터(6)는 블랙 매트릭스(4)에 의해 구분된 셀영역에 적(R), 녹(G), 청(B)으로 구분되게 형성되어 적, 녹, 청색광을 각각 투과시킨다. 공통 전극(8)은 칼라 필터(6) 위에 전면 도포된 투명 도전층으로 액정(24) 구동시 기준이 되는 공통 전압(Vcom)을 공급한다. 그리고, 칼라 필터(6)의 평탄화를 위하여 칼라 필터(6)와 공통 전극(8) 사이에는 오버코트층(Overcoat Layer)(미도시)이 추가로 형성되기도 한다.
박막 트랜지스터 기판(20)은 하부 유리 기판(12)에서 게이트 라인(14)과 데이터 라인(16)의 교차로 정의된 셀영역마다 형성된 박막 트랜지스터(18)와 화소 전극(22)을 구비한다. 박막 트랜지스터(18)는 게이트 라인(12)으로부터의 게이트 신호에 응답하여 데이터 라인(16)으로부터의 데이터 신호를 화소 전극(22)으로 공급한다. 투명 도전층으로 형성된 화소 전극(22)은 박막 트랜지스터(18)로부터의 데이터 신호를 공급하여 액정(24)이 구동되게 한다.
유전 이방성을 갖는 액정(24)은 화소 전극(22)의 데이터 신호와 공통 전극(8)의 공통 전압(Vcom)에 의해 형성된 전계에 따라 회전하여 광 투과율을 조절함으로써 계조가 구현되게 한다.
그리고, 액정 패널은 컬러 필터 기판(10)과 박막 트랜지스터 기판(20)과의 셀갭을 일정하게 유지하기 위한 스페이서(미도시)를 추가로 구비한다. 스페이서로는 볼 스페이서 또는 칼럼 스페이서가 이용된다.
이러한 액정 패널의 칼라 필터 기판(10) 및 박막 트랜지스터 기판(20)은 다수의 마스크 공정을 이용하여 형성된다. 하나의 마스크 공정은 박막 증착(코팅) 공정, 세정 공정, 포토리소그래피 공정(이하, 포토 공정), 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 다수의 공정을 포함한다. 특히, 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다.
이러한 액정 패널은 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.
수직 전계 인가형 액정 패널은 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 행성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계 인가형 액정 패널은 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계 인가형 액정 패널은 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 패널은 시야각 이 160도 정도로 넓은 장점을 갖으나, 개구율 및 투과율이 낮은 단점을 가진다.
최근에는 수평 전계 인가형 액정 패널의 단점을 해결하기 위하여 프린지 필드(Fringe Field)에 의해 동작되는 프린지 필드 스위칭(Fringe Field Switching; 이하, FFS) 타입의 액정 패널이 제안되었다. FFS 타입의 액정 패널은 각 화소 영역에 절연막을 사이에 둔 공통 전극과 화소 전극을 구비하고, 그 공통 전극과 화소 전극의 간격을 상하부 기판의 간격보다 좁게 형성하여 프린지 필드가 형성되게 한다. 그리고, 프린지 필드에 의해 상하부 기판 사이에 채워진 액정 분자들이 각 화소 영역에서 모두 동작되게 함으로써 개구율 및 투과율을 향상시키게 된다.
그러나, FFS 타입의 액정 패널에 포함되는 박막 트랜지스터 기판도 반도체 공정을 포함하는 다수의 마스크 공정을 필요로 하므로 제조 공정의 복잡한 문제점이 있다.
따라서, 본 발명의 목적은 공정을 단순화할 수 있는 FFS 타입의 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 FFS 타입의 박막 트랜지스터기판은 기판 상에 형성된 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 소스 전극 및 드레인 전극 사이의 채널을 형성하는 반도체 패턴을 포함하는 박막 트렌지스터와; 상기 게이트 라인과 나란하게 상기 기판 상에 형성된 공통 라인과; 상기 공통 라인으로부터 상기 화소 영역으로 연장되어 형성된 공통 전극과; 상기 드레인 전극으로부터 상기 화소 영역으로 상기 공통 전극과 상기 게이트 절연막을 사이에 두고 중첩되도록 신장된 화소 전극을 구비하고; 상기 게이트 라인 및 공통 라인은 적어도 이중 도전층이 적층된 제1 도전층 그룹으로 형성되고, 상기 공통 전극은 상기 공통 라인의 최하부층이 연장되어 형성되고, 상기 데이터 라인, 소스 전극, 드레인 전극은 적어도 이중 도전층이 적층된 제2 도전층 그룹으로 형성되고, 상기 화소 전극은 상기 드레인 전극의 최하부층이 연장되어 형성된 것을 특징으로 한다.
그리고, 본 발명에 따른 FFS 타입의 박막 트랜지스터 기판의 제조 방법은 기판 상에 적어도 이중 도전층이 적층된 제1 도전층 그룹 구조의 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극, 상기 게이트 라인과 나란한 공통 라인과, 상기 공통 라인의 최하부층이 연장된 단일층 구조의 공통 전극을 포함하는 제1 마스크 패턴군을 형성하는 제1 마스크 공정과; 상기 제1 마스크 패턴군을 덮는 게이트 절연막과, 그 위에 반도체 패턴을 형성하는 제2 마스크 공정과; 상기 반도체 패턴이 형성된 게이트 절연막 상에 적어도 이중 도전층이 적층된 제2 도전층 그룹 구조의 데이터 라인, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극과, 상기 드레인 전극의 최하부층이 상기 공통 전극과 중첩되도록 연장된 단일층 구조의 화소 전극을 포함하는 제3 마스크 패턴군을 상기 실링재에 의해 밀봉되어질 영역 내에 위치하도록 형성하는 제3 마스크 공정을 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 3 내지 도 10f를 참조하여 상세하게 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 FFS 타입의 박막 트랜지스터 기판을 도시한 평면도이고, 도 3은 도 2에 도시된 박막 트랜지스터 기판을 III-III', IV-IV', V-V', VI-VI'선을 따라 절단하여 도시한 단면도이다.
도 2 및 도 3에 도시된 FFS 타입의 박막 트랜지스터 기판은 하부 기판(150)위에 게이트 절연막(152)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104), 게이트 라인(102) 및 데이터 라인(104)의 교차부와 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)와 접속되어 화소 영역에 형성된 화소 전극(118), 화소 영역에서 화소 전극(118)과 프린지 필드를 형성하도록 형성된 공통 전극(122), 공통 전극(122)과 접속된 공통 라인(120)을 구비한다. 그리고, FFS 타입의 박막 트랜지스터 기판은 게이트 라인(102)과 접속된 게이트 패드(124), 데이터 라인(104)과 접속된 데이터 패드(132), 공통 라인(120)과 접속된 공통 패드(140)를 더 구비한다.
게이트 라인(102)은 게이트 드라이버(미도시)로부터의 스캔 신호를, 데이터 라인(104)은 데이터 드라이버(미도시)로부터의 비디오 신호를 공급한다. 이러한 게이트 라인(102) 및 데이터 라인(104)은 게이트 절연막(152)을 사이에 두고 교차하여 각 화소 영역을 정의한다.
게이트 라인(102)은 기판(150) 위에 투명 도전층을 포함한 적어도 이중 이상의 복층 구조로 형성된다. 예를 들면, 도 3에 도시된 바와 같이 투명 도전층을 이용한 제1 도전층(101)과, 불투명한 금속을 이용한 제2 도전층(103)이 적층된 이중 구조로 형성된다. 데이터 라인(104)은 게이트 절연막(152) 위에 투명 도전층을 포함한 적어도 이중 이상의 복층 구조로 형성된다. 예를 들면, 도 3에 도시된 바와 같이 투명 도전층을 이용한 제3 도전층(111)과, 불투명한 금속을 이용한 제4 도전층(113)이 적층된 이중 구조로 형성된다. 이 경우, 제1 및 제3 도전층(101, 111)으로는 ITO, TO, IZO, ITZO 등이, 제2 및 제4 도전층(103, 113)로는 Cu, Mo, Al, Cu 합금, Mo 합금, Al 합금 등이 이용된다.
박막 트랜지스터(TFT)는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104) 상의 비디오 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(102)에 포함된 게이트 전극, 데이터 라인(104)과 접속된 소스 전극(110), 소스 전극(110)과 마주하며 화소 전극(118)과 접속된 드레인 전극(112), 게이트 절연막(152)을 사이에 두고 게이트 라인(102)과 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114), 소스 전극(110) 및 드레인 전극(112)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된 오믹 컨택층(116)을 구비한다. 여기서, 소스 전극(110) 및 드레인 전극(112)은 전술한 데이터 라인(104)과 함께 반도체 패턴(115)이 형성된 게이트 절연막(152) 위에 제3 및 제4 도전층(111, 113)이 적층된 이중 구조로 형성된다.
공통 라인(120) 및 공통 전극(122)은 액정 구동을 위한 기준 전압, 즉 공통 전압을 각 화소에 공급한다.
이를 위하여, 공통 라인(120)은 표시 영역에서 게이트 라인(102)과 나란하게 형성된 내부 공통 라인(120A), 비표시 영역에서 내부 공통 라인(120A)과 공동 접속된 외부 공통 라인(120B)을 구비한다. 이러한 공통 라인(120)은 상기 게이트 라인(102)과 같이 제1 및 제2 도전층(101, 103)이 적층된 이중 구조로 형성된다.
판형 공통 전극(122)은 각 화소 영역에 형성되어 내부 공통 라인(120A)과 접속된다. 구체적으로, 공통 전극(122)은 내부 공통 라인(120A)의 제1 도전층(101)으로부터 각 화소 영역으로 신장되어 판 형태로 형성된다. 다시 말하여, 공통 전극(122)은 공통 라인(120)의 제1 도전층(101)과 일체화된 투명 도전층으로 형성된다.
리브형 화소 전극(118)은 박막 트랜지스터(TFT)의 드레인 전극(112)으로부터 신장되고, 각 화소 영역에서 게이트 절연막(152) 및 보호막(154)을 사이에 두고 공통 전극(122)과 중첩되어 프린지 필드를 형성한다. 구체적으로, 화소 전극(118)은 드레인 전극(112)으로부터 신장된 제3 도전층(111), 즉 투명 도전층으로 형성된다. 또한, 화소 전극(118)은 게이트 라인(102)과 나란하게 형성된 제1 수평 리브(118A), 공통 라인(120A)과 나란하게 형성된 제2 수평 리브(118B), 그리고 제1 및 제2 수평 리브(118A, 118B) 사이에 접속된 다수의 수직 리브(118C)를 구비하고, 제1 컨택홀(108)을 통해 노출된 드레인 전극(112)과 접속된다. 이러한 리브형 화소 전극(118)은 박막 트랜지스터(TFT)를 통해 비디오 신호가 공급되면, 공통 전압 이 공급된 판형 공통 전극(122)과 프린지 필드를 형성하여 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
그리고, 공통 전극(122)과 화소 전극(118)의 중첩부에는 화소 전극(118)에 공급된 비디오 신호를 안정적으로 유지시키는 스토리지 캐패시터가 형성된다.
게이트 라인(102)은 게이트 패드(124)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(124)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(126), 게이트 절연막(152)을 관통하는 제1 컨택홀(128)을 통해 게이트 패드 하부 전극(126)과 접속된 게이트 패드 상부 전극(130)을 구비한다.
데이터 라인(104)은 데이터 패드(132)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(132)는 데이터 링크(135)와 접속된 데이터 패드 하부 전극(134), 게이트 절연막(152)을 관통하는 제2 컨택홀(136)을 통해 데이터 패드 하부 전극(134)과 접속된 데이터 패드 상부 전극(138)을 구비한다.
공통 라인(120)은 공통 패드(140)를 통해 공통 전압원(미도시)으로부터의 기준 전압을 공급받게 된다. 공통 패드(140)는 외부 공통 라인(120B)으로부터 연장된 공통 패드 하부 전극(142), 게이트 절연막(152)을 관통하는 제3 컨택홀(144)을 통해 공통 패드 하부 전극(142)과 접속된 공통 패드 상부 전극(146)을 구비한다.
이러한 본 발명의 박막 트렌지스터 기판에서 데이터 패드(132)는 게이트 패드(132) 및 공통 패드(140)와 동일한 구조로 형성된다. 구체적으로, 게이트 패드 하부 전극(126), 공통 패드 하부 전극(142), 데이터 패드 하부 전극(134) 및 데이터 링크(135)는 전술한 게이트 라인(102)과 같이 기판(150) 위에 제1 및 제2 도전층(101, 103)이 적층된 이중 구조로 형성된다. 또한, 게이트 패드 상부 전극(130), 공통 패드 상부 전극(146), 데이터 패드 상부 전극(138)은 데이터 라인(104)과 함께 게이트 절연막(152) 위에 형성되며, 제4 도전층(113)이 제거된 제3 도전층(111), 즉 투명 도전층으로 형성된다.
이에 따라, 기판(150) 위에 형성된 데이터 링크(135)는 게이트 절연막(152)을 관통하는 제4 컨택홀(148)을 통해 데이터 라인(104)과 접속된다. 이때, 데이터 라인(104)은 보호막의 부재로 노출된다. 이러한 데이터 라인(104)이 외부로 노출되어 산화되는 것을 방지하기 위하여 도 6에 도시된 바와 같이 제4 컨택홀(148)은 실링재(200)에 의해 밀봉되는 영역에 위치하게 된다. 이에 따라, 밀봉 영역에 위치하는 데이터 라인(104)은 그 위에 도포되어질 하부 배향막(214)에 의해 보호된다.
구체적으로, 하부 배향막(214)이 도포된 박막 트랜지스터 기판과, 상부 배향막(212)이 도포된 칼라 필터 기판(210)은 도 4에 도시된 바와 같이 실링재(200)에 의해 합착되고, 실링재(200)에 의해 밀봉된 두 기판 사이의 셀갭은 액정은 채워지게 된다. 상하부 배향막(212, 214)은 유기 절연 물질로 두 기판의 화상 표시 영역에 각각 도포된다. 실링재(200)는 접착력 강화를 위하여 상하부 배향막(213, 214)과 접촉되지 않게 이격되어 도포된다. 이에 따라, 박막 트랜지스터 기판에 형성된 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 화소 전극(118)은 실링재(200)에 의해 밀봉되는 영역에 위치하여 그 위에 도포되는 하부 배향막(214)뿐반 아니라, 밀봉 영역에 채워진 액정에 의해 충분히 보호된다.
이러한 구성을 갖는 본 발명에 따른 FFS 타입의 박막 트랜지스터 기판은 다음과 같이 3마스크 공정으로 형성된다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 FFS 타입의 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 6a 내지 도 6e는 제1 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.
제1 마스크 공정으로 하부 기판(142) 상에 게이트 라인(102), 게이트 패드 하부 전극(126), 공통 라인(120), 판형 공통 전극(122), 공통 패드 하부 전극(142), 데이터 링크(135) 및 데이터 패드 하부 전극(136)을 포함하는 제1 마스크 패턴군이 형성된다. 여기서, 공통 전극(122)을 제외한 제1 마스크 패턴군은 적어도 2개의 도전층이 적층된 이중 이상의 복층 구조로 형성되지만, 설명의 편의상 이하에서는 제1 및 제2 도전층(101, 103)이 적층된 이중 구조만을 설명하기로 한다. 판형 공통 전극(122)은 투명 도전층인 제1 도전층(101)의 단일층 구조로 형성된다. 이렇게 복층 및 단일층 구조를 갖는 제1 마스크 패턴군은 하프 톤(Half Tone) 마스크 또는 회절 노광 마스크를 이용함으로써 하나의 마스크 공정으로 형성된다. 이하에서는 제1 마스크로 하프 톤 마스크를 이용한 경우를 예로 들어 설명하기로 한다.
도 6a를 참조하면, 하부 기판(150) 상에 스퍼터링 방법 등의 증착 방법을 통 해 제1 및 제2 도전층(101, 103)이 적층된다. 제1 도전층(101)으로는 ITO, TO, IZO, ITZO 등과 같은 투명 도전 물질이, 제2 도전층(103)으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 또는 삼중층으로 이용된다.
도 6b를 참조하면, 하프 톤 마스크를 이용한 포토리소그래피 공정으로 단차를 갖는 제2 포토레지스트 패턴(162)이 형성된다. 하프 톤 마스크는 자외선을 차단하는 차단부, 위상 쉬프트(Phase Shift) 물질을 이용하여 자외선을 부분적으로 투과시키는 하프 톤 투과부, 모두 투과시키는 투과부를 구비한다. 이러한 하프 톤 마스크를 이용한 포토리소그래피 공정으로 형성된 서로 다른 두께의 제1A 및 제1B 포토레지스트 패턴(162A, 162B)와, 개구부를 갖는 제2 포토레지스트 패턴(162)이 형성된다. 상대적으로 두꺼운 제1A 포토레지스트 패턴(162A)은 하프 톤 마스크의 차단부와 중첩된 제1 포토레지스트의 차단 영역(P1)에, 상기 제1A 포토레지스트 패턴(162A) 보다 얇은 제1B 포토레지스트 패턴(162B)은 하프 톤 투과부와 중첩된 하프 톤 노광부(P2)에, 개구부는 투과부와 중첩된 풀(Full) 노광 영역(P3)에 형성된다.
도 6c를 참조하면, 제1 포토레지스트 패턴(162)을 마스크로 이용한 식각 공정으로 제1 및 제2 도전층(101, 103)의 노출 부분이 식각됨으로써 이중 구조의 게 이트 라인(102), 게이트 패드 하부 전극(126), 공통 라인(120), 공통 전극(122), 공통 패드 하부 전극(142), 데이터 링크(135), 데이터 패드 하부 전극(136)을 포함하는 제1 마스크 패턴군이 형성된다.
도 6d를 참조하면, 산소(O2) 플라즈마를 이용한 애싱 공정으로 제1A 포토레지스트 패턴(162A)의 두께는 얇아지게 되고, 제1B 포토레지스트 패턴(162B)은 제거된다. 이어서, 애싱된 제1A 포토레지스트 패턴(162A)을 마스크로 이용한 식각 공정으로 공통 전극(122)의 제2 도전층(103)이 제거된다. 이때, 애싱된 제1A 포토레지스트 패턴(162A)을 따라, 패터닝된 제2 도전층(103)의 양측부가 한번 더 식각됨으로써 제1 마스크 패턴군의 제1 및 제2 도전층(101, 103)은 계단 형태로 일정한 단차를 갖게 된다. 이에 따라, 제1 및 제2 도전층(101, 103)의 측면부가 높은 급경사를 갖게 될 경우 그 위에서 발생될 수 있는 게이트 절연막(152)의 스텝 커버리지 불량을 방지할 수 있게 된다.
도 6c를 참조하면, 도 6d에서 제1 마스크 패턴군 위에 잔존하는 제1A 포토레지스트 패턴(162A)이 스트립 공정으로 제거된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 FFS 타입의 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 8a 내지 도 8f는 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.
제1 마스크 패턴군이 형성된 하부 기판(150) 상에 제2 마스크 공정으로 제1 내지 제4 컨택홀(128, 136, 144, 148)을 포함하는 게이트 절연막(152)과, 반도체 패턴(115)이 형성된다. 이러한 반도체 패턴(115)과, 게이트 절연막(152)의 컨택홀들(128, 136, 144, 148)은 회절 노광 마스크 또는 하프 톤(Half Tone) 마스크를 이용한 하나의 마스크 공정으로 형성된다. 이하에서는 제2 마스크로 하프 톤 마스크를 이용한 경우를 설명하기로 한다.
도 8a를 참조하면, 제1 마스크 패턴군이 형성된 하부 기판(150) 상에 PECVD등의 증착 방법으로 게이트 절연막(152), 비정질 실리콘층(105), 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(107)이 순차적으로 형성된다. 게이트 절연막(152)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다.
도 8b를 참조하면, 하프 톤 마스크를 이용한 포토리소그래피 공정으로 단차를 갖는 제2 포토레지스트 패턴(168)이 형성된다. 하프 톤 마스크는 자외선을 차단하는 차단부, 위상 쉬프트(Phase Shift) 물질을 이용하여 자외선을 부분적으로 투과시키는 하프 톤 투과부, 모두 투과시키는 투과부를 구비한다. 이러한 하프 톤 마스크를 이용한 포토리소그래피 공정으로 형성된 서로 다른 두께의 제2A 및 제2B 포토레지스트 패턴(168A, 168B)와, 개구부를 갖는 제2 포토레지스트 패턴(168)이 형성된다. 상대적으로 두꺼운 제2A 포토레지스트 패턴(168A)은 하프 톤 마스크의 차단부(P1)와 중첩된 제2 포토레지스트의 차단 영역(P1)에, 상기 제2A 포토레지스트 패턴(168A) 보다 얇은 제2B 포토레지스트 패턴(168B)은 하프 톤 투과부와 중첩된 하프 톤 노광부(P2)에, 개구부는 투과부와 중첩된 풀(Full) 노광 영역(P3)에 형성된다.
도 8c를 참조하면, 제2 포토레지스트 패턴(168)을 마스크로 이용한 식각 공정으로 불순물이 도핑된 비정질 실리콘층(107)로부터 게이트 절연막(152)까지 관통하는 제1 내지 제4 컨택홀(128, 136, 144, 148)이 형성된다. 제1 컨택홀(128)은 게이트 패드 하부 전극(126)을, 제2 컨택홀(136)은 데이터 패드 하부 전극(134)을, 제3 컨택홀(144)은 공통 패드 하부 전극(142)을, 제4 컨택홀(148)은 데이터 링크(135)를 노출시킨다.
도 8d를 참조하면, 산소(O2) 플라즈마를 이용한 애싱 공정으로 제2A 포토레지스트 패턴(168A)의 두께는 얇아지게 되고, 제2B 포토레지스트 패턴(168B)은 제거된다.
도 8c를 참조하면, 애싱된 제2A 포토레지스트 패턴(168A)을 마스크로 이용한 식각 공정으로 불순물이 도핑된 비정질 실리콘층(107) 및 비정질 실리콘층(105)이 패터닝됨으로써 활성층(114) 및 오믹 접촉층(115)을 갖는 반도체 패턴(115)이 형성된다.
도 8f를 참조하면, 도 8e에서 반도체 패턴(115) 위에 잔존하는 제2A 포토레지스트 패턴(168A)은 스트립 공정으로 제거된다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이고, 도 10a 내지 도 10e는 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들이다.
제3 마스크 공정으로 반도체 패턴(115)이 형성된 게이트 절연막(152) 위에 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 리브형 화소 전극(118), 게이트 패드 상부 전극(130), 데이터 패드 상부 전극(138), 공통 패드 상부 전극(146)을 포함하는 제3 마스크 패턴군이 형성된다. 이러한 제3 마스크 패턴군에서 데이터 라인(104), 소스 전극(110), 드레인 전극(112)을 포함하는 제3A 마스크 패턴군은 적어도 2개의 도전층이 적층된 이중 이상의 복층 구조로 형성되지만, 설명의 편의상 이하에서는 제3 및 제4 도전층(111, 113)이 적층된 이중 구조만을 설명하기로 한다. 화소 전극(118), 게이트 패드 상부 전극(130), 데이터 패드 상부 전극(138), 공통 패드 상부 전극(146)을 포함하는 제3B 마스크 패턴군은 상기 제3A 마스크 패턴군의 제3 도전층(111)으로 이루어진 단일층 구조로 형성된다. 이렇게 이중 구조의 제3A 마스크 패턴군과, 단일층 구조의 제3B 마스크 패턴군을 포함하는 제3 마스크 패턴군은 회절 노광 마스크 또는 하프 톤 마스크를 이용한 제3 마스크 공정으로 형성된다. 이하에서는 제3 마스크로 하프 톤 마스크를 이용한 경우를 설명하기로 한다.
구체적으로, 도 10a와 같이 반도체 패턴(115)이 형성된 게이트 절연막(152) 위에 제3 및 제4 도전층(111, 113)이 스퍼터링 등의 증착 방법을 통해 순차적으로 형성된다. 제3 도전층(111)으로는 ITO, TO, IZO, ITZO 등과 같은 투명 도전층이 이용된다. 제4 도전층(113)으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 또는 삼중층으로 이용된다.
도 10b를 참조하면, 하프 톤 마스크를 이용한 포토리소그래피 공정으로 단차를 갖는 제3 포토레지스트 패턴(182)이 형성된다. 하프 톤 마스크는 자외선을 차단하는 차단부, 위상 쉬프트 물질을 이용하여 자외선을 부분적으로 투과시키는 하프 톤 투과부, 모두 투과시키는 투과부를 구비한다. 이러한 하프 톤 마스크를 이용한 포토리소그래피 공정으로 형성된 서로 다른 두께의 제3A 및 제3B 포토레지스트 패턴(182A, 182B)와, 개구부를 갖는 제3 포토레지스트 패턴(182)이 형성된다. 상대적으로 두꺼운 제3A 포토레지스트 패턴(182A)은 하프 톤 마스크의 차단부(P1)의 중첩된 제3 포토레지스트의 차단 영역(P1)에, 상기 제3A 포토레지스트 패턴(182A) 보다 얇은 제3B 포토레지스트 패턴(182B)은 하프 톤 투과부와 중첩된 하프 톤 노광부(P2)에, 개구부는 투과부와 중첩된 풀(Full) 노광 영역(P3)에 형성된다.
도 10c를 참조하면, 제3 포토레지스트 패턴(182)을 마스크로 이용한 습식 식각 공정으로 제3 및 제4 도전층(111, 113)이 패터닝됨으로써 이중 구조를 갖는 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 화소 전극(118), 게이트 패드 상부 전극(130), 데이터 패드 상부 전극(138), 공통 패드 상부 전극(146)이 형성된다. 데이터 라인(104)은 데이터 링크(135)와 중첩되고, 제4 컨택홀(148)을 통해 데이터 링크(135)와 접속된다. 여기서, 제4 도전층(113)과 제3 도전층(111)은 서로 다른 에천트에 의해 식각되므로 상부의 제4 도전층(113) 보다 하부의 제3 도전층(111)이 과식각되어 언더-컷(Under-cut) 부분이 발생될 수 있다.
도 10d를 참조하면, 제3A 포토레지스트 패턴(182A)이 존재하는 소스 전극(110) 및 드레인 전극(112)을 마스크로 한 식각 공정, 예를 들면 건식 식각 공정으로 그들 사이로 노출된 오믹 접촉층(116)이 제거되어 활성층(114)가 노출된다. 이러한 건식 식각으로 오믹 접촉층(116)의 에지부는 제3 도전층(11)의 에지부 보다 돌출된 형태를 갖는다.
도 10e를 참조하면, 애싱 공정으로 제3A 포토레지스트 패턴(182A)의 두께는 얇아지게 되고, 제3B 포토레지스트 패턴(182B)은 제거된다. 제3B 포토레지스트 패턴(182B)의 제거로 화소 전극(118), 게이트 패트 상부 전극(130), 데이터 패드 상부 전극(138), 공통 패드 상부 전극(146)의 제4 도전층(113)이 노출된다. 또한, 애싱된 제3A 포토레지스트 패턴(182A)의 에지부는 패터닝된 제4 도전층(113)의 에지부 안쪽에 위치하게 된다.
도 10f를 참조하면, 애싱된 제3A 포토레지스트 패턴(182A)을 마스크로 이용한 식각 공정으로 화소 전극(118), 게이트 패드 상부 전극(130), 데이터 패드 상부 전극(138), 공통 패드 상부 전극(146)의 제4 도전층(113)이 식각됨으로써 화소 전극(118), 게이트 패드 상부 전극(130), 데이터 패드 상부 전극(138), 공통 패드 상부 전극(146)은 제3 도전층(111)의 단일층 구조로 형성된다. 이때, 제3A 포토레지스트 패턴(182A)의 에지부를 통해 노출된 제4 도전층(113)의 양측부가 한번 더 식각된다. 이에 따라, 데이터 라인(104), 소스 전극(110), 드레인 전극(112)의 제3 및 제4 도전층(111, 113)은 계단 형태로 일정한 단차를 갖게 된다. 특히, 박막 트렌지스터(TFT)의 채널, 즉 활성층(114)을 노출시키는 소스 전극(110) 및 드레인 전 극(112)의 제3 및 제4 도전층(111, 113)과 그 아래의 오믹 접촉층(116)도 계단 형태로 단차를 갖게 된다. 이에 따라, 박막 트랜지스터(TFT)의 채널 폭 및 길이는 소스 전극(110)과 드레인 전극(112)의 제3 도전층(111)에 의해 결정된다. 그리고, 제3A 포토레지스트 패턴(182A)은 스트립 공정으로 제거된다.
이 결과, 본 발명의 실시 예에 따른 FFS 타입의 박막 트랜지스터 기판은 보호막의 부재로 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 화소 전극(118)이 노출된 구조를 갖게 되지만, 이들 모두 실링재에 의해 밀봉되는 영역에 위치하므로 그 위에 도포되는 하부 배향막 뿐만 아니라, 밀봉 영역에 채워진 액정에 의해 충분히 보호된다.
상술한 바와 같이, 본 발명에 따른 FFS 타입의 박막 트랜지스터 기판 및 그 제조 방법은 제1 하프 톤(또는 회절 노광) 마스크를 이용하여 단일층 구조의 공통 전극을 복층 구조의 다른 제1 마스크 패턴군과 함께 형성한다.
또한, 본 발명에 따른 FFS 타입의 박막 트랜지스터 기판 및 그 제조 방법은 제2 하프 톤(또는 회절 노광) 마스크를 이용하여 반도체 패턴 및 컨택홀을 형성하게 된다.
또한, 본 발명에 따른 FFS 타입의 박막 트랜지스터 기판 및 그 제조 방법은 제3 하프 톤(또는 회절 노광) 마스크를 이용하여 보호막 없이 단일층 구조의 화소 전극 및 패드 상부 전극들을 복층 구조의 다른 제3 마스크 패턴군과 함께 형성한다.
이에 따라, 본 발명의 FFS 타입의 박막 트랜지스터 기판 및 그 제조 방법은 3마스크 공정으로 공정을 단순화함으로써 재료비 및 설비 투자비 등을 절감함과 아울러 수율을 향상시킬 수 있게 된다.
그리고, 본 발명에 따른 FFS 타입의 박막 트랜지스터 기판에서 보호막 부재로 노출된 데이터 라인, 소스 전극, 드레인 전극, 화소 전극을 그 위에 도포되는 배향막, 또는 실링재로 밀봉되는 영역에 채워진 액정에 의해 충분히 보호되게 한다. 또한, 박막 트랜지스터 기판의 패드들이 모두 동일한 구조를 갖게 하고, 데이터 패드와 접속된 데이터 링크는 실링재에 의해 밀봉되는 영역 내에서 컨택홀을 통해 데이터 라인과 접속되게 한다. 이에 따라, 보호막의 부재로 인한 전식 문제 등을 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (26)

  1. 기판 상에 형성된 게이트 라인과;
    상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과;
    상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 소스 전극 및 드레인 전극 사이의 채널을 형성하는 반도체 패턴을 포함하는 박막 트랜지스터와;
    상기 게이트 라인과 나란하게 상기 기판 상에 형성된 공통 라인과;
    상기 공통 라인으로부터 상기 화소 영역으로 연장되어 형성된 공통 전극과;
    상기 드레인 전극으로부터 상기 화소 영역으로 상기 공통 전극과 상기 게이트 절연막을 사이에 두고 중첩되도록 신장된 화소 전극을 구비하고;
    상기 게이트 라인 및 공통 라인은 적어도 이중 도전층이 적층된 제1 도전층 그룹으로 형성되고, 상기 공통 전극은 상기 공통 라인의 최하부층이 연장되어 형성되고,
    상기 데이터 라인, 소스 전극, 드레인 전극은 적어도 이중 도전층이 적층된 제2 도전층 그룹으로 형성되고, 상기 화소 전극은 상기 드레인 전극의 최하부층이 연장되어 형성된 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 화소 전극 및 공통 전극으로 중첩으로 스토리지 캐패시터가 형성된 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 공통 전극은 판형으로, 상기 화소 전극은 리브형으로 형성된 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 게이트 라인과 접속된 게이트 패드, 상기 데이터 라인과 접속되어질 데이터 패드, 상기 공통 라인과 접속된 공통 패드를 추가로 구비하고;
    상기 게이트 패드, 데이터 패드, 공통 패드 각각은
    상기 제1 도전층 그룹으로 형성된 패드 하부 전극과;
    상기 게이트 절연막을 관통하여 상기 패드 하부 전극을 노출시키는 컨택홀과;
    상기 컨택홀을 통해 상기 패드 하부 전극과 접속되고 상기 제2 도전층 그룹의 최하부층으로 형성된 패드 상부 전극을 구비하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 데이터 패드의 하부 전극으로부터 상기 제1 도전층 그룹이 신장되어 상기 데이터 라인과 일부분이 중첩되도록 형성된 데이터 링크와;
    상기 게이트 절연막을 관통하여 상기 데이터 라인을 상기 데이터 링크와 접속되게 하는 제2 컨택홀을 추가로 구비하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 제2 컨택홀은 상기 실링재에 의해 밀봉되는 영역 내에 위치하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트렌지스터 기판.
  7. 제 5 항에 있어서,
    상기 데이터 라인, 소스 전극, 드레인 전극, 화소 전극을 덮는 배향막을 추가로 구비하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  8. 제 7 항에 있어서,
    상기 제2 컨택홀은 상기 배향막 아래에 위치하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  9. 제 1 항에 있어서,
    상기 반도체 패턴은 상기 박막 트랜지스터가 형성될 위치에만 형성된 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  10. 제 1 항에 있어서,
    상기 제1 및 제2 도전층 그룹 각각은
    상기 최하부층으로 투명 도전층이,
    그 위의 상부층으로 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/A1(Nd), Cu 합금/Mo, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 또는 삼중층으로 이용된 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  11. 제 1 항에 있어서,
    상기 제1 도전층 그룹은 계단 형태로 단차를 갖도록 형성된 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  12. 제 1 항에 있어서,
    상기 제2 도전층 그룹은 계단 형태로 단차를 갖도록 형성된 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판.
  13. 기판 상에 적어도 이중 도전층이 적층된 제1 도전층 그룹 구조의 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극, 상기 게이트 라인과 나란한 공통 라인과, 상기 공통 라인의 최하부층이 연장된 단일층 구조의 공통 전극을 포함하는 제1 마스크 패턴군을 형성하는 제1 마스크 공정과;
    상기 제1 마스크 패턴군을 덮는 게이트 절연막과, 그 위에 반도체 패턴을 형성하는 제2 마스크 공정과;
    상기 반도체 패턴이 형성된 게이트 절연막 상애 적어도 이중 도전층이 적층된 제2 도전층 그룹 구조의 데이터 라인, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극과, 상기 드레인 전극의 최하부층이 상기 공통 전극과 중첩되도록 연장된 단일층 구조의 화소 전극을 포함하는 제3 마스크 패턴군을 상기 실링재에 의해 밀봉되어질 영역 내에 위치하도록 형성하는 제3 마스크 공정을 포함하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제3 마스크 패턴군을 덮는 배향막을 도포하는 단계를 추가로 포함하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법.
  15. 제 13 항 및 제 14 항 중 어느 한 항에 있어서,
    상기 제1 마스크 공정은 상기 제1 도전층 그룹으로 상기 게이트 라인, 데이터 라인, 공통 라인 중 어느 하나와 접속될 패드 하부 전극을 형성하는 단계를,
    상기 제2 마스크 공정은 상기 게이트 절연막을 관통하여 상기 패드 하부 전극을 노출시키는 컨택홀을 형성하는 단계를,
    상기 제3 마스크 공정은 상기 제2 도전층 그룹의 최하부층으로 상기 컨택홀을 통해 상기 패드 하부 전극과 접속될 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제1 마스크 공정은 상기 패드 하부 전극으로부터 상기 제1 도전층 그룹이 연장되어 상기 데이터 라인과 중첩될 데이터 링크를 형성하는 단계를,
    상기 제2 마스크 공정은 상기 데이터 링크와 데이터 라인이 접속되어질 제2 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제1 마스크 공정은
    상기 기판 상에 상기 제1 도전층 그룹을 형성하는 단계와;
    하프 톤 마스크 또는 회절 노광 마스크를 이용한 포토리소그래피 공정으로 서로 다른 두께를 갖는 제1 및 제2 포토레지스트 패턴을 형성하는 단계와;
    상기 제1 및 제2 포토레지스트 패턴을 이용한 식각 공정으로 상기 제1 도전층 그룹 구조의 공통 전극을 포함하는 상기 제1 마스크 패턴군을 형성하는 단계와;
    상기 제2 포토레지스트 패턴을 제거하고, 노출된 공통 전극을 그의 최하부층이 남도록 식각하는 단계와;
    상기 제1 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법.
  18. 제 16 항에 있어서,
    상기 제2 마스크 공정은
    상기 제1 마스크 패턴군을 덮는 게이트 절연막, 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층을 순차적으로 형성하는 단계와;
    하프 톤 마스크 또는 회절 노광 마스크를 이용한 포토리소그래피 공정으로 서로 다른 두께를 갖는 제1 및 제2 포토레지스트 패턴을 형성하는 단계와;
    상기 제1 및 제2 포토레지스트 패턴을 이용한 식각 공정으로 상기 컨택홀들을 형성하는 단계와;
    상기 제2 포토레지스트 패턴을 제거하고, 상기 제1 포토레지스트 패턴을 이용한 식각 공정으로 상기 반도체 패턴을 형성하는 단계와;
    상기 제1 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하 는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법.
  19. 제 16 항에 있어서,
    상기 제3 마스크 공정은
    상기 반도체 패턴이 형성된 게이트 절연막 위에 상기 제2 도전층 그룹을 형성하는 단계와;
    하프 톤 마스크 또는 회절 노광 마스크를 이용하여 서로 다른 두께를 갖는 제1 및 제2 포토레지스트 패턴을 형성하는 단계와;
    상기 제1 및 제2 포토레지스트 패턴을 이용한 식각 공정으로 상기 제2 도전층 그룹을 패터닝하여 상기 패드 상부 전극을 포함하는 제3 마스크 패턴군을 형성하는 단계와;
    상기 소스 전극 및 드레인 전극 사이로 노출된 불순물이 도핑된 비정질 실리콘층을 제거하는 단계와;
    상기 제2 포토레지스트 패턴을 제거하고, 노출된 상기 패드 상부 전극을 그의 최하부층만 남도록 식각하는 단계와;
    상기 제1 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법.
  20. 제 17 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 도전층 그룹 각각은
    상기 최하부층으로 투명 도전층이,
    그 위의 상부층으로 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/,Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 또는 삼중층으로 이용된 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법.
  21. 제 19 항에 있어서,
    상기 제2 도전층 그룹을 패터닝할 때 상기 제2 도전층 그룹의 최하부층이 그 위의 상부층 보다 과식각된 경우,
    상기 제1 포토레지스트 패턴을 통해 노출된 상기 상부층의 양측부를 식각하여 상기 상부층의 에지부가 상기 최하부층의 에지부 보다 안쪽에 위치하게 하는 단계를 추가로 포함하는 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법.
  22. 제 13 항에 있어서,
    상기 반도체 패턴, 소스 전극, 드레인 전극, 화소 전극의 적어도 2층은 계단형태로 단차를 갖도록 형성된 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법.
  23. 제 16 항에 있어서,
    상기 제2 컨택홀은 상기 실링재에 의해 밀봉되는 영역 내에 위치하도록 형성된 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법.
  24. 제 16 항에 있어서,
    상기 제2 컨택홀은 상기 배향막 아래에 위치하도록 형성된 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법.
  25. 제 13 항에 있어서,
    상기 제1 도전층 그룹은 계단 형태로 단차를 갖도록 형성된 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법.
  26. 제 13 항에 있어서,
    상기 제2 도전층 그룹은 계단 형태로 단차를 갖도록 형성된 것을 특징으로 하는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법.
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