CN103295961B - 阵列基板、其制造方法及显示装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 88
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 99
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 238000000059 patterning Methods 0.000 claims abstract description 46
- 239000002184 metal Substances 0.000 claims abstract description 33
- 229910052751 metal Inorganic materials 0.000 claims abstract description 33
- 239000000463 material Substances 0.000 claims abstract description 16
- 230000004888 barrier function Effects 0.000 claims abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 60
- 238000005530 etching Methods 0.000 claims description 21
- 238000002161 passivation Methods 0.000 claims description 10
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 6
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 119
- 239000010409 thin film Substances 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- -1 therefore Substances 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13625—Patterning using multi-mask exposure
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- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Thin Film Transistor (AREA)
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Abstract
本发明实施例公开了一种阵列基板、其制造方法及显示装置，涉及液晶显示技术领域，解决了现有技术制造阵列基板时为了降低普通掩膜板使用数量而采用半透掩膜板或灰阶掩膜板导致的工艺控制难度增加的问题。该方法包括：在基板上形成栅极金属层，通过构图工艺形成包括栅极和栅线的图案；在形成有栅极和栅线图案的基板上依次形成绝缘层、半导体材料层和源/漏金属层，通过构图工艺形成包括半导体层、源/漏电极和数据线的图案，其中源/漏电极的图案与半导体层的图案一致；在形成有半导体层、源/漏电极和数据线图案的基板上形成第一透明导电层，通过构图工艺形成第一透明电极的图案，并在源/漏电极的图案上形成间隙以形成源极和漏极的图案。
Description
技术领域
本发明涉及液晶显示技术领域，尤其涉及阵列基板、其制造方法及显示装置。
背景技术
薄膜晶体管液晶显示器件的液晶面板包括图1所示的阵列基板，其中，阵列基板的结构如图1所示，包括相互垂直并电绝缘的栅线11和数据线12，栅线11和数据线12之间限定有像素区域，该像素区域内设有薄膜晶体管(如图1中虚线圆圈内所示)和像素电极13。薄膜晶体管的栅极14与栅线11电连接、源极(图中未示出)与数据线12连接、漏极(图中未示出)与像素电极13电连接。
现有技术通常采用5MASK(5次掩膜)构图工艺来制备该阵列基板，第一次构图工艺中使用第一个普通掩膜板以形成栅极14和栅线11的图案，第二次构图工艺中使用第二个普通掩膜板以形成半导体层的图案，第三次构图工艺使用第三个普通掩膜板以形成漏极、源极和数据线12的图案，第四次构图工艺使用第四个普通掩膜板以形成漏极过孔的图案，第五次构图工艺使用第五个普通掩膜板以形成像素电极13的图案。
为了减少所使用掩膜板的个数以降低工艺成本，现有技术提出了使用半透掩膜板或灰阶掩膜板来替代普通掩膜板的方案，即把5MASK构图工艺中的第二普通掩膜板和第三普通掩膜板替换为一张半透掩膜板或灰阶掩膜板，只需要采用一次构图工艺就能形成半导体层、漏极、源极和数据线的图案，使得制备阵列基板所使用的掩膜书减少至4个。
但是，上述方法中由于使用了半透掩膜板或灰阶掩膜板，工艺控制的难度显著增加，因此工艺成本并没有获得明显地降低。
发明内容
本发明的实施例提供一种阵列基板、其制造方法及显示装置，解决了现有技术制造阵列基板时为了降低普通掩膜板使用数量而采用半透掩膜板或灰阶掩膜板导致的工艺控制难度增加的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
一种阵列基板的制造方法，包括：在基板上形成栅极金属层，通过构图工艺形成包括栅极和栅线的图案；在形成有所述栅极和所述栅线图案的基板上依次形成绝缘层、半导体材料层和源/漏金属层，通过构图工艺形成包括半导体层、源/漏电极和数据线的图案，其中所述源/漏电极的图案与所述半导体层的图案一致；在形成有所述半导体层、源/漏电极和数据线图案的基板上形成第一透明导电层，通过构图工艺形成第一透明电极的图案，并在所述源/漏电极的图案上形成间隙以形成源极和漏极的图案。
进一步地，阵列基板的制造方法还包括：在形成有所述源极、漏极以及所述第一透明电极的图案的基板上形成钝化层，通过构图工艺在周边引线区形成包括露出栅线引线的过孔和露出数据线引线的过孔的图案；在形成有所述栅线引线过孔和数据线引线过孔图案的所述钝化层上形成第二透明导电层，通过构图工艺形成第二透明电极的图案，其中所述第二透明电极为狭缝状电极。
其中，所述在形成有所述栅极和所述栅线图案的基板上依次形成绝缘层、半导体材料层和源/漏金属层，通过构图工艺形成包括半导体层、源/漏电极和数据线的图案，其中所述源/漏电极的图案与所述半导体层的图案一致，具体包括：在形成有所述栅极和所述栅线图案的基板上，一次形成绝缘层、半导体层和源/漏金属层；在形成有所述源/漏金属层的基板上涂覆光刻胶，通过普通的掩膜板对所述光刻胶进行曝光、显影，其中光刻胶完全保留区域对应形成所述源/漏电极图案的区域以及形成所述数据线图案的区域，其他区域为光刻胶完全去除区域；对所述光刻胶完全去除区域进行刻蚀，依次去除所述源/漏金属层和半导体层；剥离所述光刻胶完全保留区域的光刻胶，形成所述半导体层的图案、所述源/漏电极的图案、以及所述数据线的图案，其中所述源/漏电极的图案与所述半导体层的图案一致。
并且，所述在形成有所述半导体层、源/漏电极和数据线图案的基板上形成第一透明导电层，通过构图工艺形成第一透明电极的图案，并在所述源/漏电极的图案上形成间隙，以形成源极和漏极的图案，具体过程包括：在形成有所述半导体层、源/漏电极和数据线图案的基板上形成第一透明导电层；在形成有所述第一透明导电层的基板上涂覆光刻胶，通过普通的掩膜板对所述光刻胶进行曝光、显影，其中光刻胶完全保留区域对应形成所述第一透明电极图案的区域，其他区域为光刻胶完全去除区域；对所述光刻胶完全去除区域进行第一次蚀刻，去除所述第一透明导电层，以形成所述第一透明电极；对所述光刻胶完全去除区域进行第二次蚀刻，去除未被所述数据线图案覆盖的所述半导体层；对所述光刻胶完全去除区域进行第三次蚀刻，在所述源/漏电极的图案上形成间隙以形成源极和漏极的图案。
优选地，所述在形成有所述栅极和所述栅线图案的基板上依次形成绝缘层、半导体层之后，形成源/漏金属层之前，还包括：在形成有所述半导体材料层的基板上形成欧姆接触层；所述欧姆接触层的图案与所述源极和所述漏极的图案一致。
进一步地，在所述通过构图工艺形成包括栅极和栅线的图案时，还包括形成公共电极线的图案。
一种阵列基板，由上述的阵列基板的制造方法制成，包括依次形成在基板上的栅极和栅线的图案；半导体层的图案；源极、漏极和数据线的图案及透明电极的图案，所述透明电极直接搭接所述漏极。
优选地，在所述漏极与所述半导体层之间形成有漏极欧姆接触层。
进一步地，所述阵列基板还包括公共电极线的图案，所述公共电极线的图案与所述栅极和栅线的图案在同一层形成。
而且，在所述第一透明电极上还设置有钝化层和狭缝状的第二透明电极。
一种显示装置，包括上述的阵列基板。
本发明实施例提供的阵列基板、其制造方法及显示装置中，由于将第一透明导电层直接形成在具有源/漏极和数据线的基板上，在构图工艺后形成了第一透明电极、源极和漏极的图案，使得第一透明电极能直接搭接在漏极上方，省去了现有技术中制作像素电极过孔的掩膜板，另外，由于只使用了普通的掩膜板就在形成第一透明电极的构图工艺中，通过在所述源/漏电极的图案上形成间隙而形成了源极和漏极，因此该方法仅使用了三个普通掩膜板，相比于现有技术，不仅少用了一个掩膜而且不需要使用灰阶掩膜，使得工艺控制的难度和成本都显著降低。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。
图1为现有阵列基板的顶视图；
图2为本发明实施例提供的一种阵列基板的制造方法的流程图；
图3为本发明实施例提供的另一种阵列基板的制造方法的流程图；
图4为本发明实施例提供的形成有栅极和栅线图案的基板上薄膜晶体管区的截面图；
图5为本发明实施例提供的形成有半导体层和源/漏电极图案的基板上薄膜晶体管区的截面图；
图6为本发明实施例提供的形成有数据线的基板上数据线区的截面图；
图7为本发明实施例提供的形成有第一透明电极图案的基板上薄膜晶体管区的截面图；
图8为本发明实施例提供的形成有第一透明电极图案的基板上数据线区的截面图；
图9为本发明实施例提供的去除了半导体层翼的基板上数据线区的截面图；
图10为本发明实施例提供的形成有源极和漏极的基板上薄膜晶体管区的截面图。
具体实施方式
本发明实施例提供一种阵列基板的制造方法，如图2所示，包括如下步骤。其中所称的构图工艺包括光刻胶涂覆、掩膜、曝光、刻蚀和光刻胶剥离等工艺，光刻胶以正性光刻胶为例。
201、在基板上形成栅极金属层，通过构图工艺形成包括栅极和栅线的图案。
具体地，此步骤的构图工艺中使用了第一个普通的掩膜板，从而形成了栅极的图案和栅线的图案。
202、在形成有栅极和栅线图案的基板上依次形成绝缘层、半导体材料层和源/漏金属层，通过构图工艺形成包括半导体层、源/漏电极和数据线的图案，其中源/漏电极的图案与半导体层的图案一致。
此步骤的构图工艺中使用了第二个普通的掩膜板，通过构图工艺依次刻蚀源/漏金属层和半导体层，形成包括半导体层的图案以及源/漏电极和数据线的图案，具体地，在形成薄膜晶体管的区域内，被刻蚀的源/漏金属层形成了源/漏电极的图案，在其下方形成了半导层的图案，这两个图案一致。在形成薄膜晶体管的区域以外，被刻蚀的源/漏金属层形成了数据线的图案。
203、在形成有半导体层、源/漏电极和数据线图案的基板上形成第一透明导电层，通过构图工艺形成第一透明电极的图案，并在源/漏电极的图案上形成间隙以形成源极和漏极的图案。
具体地，此步骤的构图工艺中使用了第三个普通的掩膜板，在形成有第一透明导电层的基板上涂覆光刻胶，通过第三掩模板曝光、显影后，形成光刻胶完全去除区域，所述光刻胶完全保留区域对应第一透明电极的图案，完全去除区域对应包括在将要形成的所述源极和所述漏电极的间隙的区域，以及其他区域。
首先对光刻胶完全去除区域的所述第一透明导电层进行刻蚀，以形成第一第一透明电极的图案。
然后对光刻胶完全去除区域中，未被源/漏金属层覆盖的半导体层进行刻蚀，以去除多余的半导体层，特别是对于所述数据线下方的半导体层，进行刻蚀，使半导体层的宽度与数据线的宽度相等。
再次对光刻胶完全去除区域中的源/漏金属层进行刻蚀，包括对在将要形成的所述源极和所述漏电极的间隙区域进行刻蚀，在源/漏电极的图案上形成间隙，以形成源极和漏极的图形，具体的刻蚀源/漏电极时，通过在源/漏电极的图案上形成间隙，将源/漏电极的图案分成两部分，从而形成了源极的图案和漏极的图案。
本发明实施例提供的阵列基板的制造方法中，由于将第一透明导电层直接形成在具有源/漏极和数据线的基板上，在构图工艺后形成了第一透明电极、源极和漏极的图案，使得第一透明电极能直接搭接在漏极上方，省去了现有技术中制作像素电极过孔的掩膜板，另外，由于只使用了普通的掩膜板就在形成第一透明电极的构图工艺中，通过在所述源/漏电极的图案上形成间隙而形成了源极和漏极，因此该方法仅使用了三个普通掩膜板，相比于现有技术，不仅少用了一个掩膜而且不需要使用灰阶掩膜，使得工艺控制的难度和成本都显著降低。
由于一般情况下，对数据线和半导体层同时形成的工艺来说，数据线的宽度会小于其下方半导体层的宽度，特别是再进行第一透明导电层刻蚀时，受刻蚀液的影响，数据线的宽度会再次减小，这样数据线下方的半导体层会露出更多，会影响后续像素电极与数据线的设计宽度，即为了避免工艺不良，只能将数据线与像素电极之间的空隙(间隔)设计的更宽。另外，一般工艺中在形成源/漏电极层和数据线的图案时，会直接形成源极和漏极，这样如果对数据线下方的半导体层再进行刻蚀处理的话，处于源极和漏极间隙(沟道部分)的半导体也会因而受到影响，这接后果就是薄膜晶体管的特性受到影响甚至无法工作。
而本发明实施例提供的阵列基板的制备方法中，特别是在第一透明电极的构图工艺过程中，在未形成源极和漏极之前，通过源/漏电极图案对其下方的半导体层形成保护的同时，对数据线下方未被源/漏金属层保护的半导体层进行刻蚀，消除多余的半导体层，可以降低像素电极与数据线的设计限制，提高开口率。
下面参照图3至图10对该制造方法进行详细说明。
301、在基板31上形成栅极金属层，通过构图工艺形成包括栅极32、栅线和公共电极线的图案。
图4为该构图工艺后的薄膜晶体管区的截面图。采用磁控溅射或热蒸发的方法，在基板31(如玻璃基板或石英基板)上沉积一层栅极金属层，采用普通的掩膜板通过构图工艺形成包括栅极32、栅线(图中未示出)和公共电极线(图中未示出)的图案。栅极32与栅线连接，公共电极线与栅线平行。其中，公共电极线的作用是使公共电极具有较小的信号延迟，公共电极可以形成在阵列基板上，也可以形成在彩膜基板上，当然，公共电极线并不是必要的结构，可以根据实际需要进行设置。
302、在形成有栅极和栅线图案的基板31上，一次形成绝缘层、半导体材料层和源/漏金属层。
303、在形成有半导体材料层和源/漏金属层的基板31上涂覆光刻胶，通过普通的掩膜板对光刻胶进行曝光、显影，其中光刻胶完全保留区域对应形成源/漏电极34图案的区域以及形成数据线35图案的区域，其他区域为光刻胶完全去除区域。
304、对光刻胶完全去除区域进行刻蚀，依次去除源/漏金属层和半导体层。
305、剥离光刻胶完全保留区域的光刻胶，形成半导体层33的图案、源/漏电极34的图案、以及数据线35的图案，其中源/漏电极34的图案与半导体层33的图案一致。
通过步骤303至步骤305的构图工艺，对在步骤302中形成的半导体层和源/漏金属层进行构图，形成了图5中的源/漏电极34的图案与半导体层33的图案，同时形成了图6中数据线35的图案，同时在后续的工艺中源/漏电极34的图案形成对半导体层33的保护层。
306、在形成有半导体层33、源/漏电极34和数据线35图案的基板31上形成第一透明导电层。
307、在形成有第一透明导电层的基板上涂覆光刻胶37，通过普通的掩膜板对光刻胶37进行曝光、显影，其中光刻胶完全保留区域对应形成第一透明电极图案的区域，其他区域为光刻胶完全去除区域。
308、对光刻胶完全去除区域进行第一次蚀刻，去除第一透明导电层，以形成第一透明电极36。
图7为该第一次刻蚀工艺后薄膜晶体管区的截面图，图8为该第一次刻蚀工艺后数据线区的截面图。图8中光刻胶完全保留区域下方形成有第一透明电极36的图案，该图案的下方是步骤302至步骤305中形成的数据线35的图案，及该图案下方的半导体层38。该半导体层38两边有一部分未被数据线35覆盖，这部分称为半导体层翼(ActiveWing)，由于这部分材料能导电，数据线35上的信号会传递至半导体层翼，为了避免该信号对第一透明电极36上信号的干扰，在设计第一透明电极36的大小时须保证其与半导体层翼有一定的距离。这使得第一透明电极36大小设计受到该半导体层翼的局限，从而影响该阵列基板的像素开口率，进而导致使用该阵列基板的液晶面板的性能下降。
为了避免半导体层翼的存在所产生的上述不良影响，本发明实施例通过采用下述步骤309，在不损伤薄膜晶体管区已形成结构的前提下，去除了该半导体层翼。
309、对光刻胶完全去除区域进行第二次蚀刻，去除未被数据线35图案覆盖的半导体层38。
图9为该第二次刻蚀工艺后数据线区的截面图。其中，半导体层翼为该图中未被数据线35图案覆盖的半导体层38。
在该步骤中，仍使用形成第一透明电极36图案的光刻胶37，并对未被数据线35图案覆盖的半导体层38进行刻蚀，由于对半导体材料进行刻蚀的物质不会与金属材料发生反应，因此，在图7所示的薄膜晶体管区，即使有部分源/漏金电极34未被光刻胶37覆盖，也不会被刻蚀。所以在此步骤中只有数据线区暴露的半导体层38会被刻蚀掉，从而使得数据线35与去除半导体层翼后的半导体层381的宽度相等。
310、对光刻胶完全去除区域进行第三次蚀刻，在源/漏电极的图案上形成间隙以形成源极和漏极的图案。
图10为该第三次刻蚀工艺后薄膜晶体管区的截面图。在该步骤中，仍使用形成第一透明电极36图案的光刻胶37，图10中光刻胶37具有开口，对开口所暴露的源/漏电极34进行刻蚀。由于在图9所示数据线区，所有的金属层(数据线35和第一透明电极36)都被光刻胶37覆盖，因此在刻蚀暴露的源/漏电极34的过程中，数据线区的各部分结构不会受到影响。当暴露的源/漏电极34被刻蚀掉时，在源/漏电极34的图案上形成了间隙39，使得源/漏电极34被分成了两部分，分别为薄膜晶体管的源极341和漏极342。
311、在形成有源极341、漏极342以及第一透明电极36的图案的基板31上形成钝化层，通过构图工艺在周边引线区形成包括露出栅线引线的过孔和露出数据线引线的过孔的图案。
312、在形成有栅线引线过孔和数据线引线过孔图案的钝化层上形成第二透明导电层，通过构图工艺形成第二透明电极的图案，其中第二透明电极为狭缝状电极。
通过步骤311和312，在第一透明电极36上隔着钝化层又形成了第二透明电极，且该第二透明电极为狭缝状电极。这种结构的阵列基板称为水平电场驱动型阵列基板，两个透明电极上施加电压时，会在第二透明电极上形成平行于基板方向的电场。通常，第一透明电极称为像素电极，可以为狭缝状电极，也可以是板状电极，第二透明电极称为公共电极，必须为狭缝状电极。
当在步骤301中形成公共电极线时，通过将公共电极线与公共电极连接，可以减少公共电极的信号延迟。
上述实施例提供的阵列基板的制造方法的步骤302中，在形成绝缘层、半导体材料层之后，形成源/漏金属层之前，还可以包括：在形成有半导体材料层的基板上形成欧姆接触层。
随后在步骤304中，通过刻蚀，依次去除源/漏金属层、欧姆接触层和半导体材料层，再通过步骤305剥离光刻胶完全保留区域的光刻胶后，就形成了位于半导体层和源/漏电极层之间的欧姆接触层的图案，该欧姆接触层的图案也与半导体层的图案一致。
随后在步骤310中，在源/漏电极的图案上形成间隙以形成源极和漏极的图案之后，继续刻蚀，去除源/漏电极图案上间隙的下方暴露的欧姆接触层，从而在欧姆接触层的图案上形成间隙，该间隙将欧姆接触层分成两部分，分别是位于漏极与半导体层之间的漏极欧姆接触层和位于源极与半导体层之间的源极欧姆接触层，从而使最终形成的欧姆接触层的图案与源极和漏极的图案一致。
通过设置漏极欧姆接触层可以降低半导体层和漏极之间的接触电阻，同理，设置源极欧姆接触层可以降低半导体层和源极之间的接触电阻。
本发明实施例还提供了一种阵列基板，该阵列基板是由上述实施例提供的阵列基板的制造方法制造而成，该阵列基板如图10所示，包括依次形成在基板31上的栅极32和栅线的图案；半导体层33的图案；源极341、漏极342和数据线35的图案及第一透明电极36的图案，该第一透明电极36直接搭接漏极342。
本发明实施例提供的阵列基板中，由于采用了上述实施例提供的阵列基板的制造方法，成本显著降低。
上述实施例提供的阵列基板中，在漏极342与半导体层33之间可以形成有漏极欧姆接触层，通过设置漏极欧姆接触层可以降低半导体层33和漏极342之间的接触电阻。
上述实施例提供的阵列基板中，还可以包括公共电极线的图案，公共电极线的图案与栅极和栅线的图案在同一层形成。通过将公共电极线与公共电极连接，可以减少公共电极的信号延迟。
上述实施例提供的阵列基板中，在第一透明电极36上还可以设置有钝化层和狭缝状的第二透明电极。该第二透明电极即公共电极。
本发明实施例还提供了一种显示装置，该显示装置中包括上述实施例描述的阵列基板，由于使用了上述实施例描述的阵列基板，该显示装置也具有较低的制造成本。
本发明实施例主要用于液晶显示产品的制造。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种阵列基板的制造方法，其特征在于，包括：
在基板上形成栅极金属层，通过构图工艺形成包括栅极和栅线的图案；
在形成有所述栅极和所述栅线图案的基板上依次形成绝缘层、半导体材料层和源/漏金属层，通过构图工艺形成包括半导体层、源/漏电极和数据线的图案，其中所述源/漏电极的图案与所述半导体层的图案一致；
在形成有所述半导体层、源/漏电极和数据线图案的基板上形成第一透明导电层，通过构图工艺形成第一透明电极的图案，并在所述源/漏电极的图案上形成间隙以形成源极和漏极的图案；
所述在形成有所述半导体层、源/漏电极和数据线图案的基板上形成第一透明导电层，通过构图工艺形成第一透明电极的图案，并在所述源/漏电极的图案上形成间隙，以形成源极和漏极的图案，具体过程包括：
在形成有所述半导体层、源/漏电极和数据线图案的基板上形成第一透明导电层；
在形成有所述第一透明导电层的基板上涂覆光刻胶，通过普通的掩膜板对所述光刻胶进行曝光、显影，其中光刻胶完全保留区域对应形成所述第一透明电极图案的区域，其他区域为光刻胶完全去除区域；
对所述光刻胶完全去除区域进行第一次蚀刻，去除所述第一透明导电层，以形成所述第一透明电极；
对所述光刻胶完全去除区域进行第二次蚀刻，去除未被所述数据线图案覆盖的所述半导体层；
对所述光刻胶完全去除区域进行第三次蚀刻，在所述源/漏电极的图案上形成间隙以形成源极和漏极的图案。
2.根据权利要求1所述的阵列基板的制造方法，其特征在于，还包括：
在形成有所述源极、漏极以及所述第一透明电极的图案的基板上形成钝化层，通过构图工艺在周边引线区形成包括露出栅线引线的过孔和露出数据线引线的过孔的图案；
在形成有所述栅线引线过孔和数据线引线过孔图案的所述钝化层上形成第二透明导电层，通过构图工艺形成第二透明电极的图案，其中所述第二透明电极为狭缝状电极。
3.根据权利要求1所述的阵列基板的制造方法，其特征在于，所述在形成有所述栅极和所述栅线图案的基板上依次形成绝缘层、半导体材料层和源/漏金属层，通过构图工艺形成包括半导体层、源/漏电极和数据线的图案，其中所述源/漏电极的图案与所述半导体层的图案一致，具体包括：
在形成有所述栅极和所述栅线图案的基板上，一次形成绝缘层、半导体层和源/漏金属层；
在形成有所述源/漏金属层的基板上涂覆光刻胶，通过普通的掩膜板对所述光刻胶进行曝光、显影，其中光刻胶完全保留区域对应形成所述源/漏电极图案的区域以及形成所述数据线图案的区域，其他区域为光刻胶完全去除区域；
对所述光刻胶完全去除区域进行刻蚀，依次去除所述源/漏金属层和半导体层；
剥离所述光刻胶完全保留区域的光刻胶，形成所述半导体层的图案、所述源/漏电极的图案、以及所述数据线的图案，其中所述源/漏电极的图案与所述半导体层的图案一致。
4.根据权利要求1-3任一项所述的阵列基板的制造方法，其特征在于，所述在形成有所述栅极和所述栅线图案的基板上依次形成绝缘层、半导体材料层之后，形成源/漏金属层之前，还包括：在形成有所述半导体材料层的基板上形成欧姆接触层；所述欧姆接触层的图案与所述源极和所述漏极的图案一致。
5.根据权利要求1-3任一项所述的阵列基板的制造方法，其特征在于，在所述通过构图工艺形成包括栅极和栅线的图案时，还包括形成公共电极线的图案。
6.一种阵列基板，其特征在于，由权利要求1-5任一项所述的阵列基板的制造方法制成，包括依次形成在基板上的栅极和栅线的图案；半导体层的图案；源极、漏极和数据线的图案及第一透明电极的图案，所述第一透明电极直接搭接所述漏极。
7.根据权利要求6所述的阵列基板，其特征在于，在所述漏极与所述半导体层之间形成有漏极欧姆接触层。
8.根据权利要求6所述的阵列基板，其特征在于，还包括公共电极线的图案，所述公共电极线的图案与所述栅极和栅线的图案在同一层形成。
9.根据权利要求6-8任一项所述的阵列基板，其特征在于，在所述第一透明电极上还设置有钝化层和狭缝状的第二透明电极。
10.一种显示装置，其特征在于，包括权利要求6-9任一项所述的阵列基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310193797.7A CN103295961B (zh) | 2013-05-22 | 2013-05-22 | 阵列基板、其制造方法及显示装置 |
| PCT/CN2013/086759 WO2014187080A1 (zh) | 2013-05-22 | 2013-11-08 | 阵列基板、其制造方法及显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310193797.7A CN103295961B (zh) | 2013-05-22 | 2013-05-22 | 阵列基板、其制造方法及显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103295961A CN103295961A (zh) | 2013-09-11 |
| CN103295961B true CN103295961B (zh) | 2016-01-13 |
Family
ID=49096618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310193797.7A Expired - Fee Related CN103295961B (zh) | 2013-05-22 | 2013-05-22 | 阵列基板、其制造方法及显示装置 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN103295961B (zh) |
| WO (1) | WO2014187080A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103295961B (zh) * | 2013-05-22 | 2016-01-13 | 京东方科技集团股份有限公司 | 阵列基板、其制造方法及显示装置 |
| CN106298647B (zh) * | 2016-08-31 | 2017-12-19 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示面板及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101957529A (zh) * | 2009-07-16 | 2011-01-26 | 北京京东方光电科技有限公司 | Ffs型tft-lcd阵列基板及其制造方法 |
| CN102646634A (zh) * | 2011-04-29 | 2012-08-22 | 京东方科技集团股份有限公司 | Tft-lcd阵列基板制造方法 |
| US8264652B2 (en) * | 2004-12-31 | 2012-09-11 | Lg Display Co., Ltd. | Liquid crystal display device with a data link connecting a data pad and data line |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100380634C (zh) * | 2006-02-07 | 2008-04-09 | 友达光电股份有限公司 | 像素结构的制作方法 |
| CN101022093B (zh) * | 2007-03-16 | 2012-03-21 | 友达光电股份有限公司 | 像素结构的制作方法 |
| JP2008124483A (ja) * | 2007-12-03 | 2008-05-29 | Kobe Steel Ltd | 薄膜トランジスタ基板および表示デバイス |
| CN102629584B (zh) * | 2011-11-15 | 2015-03-25 | 京东方科技集团股份有限公司 | 一种阵列基板及其制造方法和显示器件 |
| CN103295961B (zh) * | 2013-05-22 | 2016-01-13 | 京东方科技集团股份有限公司 | 阵列基板、其制造方法及显示装置 |
-
2013
- 2013-05-22 CN CN201310193797.7A patent/CN103295961B/zh not_active Expired - Fee Related
- 2013-11-08 WO PCT/CN2013/086759 patent/WO2014187080A1/zh active Application Filing
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| CN102646634A (zh) * | 2011-04-29 | 2012-08-22 | 京东方科技集团股份有限公司 | Tft-lcd阵列基板制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2014187080A1 (zh) | 2014-11-27 |
| CN103295961A (zh) | 2013-09-11 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
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